KR20090028030A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR20090028030A
KR20090028030A KR1020070093291A KR20070093291A KR20090028030A KR 20090028030 A KR20090028030 A KR 20090028030A KR 1020070093291 A KR1020070093291 A KR 1020070093291A KR 20070093291 A KR20070093291 A KR 20070093291A KR 20090028030 A KR20090028030 A KR 20090028030A
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정정희
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김완돈
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삼성전자주식회사
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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는 제1 하부 전극과 제2 하부 전극을 포함하는 하부 전극으로서, 제2 하부 전극은 제1 하부 전극과 다른 물질로, 제1 하부 전극의 적어도 일부 상에 3 내지 70 Å의 두께로 형성된 하부 전극, 제2 하부 전극의 적어도 일부 상에 형성된 유전막, 및 유전막 상에 형성된 제1 상부 전극을 포함한다.
커패시터, 페로브스카이트

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다
메모리 소자의 고집적화가 요구되면서 메모리 소자의 디자인 룰(design rule)이 급속하게 감소되고 있으며, 메모리 소자의 동작은 고속화되고 있다. DRAM(Dynamic Random Access Memory) 소자의 정보를 저장하는 커패시터의 경우 역시 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 용량(capacitance)을 가질 것이 요구되고 있다. 이에 따라 커패시터의 용량을 증대시키기 위한 기술이 지속적으로 연구되고 있다.
일반적으로 제한된 면적 내에서 커패시터의 용량을 증가시키는 방법으로는, 커패시터의 유전막 두께를 감소시키는 박막화 방법, 커패시터 하부 전극을 예컨대, 실린더형 등과 같이 입체화하여 하부 전극의 유효 면적을 증가시키는 방법 등이 있다.
그러나 정해진 디자인 룰에서 커패시터의 유전막의 두께를 감소시키거나, 하부 전극을 입체화하여 유효 면적을 증가시켜서 커패시터의 용량을 증대시키는 것에 한계가 있다. 이에 따라 (BaSr)TiO3, SrTiO3, BaTiO3 등 페로브스카이트 구조의 고유전율 물질에 대한 연구가 활발히 진행되고 있다.
그러나 페로브스카이트형 결정 구조의 유전막을 금속으로 이루어진 하부 전극 상에 형성할 경우, 하부 전극과 유전막의 접촉 계면특성이 저하될 수 있었다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 커패시터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 다른 과제는, 전기적 특성이 향상된 커패시터를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 제1 하부 전극과 제2 하부 전극을 포함하는 하부 전극으로서, 제2 하부 전극은 제1 하부 전극과 다른 물질로, 제1 하부 전극의 적어도 일부 상에 3 내지 70 Å의 두께로 형성된 하부 전극, 제2 하부 전극의 적어도 일부 상에 형성된 유전막, 및 유전막 상에 형성된 제1 상부 전극을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 제1 하부 전극과 제2 하부 전극을 포함하는 하부 전극을 형성하되, 제2 하부 전극은 제1 하부 전극의 적어도 일부 상에 제1 하부 전극과 다른 물질로 3 내지 70 Å의 두께로 형성하고, 제2 하부 전극의 적어도 일부 상에 유전막을 형성하고, 유전막 상에 제1 상부 전극을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 반도체 장치 및 이의 제조 방법은, 3 내지 70 Å의 두께를 가지는 제2 하부 전극이 제1 하부 전극 및 유전막 사이에 개재되어, 전기적 특성이 향상된 커패시터를 형성할 수 있다. 3 내지 70 Å의 두께를 가지는 제2 하부 전극은 유전막을 형성하는 물질과 같이 페로브스카이트형 결정 구조를 가지므로, 제2 하부 전극과 유전막 사이의 계면 특성이 향상되어, 유전막의 유전율을 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 1을 참조하면, 반도체 장치(1)는 하부 전극(101), 하부 전극(101) 상에 형성된 유전막(200) 및 유전막(200) 상에 형성된 제1 상부 전극(301)을 포함한다.
하부 전극(101)은 제1 하부 전극(110) 및 제1 하부 전극(110)과 다른 물질로 제1 하부 전극(110) 상에 형성된 제2 하부 전극(120)을 포함한다.
제1 하부 전극(110)은 내산화성과 일함수(work function)가 큰 물질로 형성될 수 있다. 제1 하부 전극(110)은 예컨대, Pt, Ru, Ir 등의 귀금속(noble metal), PtO, RuO2, IrO2 등의 귀금속 전도성 산화물, Ti, TiN, W, WN, Ta, TaN, HfN, ZrN, TiAlN, TaSiN, TiSiN, TaAlN 등의 내화성 금속(refractory metal) 등으로 이루어진 단일막이거나, 이들의 그룹으로 형성된 복합막 또는 적층막일 수 있다.
제2 하부 전극(120)은 제1 하부 전극(110) 상에 형성될 수 있다. 제2 하부 전극(120)은 페로브스카이트(perovskite)형 결정 구조를 가지는 물질로 이루어진 전도성 산화물일 수 있다.
페로브스카이트형 결정 구조는 ABO3를 가지고 있으며, A와 B는 다른 크기의 양이온이고, A와 B의 비율에 따라 구조가 달라지는 구조로 정의될 수 있다. 하나의 유닛 셀(unit cell)에서 A는 코너부에, B는 중앙에 위치하며 산소 원자는 각각의 유닛 셀의 가장 자리에 위치한다. 페로브스카이트형 결정 구조에서 B 양이온으로 어떤 물질이 오는가에 따라 매우 다양한 페로브스카이트형 결정 구조의 변형 구조가 가능할 수 있다.
제2 하부 전극(120)은 예컨대, SrRuO3, CaRuO3, (BaSr)RuO3, LaNiO3, (LaSr)CoO3, (LaSr)MgO3, (LaSr)SnO3 등일 수 있다.
제2 하부 전극(120)은 제1 하부 전극(110), 유전막(200), 제1 상부 전극(301) 등에 비해 매우 얇으며, 약 3 내지 70 Å의 두께로 형성될 수 있다. 여기서 약 3 Å은 제2 하부 전극(120)을 형성하는 물질을 단분자층으로 형성하였을 경우의 두께일 수 있다. 예컨대, 제2 하부 전극(120)이 SrRuO3 로 형성된 경우, 제2 하부 전극(120)은 SrRuO3의 격자 파라미터(lattice parameter) 등으로 인해 적어도 약 3 Å 이상의 두께를 가질 수 있다. 또한 약 70 Å은 도 10을 참조하여 후술하는 실험예에서, 유전막(200)의 등가 산화막의 두께(Equivalent Oxide Thickness; EOT)가 감소하는 변곡점에 해당하는 두께일 수 있다.
제2 하부 전극(120)의 두께는 온도, 압력 등 공정 조건에 따라 변할 수 있으며, 하한은 예컨대 약 3Å에서 약 10 Å, 상한은 예컨대 약 70 Å에서 약 50 Å로 변할 수 있다. 바람직하게 제2 하부 전극(120)의 두께는 예컨대, 약 10 내지 50 Å일 수도 있다. 이에 대하여는 도 10을 참조하여 실험예에서 상세히 설명하기로 한다.
제1 하부 전극(110)과 유전막(200) 사이에 약 3 내지 70 Å의 두께를 가지는 제2 하부 전극(120)이 개재되어, 전기적 특성이 향상된 커패시터를 형성할 수 있다. 약 3 내지 70 Å의 두께를 가지는 제2 하부 전극(120)은 유전막(200)을 형성하는 물질과 같이 페로브스카이트형 결정 구조를 가지므로, 제2 하부 전극(120)과 유전막(200) 사이의 계면 특성이 향상되어 유전막(200)의 유전율을 향상시킬 수 있다.
유전막(200)은 제2 하부 전극(120) 상에 형성될 수 있다. 유전막(200)은 페로브스카이트형 결정 구조를 가지는 유전 물질로 이루어진 유전막(200)일 수 있다. 페로브스카이트형 결정 구조를 가지는 유전 물질은 강유전성(ferroelectricity)을 가진다.
유전막(200)은 예컨대, (BaSr)TiO3, SrTiO3, BaTiO3, (PbZr)TiO3, (PbLaZr)TiO3 등일 수 있다. 특히 (BaSr)TiO3의 경우 SrTiO3의 열적, 구조적 안정성과 BaTiO3의 우수한 전기적 특성을 공유하므로, 유전막(200)은 바람직하게 (BaSr)TiO3로 구성될 수 있다.
제1 상부 전극(301)은 유전막(200) 상에 형성되며, 내산화성과 일함수가 큰 물질로 형성될 수 있다. 제1 상부 전극(301)은 예컨대, Pt, Ru, Ir 등의 귀금속, PtO, RuO2, IrO2 등의 귀금속 전도성 산화물, Ti, TiN, W, WN, Ta, TaN, HfN, ZrN, TiAlN, TaSiN, TiSiN, TaAlN 등의 내화성 금속 등으로 이루어진 단일막이거나, 이들의 적층막일 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 나타내는 도면이다. 도 1과 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 제2 실시예에 따른 반도체 장치(2)는 제1 실시예에 따른 반도체 장치(도 1의 1 참조)와 달리, 유전막(200)과 제1 상부 전극(301) 사이에 개재된 제2 상부 전극(302)을 포함한다.
제2 상부 전극(302)은 페로브스카이트형 결정 구조를 가지는 물질로 이루어진 전도성 산화물일 수 있다. 제2 상부 전극(302)은 예컨대, SrRuO3, CaRuO3, (BaSr)RuO3, LaNiO3, (LaSr)CoO3, (LaSr)MgO3, (LaSr)SnO3 등일 수 있다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 1 및 도 2와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 하부 구조체(50) 및 하부 구조체(50) 상에 형성된 커패시터(13)를 포함한다. 여기서 커패시터(13)는 스택형 커패시터(stack-shaped capacity)일 수 있다. 본 발명의 실시예들에서 스택형 커패시터는 양각(凸)으로 튀어나온 하부 전극 상에 유전막이 증착된 구조일 수 있다.
하부 구조체(50)는 층간 절연층(51), 층간 절연층(51) 상에 형성된 식각 정지층(55) 및 층간 절연층(51) 내에 형성된 전도성 플러그(53)를 포함할 수 있다. 여기서 층간 절연층(51)은 예컨대, P-TEOS(Plasma-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), BPSG(BoroPhospho Silicate Glass) 등의 실리콘 산화물(SiO2)로 형성될 수 있다. 또한, 식각 정지층(55)은 SiON, 또는 SiN 등의 물질로 형성될 수 있으며, 필요에 따라 식각 정지층(55)은 생략될 수도 있다.
층간 절연층(51) 내에 형성된 전도성 플러그(53)는 커패시터(13)의 제2 하부 전극(120)과 층간 절연층(51) 하부에 형성된 도전 패턴(미도시) 등을 전기적으로 연결할 수 있다. 전도성 플러그(53)는 예컨대, Ti, TiN, W, WN, Ru, Ta, TaN, HfN, ZrN, TiAlN, TaSiN, TiSiN, TaAlN 등으로 이루어진 단일막이거나, 이들의 그룹으로 형성된 복합막 또는 적층막일 수 있다.
커패시터(13)는 하부 전극(103), 유전막(203), 및 제1 상부 전극(303)을 포함할 수 있다. 여기서 하부 전극(103)은 제1 하부 전극(113), 제2 하부 전극(123)을 포함한다.
제1 하부 전극(113)은 전도성 플러그(53) 상에 형성되며, 예컨대, Pt, Ru, Ir 등의 귀금속(noble metal), PtO, RuO2, IrO2 등의 귀금속 전도성 산화물, Ti, TiN, W, WN, Ta, TaN, HfN, ZrN, TiAlN, TaSiN, TiSiN, TaAlN 등의 내화성 금속(refractory metal) 등으로 이루어진 단일막이거나, 이들의 그룹으로 형성된 복합막 또는 적층막일 수 있다.
제2 하부 전극(123)은 제1 하부 전극(113)의 측면과 유전막(203) 사이 및 제1 하부 전극(113)과 전도성 플러그(53) 사이에 개재되어 형성된다. 제2 하부 전극(123)은 페로브스카이트형 결정 구조를 가지는 물질로 이루어진 전도성 산화물로 형성될 수 있다. 앞에서 언급한 것처럼 제2 하부 전극(123)은 예컨대, SrRuO3, CaRuO3, (BaSr)RuO3, LaNiO3, (LaSr)CoO3, (LaSr)MgO3, (LaSr)SnO3 등의 물질로 형성될 수 있다. 또한 제2 하부 전극(123)의 두께는 약 3 내지 70 Å일 수 있으며, 바람직하게는 약 10 내지 50 Å일 수도 있다.
유전막(203)은 하부 전극(103) 상에 컨포말(conformal)하게 형성될 수 있다. 유전막(203)은 앞에서 언급한 것처럼, (BaSr)TiO3, SrTiO3, BaTiO3, (PbZr)TiO3, (PbLaZr)TiO3 등의 페로브스카이트형 구조를 가진 유전 물질로 형성될 수 있다.
제1 상부 전극(303)은 유전막(203) 상에 컨포말하게 형성될 수 있다. 제1 상부 전극(303)은 내산화성과 일함수가 큰 물질로 형성될 수 있다. 제1 상부 전극(303)은 예컨대, Pt, Ru, Ir 등의 귀금속, PtO, RuO2, IrO2 등의 귀금속 전도성 산화물, Ti, TiN, W, WN, Ta, TaN, HfN, ZrN, TiAlN, TaSiN, TiSiN, TaAlN 등의 내화성 금속 등으로 이루어진 단일막이거나, 이들의 그룹으로 형성된 복합막 또는 적층막일 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 1 내지 도 3과 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 커패시터(14)는 제3 실시예에 따른 커패시터(도 3의 13 참조)와 달리, 제1 하부 전극(114)과 전도성 플러그(53) 사이에 제2 하부 전극(124)이 개재되어 있지 않다.
구체적으로 본 발명의 제4 실시예에 따른 커패시터(14)에서 제1 하부 전극(114)은 하부 구조체(50)의 전도성 플러그(53) 상에 형성된다.
제2 하부 전극(124)은 제1 하부 전극(114)과 유전막(204) 사이에 개재되어 형성된다. 또한 제2 하부 전극(124)은 식각 정지층(55)과 유전막(204) 사이에 개재되어 형성될 수도 있다.
유전막(204) 및 제1 상부 전극(304)은 제2 하부 전극(124) 상에 컨포말하게 적층되어 형성될 수 있다. 제4 실시예에 따른 반도체 장치(4)는 제3 실시예에 따른 반도체 장치(도 3의 3 참조)와 달리, 제1 하부 전극(114)의 상면 상에도 제2 하부 전극(124)이 형성되어 있으므로, 유전막(204)과 하부 전극(104)의 계면 특성이 향상되어 유전막(204)의 유전율을 보다 효과적으로 향상시킬 수 있다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 1 내지 도 4와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 하부 구조체(50) 및 하부 구조체(50) 상에 형성된 커패시터(15)를 포함한다. 여기서 커패시터(15)는 오목형 캐피시티(concave-shaped capacity)일 수 있다. 본 발명에 따른 실시예들에서 오목형 캐피시티는 음각(凹)으로 형성된 하부 전극 상에 유전막이 증착된 구조일수 있다.
캐피시티(15)는 하부 전극(105), 유전막(205) 및 제1 상부 전극(305)을 포함할 수 있다.
하부 전극(105)은 제1 하부 전극(115) 및 제2 하부 전극(125)이, 절연층(400) 내에 형성된 개구부의 측면 및 저면(底面) 상에 컨포말하게 적층된 오목형 구조일 수 있다. 구체적으로 제2 하부 전극(125)은 제1 하부 전극(115)과 유전막(205) 사이에 개재되어 형성될 수 있다. 여기서 절연층(400)은 예컨대, 실리콘 산화막일 수 있다.
유전막(205)은 하부 전극(105) 상에 컨포말하게 형성되며, 절연층(400)의 개구부를 매립하지 않도록 형성될 수 있다.
제1 상부 전극(305)은 유전막(205) 상에 컨포말하게 형성되며, 절연층(400)의 개구부를 매립하도록 형성될 수 있다.
또한 도면에는 도시하지 않았으나, 제3 내지 제5 실시예들은 도 2를 참조하여 설명한 것처럼, 유전막과 제1 상부 전극 사이에 개재된 제2 상부 전극을 더 포함할 수도 있다.
이하에서 도 1 내지 도 9b를 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 1, 도 6a, 및 6b를 참조하여 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 6a 및 6b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 6a를 참조하면, 제1 하부 전극(110)과 제2 하부 전극(120)을 포함하는 하부 전극(101)을 형성한다.
도 1에는 도시되어 있지는 않지만, 제1 하부 전극(110)은 반도체 기판 상에 트랜지스터 등의 소자(미도시)가 형성된 층간 절연층(미도시) 상에 형성될 수 있다
제2 하부 전극(120)은 페로브스카이트형 결정 구조를 가지는 물질로 이루어진 전도성 산화물로 약 3 내지 70 Å의 두께로 매우 얇게 형성할 수 있다. 바람직하게는 약 10 내지 50 Å의 두께로 형성할 수도 있다.
제2 하부 전극(120)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), MOCVD(Metal Organic Vapor Depositon), ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced ALD) 등의 방법으로 형성될 수 있다. 예를 들어, 제2 하부 전극(120)은 300 내지 500 ℃ 조건에서 SrRuO3를 PVD를 이용하여 4 내지 15초간 증착하여 형성할 수 있다.
도 6b를 참조하면, 제2 하부 전극(120) 상에 유전막(200)을 형성한다. 유전막(200)은 페로브스카이트형 결정 구조를 가지는 유전 물질로 형성될 수 있다. 유전막(200)은 예컨대, (BaSr)TiO3, SrTiO3, BaTiO3, (PbZr)TiO3, (PbLaZr)TiO3 등의 물질로 형성할 수 있다.
앞에서 설명한 것처럼 페로브스카이트형 결정 구조를 가지는 약 3 내지 70 Å 두께의 제2 하부 전극(120) 상에 동일한 결정 구조를 가지는 유전물질을 증착할 경우, 제2 하부 전극(120)과 유전막(200) 사이의 계면 특성이 좋아질 수 있다. 또 한 이에 의해 유전막(200)의 유전율이 향상될 수도 있다.
도 1을 참조하면, 유전막(200) 상에 제1 상부 전극(301)을 형성한다.
도 7a 내지 도 7f는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 7a를 참조하면, 하부 구조체(50) 상에 몰드 절연층(401)을 형성한다.
하부 구조체(50)는 층간 절연층(51) 내에 전도성 플러그(53)를 형성하고, 층간 절연층(51) 상에 식각 정지층(55)을 형성하는 순서로 완성될 수 있다.
구체적으로 층간 절연층(51) 내에 트렌치를 형성한다. 층간 절연층(51)은 예컨대, P-TEOS, USG, BPSG 등의 실리콘 산화물로 형성될 수 있다. 층간 절연층(51) 내에 트렌치를 형성하는 것은 트렌치를 정의하는 식각 마스크를 층간 절연층(51) 상에 형성하고, 식각 마스크에 의해 노출된 층간 절연층(51)을 식각하는 것을 포함할 수 있다.
다음으로, 이와 같이 형성된 트랜치 내부에 도전성 물질을 채워넣고 CMP(Chemical Mechanical Polishing), 에치백(etch-back) 등의 평탄화 공정을 하여 전도성 플러그(53)를 형성할 수 있다. 전도성 플러그(53)는 전도성 물질 예컨대, Ti, TiN, W, WN, Ta, TaN, HfN, ZrN, TiAlN, TaSiN, TiSiN, TaAlN 등으로 이루어진 단일막이거나, 이들의 그룹으로 복합막 또는 적층막일 수 있다.
계속해서, 식각 정지층(55)과 몰드 절연층(401)을 층간 절연층(51) 상에 연속적으로 적층한다. 식각 정지층(55)은 예컨대 SiON, SiN 등의 물질로 형성될 수 있으며, 필요에 따라 식각 정지층(55)은 생략될 수도 있다.
다음으로 도 7b를 참조하면, 몰드 절연층(401)에서 전도성 플러그(53)에 대응하는 부분을 식각하여 개구부를 형성한다.
도 7c를 참조하면, 개구부 내에 제2 하부 전극층(123a) 및 제1 하부 전극층(113a)을 적층하여 형성한다.
우선 몰드 절연층(401)의 개구부의 측면 및 저면 상에 제2 하부 전극층(123a)에 컨포말하게 형성하고, 제2 하부 전극층(123a) 상에 제1 하부 전극층(113a)을 형성하여 몰드 절연층(401)의 개구부를 매립한다.
이후 도 7d에 예시된 바와 같이 몰드 절연층(401)의 상면에 형성된 제1 하부 전극층(113a) 및 제2 하부 전극층(123a)을 CMP, 에치백 등의 평탄화 공정에 의하여 제거하여 제1 하부 전극(113) 및 제2 하부 전극(123)을 포함하는 하부 전극(103)을 완성한다.
도 7e를 참조하면, 몰드 절연층(401)을 예컨대, BOE(Buffered Oxide Etching) 등의 화학적 식각 공정에 의하여 제거한다. 이에 의해 층간 절연층(51) 상에는 하부 전극(103)만이 잔존하는 구조가 된다.
도 7f를 참조하면 하부 전극(103) 상에 유전막(203a) 및 제1 상부 전극층(303a)을 적층하여 형성한다. 구체적으로 유전막(203a)은 하부 전극(103)을 둘러싸도록 앞에서 언급한 페로브스카이트형 결정 구조를 가지는 유전 물질을 증착하여 형성한 후, 유전막(203a) 상에 제1 상부 전극층(303a)을 형성할 수 있다.
다음으로 도 3을 참조하면, 수직 형태의 유전막(203) 및 제1 상부 전극(303)을 제외한 영역의 유전막 물질 및 제1 상부 전극 물질을 패터닝 및 식각에 의해 제 거하여 반도체 장치(3)를 완성한다.
도 4, 7a, 도 7b, 도 8a 내지 도 8c를 참조하여 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 8a 내지 도 8c는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 8a를 참조하면, 도 7a 및 도 7b을 참조하여 설명한 바와 같이, 몰드 절연층(401) 내에 개구부를 형성한 후, 제1 하부 전극층(114a)을 몰드 절연층(401)의 개구부를 매립하여 형성한다.
도 8b를 참고하면, CMP 또는 에치백 공정 등의 평탄화 공정에 의해 몰드 절연층(401) 상면에 형성된 제1 하부 전극층 물질을 제거하여, 제1 하부 전극(114)을 완성한다. 그리고 BOE 등의 화학적 식각 공정에 의하여 몰드 절연층(401)을 제거하여, 층간 절연층(51) 상에 제1 하부 전극(114)만 잔존하도록 한다.
도 8c를 참조하면, 제1 하부 전극(114) 상에 제2 하부 전극층(124a), 유전막(204a) 및 제1 상부 전극층(304a)을 차례로 컨포말하게 적층한다. 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에서는, 유전막(204)이 제2 하부 전극층(124a) 전면 상에 형성되므로, 보다 향상된 계면 특성을 가지는 유전막(204a)을 형성할 수 있다.
도 4를 참조하면, 수직 형태의 제2 하부 전극(124), 유전막(204) 및 제1 상부 전극(304)을 제외한 영역의 제2 하부 전극 물질, 유전막 물질 및 상부 전극 물질을 패터닝 및 식각에 의해 제거하여 반도체 장치(4)를 완성한다.
이하 도 5, 도 7a, 도 7b, 도 9를 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 9는 도 5에 예시되어 있는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 9를 참고하면, 도 7a 및 도 7b을 참조하여 설명한 바와 같이, 절연층(401) 내에 개구부를 형성한 후, 제1 하부 전극(115) 및 제2 하부 전극(125)을 절연층(401)개구부의 측면 및 저면 상에 차례로 적층하여 형성한다. 제1 하부 전극(114) 및 제2 하부 전극(125)을 형성하는 것은 예컨대, 트렌치 내에 제1 하부 전극층 및 제2 하부 전극층을 연속적으로 적층한 후, CMP 또는 에치백 등과 같은 평탄화 공정을 수행하는 것을 포함할 수 있다. 이에 의해 오목형 구조를 가지는 하부 전극(105)이 완성된다.
도 5를 참고하면, 하부 전극(105) 상에 유전막(205) 및 제1 상부 전극(305)을 차례로 적층하여, 절연층(404)의 개구부를 매립하여 반도체 장치(5)를 형성한다. 유전막(205) 및 제1 상부 전극(305)은 PVD, CVD, MOCVD, ALD, PEALD 등의 방법으로 형성될 수 있다. 바람직하게는 단차 피복성이 좋은 CVD, MOCVD, ALD, PEALD 등의 방법에 의해 형성할 수도 있다.
또한 도면에는 도시하지 않았으나, 도 6a 내지 도 9를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, 유전막 상에 제2 상부 전극을 형성하는 것을 더 포함할 수도 있다. 여기서 제1 상부 전극은 제2 상부 전극 상에 형성될 수 있다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
<실험예>
제1 하부 전극으로 200 Å의 두께를 가지는 Ru 층을 형성하고, 제1 하부 전극 상에 제2 하부 전극으로 SrRuO3 층을 형성하고, 제2 하부 전극 상에 유전막, 제2 상부 전극 및 제1 상부 전극을 각각 200 Å 두께의 (BaSr)TiO3 층, 200 Å 두께의 SrRuO3 층 및 500 Å 두께의 Ru층을 각각 형성하여, 커패시터를 완성하였다. 그리고 제2 하부 전극으로 사용된 SrRuO3 층의 두께를 달리하면서, 유전막의 등가 산화막의 두께를 측정하였다. 그 결과가 표 1 및 도 10에 도시되어 있다.
[표 1]은 SrRuO3 층의 두께 변화에 따른 등가 산화막의 두께를 측정한 실험예의 데이터를 정리한 것이다. 도 9의 X축은 SrRuO3 층의 두께를 나타내고, Y축은 등가 산화막의 두께를 나타낸다.
SrRuO3 층의 두께(Å) 0 10 30 50 70 100 200
등가 산화막의 두께(Å) 2.80 1.96 2.42 2.64 2.72 2.85 2.91
본 실험예에서 제2 하부 전극으로서 SrRuO3 층이 존재하지 않는 경우에 비해, 3 내지 70 Å의 두께를 가진 SrRuO3 층이 제2 하부 전극으로서 제1 하부 전극인 Ru와 유전막인 BaSrTiO3 층 사이에 개재된 경우 등가 산화막의 두께가 감소된 것을 알 수 있다. 즉, 유전막의 유전율이 향상된 것을 알 수 있다. 특히 SrRuO3 층이 약 10 내지 50 Å의 두께로 형성되어 있는 경우, 제2 하부 전극으로서 SrRuO3 층이 형성되어 있지 않은 경우보다 등가 산화막의 두께가 현저히 감소한 것을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예 따른 반도체 장치를 나타내는 도면이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 다른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 7a 내지 도 7f는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 8a 내지 도 8c는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 10은 SrRuO3 층의 두께를 달리하며, 유전막의 등가산화막의 두께를 측정한 실험예의 결과를 나타내는 도면이다.
(도면의 주요부분에 대한 부호의 설명)
50: 하부 구조체 51: 층간 절연층
53: 전도성 플러그 55: 식각 정지층
110, 113,114, 115: 제1 하부 전극
120, 123, 124, 125: 제2 하부 전극
200, 203, 204, 205: 유전막
301, 303, 304, 305: 제1 상부 전극
302: 제2 상부 전극

Claims (21)

  1. 제1 하부 전극과 제2 하부 전극을 포함하는 하부 전극으로서, 상기 제2 하부 전극은 상기 제1 하부 전극과 다른 물질로, 상기 제1 하부 전극의 적어도 일부 상에 3 내지 70 Å의 두께로 형성된 하부 전극;
    상기 제2 하부 전극의 적어도 일부 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 제1 상부 전극을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 하부 전극의 두께는 10 내지 70 Å인 반도체 장치.
  3. 제 1항에 있어서,
    상기 제2 하부 전극의 두께는 3 내지 50 Å인 반도체 장치.
  4. 제 1항에 있어서,
    상기 제2 하부 전극의 두께는 10 내지 50 Å인 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 하부 전극은 SrRuO3이고, 상기 유전막은 (BaSr)TiO3 또는 SrTiO3인 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 하부 전극은 Pt, Ru, Ir인 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 하부 전극은 Pt, Ru, Ir, PtO, RuO2, IrO2, Ti, TiN, W, WN, Ta, TaN, HfN, ZrN, TiAlN, TaSiN, TiSiN, TaAlN 중 하나로 형성된 단일막이거나, 이들의 그룹으로 형성된 복합막 또는 적층막인 반도체 장치.
  8. 제 1항에 있어서,
    상기 제2 하부 전극은 SrRuO3, CaRuO3, (BaSr)RuO3, LaNiO3, (LaSr)CoO3, (LaSr)MgO3, (LaSr)SnO3 중에서 선택된 물질로 형성된 반도체 장치.
  9. 제 1항에 있어서,
    상기 유전막은 (BaSr)TiO3, SrTiO3, BaTiO3, (PbZr)TiO3, (PbLaZr)TiO3 중에서 선택된 물질로 형성된 반도체 장치.
  10. 제 1항에 있어서,
    상기 유전막과 상기 제1 상부 전극 사이에 개재된 제2 상부 전극을 더 포함하는 반도체 장치.
  11. 제 1항에 있어서,
    전도성 플러그를 포함하는 하부 구조체를 더 포함하고,
    상기 제1 하부 전극은 상기 전도성 플러그 상에 형성되고,
    상기 유전막은 상기 제1 하부 전극 상에 형성되며,
    상기 제2 하부 전극은 상기 제1 하부 전극의 측면과 상기 유전막의 사이 및 상기 제1 하부 전극과 상기 전도성 플러그 사이에 개재된 반도체 장치.
  12. 제 1항에 있어서,
    전도성 플러그를 포함하는 하부 구조체를 더 포함하고,
    상기 제1 하부 전극은 상기 전도성 플러그 상에 형성되고,
    상기 유전막은 상기 제1 하부 전극 상에 형성되며,
    상기 제2 하부 전극은 상기 제1 하부 전극과 상기 유전막 사이에 개재된 반도체 장치.
  13. 제 1항에 있어서,
    개구부를 포함하는 절연층을 더 포함하고,
    상기 제1 하부 전극 및 상기 제2 하부 전극은 상기 개구부의 측면 및 저면 상에 적층되어 형성되고,
    상기 유전막 및 상기 제1 상부 전극은 상기 하부 전극 상에 적층되어 상기 절연층의 개구부를 매립하도록 형성된 반도체 장치.
  14. 제1 하부 전극과 제2 하부 전극을 포함하는 하부 전극을 형성하되, 상기 제2 하부 전극은 상기 제1 하부 전극의 적어도 일부 상에 상기 제1 하부 전극과 다른 물질로 3 내지 70 Å의 두께로 형성하고,
    상기 제2 하부 전극의 적어도 일부 상에 유전막을 형성하고,
    상기 유전막 상에 제1 상부 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 제2 하부 전극을 10 내지 70 Å 두께로 형성하는 반도체 장치의 제조 방법.
  16. 제 14항에 있어서,
    상기 제2 하부 전극을 3 내지 50 Å 두께로 형성하는 반도체 장치의 제조 방법.
  17. 제 14항에 있어서,
    상기 제2 하부 전극을 10 내지 50 Å 두께로 형성하는 반도체 장치의 제조 방법.
  18. 제 14항에 있어서,
    상기 유전막 상에 제2 상부 전극을 형성하는 것을 더 포함하고,
    상기 제1 상부 전극은 상기 제2 상부 전극 상에 형성하는 반도체 장치의 제조 방법.
  19. 제 14항에 있어서,
    상기 하부 전극을 형성하는 것은 개구부를 포함하는 몰드 절연층을 형성하고, 상기 개구부의 측면 및 저면에 위치하는 제2 하부 전극과, 제2 하부 전극 상에 상기 개구부를 매립하도록 제2 하부 전극을 형성하고, 상기 몰드 절연층을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제 14항에 있어서,
    상기 제1 하부 전극을 형성하는 것은 개구부를 포함하는 몰드 절연층을 형성하고, 상기 개구부를 매립하는 상기 제1 하부 전극을 형성하고, 상기 몰드 절연층을 제거하는 것을 포함하고,
    상기 제2 하부 전극을 형성하는 것은 상기 제1 하부 전극 상에 제2 하부 전극을 컨포말하게 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  21. 제 14항에 있어서,
    상기 하부 전극을 형성하는 것은 개구부를 포함하는 절연층을 형성하고, 상기 개구부의 측면 및 저면에 차례로 위치하는 상기 제1 하부 전극과 상기 제2 하부 전극을 형성하는 것을 포함하고,
    상기 하부 전극 상에 상기 유전막 및 상기 제1 상부 전극을 상기 절연층의 개구부가 매립되도록 적층하여 형성하는 반도체 장치의 제조 방법.
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