KR20000038359A - 디램 셀 캐패시터의 제조 방법 - Google Patents

디램 셀 캐패시터의 제조 방법 Download PDF

Info

Publication number
KR20000038359A
KR20000038359A KR1019980053332A KR19980053332A KR20000038359A KR 20000038359 A KR20000038359 A KR 20000038359A KR 1019980053332 A KR1019980053332 A KR 1019980053332A KR 19980053332 A KR19980053332 A KR 19980053332A KR 20000038359 A KR20000038359 A KR 20000038359A
Authority
KR
South Korea
Prior art keywords
high dielectric
forming
dielectric layer
cell capacitor
dram cell
Prior art date
Application number
KR1019980053332A
Other languages
English (en)
Inventor
박홍배
강창석
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980053332A priority Critical patent/KR20000038359A/ko
Publication of KR20000038359A publication Critical patent/KR20000038359A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 고집적 디램 셀 캐패시터의 제조 방법을 제공한다. 본 발명의 디램 셀 캐패시터 제조 방법은 하부 전극 상부에 스퍼터 방식으로 BST막을 약 20∼500Å 형성하는 단계와, MOCVD 방식의 BST막을 형성하는 단계와, 이어서 스퍼터 BST막을 형성하는 단계를 포함한다.
이와 같은 본 발명에 따른 셀 캐패시터 제조 방법은 스퍼터 방식의 BST막과 MOCVD 방식의 BST막을 적층 형성함으로써, 전극과 BST계면 사이의 계면 특성이 향상되어 안정된 유전 손실 특성과 낮은 누설 전류 특성을 지닌 셀 캐패시터를 제조할 수 있다.

Description

디램 셀 캐패시터의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 고집적 반도체 디램(DRAM)의 셀 캐패시터의 제조 방법에 관한 것이다.
반도체 기판 상에 제조되는 반도체 소자의 집적도가 증가함에 따라 전하 저장용 셀 캐패시터가 점유할 수 있는 공간도 축소되고 있다. 따라서, 주어진 디자인 룰(design rule) 하에서 대용량의 캐패시턴스 값을 갖는 디램용 셀 캐패시터를 제작하기 위한 연구가 활발히 진행되고 있다.
즉, 기판 상의 허용된 공간에서 고용량의 셀 캐패시터를 제작하기 위하여 반도체 제조 업계에서는 셀 캐패시터의 유효 표면적을 극대화하는 방법, 또는 유전률이 큰 물질을 전극간 유전체로 사용하는 방법들을 기본으로 하여 셀 캐패시터를 개발하고 있다.
시에 린 우(Shye-Lin Wu)는 미합중국 특허 제5,650,351호에서 셀 캐패시터의 유효 표면적을 증대시키기 위하여 다수개의 필라(pillar)를 사용하는 기술을 개시하고 있으며, 구르테지 산두(Gurtej Sandhu) 등은 미합중국 특허 제5,335,138호에서 강유전체를 이용한 고용량의 디램 셀 캐패시터를 제조하는 방법을 개시하고 있다.
그러나, 셀 캐패시터의 전극 형태를 실린더(cylinder) 형태 또는 핀(fin) 형태로 구성함으로써 스토리지 노드(storage node)를 입체화하는 방식은 기가 비트(giga bit)급 이상의 소자에서 요구하는 정전 용량을 확보하기에는 한계가 있다.
한편, 페로브스카이트(perovskite) 구조를 갖는 강유전체로서 PZT(PbZrTiO3) 또는 BST(BaSrTiO3)와 같은 물질은 유전률이 수백 내지 수천 정도의 값을 지니므로, 이를 기가 비트급 이상의 디램 셀 캐패시터의 제조에 적용하고자 하는 연구 개발이 지속되고 있다.
전술한 BST와 같은 고유전 물질을 디램 공정에 적용할 경우에는, 종래의 ONO (oxide/nitride/oxide) 또는 오산화이탄탈륨막(Ta2O5) 유전체의 경우에서 요구되는 복잡한 전극 구조가 필요하지 않으며, 매몰 콘택(buried contact)을 폴리실리콘 또는 도전 플러그(conducting plug)를 형성한 후에 단순한 하부 전극 구조로 형성할 수 있으므로 제조 공정을 단순화할 수 있는 이점이 있다.
그런데, 강유전체를 전극간 유전체로 사용하는 디램 셀 캐패시터는 전극 물질로서 백금(Pt)을 주로 사용하게 되는데, 백금(Pt)은 식각 공정이 용이하지 않고 셀 사이의 간격을 축소함에 따라 오버랩으로 인한 불량 등의 문제점이 발생하고 있다.
이와 같은 종래 기술의 문제점을 해결하기 위한 수단으로서, 제1도에 도시한 바와 같이 콘케이브(concave) 구조를 이용하여 디램 동작에 필요한 정전 용량을 확보하려는 노력이 진행되고 있으며, 콘케이브 구조를 이용하면 백금 식각 공정 단계에서 발생하는 기술상의 문제점을 피할 수 있을 뿐 아니라, 종래의 스퍼터(sputter) 방식으로도 충분히 하부 전극을 형성할 수 있다.
그러나, 제1도에 도시한 바와 같이 종래 기술에 따른 콘케이브 구조의 제조 방법은, 백금 전극 하부에 형성된 장벽 금속(barrier metal)의 산화를 방지시키기 위하여, 450℃이하의 저온 MOCVD 공정을 이용하여 유전체 박막을 형성하고 있다. 그러나, 종래 기술에 따라 제작된 콘케이브 구조의 디램 셀 캐패시터는 제2도에 도시한 바와 같이 인가 전압에 따라 유전 손실(dissipation factor) 값이 증가하게 되며, 그 결과 누설 전류(leakage current)가 증가하는 문제점이 있다.
따라서, 본 발명의 제1 목적은 기가 비트급 이상의 고집적 반도체 디램 공정에 적용될 수 있는 셀 캐패시터의 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 고용량의 정전 용량을 지니는 콘케이브 구조를 지닌 디램 셀 캐패시터의 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 인가 전압에 따라 유전 손실이 증가하는 문제를 해결한 콘케이브 구조를 지닌 디램 셀 캐패시터의 제조 방법을 제공하는데 있다.
본 발명의 제4 목적은 상기 제1 목적에 부가하여, 인가 전압에 따라 누설 전류가 증가하는 문제를 해결한 콘케이브 구조를 지닌 디램 셀 캐패시터의 제조 방법을 제공하는데 있다.
제1도는 종래 기술에 따른 콘케이브 구조의 디램 셀 캐패시터의 제조 방법을 나타낸 단면도.
제2도는 본 발명에 따른 콘케이브 구조의 디램 셀 캐패시터의 제조 방법을 나타낸 단면도.
제3a도 내지 제3e도는 본 발명에 따른 디램 셀 캐패시터의 제조 방법을 나타낸 공정 순서도.
제4도는 종래 기술 및 본 발명에 따라 제작된 셀 캐패시터의 유전 손실 특성을 나타낸 도면.
제5도는 종래 기술 및 본 발명에 따라 제작된 셀 캐패시터의 누설 전류 특성을 나타낸 도면.
＜도면 주요 부분에 대한 부호의 설명＞
10 : 기판
20 : 백금 하부 전극
21 : 산화막
22 : MOCVD BST막 (종래 기술)
23 : 상부 전극 (종래 기술)
32 : 스퍼터 BST막 (제1 고유전막)
33 : MOCVD BST막 (제2 고유전막)
34 : 스퍼터 BST막 (제3 고유전막)
35 : 상부 전극
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상의 구조물 위에 제 1도전층을 형성하는 단계; 상기 제1 도전층 상부에 제1 고유전막을 증착하는 단계; 상기 제1 고유전막 상부에 제2 고유전막을 증착하는 단계; 상기 제2 고유전막 상부에 제3 고유전막을 증착하는 단계; 상기 제3 고유전막 상부에 제2 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 셀 캐패시터의 제조 방법을 제공한다.
이하 본 발명에 따른 셀 캐패시터의 양호한 실시예를 첨부하는 도면을 참조하여 상세히 설명한다.
제2도는 본 발명의 양호한 실시예에 따른 디램 셀 캐패시터를 나타낸 단면도이다. 제4도를 참조하면, 디램 셀 캐패시터의 도전성 하부 전극(20)이 형성되어 있으며, 절연막 층(21) 및 상기 하부 전극(20) 상부에 제1 고유전막(32), 제2 고유전막(33), 제3 고유전막(34)이 형성되어 있다.
본 발명에 따른 양호한 실시예로서, 상기 하부 전극(20)으로서 백금 막을 사용하고, 제1 고유전막(32)으로서 스퍼터 방식으로 증착된 BST막, 제2 고유전막(33)으로는 MOCVD방식의 BST막, 제3 고유전막(34)으로서 스퍼터 방식의 BST막을 사용할 수 있다.
제3a도 내지 제3e도는 본 발명에 따른 셀 캐패시터의 제조 방법을 나타낸 공정 순서도이다. 제3a도는 반도체 기판(10) 상에 디램 셀 캐패시터용 하부전극(20)을 형성하는 단계를 나타낸 도면이다.
본 발명의 양호한 실시예에 따라, 상기 디램 셀 캐패시터의 도전성 하부전극(20)으로서 백금 족의 금속, 백금 족 금속의 산화물, 또는 백금 족 금속과 백금 족 금속의 산화물의 복합층 중 어느 하나를 사용하여 형성할 수 있다.
제3b도는 하부 전극(20) 증착 후 제1 고유전막(32)을 형성하는 단계를 나타낸 도면이다. 제3b도를 참조하면, 스퍼터 방식으로 약 1000Å정도의 두께로 증착된 하부 전극(20) 상부에 20∼500Å 정도의 두께를 갖는 제1 고유전막(32)을 스퍼터 방식으로 형성한다. 이것은 전술한 바와 같이 콘케이브 셀 캐패시터가 지니는 유전 손실의 증가 문제를 해결하기 위하여 결정성이 양호한 스퍼터 고유전막을 도포하는 것이다.
본 발명에 따른 양호한 실시 예로서 상기 유전막은 Ta2O3, SrTiO3, (Ba,Sr)TiO3, PbZrTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12중 어느 하나를 스퍼터 방식으로 형성할 수 있으며, 그 두께를 50∼80Å으로 정할 수 있다.
제3c도는 제1 고유전막(32) 증착 후 MOCVD 방식으로 제2 고유전막(33)을 형성하는 단계를 나타낸 도면이다. 제3c도를 참조하면, 제2 고유전막(33)은 제1 고유전막과 같은 물질을 스텝 커버리지(step coverage) 특성이 양호한 MOCVD방식으로 형성한다.
본 발명에 따른 양호한 실시예로서, 제2 고유전막은 Ta2O5, SrTiO3, (Ba,Sr)TiO3, PbZrTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12중 어느 하나를 MOCVD방식으로 증착할 수 있다. 본 발명에 따른 양호한 실시예로서, 제1 고유전막은 스퍼터 BST, 제2 고유전막은 420℃에서 증착된 MOCVD BST막을 사용할 수 있다.
제3d도는 제2 고유전막(33)상부에 계면 특성 향상을 위하여 제3 고유전막(34)을 형성하는 단계를 나타낸 공정 단면도이다. 제3d도를 참조하면 MOCVD 방식으로 형성된 제2 고유전막(33)상부에 스퍼터 방식으로 형성된 제3 고유전막(34)을 형성함으로써 계면 특성을 향상시킬 수 있다. 본 발명에 따른 양호한 실시예로서, 제3 고유전막(34)은 제1 고유전막(32)과 동일 물질을 스퍼터 방식으로 형성할 수 있다.
제3e도는 제3 고유전막(34) 상부에 상부 전극(35)을 형성하는 단계를 나타낸 도면이다. 제3e도를 참조하면, 상부 전극(35)으로서 백금 족의 금속, 백금 족 금속의 산화물, 또는 백금 족 금속과 백금 족 금속의 산화물의 복합층 중 어느 하나를 사용하여 형성할 수 있다.
제4도는 종래 기술에 의해 제조된 콘케이브 셀 캐패시터와 본 발명에 따라 형성한 콘케이브 셀 캐패시터의 유전 손실 특성을 비교하여 나타낸 도면이다. 제4도를 참조하면 전극간 유전체로서 BST막을 이용하고 전극 물질로서 백금(Pt)을 사용한 콘케이브 샐 캐패시터에 대하여, 종래 기술에 따라 MOCVD BST 단일 막으로 고유전막을 형성한 경우에는 ■(70)으로 도시한 바와 같이, 인가 전압이 증가함에 따라 유전 손실이 급격히 증가함을 알 수 있다.
반면에, 본 발명에 따라 스퍼터 BST와 MOCVD BST의 복합막을 채용한 콘케이브 셀 캐패시터(71)는 ○으로 나타낸 곡선이 설명하는 바와 같이, 인가 전압의 증가에 대하여 유전 손실의 변동이 상대적으로 미미함을 알 수 있다.
제5도는 종래 기술에 의해 제조된 콘케이브 셀 캐패시터와 본 발명에 따라 제작한 콘케이브 셀 캐패시터의 누설 전류 특성을 비교하여 나타낸 도면이다. 제5도를 참조하면, 종래 기술에 따라 MOCVD BST 박막만을 증착한 경우(80), 인가 전압에 대하여 누설 전류가 증가하는 반면, 본 발명에 따라 스퍼터 BST와 MOCVD BST를 혼합하여 증착하는 경우(81) 전압을 인가함에 따라 낮은 값의 누설 전류 특성을 나타내고 있다. 이것은 하부 전극과 BST계면에 스퍼터 BST를 증착하여 계면 특성이 향상되었음을 의미한다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭 넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개년과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이 본 발명에 따른 반도체 장치의 제조 방법은 종래 기술에 따라 제조된 디램 셀 캐패시터가 지녔던 유전 손실 및 누설 전류 문제를 해결한 디램 셀 캐패시터의 제조 방법으로서, 스퍼터 BST, MOCVD BST, 및 스퍼터 BST를 3층으로 적층하여 전극간 유전막으로 형성함으로써 안정된 유전 손실 특성과 개선된 누설 전류 특성을 확보할 수 있다.
또한, 본 발명에 따른 디램 셀 캐패시터의 제조 방법은 BST박막과 전극 사이의 계면 특성을 개선함으로써 양호한 유전 손실 특성과 개선된 누설 전류 특성을 얻을 수 있다.

Claims (10)

  1. 반도체 기판 상의 구조물 위에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상부에 제1 고유전막을 증착하는 단계;
    상기 제1 고유전막 상부에 제2 고유전막을 증착하는 단계;
    상기 제2 고유전막 상부에 제3 고유전막을 증착하는 단계;
    상기 제3 고유전막 상부에 제2 도전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 디램 셀 캐패시터의 제조 방법.
  2. 제1항에 있어서, 상기 제1 도전층을 형성하는 단계는 백금 족의 금속, 백금 족 금속의 산화물, 백금 족의 금속과 백금 족 금속의 산화물의 복합층 중 어느 하나를 형성하는 단계를 포함하는 디램 셀 캐패시터의 제조 방법.
  3. 제1항에 있어서, 상기 제1 고유전막을 증착하는 단계는 Ta2O5, SrTiO3, (Ba,Sr)TiO3, PbZrTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12중의 어느 하나를 스퍼터 방식으로 형성하는 단계를 포함하는 디램 셀 케패시터의 제조 방법.
  4. 제1항에 있어서, 상기 제2 고유전막을 증착하는 단계는 상기 제1 고유전막과 같은 물질을 화학기상증착(CVD)방식으로 형성하는 단계를 포함하는 디램 셀 캐패시터의 제조 방법.
  5. 제1항에 있어서, 상기 제3 고유전막을 증착하는 단계는 상기 제1 고유전막과 같은 물질을 스퍼터 방식으로 형성하는 단계를 포함하는 디램 셀 캐패시터의 제조 방법.
  6. 제1항에 있어서, 상기 제2 도전층을 형성하는 단계는 백금 족의 금속, 백금 족 금속의 산화물, 백금 족의 금속과 백금 족 금속의 산화물의 복합층 중 어느 하나를 형성하는 단계를 포함하는 디램 셀 캐패시터의 제조 방법.
  7. 제1항에 있어서, 상기 제1 고유전막을 형성하는 단계는 상기 제1 고유전막을 20∼500Å 두께로 형성하는 것을 특징으로 하는 디램 셀 캐패시터의 제조방법.
  8. 제1항에 있어서, 상기 제2 고유전막을 형성하는 단계는 상기 제2 고유전막을 50∼1000Å 두께로 형성하는 것을 특징으로 하는 디램 셀 캐패시터의 제조 방법.
  9. 제1항에 있어서, 상기 반도체 기판 상의 구조물은 트랜지스터와 상기 디램 셀 캐패시터를 연결하는 매몰 콘택을 포함하는 디램 셀 캐패시터의 제조 방법.
  10. 반도체 기판 상의 구조물 위에 하부 전극을 형성하는 단계;
    상기 하부 전극 상부에 스퍼터 방식의 고유전막을 증착하는 단계;
    상기 스퍼터 방식의 고유전막 상부에 화학 기상 증착 방식의 고유전막을 증착하는 단계;
    상기 화학 기상 증착 방식의 고유전막 상부에 스퍼터 방식의 고유전막을 증착하는 단계;
    상기 스퍼터 방식의 고유전막 상부에 상부 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 디램 셀 캐패시터의 제조 방법.
KR1019980053332A 1998-12-07 1998-12-07 디램 셀 캐패시터의 제조 방법 KR20000038359A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980053332A KR20000038359A (ko) 1998-12-07 1998-12-07 디램 셀 캐패시터의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980053332A KR20000038359A (ko) 1998-12-07 1998-12-07 디램 셀 캐패시터의 제조 방법

Publications (1)

Publication Number Publication Date
KR20000038359A true KR20000038359A (ko) 2000-07-05

Family

ID=19561561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980053332A KR20000038359A (ko) 1998-12-07 1998-12-07 디램 셀 캐패시터의 제조 방법

Country Status (1)

Country Link
KR (1) KR20000038359A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030025672A (ko) * 2001-09-22 2003-03-29 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030025672A (ko) * 2001-09-22 2003-03-29 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조방법

Similar Documents

Publication Publication Date Title
US5736449A (en) Semiconductor memory device having improved isolation between electrodes, and process for fabricating the same
US5940676A (en) Scalable high dielectric constant capacitor
US7297591B2 (en) Method for manufacturing capacitor of semiconductor device
US7005695B1 (en) Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
KR100301371B1 (ko) 반도체메모리장치및그의제조방법
JP2000124425A (ja) 高誘電体多層膜を利用したセルキャパシタ及びその製造方法
US6613629B2 (en) Methods for manufacturing storage nodes of stacked capacitors
US6300652B1 (en) Memory cell configuration and method for its production
US7732851B2 (en) Method for fabricating a three-dimensional capacitor
US5742472A (en) Stacked capacitors for integrated circuit devices and related methods
KR100518518B1 (ko) 반도체장치의 커패시터 및 그 제조방법
US6794705B2 (en) Multi-layer Pt electrode for DRAM and FRAM with high K dielectric materials
JP3323607B2 (ja) 半導体記憶装置の製造方法
US20040033630A1 (en) Charge pump or other charge storage capacitor including PZT layer for combined use as encapsulation layer and dielectric layer of ferroelectric capacitor and a method for manufacturing the same
KR20060092643A (ko) 반도체 메모리 소자 및 그 제조 방법
US7037730B2 (en) Capacitor with high dielectric constant materials and method of making
US6339007B1 (en) Capacitor stack structure and method of fabricating description
KR20170122346A (ko) 커패시터를 포함하는 반도체 소자
KR100431744B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20000038359A (ko) 디램 셀 캐패시터의 제조 방법
KR0151058B1 (ko) 강유전체 커패시터 및 그 제조방법
US6897510B2 (en) MIM capacitor having a high-dielectric-constant interelectrode insulator and a method of fabrication
KR100418587B1 (ko) 전기도금법을 이용한 반도체 메모리 소자의 형성방법
KR100849803B1 (ko) Ｍｉｍ 실리더형 캐패시터 및 그 제조 방법
KR100195262B1 (ko) 강유전체 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid