KR100431744B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
반도체 소자의 캐패시터 제조방법 Download PDFInfo
- Publication number
- KR100431744B1 KR100431744B1 KR10-2001-0087714A KR20010087714A KR100431744B1 KR 100431744 B1 KR100431744 B1 KR 100431744B1 KR 20010087714 A KR20010087714 A KR 20010087714A KR 100431744 B1 KR100431744 B1 KR 100431744B1
- Authority
- KR
- South Korea
- Prior art keywords
- capacitor
- forming
- upper electrode
- dielectric
- seed layer
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 19
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 16
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 7
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 6
- 229910052741 iridium Inorganic materials 0.000 claims description 6
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 6
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 5
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910000457 iridium oxide Inorganic materials 0.000 claims 2
- 239000010408 film Substances 0.000 description 45
- 239000010410 layer Substances 0.000 description 21
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000004070 electrodeposition Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- -1 (Pt) are used Chemical class 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 구조적으로 안정하며 낮은 누설전류특성과 높은 정전용량을 갖는 캐패시터 제조방법에 관한 것으로 이를 위한 본 발명은, 기판상에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체를 형성하는 단계; 상기 유전체 상에 ALD법으로 상부전극의 씨드층을 형성하는 단계; 및 상기 씨드층 상에 ECD법으로 평탄화된 상부전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 구조적으로 안정하면서, 낮은 누설전류특성과 높은 정전용량을 갖는 캐패시터 제조방법에 관한 것이다.
반도체 메모리 소자에 있어서 그 집적도는 계속 증가하고 있는 추세이며 기가(giga) 비트급의 메모리 소자에 대한 연구도 활발히 이루어지고 있으며 256Mb 급 메모리는 점차로 상용화 되어가고 있다.
이와 같이 메모리 소자의 집적도가 높아짐에 따라 단위 셀의 면적도 점점 작아지게 되었는데 단위 셀을 구성하는 캐패시터의 면적도 더불어 감소하고 있다. 하지만 정보를 저장해야 하는 메모리 소자로서 캐패시터는 메모리 소자의 안정적인 동작이 보장되도록 일정정도 이상의 전하량을 저장할 수 있어야 한다.
따라서, 미세화되는 캐패시터에서 종래와 같은 저장능력을 확보하기 위해서 캐패시터의 단면적을 증가시키거나 유전물질을 새로운 물질로 대체하려는 방법이 제안되고 있다.
메모리소자의 캐피시터 유전막으로는 과거에는 ONO(Silicon Oxide/Silicon Nitride/Silicon Oxide), NO(Silicon Nitride/Silicon Oxide)를 사용하였으나, 현재는 Ta2O5, (Ba1-xSrx)TiO3(이하, BST), SrTiO3(이하, STO) 등의 금속유기화학증착법(Metal Organic Chemical Vapor Doposition : MOCVD) 방법으로 형성된 고유전체가 주로 적용되고 있다.
상기의 고유전막을 사용하는 캐패시터에서는, 하부전극용 전도물질로는 도핑된 폴리실리콘을 사용하고 상부전극용 전도물질로는 금속을 사용하는 Metal-Insulator-Silicon(MIS) 구조와 상/하부전극용 전도물질로 모두 금속을 사용하는 Metal-Insulator-Metal(MIM) 구조를 이용한다.
MIS 구조를 갖는 캐패시터는 상부전극 물질로는 알루미늄(Al), 티타늄질화막(TiN), 이리듐산화막(IrO2), 이리듐(Ir), 텅스텐(W), 루테늄(Ru), 루테늄산화막(RuOx), 백금(Pt) 등의 금속을 사용하며 유전체로는 Ta2O5, BST, STO 등의 고유전체를 사용한다.
MIS 구조를 갖는 캐패시터는 ONO 또는 NO구조를 갖는 캐패시터에 비해, 정전용량 및 누설전류 특성을 개선시킬 수 있는 장점이 있지만 특성을 가지고 있으나, MIS 구조를 갖는 캐패시터 역시, 고유전체 하부에 저유전율을 갖는 SiO2가 형성되는 문제로 인하여 고용량의 캐패시터를 제조하는데 있어 그 한계를 드러내고 있다.
따라서, 1GB(Giga Bit)급 이상의 메모리 소자에서는 금속을 상/하부 전극으로 사용하여, 유전율을 크게 향상시킬 수 있는 MIM (Metal Insulator Metal) 구조를 갖는 캐패시터를 적용하고 있다.
이와 같이 상부전극으로 금속을 사용할 경우에는, 소자의 고집적화에 따른 디자인룰 (design rule)의 감소로 인해 전극물질의 우수한 도포특성이 요구되며,층간절연막인 실리콘산화막(SiO2)과 금속 상부전극과의 취약한 접착특성을 보완하여 후속 공정에서 안정한 구조를 유지해야 하는 특성이 요구된다.
구조적으로 안정화되지 않은 경우에는, 유전체의 특성 향상을 위한 후속 열처리 공정 등에서 공정조건을 넓게 적용할 수 없어 소자의 특성을 향상시키는데 한계가 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 구조적으로 안정하면서, 낮은 누설전류특성과 높은 정전용량을 갖는 캐패시터 제조방법을 제공함을 그 목적으로 한다.
도1 내지 도8은 본 발명의 일실시예에 따른 캐패시터 제조공정을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 기판 2 : 필드산화막
3 : 게이트산화막 4 : 폴리실리콘
5 : 드레인/소오스 6 : 제1 층간절연막
7 ; 비트라인 8 : 제2 층간절연막
9 : 폴리실리콘 플러그 10 : 티타늄 실리사이드
11 : 티타늄 질화막 12 : 질화막
13 : 산화막 14 : 하부전극
15 : 유전체 16 : 씨드층
17 : 상부전극 18 : 캡핑층
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 실린더 형태 또는 콘캐이브 형태를 갖는 캐패시터 하부전극을 형성하는 단계; 상부 하부전극 상에 캐패시터 유전체를 형성하는 단계; 상기 유전체 상에 ALD법으로 캐패시터 상부전극의 씨드층을 형성하는 단계; 상기 씨드층 상에 ECD법으로 평탄화된 캐패시터의 상부전극을 형성하는 단계; 및 상기 상부전극 상에 접착력 향상을 위한 캡핑층을 형성하는 단계를 포함하여 이루어진다.
본 발명은 MIS 또는 MIM 구조를 갖는 캐패시터의 제작에 있어서, ALD(Atomic Layer Deposition)법으로 씨드층(seed layer)을 형성하는 제1 공정과 ECD(Electro Chemical Deposition)법으로 씨드층을 성장시키는 제2 공정을 이용하여 상부전극을 형성하며 또한, 상부전극 상부에 접착력 향상을 위한 캡핑(capping)층을 형성함으로써 구조적으로 안정하며, 전기적으로도 특성이 양호한 캐패시터를 제작하는 방법에 관한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도1 내지 도8은 본 발명의 일실시예에 따른 캐패시터 제조공정을 도시한 도면으로 이를 참조하여 설명한다.
도1을 참조하면, 필드산화막(2)이 형성된 기판(1)에 게이트 산화막(3)과 폴리실리콘 전극(4)을 디파인(define)하여 게이트구조를 완성시키고 트랜지스터의 드레인 또는 소오스(5)를 형성한다.
이후에, 제1 층간절연막(6)을 기판전면에 형성하고 이를 이용하여 비트라인(7) 형성공정을 수행한다. 이후에 비트라인(7)을 포함하는 제1 층간절연막(6) 상에 제2 층간절연막(8)을 증착하고, 제1 및 제2 층간절연막(6,8)을 선택적으로 식각하여 트랜지스터의 드레인 또는 소오스(5)를 노출시키는 콘택홀을 형성한다,.
계속해서, 상기 콘택홀을 포함한 전면에 폴리실리콘(9)을 증착한 후, 화학기계연마 (Chemical Vapor Deposition)나 에치벡을 수행하여 상기 콘택홀에 폴리실리콘 플러그(9)를 부분 매립시키고, 폴리실리콘 플러그(9) 상에 오믹콘택층인 티타늄실리사이드 (10)를 형성하는데, 폴리실리콘 플러그(9)의 표면을 세정액으로 세정하여 산화막을 제거하고 티타늄을 증착한 후, 열처리를 수행함으로써 티타늄실리사이드(10)를 형성한다.
티타늄실리사이드(10)를 형성한 이후에, 미반응 티타늄을 식각하여 제거한 다음, 티타늄실리사이드(10)를 포함한 전면에 배리어 메탈인 티타늄질화막 (TiN)(11)을 증착한다. 배리어 메탈은 상하부층간의 물질의 확산등을 방지하는 역할을 하는데 주로 티타늄질화막을 사용한다.
이후, 에치백이나 화학적기계적연마를 통해 제2 층간절연막(8) 상의 표면을 평탄화함으로써, 제2 층간절연막(8) 표면에 존재하는 티타늄질화막(TiN)을 제거하여 티타늄질화막 (TiN)(11)을 콘택홀에만 잔류시킨다.
이어서, 도2에 도시된 바와 같이 콘캐이브(concave) 구조 또는 실린더(cylinder) 구조의 캐패시터를 형성하기 위해 질화막(12)과 산화막(13)을 폴리실리콘플러그를 포함하는 제2 층간절연막(8) 상에 증착한다.
이어서, 도3을 참조하면 하부전극이 형성될 영역만을 선택적으로 식각하여 산화막(13)을 제거한다. 상기 산화막(13)은 캐패시터 희생산화막의 역할을 하며 이 산화막의 형태를 달리함으로써 콘캐이브형 또는 실린더형 등 캐패시터 형태를 결정할 수 있다. 또한 캐패시터 희생산화막의 두께를 달리함으로써 캐패시터의 높이를 조절하여 캐패시터의 용량을 조절할 수도 있다.
질화막(12)은 사이드 월을 형성하기 위한 패터닝공정에서 산화막(11)을 식각할 때 식각정지(etch stopper)의 역할을 한다. 만일 질화막(12)을 형성하지 않고 산화막(11) 만을 이용할 경우에는 사이드 월을 형성하기 위한 식각공정에서 층간절연막까지 식각되어 단차의 불량을 가져오는 등의 단점이 있기 때문에 질화막(12)을 식각정지막으로 사용한다.
다음으로 도4에서 처럼, 하부전극이 형성될 위치에 있는 질화막(12)을 제거한 이후에, 하부전극으로 사용될 전도물질(14)을 증착한다.
본 발명에서는 알루미늄(Al), 티타늄질화막(TiN), 이리듐산화막(IrO2), 이리듐(Ir), 텅스텐(W), 루테늄(Ru), 루테늄산화막(RuO2), 텅스텐(W), 백금(Pt)등의 물질의 사용하여 화학기상증착법(Chemical Vapor Deposition), 단원자증착법(Atomic Layer Deposition)등을 이용하여 하부전극을 형성하며 두께는 100 ∼ 500Å으로 한다.
또한, 본 발명에서는 도핑된 폴리실리콘을 사용하여 CVD법, ALD법으로 100∼ 500Å 두께의 하부전극을 형성할 수도 있으며, 이 때는 HSG(Hemispherical Silicon Grain) 등의 다결정 폴리실리콘으로 형성된 다양한 실리콘 박막이 존재할 수 있다.
다음으로 도5에 도시된 바와 같이, 산화막(13)의 표면이 노출될 때까지 화학기계연마(Chemical Mechanical Polishing:CMP)를 수행하여 하부전극(14)을 고립 (isolation) 시킨다.
콘캐이브 구조의 캐패시터를 형성하고자 할 경우에는 도6에서 처럼, 산화막(13)을 제거하지 않고 유전체(15)를 증착하는 공정을 수행하며, 실린더 구조의 캐패시터를 형성하고자 할 경우에는 도7에서 처럼, 산화막(13)을 제거하고 나서 유전체(15)를 증착한다.
본 발명에서는 Ta2O5, BST, STO 등의 고유전체를 사용하여 50 ∼ 300Å 의 두께로 형성하며, 고유전체의 전기적 특성 향상을 위한 열처리 공정이 후속으로 진행된다.
이와 같이 유전체를 형성한 이후에 상부전극을 형성하는데, 도8은 실린더 구조의 캐패시터를 도시한 도면으로 이를 참조하면, 유전체(15) 상에 씨드층(16)을 ALD법으로 형성하는데, 씨드층(16)은 후속 전기화학증착법(Electro Chemical Deposition : ECD)에서 씨앗층으로 사용된다.
씨드층(16)은 알루미늄(Al), 티타늄질화막(TiN), 이리듐산화막(IrO2), 이리듐(Ir), 텅스텐(W), 루테늄(Ru), 루테늄산화막(RuO2), 텅스텐(W), 백금(Pt)등의 물질을 사용하며 30∼ 200Å의 두께로 형성한다.
ALD법을 이용한 막은 도포특성이 좋기 때문에, 디자인 룰의 감소로 인하여 패턴이 미세화되어도 이를 충분히 극복할 수 있는 장점이 있다.
다음으로, 씨드층(16) 상에 ECD법을 이용하여 평탄화된 상부전극(17)을 형성하는데, 알루미늄(Al), 티타늄질화막(TiN), 이리듐산화막(IrO2), 이리듐(Ir), 텅스텐(W), 루테늄(Ru), 루테늄산화막(RuO2), 텅스텐(W), 백금(Pt)등의 물질을 사용하며, 상기 씨드층(16)과 동종 또는 이종의 물질을 이용하여 형성된다.
상부전극(17)은 매립특성이 좋은 ECD법을 이용하여 형성되기 때문에, 도8에서 처럼, 스토리지노드홀(storage node hole)에 형성된 하부전극(14)과 유전체(15)를 완전히 매립시키면서 평탄화된 형태를 얻을 수 있어, 구조적으로 안정된 캐패시터를 얻을 수 있다.
다음으로 완전히 매립된 상부전극(17) 상에 접착력 향상을 위한 캡핑층(18)을 형성하는데, 본 발명에선 티타늄질화막(TiN) 또는 티타늄산화막(TiO2)을 100 ∼ 1000Å의 두꼐로 증착하였다.
이와 같이 콘캐이브 또는 실린더 구조를 갖는 삼차원구조의 스토리지 노드 홀(storage node hole)에 씨드층을 도포특성이 우수한 ALD 공정을 사용하여 일정두께 이상으로 증착하고, 후속으로 매립특성이 우수한 ECD 공정을 사용하여 상기 씨드층상에 상부전극을 형성하게 되면, 스토리지 노드 홀을 완전히 매립할 수 있는 상부전극을 얻을 수 있으며 또한, 금속과 실리콘산화막과의 접착력이 양호한 캡핑층을 상부전극 상에 증착함으로써 구조적으로 안정하며 전기적 특성이 양호한 캐패시터를 제작할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 캐패시터 제조공정에 적용하게 되면, 구조적으로 안정한 캐패시터를 얻을 수 있으므로 후속공정의 공정조건을 폭 넓게 적용할 수 있어, 높은 정전용량 및 낮은 누설전류 특성을 갖는 캐패시터를 제작할 수 있다.
Claims (13)
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 기판 상에 실린더 형태 또는 콘캐이브 형태를 갖는 캐패시터 하부전극을 형성하는 단계;상부 하부전극 상에 캐패시터 유전체를 형성하는 단계;상기 유전체 상에 ALD법으로 캐패시터 상부전극의 씨드층을 형성하는 단계;상기 씨드층 상에 ECD법으로 평탄화된 캐패시터의 상부전극을 형성하는 단계; 및상기 상부전극 상에 접착력 향상을 위한 캡핑층을 형성하는 단계를 포함하여 이루어진 반도체 소자 제조방법.
- 삭제
- 제5항에 있어서,상기 캡핑층은 티타늄질화막 또는 티타늄산화막인 것을 특징으로 하는 반도체 소자 제조방법.
- 제5항에 있어서,상기 캡핑층의 두께는 100 ∼ 1000Å 인 것을 특징으로 하는 반도체 소자 제조방법.
- 제5항에 있어서,상기 씨드층은 알루미늄, 티타늄질화막, 이리듐산화막, 이리듐, 텅스텐, 루테늄, 루테늄산화막, 티타늄질화막, 백금 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제5항에 있어서,상기 씨드층의 두께는 30 ∼ 200Å 인 것을 특징으로 하는 반도체 소자 제조방법.
- 제5항에 있어서,상기 평탄화된 상부전극은 알루미늄, 티타늄질화막, 이리듐산화막, 이리듐, 텅스텐, 루테늄, 루테늄산화막, 티타늄질화막, 백금 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
- 삭제
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087714A KR100431744B1 (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087714A KR100431744B1 (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030057641A KR20030057641A (ko) | 2003-07-07 |
| KR100431744B1 true KR100431744B1 (ko) | 2004-05-17 |
Family
ID=32215413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0087714A KR100431744B1 (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100431744B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100914974B1 (ko) * | 2006-12-28 | 2009-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100739989B1 (ko) * | 2006-06-29 | 2007-07-16 | 주식회사 하이닉스반도체 | 낸드형 플래쉬 메모리소자의 제조 방법 |
| KR102002980B1 (ko) * | 2013-04-08 | 2019-07-25 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
| WO2018005376A1 (en) * | 2016-06-28 | 2018-01-04 | Applied Materials, Inc. | Cvd based oxide-metal multi structure for 3d nand memory devices |
| US11120941B2 (en) * | 2018-01-24 | 2021-09-14 | Semiconductor Components Industries, Llc | Methods of forming capacitors |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990080821A (ko) * | 1998-04-22 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 및 그 형성방법 |
| KR20000001040A (ko) * | 1998-06-08 | 2000-01-15 | 윤종용 | 전기 도금으로 형성된 전극을 갖춘 커패시터및 그 제조방법 |
| KR20000044553A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 백금 전극을 갖는 캐패시터 제조 방법 |
| KR20010059002A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
| KR20010061280A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| KR20010061279A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 강유전체 캐패시터 하부전극 형성방법 |
| KR20010063452A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
-
2001
- 2001-12-29 KR KR10-2001-0087714A patent/KR100431744B1/ko not_active IP Right Cessation
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990080821A (ko) * | 1998-04-22 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 및 그 형성방법 |
| KR20000001040A (ko) * | 1998-06-08 | 2000-01-15 | 윤종용 | 전기 도금으로 형성된 전극을 갖춘 커패시터및 그 제조방법 |
| KR20000044553A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 백금 전극을 갖는 캐패시터 제조 방법 |
| KR20010063452A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
| KR20010061280A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| KR20010061279A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 강유전체 캐패시터 하부전극 형성방법 |
| KR20010059002A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100914974B1 (ko) * | 2006-12-28 | 2009-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030057641A (ko) | 2003-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0147640B1 (ko) | 반도체 장치의 커패시터 및 그 제조방법 | |
| US5576928A (en) | High-dielectric-constant material electrodes comprising thin platinum layers | |
| US20060001070A1 (en) | Capacitor of a memory device and fabrication method thereof | |
| US7732851B2 (en) | Method for fabricating a three-dimensional capacitor | |
| US6794705B2 (en) | Multi-layer Pt electrode for DRAM and FRAM with high K dielectric materials | |
| US7456065B2 (en) | Fabricating method of DRAM cylindrical capacitor | |
| JPH0870100A (ja) | 強誘電体キャパシタ製造方法 | |
| US6759293B2 (en) | Method for manufacturing a capacitor in a semiconductor device | |
| KR100555445B1 (ko) | 고유전체막을갖는반도체장치의커패시터전극및커패시터형성방법 | |
| KR20060092643A (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
| KR100431744B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100436380B1 (ko) | 캐패시터 구조물의 전극 제조 방법과 그에 의해 제조된 전극 | |
| KR20050073211A (ko) | 반도체 메모리에서의 식각정지막을 이용한 커패시터형성방법 | |
| KR19980040642A (ko) | 반도체 메모리 소자의 커패시터 제조 방법 | |
| US6309923B1 (en) | Method of forming the capacitor in DRAM | |
| US20020109231A1 (en) | Composite structure of storage node and method of fabrication thereof | |
| US6399440B1 (en) | Method to reduce the node contact resistance | |
| KR0151058B1 (ko) | 강유전체 커패시터 및 그 제조방법 | |
| US8318560B2 (en) | Methods of forming integrated circuit devices including a capacitor | |
| US6897510B2 (en) | MIM capacitor having a high-dielectric-constant interelectrode insulator and a method of fabrication | |
| KR100418587B1 (ko) | 전기도금법을 이용한 반도체 메모리 소자의 형성방법 | |
| KR0168339B1 (ko) | 다마신 공정을 이용한 커패시터 제조방법 | |
| KR19990086181A (ko) | 반도체소자의 커패시터 및 그 제조방법 | |
| KR100476380B1 (ko) | 반도체 장치의 실린더형 캐패시터 제조방법 | |
| KR100772530B1 (ko) | 반도체 소자의 오목형 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |