KR100914974B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법

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Abstract

본 발명은, 층간절연막 및 상기 층간절연막 사이에 스토리지 노드 콘택이 구비된 반도체기판 상에 스토리지 노드 형성 영역을 한정하는 홀이 구비된 몰드절연막을 형성하는 단계와, 상기 홀의 전면 상에 스토리지 노드를 형성하는 단계 및 상기 스토리지 노드를 포함한 몰드절연막 상에 유전체막과 플레이트 노드용 금속막 및 캡핑막을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법에 있어서, 상기 캡핑막은, 400∼500℃의 온도에서 Si2H6 가스의 단독 가스 및 Si2H6 가스를 포함한 혼합 가스 중 어느 하나를 플로우 시키면서 형성하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 유전체막의 결정화를 억제하여 유전체막의 결정립계를 통한 누설전류 증가를 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 디램과 같은 메모리 소자에서 소정의 데이터를 저장하는 기억 장소로서 기능하는 고용량의 캐패시터(capacitor)를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지 노드(storage node)와 플레이트 노드(plate node) 사이에 유전체막(dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.
한편, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극 표면적을 넓히는 방식으로 진행되고 있다.
일반적으로, 스토리지 노드 및 플레이트 노드로는 TiN이 그 공정의 용이성 때문에 널리 사용되고 있으며, 유전체막으로는 Al2O3, HfO2, ZrO2 및 Ta2O5가 널리 사용되고 있다.
한편, 캐패시터 상부에 금속배선을 형성하기 위한 IMD(Inter Metal Dielectic) 식각 공정시, 셀지역과 주변지역간의 단차로 인한 셀지역의 과도 식각을 방지하기 위해 상기 플레이트 노드 상에 캡핑막(Capping layer)을 형성하고 있다.
통상적으로, 상기 캡핑막은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방식에 따라 SiH4 가스를 이용하여 형성하고 있으며, 상기 SiH4의 열분해 온도가 500℃ 온도임에 따라 증착 온도는 500℃ 정도이다.
그러나, 상기 캡핑막의 증착 온도가 상기 유전체막의 증착 온도(250∼480℃)와 플레이트 노드의 증착 온도(∼450℃) 보다 높음에 따라 캡핑막 형성시 유전체막의 결정화 정도가 증가하게 되면서 유전체막의 결정립계를 통한 누설 전류의 증가 현상이 발생되고 있다.
다시말하면, 상기 유전체막은 플레이트 노드 및 캡핑막의 증착 온도에 따라 결정화 정도가 달라지게 되는데, 상기 캡핑막의 증착 온도가 유전체막의 증착 온도 보다 높은 경우에는 유전체막의 결정화는 증가하게 되면서 유전체막의 결정립계를 통한 누설 전류의 증가 현상을 발생시킨다.
반면, 유전체막의 결정화 증가로 인한 누설 전류의 증가 현상을 방지하기 위해서는 유전체막의 두께를 증가시켜야 하나, 이는, 상대적으로 캐패시턴스(capacitance)의 감소 및 센싱 마진(sensing margin)의 감소를 가져와 소자 동작의 불량을 유발시키게 된다.
본 발명은 캡핑막의 증착 온도를 낮게 갖도록 하여 유전체막의 결정화를 억제할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 스토리지 노드 콘택이 구비된 반도체기판 상에 스토리지 노드 형성 영역을 갖는 홀이 구비된 몰드절연막을 형성하는 단계; 상기 홀의 전면 상에 스토리지 노드를 형성하는 단계; 및 상기 스토리지 노드를 포함한 몰드절연막 상에 유전체막과 플레이트 노드용 금속막 및 캡핑막을 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법에 있어서, 상기 캡핑막은, 400∼500℃의 온도에서 Si2H6 가스의 단독 및 Si2H6 가스를 포함한 혼합 가스 중 어느 하나를 플로우 시키면서 형성하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 캡핑막은 430∼470℃의 온도로 형성하는 것을 포함한다.
상기 Si2H6 가스를 포함한 혼합 가스는 Si2H6와 SiH4의 혼합 가스인 것을 포함한다.
상기 홀이 구비된 몰드절연막을 형성하는 단계 후, 상기 홀의 전면 상에 스토리지 노드를 형성하는 단계 전, 상기 홀을 포함한 몰드절연막 상에 접착층을 형성하는 단계; 및 상기 접착층을 열처리하는 단계;를 더 포함한다.
상기 접착층은 Ti막인 것을 포함한다.
상기 유전체막은 ALD 방식에 따라 형성하는 것을 포함한다.
상기 유전체막은 Al2O3, ZrO2, HfO2, Ta2O5, TiO2 또는 STO 물질 중에서 어느 하나 이상의 물질을 사용하여 형성하는 것을 포함한다.
상기 스토리지 노드는 TiN막, TaN막, WN막, Pt막 또는 Ru막 중에서 어느 하나의 막으로 형성하는 것을 포함한다.
상기 플레이트 노드용 금속막은 CVD 방식 또는 ALD 방식에 따라 형성하는 것을 포함한다.
상기 플레이트 노드용 금속막은 TiN막, TaN막, WN막, Pt막 또는 Ru막 중에서 어느 하나의 막으로 형성하는 것을 포함한다.
상기 캡핑막은 50∼400Å 두께로 형성하는 것을 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 캐패시터용 상부막인 플레이트 노드 상부에 캡핑막(Capping layer) 형성시, Si2H6 가스의 단독 가스, 또는, Si2H6 가스를 포함한 혼합 가스, 즉, Si2H6와 SiH4의 혼합가스를 플로우(flow) 시키면서 수행하는 것을 특징으로 한다.
이와 같이, 상기 캡핑막을 Si2H6 가스의 단독 가스, 또는, Si2H6와 SiH4의 혼합 가스를 사용하여 형성하게 되면, 저온 공정으로 캡핑막을 형성할 수 있게 되므로, 상기 캡핑막의 고온 공정으로 인한 유전체막의 결정화 증가를 억제할 수 있게 된다.
자세하게는, 도 1a 내지 도 1d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하도록 한다.
도 1a를 참조하면, 층간절연막(120) 및 층간절연막(120) 사이에 폴리 계열의 스토리지 노드 콘택(storage lode contact, 130)이 형성된 반도체기판(110)을 마련한 후, 상기 스토리지 노드 콘택 (130)및 층간절연막(120) 상에 몰드절연막(140)을 형성한다.
그런다음, 상기 몰드절연막(140)을 식각하여 스토리지 노드 콘택(130)을 노출시키면서 스토리지 노드(storage lode) 형성 영역을 한정하는 홀(H)을 형성한다.
도 1b를 참조하면, 상기 홀(H)을 포함한 몰드절연막(140) 상에 접착층으로 Ti막(티타늄막,150)을 증착한 후, 상기 Ti막(150)에 대해 고온의 열처리(annealing) 공정을 진행한다.
이때, 상기 열처리 공정시, 상기 폴리 계열인 스토리지 노드 콘택(130)과 Ti막의 일부가 반응하게 되면서 스토리지 노드 콘택(130)과 Ti막(150)의 계면 사이에 TiSix막(티타늄실리사이드막,151)이 형성한다.
그런다음, 상기 TiSix막(151)을 포함한 Ti막(150) 상에 스토리지 노드용 금속막을 증착한다.
이때, 상기 스토리지 노드용 금속막은 TiN막, TaN막, WN막, Pt막 또는 Ru막 중에 어느 하나의 막을 사용하여 증착하도록 한다.
다음으로, 상기 스토리지 노드용 금속막을 식각하여 상기 홀(H)의 전면 상에 스토리지 노드(160)을 형성함과 아울러 이웃하는 스토리지 노드(160)들간을 분리시킨다.
도 1c를 참조하면, 상기 스토리지 노드(160)를 포함한 몰드절연막(140) 상에 고유전율을 갖는 유전체막(170)을 증착한다.
이때, 상기 유전체막(170)은 원자층증착(Atomic Layer Deposition: 이하,ALD) 방식에 따라 형성하도록 하며, Al2O3, ZrO2, HfO2, Ta2O5, TiO2 또는 STO 물질 중에서 어느 하나 이상의 물질을 사용하여 증착하도록 한다.
그런다음, 상기 유전체막(170) 상에 플레이트 노드용 금속막(180)을 증착한다.
이때, 상기 플레이트 노드용 금속막(180)은 화학적기상증착(Chemical Vapor Deposition: 이하, CVD) 방식 또는 ALD 방식에 따라 형성하도록 하며, TiN막, TaN막, WN막, Pt막 또는 Ru막 중에서 어느 하나의 막을 사용하여 형성하도록 한다.
한편, 도시하지는 않았으나, 상기에 전술한 바와 같은 방식으로 플레이트 노드용 금속막을 1차로 증착하고 나서, 상기 1차로 증착된 플레이트 노드용 금속막 상에 물리적기상증착(Physical Vapor Deposition: 이하 PVD) 방식에 따라 TiN막을 증착하여 이중막으로 이루어진 플레이트 노드용 금속막을 형성할 수 있다.
도 1d를 참조하면, 상기 플레이트 노드용 금속막(180) 상에 캡핑막(Capping layer,190)을 50∼400Å 두께로 형성한다.
이때, 상기 캡핑막(190)은 저압(low pressure)의 분위기에서 Si2H6 가스의 단독 가스를 플로우시키면서 비도핑된(un-doping) Si막 또는 도핑된 Si막으로 형성한다.
여기서, 상기 Si2H6 가스의 단독 가스는 저온에서도 그 분해능이 가능하기 때문에 저온인 400∼500℃의 온도, 바람직하게는, 430∼470℃ 온도로 형성하도록 한다.
한편, 상기 캡핑막을 Si2H6 가스를 포함한 혼합 가스, 바람직하게는, Si2H6와 SiH4의 혼합 가스를 플로우 시키면서 형성하는 것도 가능하다.
이처럼, 상기 캡핑막(190)은 저온의 온도에서 분해능이 발생하는 Si2H6 가스의 단독 가스, 또는, Si2H6와 SiH4의 혼합 가스로 형성함에 따라, 저온의 증착 온도를 갖는 캡핑막의 형성이 가능하게 되므로, 캡핑막의 형성시 상기 유전체막(170)의 결정화를 최소화시킬 수 있게 된다.
따라서, 상기 저온의 증착 온도를 갖는 캡핑막으로 인하여 상기 유전체막의 결정화를 억제할 수 있게 되어, 이로 인해, 유전체막의 결정립계를 통한 캐패시터의 누설 전류를 감소시킬 수 있게 된다.
도 2는 종래의 기술에 따른 캡핑막의 증착 온도와 본 발명의 실시예에 따른 캡핑막의 증착 온도를 나타내는 그래프로서, 도시된 바와 같이, 종래의 기술에서의 SiH4 가스를 사용한 캡핑막의 증착 온도보다 본 발명의 기술에서의 Si2H6 가스의 단독 가스 및 Si2H6와 가스를 포함한 혼합 가스를 사용한 캡핑막의 증착 온도가 더 낮은 것을 볼 수 있다.
이후, 도시하지는 않았으나, 상기 캡핑막과 플레이트 노드용 금속막 및 유전체막을 식각하여 본 발명의 실시예에 따른 스토리지 노드와 유전체막 및 플레이트 노드로 구성된 캐패시터를 형성한다.
전술한 바와 같이, 본 발명은, 저온에서 분해능이 가능한 Si2H6 가스의 단독 가스, 또는, Si2H6와 SiH4의 혼합 가스를 사용하여 캡핑막을 형성함에 따라, 저온의 증착 온도로 캡핑막의 형성이 가능하게 됨으로써, 이로 인해, 고온의 캡핑막 증착시 유전체막의 결정화 증가를 억제할 수 있어, 결과적으로, 캐패시터의 누설 전류를 감소시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은, 캐패시터의 상부전극인 플레이트 노드 상부에 저온에서 분해능이 가능한 Si2H6 가스의 단독 가스, 또는, Si2H6와 SiH4의 혼합 가스를 사용하여 캡핑막을 형성함으로써, 저온의 증착 온도로 캡핑막을 형성할 수 있게 된다.
따라서, 본 발명은 저온 공정으로 캡핑막을 형성할 수 있게 되므로, 상기 캡핑막의 고온 공정으로 인한 유전체막의 결정화 증가를 억제할 수 있게 되어, 유전체막의 결정립계를 통한 캐패시터의 누설 전류를 감소시킬 수 있어, 결과적으로, 소자의 특성 향상을 기대할 수 있는 효과를 얻을 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도
도 2는 본 발명과 종래 기술에 따른 캡핑막의 증착 온도를 보여주는 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
110: 반도체기판 120: 층간절연막
130: 스토리지 노드 콘택 140: 몰드절연막
150: 접착층 151: TiSix막
160: 스토리지 노드 170: 유전체막
180: 플레이트 노드용 금속막 190: 저온의 캡핑막

Claims (11)

  1. 스토리지 노드 콘택이 구비된 반도체기판 상에 스토리지 노드 형성 영역을 갖는 홀이 구비된 몰드절연막을 형성하는 단계; 상기 홀의 전면 상에 스토리지 노드를 형성하는 단계; 상기 스토리지 노드를 포함한 몰드절연막 상에 유전체막과 플레이트 노드용 금속막 및 캡핑막을 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법에 있어서,
    상기 캡핑막은,
    400∼500℃의 온도에서 Si2H6 가스의 단독 가스 및 Si2H6 가스를 포함한 혼합 가스 중 어느 하나를 플로우 시키면서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 캡핑막은 430∼470℃의 온도로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 Si2H6 가스를 포함한 혼합 가스는 Si2H6와 SiH4의 혼합 가스인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 홀이 구비된 몰드절연막을 형성하는 단계 후, 상기 홀의 전면 상에 스토리지 노드를 형성하는 단계 전,
    상기 홀을 포함한 몰드절연막 상에 접착층을 형성하는 단계; 및
    상기 접착층을 열처리하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 4 항에 있어서,
    상기 접착층은 Ti막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 유전체막은 ALD 방식에 따라 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 유전체막은 Al2O3, ZrO2, HfO2, Ta2O5, TiO2 또는 STO 물질 중에서 어느 하나 이상의 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 스토리지 노드는 TiN막, TaN막, WN막, Pt막 또는 Ru막 중에서 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제 1 항에 있어서,
    상기 플레이트 노드용 금속막은 CVD 방식 또는 ALD 방식에 따라 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 1 항에 있어서,
    상기 플레이트 노드용 금속막은 TiN막, TaN막, WN막, Pt막 또는 Ru막 중에서 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제 1 항에 있어서,
    상기 캡핑막은 50∼400Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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* Cited by examiner, † Cited by third party
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