KR100713906B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 충분한 충전용량을 확보하면서 누설전류 및 항복전압 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 스토리지전극을 형성하는 단계와, 상기 스토리지전극 상에 TiO2/ZrO2의 이중 유전막 또는 ZrO2/TiO2/ZrO2의 삼중 유전막을 형성하는 단계와, 상기 유전막 상에 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1 및 도 2는 본 발명에 따른 캐패시터 유전막을 설명하기 위한 도면.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 층간절연막
3 : 스토리지 노드 콘택 10 : 스토리지전극
12 : ZrO2 박막 14 : TiO2 박막
20 : 유전막 30 : 플레이트전극
40 : 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 충분한 충전용량을 확보하면서 누설전류 및 항복전압 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 제조 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그런데, 메모리 소자의 동작에 필요한 충전용량은 셀 면적의 감소에도 불구하고 소프트 에러(soft error)의 발생과 리프레쉬 시각(refresh tine)의 단축을 방지하기 위해 25fF/셀 이상의 충분한 용량이 지속적으로 요구되고 있다.
따라서, 현재 Si3N4 박막을 유전막으로 사용하고 있는 NO(Nitride-Oxide) 캐패시터의 경우는 표면적이 큰 반구형 구조의 전극 표면을 갖는 3차원 형태의 스토리지 전극을 채용하게 되었으며, 또한, 충분한 용량을 확보하기 위해서 그 높이를 계속적으로 증가시키고 있다.
한편, 최근들어 상기의 NO 캐패시터는 256M 이상의 차세대 디램 제품에 필요한 충전용량을 확보하는데 그 한계를 보이고 있다. 이에, 충분한 충전용량 확보를 위해서 유전막으로 Ta2O5(ε=25), Al2O3(ε=9) 및 HfO2(ε=20) 등의 고유전 물질을 단일막 구조로 적용한 캐패시터의 개발이 활발하게 진행되고 있다.
그러나, 유전율이 큰 Ta2O5는 누설전류에 취약한 문제점이 있고, Al2O3는 유전율이 Si3N4 유전막과 별 차이가 없기 때문에 충전용량 확보에 한계가 있으며, 유전율이 큰 HfO2는 누설전류에 취약할 뿐만 아니라 항복전압 값이 낮아 반복적인 전기적 충격에 취약하기 때문에 캐패시터의 내구성을 떨어뜨리는 요인이 되는 문제점이 있다.
또한, 충전용량은 전극간 거리에 반비례하고, 전극 면적 및 유전막의 유전율에 비례하는 바, 상기 전극간 거리에 해당하는 유전막 두께, 보다 정확하게는, 유 전막의 등가산화막 두께(Tox: equivalent SiO2 thickness)를 감소시키는 것이 필요하며, 예컨데, 256M 이상의 차세대 디램 제품에서는 충분한 충전용량의 확보를 위해 30Å 이하의 등가산화막 두께를 필요로한다.
그런데, 스토리지 전극 물질로 도프트 폴리실리콘을 사용하면서, 유전막으로 Si3N4를 채용한 NO 캐패시터는 유전율이 낮은 Si3N4를 유전막으로 사용하기 때문에 등가산화막 두께를 40Å 이하로 낮출 수 없으며, 유전막으로 Ta2O5를 채용한 Ta2O5 캐패시터는 제조 특성상 Ta2O5의 증착후에 수행되는 열처리 과정에서 스토리지 전극의 산화로 인해 발생되는 저유전 산화막(SiO2) 때문에 사실상 등가산화막 두께를 30Å 이하로 낮출 수 없다.
결국, 상기의 Si3N4막, Ta2O5막, Al2O3막 및 HfO2막 각각은 현재로서 그 단독으로 소망하는 충전용량을 확보하면서 누설전류 특성을 확보할 수 있는 유전체로 사용하기는 실질적으로 곤란하다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 충분한 충전용량을 확보하면서 누설전류 및 항복전압 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성방법은 반도체 기판 상에 스토리지전극을 형성하는 단계; 상기 스토리지전극 상에 ZrO2 박막을 증착하는 단계; 상기 ZrO2 박막 상에 TiO2 박막을 증착하여 ZrO2 박막과 TiO2 박막의 이중막으로 이루어진 유전막을 형성하는 단계; 상기 ZrO2 박막과 TiO2 박막의 이중막으로 이루어진 유전막 상에 플레이트전극을 형성하는 단계; 상기 플레이트전극 상에 수소 성분, 수분, 온도 및 전기적 충격으로부터 구조적인 안정성을 확보하기 위해 실리콘질화막 및 도프트 폴리실리콘 중 어느 하나, 또는, 유전물질을 증착하여 보호막을 형성하는 단계를 포함한다.
여기서, 상기 ZrO2 박막은 5∼50Å의 두께로 증착하며, 상기 TiO2 박막은 30∼80Å의 두께로 증착한다.
상기 ZrO2 박막과 TiO2 박막은 ALD 또는 펄스드-CVD 방법에 따라 200∼500℃의 온도에서 증착한다.
상기 ZrO2 박막의 증착은 Zr의 소오스가스로 Zr[N(CH3)C2H5]4를 사용하거나 Zr을 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, 플라즈마 O2, N2O, 플라즈마 N2O 또는 수증기(H2O) 중에서 어느 하나를 사용하여 수행한다.
상기 TiO2 박막의 증착은 Ti의 소오스가스로 Ti[OCH(CH3)2]4를 사용하거나 Ti를 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, 플라즈마 O2, N2O, 플라즈마 N2O 또는 수증기(H2O) 중에서 어느 하나를 사용하여 수행한다.
상기 ALD 또는 펄스드-CVD 방법에 따라 ZrO2 박막과 TiO2 박막을 증착한 후, 박막내 탄소 불순물 제거, 유전막 표면의 거칠기(roughness) 감소 및 결정립 제거를 위해 플라즈마를 이용하여 O2, N2O, N2 또는 NH3 분위기에서 200∼500℃의 저온 어닐링을 수행한다.
상기 플레이트전극은 TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택되는 어느 하나의 금속계 물질로 형성한다.
상기 보호막을 실리콘질화막 및 도프트 폴리실리콘 중 어느 하나로 200∼1000Å의 두께로 형성하거나, 또는, 유전물질로 50∼100Å 두께로 형성한다.
또한, 본 발명은, 반도체 기판 상에 금속 스토리지전극을 형성하는 단계; 상기 금속 스토리지전극 상에 제1 ZrO2 박막을 증착하는 단계; 상기 제1 ZrO2 박막 상에 TiO2 박막을 증착하는 단계; 상기 TiO2 박막 상에 제2 ZrO2 박막을 증착하여 제1 ZrO2 박막과 TiO2 박막 및 제2 ZrO2 박막의 삼중막으로 이루어진 유전막을 형성하는 단계; 상기 제1 ZrO2 박막과 TiO2 박막 및 제2 ZrO2 박막의 삼중막으로 이루어진 유전막 상에 플레이트전극을 형성하는 단계; 및 상기 플레이트전극 상에 수소 성분, 수분, 온도 및 전기적 충격으로부터 구조적인 안정성을 확보하기 위해 실리콘질화막 및 도프트 폴리실리콘 중 어느 하나, 또는, 유전물질을 증착하여 보호막을 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 제1 및 제2 ZrO2 박막은 5∼30Å의 두께로 증착하며, 상기 TiO2 박막은 15∼50Å의 두께로 증착한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 100㎚급 이하 디램 캐패시터에서 30fF/셀 이상의 충전용량을 얻을 목적으로 캐패시터의 전기적 두께인 등가산화막 두께를 15Å 이하로 낮추고, 아울러, 누설전류 발생을 억제시키기 위해서, 금속 스토리지전극 상에 이종의 유전막을 적층한 이중 또는 삼중 유전막을 채용하여 캐패시터를 구성한다.
즉, 본 발명은 MIM(Metal Insulator Metal) 캐패시터의 항복전압 및 누설전류 특성들을 각각 양산 적용이 가능한 수준인 2.0V(@ 1pA/셀) 이상으로 유지하면서 0.5pA/셀 이하로 제어하기 위해서, 스토리지전극 또는 플레이트전극과 맞닿는 유전막으로는 ZrO2 박막을 사용하고, 대용량의 충전용량 값을 확보하기 위해 유전율이 큰 TiO2 박막을 함께 사용하여 이중막 또는 삼중막 구조로 캐패시터 유전막을 형성한다.
다시말해, 본 발명은 스토리지전극 상에 누설전류 발생을 억제할 목적으로 밴드 갭 에너지(Band Gap Energy; Eg) 값이 큰 ZrO2(Eg=7.8eV) 박막을 5∼50Å 두께로 증착하고, 그 위에 ZrO2 박막 보다 유전율이 큰 고유전율의 TiO2(ε=40∼80) 박막을 30∼80Å 두께로 증착하여 이중막 구조로 유전막을 형성한다.(도 1 참조)
또한, 본 발명은 누설전류 발생 억제력과 열안정성을 더욱 향상시키기 위해 스토리지전극 상에 ZrO2 박막을 5∼30Å 두께로 증착하고, 그 위에 TiO2 박막을 15∼50Å 두께로 증착하며, 다시 ZrO2 박막을 5∼30Å 두께로 증착하여 삼중막 구조로 유전막을 형성한다.(도 2 참조)
이와 같은 본 발명의 캐패시터는 큰 밴드 갭 에너지 값을 갖는 ZrO2 박막에 의해 누설전류 발생 억제력이 향상되고, 비교적 큰 유전율을 갖는 TiO2 박막에 의해 대용량의 충전용량을 얻을 수 있게 된다. 또한, TiO2/ZrO2의 이중 유전막 또는 ZrO2/TiO2/ZrO2의 삼중 유전막을 채용한 본 발명의 캐패시터는 등가산화막 두께를 15Å 이하로 제어하더라도 양산적용시 신뢰성에 문제가 없는 항복전압 특성 및 누설전류 특성을 얻을 수 있으므로, 결과적으로, 본 발명의 캐패시터는 충분한 충전 용량을 확보할 수 있음은 물론 누설전류 및 항복전압 특성 또한 확보할 수 있다.
자세하게, 도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 트랜지스터 및 비트라인을 포함한 소정의 하부 패턴들(도시안됨)이 형성된 반도체 기판(1)의 전면 상에 상기 하부 패턴들을 덮도록 층간절연막(2)을 형성한다. 그런다음, 상기 층간절연막(2)을 식각하여 기판 접합영역 또는 랜딩플러그폴리(LPP)를 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전막을 매립시켜 스토리지 노드 콘택(3)을 형성한다. 이어서, 상기 스토리지 노드 콘택(3)을 포함한 층간절연막(2) 상에 토리지 노드 콘택(3)과 연결되게 스토리지전극(10)을 형성한다.
여기서, 상기 스토리지전극(10)은 TiN과 같은 금속계 물질로 형성하며, 또한, 상기 스토리지전극(10)은 도시된 바와 같은 원통형(cylinder) 구조 이외에 단순 플레이트(plate) 구조 또는 오목(concave) 구조로도 형성 가능하다.
도 3b를 참조하면, 스토리지전극(10) 상에 ZrO2 박막(12)을 증착하고, 그런다음, 상기 ZrO2 박막(12) 상에 TiO2 박막(14)을 증착하여 ZrO2 박막(12)과 TiO2 박막(14)의 이중막으로 이루어진 유전막(20)을 형성한다.
여기서, 상기 ZrO2 박막(12)은 캐패시터 유전막의 누설전류 특성을 0.5pA/셀 이하 수준으로 낮추고, 항복전압 특성을 2.0V(@ 1pA/셀) 이상으로 유지하기 위한 것으로, ALD(Atomic Layer Deposition) 또는 펄스드(pulsed)-CVD 방법에 따라 200∼500℃의 온도에서 5∼50Å의 두께로 증착한다. 그리고, 상기 TiO2 박막(14)은 대 용량의 충전용량을 확보하기 위한 것으로, ALD 또는 펄스드-CVD 방법에 따라 200∼500℃의 온도에서 30∼80Å의 두께로 증착한다.
또한, 상기 ALD 또는 펄스드-CVD 방법을 이용한 ZrO2 박막(12) 및 TiO2 박막(14)의 증착은 "소오스가스 플로우, 퍼지, 반응가스 플로우, 퍼지"를 순차 진행하는 증착 싸이클을 소망하는 두께가 얻어질 때까지 반복 수행하는 방식으로 진행하며, 이때, Zr의 소오스가스로는 Zr[N(CH3)C2H5]4를 사용하거나 그 밖의 Zr을 함유한 유기 금속 화합물을 전구체로 사용하고, Ti의 소오스가스로는 Ti[OCH(CH3)2]4를 사용하거나 그 밖에 Ti를 함유한 유기 금속 화합물을 전구체로 사용하며, 반응가스로는 O3(농도; 200±20g/㎥), O2, 플라즈마 O2, N2O, 플라즈마 N2O, 또는, 수증기(H2O) 중에서 어느 하나를 사용한다.
한편, 상기 유전막(20)은 TiO2/ZrO2의 이중막 이외에, 도시하지는 않았으나, ZrO2/TiO2/ZrO2의 삼중막 구조로도 형성 가능하며, 이때, 스토리지전극 상에 배치되는 제1 ZrO2 박막은 5∼30Å 두께로 증착하고, TiO2 박막은 15∼50Å 두께로 증착하며, 그리고, 상기 TiO2 박막 상에 배치되는 제2 ZrO2 박막은 5∼30Å 두께로 증착한다. 이 경우에도 마찬가지로 제1 및 제2 ZrO2 박막 및 TiO2 박막은 ALD 또는 펄스드-CVD 방법에 따라 200∼500℃의 온도에서 증착한다.
아울러, 상기 ALD 또는 펄스드-CVD 방법을 이용한 ZrO2 박막 및 TiO2 박막의 증착시에는 그 증착 과정에서 선택적으로 박막내 탄소 불순물 제거, 유전막 표면의 거칠기(roughness) 감소 및 결정립 제거 등을 목적으로 플라즈마를 이용하여 O2, N2O, N2 또는 NH3 분위기(25∼100sccm)에서 200∼500℃의 저온 어닐링을 행하여 유 전막의 특성을 향상시켜 준다.
도 3c를 참조하면, TiO2/ZrO2의 유전막(20) 상에 TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2 및 Pt 등과 같은 금속계 물질로 이루어진 플레이트전극(30)을 형성하고, 이를 통해, TiO2/ZrO2의 이중막 또는 ZrO2/TiO2/ZrO2의 삼중막 구조로 이루어진 유전막(20)이 채용된 본 발명에 따른 캐패시터(40)의 형성을 완성한다.
여기서, 상기 플레이트전극(30)의 형성후에는 후속 집적공정 또는 패키지 공정에서의 환경성 테스트에서 수소(hydrogen) 성분, 수분, 온도 또는 전기적 충격 등으로부터 캐패시터(40)의 구조적인 안정성을 확보하기 위한 보호막으로서 실리콘질화막 또는 폴리실리콘막을 200∼1000Å 두께로 증착함이 바람직하다. 아울러, 상기 플레이트전극(30)의 형성후에는 후속 집적공정 또는 패키지 공정에서의 환경성 테스트에서 수소 성분 및 수분이 막 내로 침투되는 것을 차단하기 위해 상기 실리콘질화막 또는 폴리실리콘막 대신에 유전막 물질로 채용된 ZrO2 박막 또는 TiO2 박막 등을 50∼100Å 두께로 증착하는 것도 가능하다.
이상에서와 같이, 본 발명은 캐패시터의 유전막으로 큰 밴드 갭 에너지 값을 갖는 것에 의해 ZrO2 박막과 비교적 큰 유전율을 갖는 TiO2 박막의 이중막 또는 삼중막 구조로 구성함으로써, 누설전류 발생 억제력을 향상시킬 수 있음은 물론 항복전압 값을 높일 수 있고, 아울러, 대용량의 충전용량을 얻을 수 있는 바, 100㎚급 이하의 고집적 메모리 제품에서 요구하는 충분한 충전용량을 가지면서 누설전류 및 항복전압 특성을 갖는 캐패시터를 구현할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
Claims (18)
- 반도체 기판 상에 금속 스토리지전극을 형성하는 단계;상기 금속 스토리지전극 상에 ZrO2 박막을 증착하는 단계;상기 ZrO2 박막 상에 TiO2 박막을 증착하여 ZrO2 박막과 TiO2 박막의 이중막으로 이루어진 유전막을 형성하는 단계;상기 ZrO2 박막과 TiO2 박막의 이중막으로 이루어진 유전막 상에 플레이트전극을 형성하는 단계; 및상기 플레이트전극 상에 수소 성분, 수분, 온도 및 전기적 충격으로부터 구조적인 안정성을 확보하기 위해 실리콘질화막 및 도프트 폴리실리콘 중 어느 하나, 또는, 유전물질을 증착하여 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 ZrO2 박막은 5∼50Å의 두께로 증착하고, 상기 TiO2 박막은 30∼80Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 ZrO2 박막과 TiO2 박막은 ALD 또는 펄스드-CVD 방법에 따라 200∼500℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 3 항에 있어서,상기 ZrO2 박막의 증착은 Zr의 소오스가스로 Zr[N(CH3)C2H5]4를 사용하거나 Zr을 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, 플라즈마 O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 3 항에 있어서,상기 TiO2 박막의 증착은 Ti의 소오스가스로 Ti[OCH(CH3)2]4를 사용하거나 Ti를 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, 플라즈마 O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 3 항에 있어서,상기 ALD 또는 펄스드-CVD 방법에 따라 ZrO2 박막과 TiO2 박막을 증착한 후, 박막내 탄소 불순물 제거, 유전막 표면의 거칠기(roughness) 감소 및 결정립 제거를 위해 플라즈마를 이용하여 O2, N2O, N2 또는 NH3 분위기에서 200∼500℃의 저온 어닐링을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 플레이트전극은 TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택되는 어느 하나의 금속계 물질로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 보호막을 실리콘질화막 및 도프트 폴리실리콘 중 어느 하나로 200∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 보호막을 유전물질로 50∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 반도체 기판 상에 금속 스토리지전극을 형성하는 단계;상기 금속 스토리지전극 상에 제1 ZrO2 박막을 증착하는 단계;상기 제1 ZrO2 박막 상에 TiO2 박막을 증착하는 단계;상기 TiO2 박막 상에 제2 ZrO2 박막을 증착하여 제1 ZrO2 박막과 TiO2 박막 및 제2 ZrO2 박막의 삼중막으로 이루어진 유전막을 형성하는 단계;상기 제1 ZrO2 박막과 TiO2 박막 및 제2 ZrO2 박막의 삼중막으로 이루어진 유전막 상에 플레이트전극을 형성하는 단계; 및상기 플레이트전극 상에 수소 성분, 수분, 온도 및 전기적 충격으로부터 구조적인 안정성을 확보하기 위해 실리콘질화막 및 도프트 폴리실리콘 중 어느 하나, 또는, 유전물질을 증착하여 보호막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 10 항에 있어서,상기 제1 및 제2 ZrO2 박막은 5∼30Å의 두께로 증착하고, 상기 TiO2 박막은 15∼50Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 10 항 또는 제 11 항에 있어서,상기 제1 및 제2 ZrO2 박막과 TiO2 박막은 ALD 또는 펄스드-CVD 방법에 따라 200∼500℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 12 항에 있어서,상기 제1 및 제2 ZrO2 박막의 증착은 Zr의 소오스가스로 Zr[N(CH3)C2H5]4를 사용하거나 Zr을 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, 플라즈마 O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 12 항에 있어서,상기 TiO2 박막의 증착은 Ti의 소오스가스로 Ti[OCH(CH3)2]4를 사용하거나 Ti를 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, 플라즈마 O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 12 항에 있어서,상기 ALD 또는 펄스드-CVD 방법에 따라 제1 ZrO2 박막과 TiO2 박막 및 제2 ZrO2 박막을 증착한 후, 박막내 탄소 불순물 제거, 유전막 표면의 거칠기 감소 및 결정립 제거를 위해 플라즈마를 이용하여 O2, N2O, N2 또는 NH3 분위기에서 200∼500℃의 저온 어닐링을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 10 항에 있어서,상기 플레이트전극은 TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택되는 어느 하나의 금속계 물질로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 10 항에 있어서,상기 보호막은 실리콘질화막 또는 도프트 폴리실리콘 중 어느 하나를 200∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 10 항에 있어서,상기 보호막은 유전막 물질로 50∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040090420A KR100713906B1 (ko) | 2004-11-08 | 2004-11-08 | 반도체 소자의 캐패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040090420A KR100713906B1 (ko) | 2004-11-08 | 2004-11-08 | 반도체 소자의 캐패시터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060041355A KR20060041355A (ko) | 2006-05-12 |
| KR100713906B1 true KR100713906B1 (ko) | 2007-05-07 |
Family
ID=37147923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040090420A KR100713906B1 (ko) | 2004-11-08 | 2004-11-08 | 반도체 소자의 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100713906B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728962B1 (ko) | 2004-11-08 | 2007-06-15 | 주식회사 하이닉스반도체 | 지르코늄산화막을 갖는 반도체소자의 캐패시터 및 그 제조방법 |
| KR20060072338A (ko) | 2004-12-23 | 2006-06-28 | 주식회사 하이닉스반도체 | 유전체막 형성방법 및 이를 이용한 반도체 소자의캐패시터 형성방법 |
| KR100670747B1 (ko) | 2005-11-28 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조 방법 |
| KR100872876B1 (ko) | 2006-11-24 | 2008-12-10 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치 |
| KR100994995B1 (ko) | 2007-08-07 | 2010-11-18 | 삼성전자주식회사 | ＤｙＳｃ０３ 막을 포함하는 반도체 박막의 적층 구조 및 그 형성방법 |
| KR102268492B1 (ko) * | 2017-09-22 | 2021-06-25 | 주식회사 원익아이피에스 | 복합막 제조방법 |
| TWI661076B (zh) | 2016-10-06 | 2019-06-01 | 南韓商圓益Ｉｐｓ股份有限公司 | 複合膜製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040076447A (ko) * | 2003-02-25 | 2004-09-01 | 삼성전자주식회사 | 반도체 장치의 커패시터 형성 방법 |
-
2004
- 2004-11-08 KR KR1020040090420A patent/KR100713906B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040076447A (ko) * | 2003-02-25 | 2004-09-01 | 삼성전자주식회사 | 반도체 장치의 커패시터 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060041355A (ko) | 2006-05-12 |
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