KR100587082B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 하부전극을 형성하는 단계와, 상기 하부전극을 플라즈마 질화 처리하여 그 표면에 제1질화막을 형성하는 단계와, 상기 제1질화막을 포함한 하부전극 상에 La2O3의 단일 유전막 구조, Al2O3/La2O3의 이중 유전막 구조, 또는, La2O3/Al2O3/La2O3의 삼중 유전막 구조를 형성하는 단계와, 상기 유전막을 플라즈마 질화 처리하여 La2O3 표면에 제2질화막을 형성하는 단계와, 상기 제2질화막을 포함한 La2O3 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1 내지 도 3은 본 발명의 실시예에 따른 캐패시터 형성 과정을 도시한 단면도.
도 4a 내지 도 4d는 본 발명에 따른 플라즈마 질화 처리를 설명하기 위한 도면.
도 5는 본 발명에 따른 ALD 또는 펄스드(pulsed)-CVD 방법을 이용한 La2O3 박막 증착방법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 층간절연막
3 : 스토리지 노드 콘택 10 : 하부전극
12 : 제1질화막 20 : La2O3 유전막
22 : 제2질화막 30 : 상부전극
40 : 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 제조 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있고, 동작전압의 저전압화가 이루어지고 있다. 그런데, 메모리 소자의 동작에 필요한 충전용량은 셀 면적의 감소에도 불구하고 소프트 에러(soft error)의 발생과 리프레쉬 시각(refresh tine)의 단축을 방지하기 위해 25fF/셀 이상의 충분한 용량이 지속적으로 요구되고 있다.
따라서, 현재 DCS(Di-Chloro-Silane) 가스를 이용해 증착한 Si3N4막을 유전체로 사용하고 있는 디램용 NO(Nitride-Oixde) 캐패시터의 경우는 반구형 구조의 전극 표면을 갖는 3차원 형태의 전하저장(storage) 전극을 적용함에도 불구하고 충분한 용량을 확보하기 위해 그 높이가 계속적으로 증가되고 있다.
여기서, 캐패시터의 충전용량은, 주지된 바와 같이, 전극 표면적 및 유전체의 유전율에 비례하고, 전극들간 간격, 즉, 유전체의 두께에 반비례한다.
한편, 상기 NO 캐패시터는 256M 이상의 차세대 디램 제품에 필요한 충전용량을 확보하는데 그 한계를 보이고 있으며, 그래서, 충분한 충전용량 확보를 위해 유전체로서 Al2O3 또는 HfO2와 같은 유전막을 채용한 캐패시터의 개발이 활발하게 진행되고 있다.
그러나, 상기 Al2O3 유전막(ε=9)은 그의 유전상수가 SiO2 유전막(ε≒4)에 비해 2배 정도로 그다지 크지 않기 때문에 충전용량 확보에 제약적이며, 그래서, 100㎚ 이하의 금속배선 공정이 적용되는 메모리 소자의 캐패시터 유전막으로는 그 적용이 제한적이다.
그리고, 상기 HfO2 유전막은 유전상수가 20 정도로 Al2O3 유전막 보다는 충전용량 확보 측면에서 유리하지만, 누설전류 발생 수준이 높고, 항복전압 강도가 낮으며, 특히, Al2O3 유전막 보다 결정화 온도가 낮아서 후속 600℃ 이상의 고온 열공정 진행시 누설전류가 급증하는 문제점이 있으므로, 아직까지 메모리 제품에 쉽게 적용하지 못하고 있는 실정이다.
이에, 최근에는 누설전류 발생 수준이 아주 낮은 Al2O3막과 상기 Al2O3막에 비해 유전상수가 상대적으로 큰 HfO2막을 적층한 이중 유전막 구조의 HfO2/Al2O3 캐패시터 또는 삼중 유전막 구조의 HfO2/Al2O3/HfO2 캐패시터 등이 개발되고 있다.
그러나, 이 역시 HfO2막의 결정화 온도가 Al2O3막 보다 낮은 것과 관련해서 상부전극이 도프트 폴리실리콘으로 이루어진 경우에 750℃ 이상, 그리고, 상부전극이 TiN과 같은 금속 물질로 이루어진 경우에 600℃ 이상의 고온 열공정이 진행되면, HfO2 유전막이 결정화되고, 상부전극으로부터 유전막 내로 불순물이 확산되어 누설전류가 증가하는 문제가 여전히 나타난다. 여기서, 상부전극이 도프트 폴리실리콘으로 이루어진 경우에서의 불순물은 Si 또는 도펀트가 되며, 상부전극이 TiCl4에 의한 TiN으로 이루어진 경우에서의 불순물은 Cl 이온이 된다.
결국, 상기 Al2O3막 및 HfO2막 각각은 현재로서 소망하는 충전용량을 확보하면서 누설전류 특성을 확보할 수 있는 유전체로 사용하기에는 실질적으로 곤란하다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 소망하는 충전용량을 확보하면서 캐패시터의 내구성을 확보할 수 있도록 하는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 하부전극을 형성하는 단계; 상기 하부전극을 플라즈마 질화 처리하여 그 표면에 제1질화막을 형성하는 단계; 상기 제1질화막을 포함한 하부전극 상에 La2O3 유전막을 형성하는 단계; 상기 La2O3 유전막을 플라즈마 질화 처리하여 그 표면에 제2질화막을 형성하는 단계; 및 상기 제2질화막을 포함한 La2O3 유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
또한, 본 발명은, 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 하부전극을 형성하는 단계; 상기 하부전극을 플라즈마 질화 처리하여 그 표면에 제1질화막을 형성하는 단계; 상기 제1질화막을 포함한 하부전극 상에 Al2O3막과 La2O3막을 차례로 증착하여 Al2O3/La2O3의 이중 유전막 구조를 형성하는 단계; 상기 Al2O3/La2O3의 이중 유전막 구조를 플라즈마 질화 처리하여 상기 La2O3막 표면에 제2질화막을 형성하는 단계; 및 상기 제2질화막을 포함한 Al2O3/La2O3의 이중 유전막 구조 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
게다가, 본 발명은, 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 하부전극을 형성하는 단계; 상기 하부전극을 플라즈마 질화 처리하여 그 표면에 제1질화막을 형성하는 단계; 상기 제1질화막을 포함한 하부전극 상에 하부 La2O3막과 Al2O3막 및 상부 La2O3막을 차례로 증착하여 La2O3/ Al2O3/La2O3의 삼중 유전막 구조를 형성하는 단계; 상기 La2O3/Al2O3/La2O3의 삼중 유전막 구조를 플라즈마 질화 처리하여 상부 La2O3막 표면에 제2질화막을 형성하는 단계; 및 상기 제2질화막을 포함한 La2O3/Al2O3/La2O3의 삼중 유전막 구조 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 Al2O3막이 갖고 있는 유전성의 한계를 극복하고, HfO2막이 갖고 있는 열안정성의 한계를 극복하기 위해 유전체로서 질화된-La2O3 유전막을 적용하여 캐패시터를 형성한다. 그리고, 상기 질화된 La2O3 유전막을 형성함에 있어서는 La2O3 박막의 증착 후에 그 표면을 NH3 가스 분위기에서 저온 플라즈마 질화 처리하여 질소(nitrogen)를 La2O3 박막 내에 혼입시키므로써 La-O-N 결합을 유도한다.
이 경우, 표면 질화에 의해 La2O3 박막 자체의 결정화 온도가 높아지며, 아울러, 하부전극 및 상부전극으로부터의 La2O3 박막 내 불순물 확산 또한 방지된다.
따라서, 질화된 La2O3 유전막이 채용된 본 발명의 캐패시터는 La2O3 유전막 이 30 정도의 유전상수 값을 갖는 것으로부터 소망하는 충전용량을 확보할 수 있으며, 또한, La2O3 유전막 형성후 반도체 제조 공정의 특성상 불가필하게 실시하고 있는 고온 열공정이 진행되더라도 La2O3 박막 자체의 결정화 온도가 높아지고 막 내의 불순물 확산이 차단된 것으로부터 누설전류 발생 수준을 감소시킴과 아울러 항복전압 특성을 증가시킬 수 있다.
결과적으로, 본 발명은 100㎚ 이상의 금속배선 공정이 적용되는 256M급 이상의 초고집적 제품의 캐패시터에 La2O3 유전막을 안정적으로 적용할 수 있고, 아울러, La2O3 유전막의 단일 구조 이외에 Al2O3/La2O3의 이중 유전막 구조와 La2O3/ Al2O3/La2O3의 삼중 유전막 구조 또한 상기 초고집적 제품의 캐패시터에 유용하게 적용할 수 있다.
또한, 본 발명은 550℃ 이상의 고온 열공정이 가해지더라도 양질의 전기적 특성을 갖는 캐패시터를 제공함은 물론이고 캐패시터 수명 또한 향상시킬 수 있다.
이하에서는 도 1 내지 도 5를 참조하여 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하도록 한다. 여기서, 도 1 내지 도 3은 캐패시터 형성 과정을 도시한 단면도이고, 도 4a 내지 도 4d는 본 발명에 따른 플라즈마 질화 처리를 설명하기 위한 도면이며, 도 5는 본 발명에 따른 ALD 또는 펄스드(pulsed)-CVD 방법을 이용한 La2O3 박막 증착방법을 설명하기 위한 도면이다.
도 1을 참조하면, 트랜지스터 및 비트라인을 포함한 소정의 하부 패턴들(도시안됨)이 형성된 반도체 기판(1)의 전면 상에 상기 하부 패턴들을 덮도록 층간절연막(2)을 형성한다. 그런다음, 상기 층간절연막(2)을 식각하여 기판 접합영역 또 는 랜딩플러그폴리(LPP)를 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전막을 매립시켜 스토리지 노드 콘택(3)을 형성한다. 이어서, 상기 층간절연막(2) 상에 스토리지 노드 콘택(3)과 연결되게 전하저장 전극, 즉, 하부전극(10)을 형성한다.
여기서, 상기 하부전극(10)은 도프트 폴리실리콘(doped poly-Si) 재질로 형성하거나, 또는, TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 또는 Pt 등, 바람직하게 TiN의 금속계 물질로 형성한다. 또한, 상기 하부전극(10)은 도시된 바와 같이 원통형(cylinder) 구조로 형성되었지만, 단순 플레이트(plate) 구조는 물론 오목(concave) 구조로도 형성 가능하다. 아울러, 상기 하부전극(10)은 도프트 폴리실리콘 재질로 이루어진 경우에 보다 더 큰 충전용량을 확보하기 위해서 표면에 HSG(Hemi-Spherical Grain)을 형성할 수 있다.
도 2를 참조하면, 상기 하부전극(10)의 표면을 플라즈마 질화시켜 그 표면에 제1질화막(12)을 형성한다. 그런다음, 상기 제1질화막(12) 상에 La2O3 박막을 증착한 후, 이를 플라즈마 질화시켜 유전체로서 표면에 제2질화막(22)을 구비한 La2O3 유전막(20)을 형성한다.
이때, 상기 플라즈마 질화 처리는 La2O3 유전막(20)의 내열성을 강화시키고 불순물이 막 내부로 침투되는 것을 방지하기 위해 수행하는 것으로, 200∼500℃의 온도, 0.1∼10torr의 압력, NH3, N2 또는 N2/H2 분위기에서 RF 파워를 100∼500W 정도로 하여 글로우 방전(glow discharge)를 발생시킨 챔버 내에서 5∼300초 동안 수행한다.
도 4a는 하부전극 상에 La2O3 유전막을 형성함에 있어서의 플라즈마 질화 처리를 보여주는 모식도로서, 도시된 바와 같이, La2O3 박막의 증착 전,후로 플라즈마 질화 처리를 행함을 볼 수 있다.
상기 유전체로서 La2O3막의 단일 구조가 아닌, Al2O3/La2O3의 이중 유전막 구조, 또는, La2O3/Al2O3/La2O3의 삼중 유전막 구조로도 형성 가능하다.
이때, 상기 Al2O3/La2O3/의 이중 유전막 구조로 캐패시터를 형성하는 경우에 있어서, 도 4b에 도시된 바와 같이, 상기 La2O3막의 증착전 Al2O3막의 표면을 플라즈마 질화 처리하고, 그리고, 상기 La2O3막의 증착후 그 표면을 플라즈마 질화 처리하여 캐패시터를 형성하게 되면, 상부전극으로부터의 누설전류 소오스인 불순물 확산이 일차적으로 차단되고, La2O3막 상,하부 표면에 La-O-N 결합이 유도되어 상기 La2O3막 자체의 결정화 온도가 상승됨으로써 후속 600℃ 이상의 고온 열공정 진행시 결정화가 억제되며, 이에 따라, 캐패시터의 누설전류 발생이 방지되고, 그리고, 캐패시터 유전막의 항복전압이 증가된다.
반면, 도 4c에 도시된 바와 같이, 상기 Al2O3막은 La2O3막 보다 상대적으로 열안정성이 우수하므로 상기 La2O3막 형성전 Al2O3막 표면의 플라즈마 질화 처리는 생략할 수 있으며, 특히, La2O3막 형성 후에 플라즈마 질화 처리를 행하는 것만으로도 La2O3막의 내열성 강화 효과를 충분히 기대할 수 있다.
그리고, 상기 La2O3/Al2O3/La2O3의 삼중 유전막 구조로 유전체를 구성하는 경우에 있어서는, 하부 및 상부 La2O3막 증착 전,후 모두에 플라즈마 질화 처리를 행하는 것이 좋겠지만, 도 4d에 도시된 바와 같이, 하부 La2O3막 형성 전과 상부 La2O3막 형성 후에만 선택적으로 플라즈마 질화 처리를 행하는 것이 생산성 측면에서 바람직하다.
부가해서, 상기한 플라즈마 질화 처리 후, 상기 La2O3 유전막(20) 또는 Al2O3막의 표면에 질소(nitrogen)가 축적(pile-up)되어 캐패시터의 전기적 특성이 변할 수 있다. 따라서, 축적된 질소 농도 프로파일을 제어할 필요가 있으므로, 플라즈마 질화 처리 후에는 상압 또는 감압 상태와 600∼900℃의 온도 범위에서 RTP 또는 퍼니스 방식에 따라 어닐링을 행하여 질소를 선택적으로 열확산시켜 준다.
한편, 상기 La2O3 유전막(20)을 형성함에 있어서, Al2O3막을 포함한 La2O3막의 증착은 ALD 방법 또는 MOCVD 방법을 이용하여 진행하거나, 그 밖의 변경된 펄스드(pulsed)-CVD 방법을 이용하여 진행한다. 이때, La2O3막의 단일 유전막 구조로 유전체를 구성하는 경우에 La2O3막은 50∼150Å 두께로 증착하며, Al2O3/La2O3의 이중 유전막 구조 또는 La2O3/Al2O3/La2O3의 삼중 유전막 구조로 유전체를 구성하는 경우에 하부 La2O3막과 Al2O3막 및 상부 La2O3막은 각각 10∼100Å과 5∼25Å 및 10∼100Å 두께로 증착한다.
상기 La2O3막의 증착시 La 성분의 소오스 가스로는 La(CH3)3 또는 La(iPr-AMD)3를 사용하거나 그 밖에 La(C2H5)3 또는 La를 함유한 기타 유기금속화합물을 전구체로 사용하며, 반응 가스로는 O3(농도: 200±50g/㎥, 100∼1000cc) 또는 O2(100∼1000cc)를 사용하거나 H2O 증기(100∼1000cc)를 사용한다. 또한, 상기 Al2O3막의 증착시 Al 성분의 소오스 가스로는 Al(CH3)3를 사용하거나 그 밖에 Al(C2H5)3 및 Al을 함유한 기타 유기금속화합물을 전구체로 사용하고, 반응 가스로 는 O3(농도: 200±20g/㎥, 100∼1000cc) 또는 O2(100∼1000cc)를 사용하거나 H2O 증기(100∼1000cc)를 사용한다.
상기 ALD 또는 펄스드-CVD 방법을 이용한 La2O3막 또는 Al2O3막의 증착은, 도 5에 도시된 바와 같이, "소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계, 그리고, 퍼지 단계를 순차 수행하는 증착 싸이클을 소망하는 두께의 막이 얻어질 때까지 반복 수행하는 방식으로 진행한다.
도 3을 참조하면, 표면에 제2질화막(22)이 형성된 La2O3 유전막(20) 상에 공지의 방법에 따라 플레이트 전극, 즉, 상부전극(30)을 형성하여 본 발명에 따른 캐패시터(40)를 완성한다. 이후, 상기 상부전극(30)을 포함한 기판 결과물 상에 습도, 온도 또는 전기적 충격으로부터 캐패시터(40)의 구조적인 안정성을 향상시키기 위해 실리콘질화막 또는 도프트 폴리실리콘을 200∼1000Å 두께로 증착하여 보호막(50)을 형성한다.
여기서, 상기 상부전극(30)은 하부전극(10)과 마찬가지로 도프트 폴리실리콘 재질로 형성하거나, 또는, TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 및 Pt 등과 같은 금속계 물질로 형성한다.
이상에서와 같이, 본 발명은 캐패시터의 유전체로서 La2O3 박막을 저온 플라즈마 질화 처리하여 La2O3 박막 내에 질소가 혼입되도록 하는 것에 의해 La-O-N 결합을 유도한 La2O3 유전막을 적용하므로써, La2O3막 자체의 결정화 온도를 높이고 상,하부전극으로부터의 불순물 확산이 억제되도록 한 것에 의해 소망하는 충전용량 을 확보하면서도 캐패시터의 누설전류 특성 및 항복전압 특성을 향상시킬 수 있다.
따라서, 본 발명은 La2O3막의 단일 유전막 구조 이외에 Al2O3/La2O3의 이중 유전막 구조, 또는, La2O3/Al2O3/La2O3의 삼중 유전막 구조의 유전막을 채용하여 캐패시터를 형성하더라도, 700℃ 이상의 고온 열공정에 의한 누설전류 발생 수준을 적어도 2배 이상 크게 낮출 수 있으며, 그래서, 초고집적 메모리 제품에서의 캐패시터의 내구성과 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (27)

  1. 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 하부전극을 형성하는 단계;
    상기 하부전극을 플라즈마 질화 처리하여 그 표면에 제1질화막을 형성하는 단계;
    상기 제1질화막을 포함한 하부전극 상에 La2O3 유전막을 형성하는 단계;
    상기 La2O3 유전막을 플라즈마 질화 처리하여 그 표면에 제2질화막을 형성하는 단계; 및
    상기 제2질화막을 포함한 La2O3 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 하부전극 및 상부전극은 도프트 폴리실리콘, 또는, TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택되는 어느 하나의 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 질화 처리는 200∼500℃의 온도 및 0.1∼10torr의 압력과 NH3, N2 및 N2/H2로 구성된 그룹으로부터 선택되는 어느 하나의 분위기에서 RF 파 워를 100∼500W 정도로 하여 글로우 방전(glow discharge)를 발생시킨 챔버 내에서 5∼300초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 플라즈마 질화 처리 후, 상기 La2O3 유전막의 표면에 축적된 질소가 열확산되도록 상압 또는 감압 상태와 600∼900℃의 온도 범위에서 RTP 또는 퍼니스 방식에 따라 어닐링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 La2O3 유전막은 ALD 방법, MOCVD 방법 및 변경된 펄스드(pulsed)-CVD 방법으로 구성된 그룹으로부터 선택되는 어느 하나의 방법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 5 항에 있어서,
    상기 La2O3 유전막은 50∼150Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 5 항에 있어서,
    상기 La2O3의 증착은 La 성분의 소오스 가스로 La(CH3)3, La(iPr-AMD)3, La(C2H5)3 및 La를 함유한 다른 유기금속화합물로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응 가스로 O3, O2 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 상부전극을 형성하는 단계 후, 200∼1000Å의 두께로 실리콘질화막 또는 도프트 폴리실리콘으로 이루어진 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 하부전극을 형성하는 단계;
    상기 하부전극을 플라즈마 질화 처리하여 그 표면에 제1질화막을 형성하는 단계;
    상기 제1질화막을 포함한 하부전극 상에 Al2O3막과 La2O3막을 차례로 증착하여 Al2O3/La2O3의 이중 유전막 구조를 형성하는 단계;
    상기 Al2O3/La2O3의 이중 유전막 구조를 플라즈마 질화 처리하여 상기 La2O3막 표면에 제2질화막을 형성하는 단계; 및
    상기 제2질화막을 포함한 Al2O3/La2O3의 이중 유전막 구조 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 9 항에 있어서,
    상기 하부전극 및 상부전극은 도프트 폴리실리콘, 또는, TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택되는 어느 하나의 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제 9 항에 있어서,
    상기 플라즈마 질화 처리는 200∼500℃의 온도 및 0.1∼10torr의 압력과 NH3, N2 및 N2/H2로 구성된 그룹으로부터 선택되는 어느 하나의 분위기에서 RF 파워를 100∼500W 정도로 하여 글로우 방전(glow discharge)를 발생시킨 챔버 내에서 5∼300초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제 9 항에 있어서,
    상기 Al2O3막 증착 후, 그리고, La2O3막 증착 전, 상기 Al2O3막을 플라즈마 질화 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 9 항 또는 제 12 항에 있어서,
    상기 플라즈마 질화 처리 후, 표면에 축적된 질소가 열확산되도록 상압 또는 감압 상태와 600∼900℃의 온도 범위에서 RTP 또는 퍼니스 방식에 따라 어닐링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  14. 제 9 항에 있어서,
    상기 Al2O3막과 La2O3막은 ALD 방법, MOCVD 방법 및 변경된 펄스드(pulsed)-CVD 방법으로 구성된 그룹으로부터 선택되는 어느 하나의 방법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  15. 제 14 항에 있어서,
    상기 Al2O3막과 La2O3막은 각각 5∼25Å과 10∼100Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  16. 제 14 항에 있어서,
    상기 Al2O3막과 La2O3막의 증착은 La 성분의 소오스 가스로 La(CH3)3, La(iPr-AMD)3, La(C2H5)3 및 La를 함유한 다른 유기금속화합물로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, Al 성분의 소오스 가스로는 Al(CH3)3, Al(C2H5)3 및 Al을 함유한 기타 유기금속화합물로 구성된 그룹으로부터 선택되는 어느 하나를 사용하며, 반응 가스로는 O3, O2 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  17. 제 9 항에 있어서,
    상기 상부전극을 형성하는 단계 후, 200∼1000Å의 두께로 실리콘질화막 또는 도프트 폴리실리콘으로 이루어진 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  18. 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 하부전극을 형성하는 단계;
    상기 하부전극을 플라즈마 질화 처리하여 그 표면에 제1질화막을 형성하는 단계;
    상기 제1질화막을 포함한 하부전극 상에 하부 La2O3막과 Al2O3막 및 상부 La2O3막을 차례로 증착하여 La2O3/Al2O3/La2O3의 삼중 유전막 구조를 형성하는 단계;
    상기 La2O3/Al2O3/La2O3의 삼중 유전막 구조를 플라즈마 질화 처리하여 상부 La2O3막 표면에 제2질화막을 형성하는 단계; 및
    상기 제2질화막을 포함한 La2O3/Al2O3/La2O3의 삼중 유전막 구조 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  19. 제 18 항에 있어서,
    상기 하부전극 및 상부전극은 도프트 폴리실리콘, 또는, TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택되는 어느 하나의 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  20. 제 18 항에 있어서,
    상기 플라즈마 질화 처리는 200∼500℃의 온도 및 0.1∼10torr의 압력과 NH3, N2 및 N2/H2로 구성된 그룹으로부터 선택되는 어느 하나의 분위기에서 RF 파워를 100∼500W 정도로 하여 글로우 방전(glow discharge)를 발생시킨 챔버 내에서 5∼300초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  21. 제 18 항에 있어서,
    상기 하부 La2O3막 증착 후, 그리고, 상기 Al2O3막 증착 후, 각각 상기 하부 La2O3막과 Al2O3막 표면을 플라즈마 질화 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  22. 제 18 항에 있어서,
    상기 하부 La2O3막 증착 후, 상기 하부 La2O3막 표면을 플라즈마 질화 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  23. 제 18 항 또는 제 21 항에 있어서,
    상기 플라즈마 질화 처리 후, 표면에 축적된 질소가 열확산되도록 상압 또는 감압 상태와 600∼900℃의 온도 범위에서 RTP 또는 퍼니스 방식에 따라 어닐링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  24. 제 18 항에 있어서,
    상기 하부 La2O3막과 Al2O3막과 상부 La2O3막은 ALD 방법, MOCVD 방법 및 변경된 펄스드(pulsed)-CVD 방법으로 구성된 그룹으로부터 선택되는 어느 하나의 방법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  25. 제 24 항에 있어서,
    상기 하부 La2O3막과 Al2O3막과 상부 La2O3막은 각각 10∼100Å과 5∼25Å 및 10∼100Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  26. 제 24 항에 있어서, 상기 하부 La2O3막과 Al2O3막과 상부 La2O3막의 증착은
    La 성분의 소오스 가스로 La(CH3)3, La(iPr-AMD)3, La(C2H5)3 및 La를 함유한 다른 유기금속화합물로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, Al 성분의 소오스 가스로는 Al(CH3)3, Al(C2H5)3 및 Al을 함유한 기타 유기금속화합물로 구성된 그룹으로부터 선택되는 어느 하나를 사용하며, 반응 가스로는 O3, O2 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  27. 제 18 항에 있어서, 상기 상부전극을 형성하는 단계 후, 200∼1000Å의 두께로 실리콘질화막 또는 도프트 폴리실리콘으로 이루어진 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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