KR100809336B1 - 메모리 소자의 제조 방법 - Google Patents
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Abstract
유전막으로 지르코늄 산화막(ZrO2)을 사용하는 MIM 커패시터의 전기적 특성을 향상시킬 수 있는 메모리 소자 제조 방법이 제공된다. 메모리 소자의 제조 방법은 반도체 기판 상에 하부 금속 전극을 형성하고, 하부 금속 전극 상에 지르코늄 산화막을 포함하는 2층 이상의 유전막을 형성하고, 유전막 상에 상부 금속 전극을 형성하고, 상부 금속 전극, 유전막 및 하부 금속 전극을 패터닝하여 MIM 커패시터를 형성하고, MIM 커패시터를 덮는 층간 절연막을 형성하고, 절연막 내에 콘택을 형성하고, 약 425 내지 500℃의 온도에서 열처리하는 것을 포함한다.
MIM, 열처리, 지르코늄 산화막, 유전막, 커패시터
Description
도 1은 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 설명하기 위한 순서도이다.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 순서대로 나타낸 단면도들이다.
도 13 및 도 14는 열처리 온도와 시간에 따른 등가 산화막 두께의 변화 및 Vtoff값의 변화를 나타낸 그래프이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
110: 게이트 전극 112: 층간 절연막
114: 식각 저지막 116: 층간 절연막
117: 개구부 120: 하부 금속 전극 콘택 홀
122: 하부 금속 전극 콘택 124: 제 1 비트 라인 콘택 홀
126: 비트 라인 랜딩 패드 134: 하부 금속 전극
136: 유전막 136a: 제1 유전막
136b: 제2 유전막 136c: 제3 유전막
138: 상부 금속 전극 140: MIM 커패시터
144: 제 2 비트 라인 콘택 홀 146: 제 2 비트 라인 콘택
148: 배선용 콘택 홀 150: 상부 금속 전극과 접촉하는 콘택
152: 비트 라인 154: 배선
본 발명은 메모리 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 유전막으로 지르코늄 산화막(ZrO2)을 사용하는 MIM 커패시터의 전기적 특성을 향상시킬 수 있는 메모리 소자 제조 방법에 관한 것이다.
현재, 메모리 소자의 고집적화가 요구되면서 메모리 소자의 디자인 룰(design rule)이 급속하게 감소되고 있으며, 메모리 소자의 동작은 고속화되고 있다. DRAM(dynamic random access memory) 소자의 정보를 저장하는 커패시터의 경우 역시 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 용량(capacitance)을 가질 것이 요구되고 있다. 이에 따라, 커패시터의 용량을 증대시키기 위한 기술이 지속적으로 연구되고 있다.
커패시터의 용량을 증대시키기 위한 방법 중 하나로, 유전막의 등가 산화막의 두께(EOT; Equivalent oxide thickness)를 낮추는 방법이 있다. 등가 산화막의 두께가 얇은 지르코늄 산화막을 유전막으로 사용하는 커패시터, 특히 금속-유전막-금속(Metal-insulator-Metal: 이하, MIM) 커패시터의 특성을 향상시키기 위한 방법이 모색되고 있다.
그러나, 지르코늄 산화막의 경우 단일막으로 사용하는 경우 등가 산화막의 두께를 낮추는데 한계가 있고 결정입계 성장으로 인한 결함(defect)이 문제될 수 있다. 또한 유전막의 특성을 향상시키기 위해 지르코늄 산화막을 열처리할 수 있는데, 그 단계와 공정 조건이 문제된다.
본 발명이 이루고자 하는 기술적 과제는 지르코늄 산화막을 유전막으로 사용하는 MIM 커패시터의 전기적 특성을 향상시킬 수 있는 메모리 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법은 반도체 기판 상에 하부 금속 전극을 형성하고, 하부 금속 전극 상에 지르코늄 산화막을 포함하는 2층 이상의 유전막을 형성하고, 유전막 상에 상부 금속 전극을 형성하고, 상부 금속 전극, 유전막 및 하부 금속 전극을 패터닝하여 MIM 커패시터를 형성하고, MIM 커패시터를 덮는 층간 절연막을 형성하고, 절연막 내에 콘택을 형성하고, 약 425 내지 500℃의 온도에서 열처리하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, ″및/또는″은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허 용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법에 대해 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 설명하기 위한 순서도이다. 도 2 내지 도 12는 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 순서대로 나타낸 공정 단계별 단면도들이다. 도 1은 이하에서 설명되는 도 2 내지 도 12의 각 단계 함께 참조될 것이다.
먼저, 도 2를 참조하면, 우선, 반도체 기판에 트랜지스터를 형성하고 트랜지스터를 덮는 절연막을 형성한다(S10).
더욱 상세히 설명하면, 도 2에 도시된 바와 같이, 소자 분리막(102)에 의해 활성 영역과 필드 영역이 구분된 반도체 기판(100) 상에 일반적인 방법을 이용하여 게이트 전극(110)들을 형성한다. 그리고 게이트 전극(110)들 사이의 반도체 기판(100)내로 불순물 이온을 주입하여 소오스/드레인 영역(111)을 형성한다. 그 결과, 게이트 전극(110) 및 소오스/드레인 영역(111)을 포함하는 트랜지스터들이 형성된다.
다음으로 트랜지스터들이 형성된 반도체 기판(100) 상에 층간 절연막(112) 및 식각 저지막(114)을 순차적으로 형성한다. 이 때, 층간 절연막(112)의 형성에는 실리콘 산화물(SiO2)이 사용될 수 있다. 그리고 식각 저지막(114)은 SiON 또는 SiN의 물질일 수 있다. 필요에 따라 식각 정지막(114)은 생략될 수 있다.
다음으로 도 3을 참조하면, 트랜지스터의 소오스 및 드레인 영역(111)과 각각 접촉하는 하부 금속 전극 콘택(122) 및 비트 라인 랜딩 패드(126)를 형성한다.(S20)
구체적으로, 반도체 기판(100)의 소오스/드레인 영역(111)과 전기적으로 연결되는 하부 금속 전극 콘택(122) 및 제 1 비트 라인 콘택(126)을 층간 절연막(112) 및 식각 저지막(114) 내에 형성한다.
하부 금속 전극 콘택(122) 및 제 1 비트 라인 콘택(126)은 예컨대 다음의 방법으로 형성될 수 있다. 즉, 먼저 하부 금속 전극 콘택(122) 및 제 1 비트 라인 콘택(126)이 형성될 영역을 한정하는 식각 마스크를 형성한다. 이어서, 식각 마스크에 의해 노출된 층간 절연막(112) 및 식각 저지막(114)을 식각함으로써, 하부의 소오스/드레인 영역(111)을 노출하는 하부 금속 전극 콘택 홀(120) 및 제 1 비트 라인 콘택 홀(124)이 완성된다.
다음으로, 이와 같이 형성된 하부 금속 전극 콘택 홀(120) 및 제 1 비트 라인 콘택 홀(124) 내부에 도전성 물질을 채워 넣고 화학 기계적 연마(CMP) 또는 에치백(etch-back)하여 하부 금속 전극 콘택(122) 및 제 1 비트 라인 콘택(126)을 형성한다. 하부 금속 전극 콘택 홀(120) 및 제 1 비트 라인 콘택 홀(124) 내에 채워지는 도전성 물질로는 W, Ti 또는 TiN이거나 이들의 조합 물질을 들 수 있다.
이 때 콘택홀(124) 내부에 금속 물질을 채우기 전에 배리어 금속막(미도시)을 증착할 수 있다. 배리어 금속막은 콘택의 접촉성을 향상시키고, 금속 물질 증착시 불순물이 확산되는 것을 방지하기 위한 것으로, 예를 들어 TiN 또는 Ti+TiN 등의 물질이 사용될 수 있다.
이후, 도 4를 참조하면, 하부 금속 전극 콘택(122)을 노출시키는 개구부(117)가 형성되어 있는 층간 절연막(116)을 형성한다(S30). 구체적으로 도 3의 결과물 상에 층간 절연막(116)을 형성한다. 이어서, 층간 절연막(116)을 식각하여 소오스 영역(111s)과 접촉하는 랜딩 패드인 하부 금속 전극 콘택(122)을 노출시키는 개구부(117)를 형성한다.
도 5를 참조하면, 이어서, 하부 금속 전극(134)을 형성한다.(S40)
하부 금속 전극(134)은 금속막으로써 하부가 하부 금속 전극 콘택(122)과 전기적으로 연결된다. 이 때, 하부 금속 전극(134)은 TiN, TaN, WN, Ru, Pt, Ir, RuO2 또는 IrO2으로 형성되거나 이들의 조합으로 형성될 수 있다.
하부 금속 전극(134)은 유기 금속 화학 기상 증착(MOCVD: Metal Organic Chemical Vapor Deposition) 방법으로 형성될 수 있다.
티타늄 질화막(TiN)을 사용하여 하부 금속 전극(134)을 형성하는 방법을 더욱 상세히 예시하면 다음과 같다. 즉, 도 4의 결과물을 약 300 ~ 450℃의 온도, 바람직하게는 380 ~ 420℃에서, 약 0.2 ~ 2.0Torr의 압력 조건의 챔버에 넣고, TDMAT{tetrakis(dimethylamino)titanium; Ti[N(CH3)2]4}, TDEAT{tetrakis(diethylamino)titanium; Ti[N(C2H5)2]4} 또는 TEMAT{tetrakis(ethylmethylamino)titanium; Ti[N(C2H5)CH3]4}중 어느 하나를 전구체(precusor)로 사용하여, 암모니아(NH3) 가스를 공급하면서 반응시키면, 반도체 기판의 전면에 TiN막이 형성될 수 있다. 이 경우, 티타늄 질화막이 개구부(117) 내에까지 형성되도록 한다. 상기 암모니아(NH3) 가스는 반응 가스로서, 약 100 ~ 500sccm의 유량으로 유지시킨다. 그리고 캐리어(carrier) 가스로서 He 또는 Ar과 같은 불활성 가스가 더 이용될 수 있다.
또, 상기 단계에서 티타늄 질화막 형성 중에 수차례 N2 및 H2 플라즈마 처리함으로써, 티타늄 질화막 내의 탄소 등과 같은 불순물을 제거하는 공정을 더 포함할 수 있다. 이러한 플라즈마 처리는 약 1 ~ 2㎾의 RF 파워(RF power)에서 이루어질 수 있다.
이와 같은 공정을 통해 하부 금속 전극(134)을 약 100 ~ 300Å 두께로 형성할 수 있다.
이어서, 하부 금속 전극(134) 상에 지르코늄 산화막을 포함하는 2층 이상의 유전막을 형성한다. 이하에서는, 지르코늄 산화막을 포함하는 2층 이상의 유전막으로서, 제1 유전막(136a), 제2 유전막(136b), 및 제3 유전막(136c)을 포함하는 유전막(136)을 예로 하여 설명할 것이다. 그러나, 본 발명이 이하의 예시에 제한되지 않음은 물론이다.
도 6을 참조하면, 도 5의 결과물 상에 제1 유전막(136a)을 형성한다(S50). 제1 유전막(136)은 예를 들어 지르코늄 산화막일 수 있다.
이러한 제1 유전막(136)은 예를 들어 원자층 증착 방법(ALD: Atomic Layer Deposition) 또는 플라즈마 원자층 증착 방법(plasma Enhanced Atomic Layer Deposition: PEALD)으로 형성할 수 있다. 원자층 증착 방법 및 플라즈마 원자층 증착 방법은 예를 들어 400℃ 이하에서 수행할 수 있다.
제1 유전막(136a)은 원자층 증착 방법(ALD: Atomic Layer Deposition) 또는 플라즈마 원자층 증착 방법(plasma Enhanced Atomic Layer Deposition: PEALD)으로 형성할 수 있다. 원자층 증착 방법 및 플라즈마 원자층 증착 방법을 사용함으로써 유전막 형성 공정을 400℃ 이하에서 수행할 수 있다.
이러한 온도 조건의 공정을 거치는 경우 지르코늄 산화막의 유전막(136)으로서의 특성을 향상시킬 수 있는 열처리 공정은 이루어지지 않게 된다. 그러나 이후의 열처리 공정에 의해 지르코늄 산화막의 유전막으로서의 특성 향상을 위한 열처리 공정이 통합됨으로써, 메모리 소자의 제조 공정을 보다 단순하게 한다. 이에 대해서는 후술한다.
플라즈마 원자층 증착 방법에 의해 제1 유전막(136a)인 지르코늄 산화막을 하부 금속 전극(134) 상에 형성하는 방법에 대해 설명한다. 플라즈마 원자층 증착 방법에 의하면 지르코늄 산화막 증착을 위한 리액턴트로 산소 플라즈마를 이용하여 반응성을 향상시키고, 불순물의 함량이 낮은 균일한 막을 얻을 수 있다. 즉 지르코늄 산화막 증착을 위한 소오스 가스를 주입한 후 증착 챔버 내에서 산소 플라즈마 를 처리하여 불순물 함량이 낮은 균일한 산화막을 형성할 수 있다. 위 단계를 반복하여 원하는 두께의 지르코늄 산화막을 형성할 수 있다. 플라즈마 원자층 증착법은 플라즈마 사용에 따라 온도를 낮출 수 있어서 250 내지 300℃ 정도에서 증착할 수 있다.
원자층 증착 방법에 의해 제1 유전막(136a)인 지르코늄 산화막을 하부 금속 전극(134) 상에 형성하는 방법에 대해 설명한다. 원자층 증착 금속(지르코늄) 소오스를 공급하고, 순차적으로 퍼지 가스, 산소 소오스, 퍼지 가스 공급으로 이루어진 공정 사이클로 구성될 수 있다. 산소 소오스로는 H2O, O3, O 래디컬, 알코올(예. 이소프로필알코올), D2O, H2O2, O2, N2O, NO가 사용될 수 있다. 이외에도, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 다른 전구체들이 사용될 수도 있다. 원자층 증착법은 하나의 모노레이어씩 증착하므로 단차피복성(step coverage)이 우수하고 비교적 저온에서 증착하기 때문에 열처리 경비(thermal budget)가 감소된다.
제1 유전막(136a)인 지르코늄 산화막 형성 방법에 대해 보다 상세히 설명하면, 약 250 ~ 350℃의 온도로 유지되는 챔버 내에 소오스 가스로 TEMAZ[tetra-ethyl-methyl amino zirconium; Zr(N(CH3)(C2H5))4]를 0.1 ~ 15초간 공급한다. 이 때, 소오스 가스로 TEMAZ 외에 TDEAZ[tetrakis - diethylamino - zirconium; Zr(N(C2H5)2)4] 또는 TEMAZ[tetrakis - methylethylamino - zirconium; Zr(N(CH3)(C2H5))4] 등을 사용할 수도 있다.
이 후, N2 또는 Ar 가스를 약 0.1 ~ 10초간 공급하여 소오스 가스를 퍼지시킨다. 그리고 나서 반응 가스로 O2 또는 O3 가스를 약 0.1 ~ 15초간 공급한다. 이 때, RF 파워를 약 0.1 ~ 1㎾로 유지한다. 이에 따라 하부 금속 전극(134)인 티타늄 절연막 상에 제1 유전막(136a)이 형성되며, 이 후, 퍼지 가스를 공급하여 미반응 물질을 제거한다. 이와 같은 공정을 반복하여 약 30 ~ 60Å 두께의 제1 유전막(136a)을 형성한다.
한편, 본 단계는 상술한 바와 같이 400℃ 이하에서 진행될 수 있는데, 상기 온도는 후술되는 지르코늄 산화막의 유전막 특성 개선 조건인 약 425 내지 500℃보다 낮은 온도이다. 따라서, 본 단계에서는 제1 유전막의 유전막 특성이 특별히 개선되지 않을 것이다.
도 7을 참조하면, 도 6의 결과물 상에 제2 유전막(136b)을 형성한다(S 60).
제2 유전막(136b)은 지르코늄 산화막의 결정 입계 성장을 방지할 수 있다. 제2 유전막(136b)은 Al2O3막, HfO2막, TiO2막, La2O3막, Ta2O5막, PrO2막 또는 이들의 조합일 수 있다. 이러한 제2 유전막(136b)은 질소를 포함할 수 있다.
제2 유전막(136b)을 형성 후 제3 유전막(136c) 형성 전에 제2 유전막(136b)을 질화 처리할 수 있다. 플라즈마 질화 처리는 200 내지 500 ℃의 온도, 0.1 내지 10torr의 압력, NH3, N2 및 N2/H2로 구성된 그룹으로부터 선택되는 어느 하나의 분 위기와 RF파워를 100 내지 500W정도로 하여 글로우 방전(glow discharge)을 발생시킨 챔버 내에서 5 내지 300초 동안 수행할 수 있다. 또한 질화막의 형성은 위의 질화처리 단계를 증착 싸이클내에 추가하여 증착할 수 있다.
제2 유전막(136b)을 형성하는 방법으로 제1 유전막(136a)를 형성할 때와 마찬가지로, 원자층 증착(ALD: Atomic Layer Deposition) 또는 플라즈마 원자층 증착 방법을 사용할 수 있다. 400℃를 넘지 않는 온도에서 제2 유전막(136b)를 증착할 수 있다.
원자층 증착 방법에 의해 제1 유전막(136a) 상에 제2 유전막(136b)을 형성하는 방법에 대해 설명한다. 제2 유전막으로 알루미나(Al2O3)를 사용하는 경우이다. 알루미나 형성 방법은 약 250 ~ 350℃의 온도로 유지되는 챔버 내에 소오스 가스로 TMA(trimethyl aluminum)를 0.1 ~ 10초간 공급한다. 이 때, 소오스 가스로 TMA 외에 AlCl3, AlH 3N(CH3)3, C6H15AlO, (C4H9)2AlH, (CH3)2AlCl, (C2H5)3Al 또는 (C4H9)3Al 등을 사용할 수도 있다.
이 후, N2 또는 Ar 가스를 약 0.1 ~ 10초간 공급하여 소오스 가스를 퍼지시킨다. 그리고 나서 반응 가스로 O-2 또는 O3 가스를 약 0.1 ~ 15초간 공급한다. 이 때, RF 파워를 약 0.1 ~ 1㎾로 유지한다. 이에 따라 지르코늄 산화막으로 형성된 제1 유전막(136a) 상에 알루미나로 형성된 제2 유전막(136b)가 형성되며, 이 후 미반응된 물질들을 퍼지 가스를 약 0.1 ~ 10초간 공급하여 제거한다. 이와 같은 공정을 반복하여 약 2 ~ 20Å의 알루미나(136b)를 형성할 수 있다.
그리고 나서, 도 8a에 예시된 바와 같이, 알루미나으로 형성된 제2 유전막(136b) 상에 제1 유전막(136a) 형성 방법과 동일한 공정을 수행하여 약 30 ~ 60Å의 제3 유전막(136c) 형성할 수 있다.(S70)
제3 유전막(136c)의 형성에 있어서도 제1 유전막(136a)의 형성에서와 마찬가지로, 원자층 증착 방법 및 플라즈마 원자층 증착 방법으로 예를 들어 400℃ 이하에서 수행할 수 있다.
한편, 본 단계는 상술한 바와 같이 400℃ 이하에서 진행되므로 상기 온도는 후술되는 지르코늄 산화막의 유전막 특성 개선 조건인 약 425 내지 500℃보다 낮은 온도이다. 따라서, 본 단계에서는 제1 유전막(136a) 및 제3 유전막(136c)의 유전막 특성이 특별히 개선되지 않을 것이다.
지르코늄 산화막을 포함하는 2층 이상의 유전막(136)을 형성하는 것은, 지르코늄 산화막으로 형성된 제1 유전막(136a)을 형성하고, 제1 유전막(136b) 상에 Al2O3막, HfO2막, TiO2막, La2O3막, Ta2O3막, PrO2 또는 이들의 조합인 제2 유전막(136b)을 형성하고, 제2 유전막 상(136b)에 지르코늄 산화막으로 형성된 제3 유전막(136c)을 형성하는 것을 포함할 수 있다. 지르코늄 산화막을 포함하는 2층 이상의 유전막(136)은 열처리를 통해 유전막으로서의 특성이 향상될 수 있는데, 이에 대해서는 후술할 열처리 공정에서 보다 상세히 설명한다.
도 8b는 도 8a의 A 부분을 확대하여 도시한 단면도이다.
제2 유전막(136b)이 알루미나(Al2O3)인 경우 ZAZ 유전막이라 부르기로 한다. 도 8b는 ZAZ(지르코늄 산화막/알루미나/지르코늄 산화막)으로 형성된 유전막의 단면도이다.
도 8b를 참조하여 제1 내지 제3 유전막(136a, 136b, 136c)구조의 관계를 설명하기로 한다. 제1 유전막(136a) 또는 제3 유전막(136c) 중 적어도 하나는 40Å이상일 수 있다. 또한, 제1 유전막(136a) 또는 제3 유전막(136c)은 실질적으로 동일하지 않은 두께일 수 있다. ZAZ와 같은 구조에 있어서, 지르코늄 산화막의 두께 즉 제1 유전막(136a) 또는 제3 유전막(136c)이 실질적으로 동일한 경우보다 실질적으로 동일하지 않은 경우 커패시터(140)의 전기적 특성이 향상될 수 있다.
다만, 이러한 ZAZ 유전막의 등가 산화막 두께의 한계는 9Å이므로, 추가적인 열처리에 의해 유전율을 향상시키는 것이 필요하다. 다만, 제1 내지 제3 유전막(136a, 136b, 136c)의 형성과정에서는 원자층 증착 방법 또는 플라즈마 원자층 증착 방법으로 예를 들어 400℃ 이하에서 수행되고, 이후의 열처리 공정에 의해 지르코늄 산화막의 유전막으로서의 특성 향상을 위한 열처리 공정이 통합됨으로써, 메모리 소자의 제조 공정을 보다 단순하게 한다. 따라서, 본 단계에서는 제1 유전막의 유전막 특성이 특별히 개선되지 않을 것이다.
도 9에 예시된 바와 같이, 도 8의 공정으로 형성된 유전막(136) 상에 상부 금속 전극(138)을 형성한다(S 80).
유전막(136) 상에 상부 금속 전극(138)을 형성하는 방법은 하부 금속 전극(134)을 반도체 기판 상에 형성하는 것과 실질적으로 동일할 수 있다. 예를 들어, 상부 금속 전극(138)도 하부 금속 전극(136)과 마찬가지로 TiN, TaN, WN, Ru, Pt, Ir, RuO2 또는 IrO2으로 형성되거나 이들의 조합으로 형성될 수 있다. 상부 금속 전극(138)도 유기 금속 화학 기상 증착(MOCVD: Metal Organic Chemical Vapor Deposition) 방법으로 형성될 수 있다. 상부 금속 전극(138)으로 티타늄 질화막(TiN)을 사용하는 경우의 형성 방법은 도 6을 참조하여 설명한 하부 금속 전극(134)의 형성 방법(S50)과 실질적으로 동일할 수 있다.
이후, 도 10에 예시된 바에 의하면, 도 9의 공정으로 얻은 결과물 중 하부 금속 전극(134), 제1 유전막(136a), 제2 유전막(136), 제3 유전막(136c), 상부 금속 전극(138)을 패터닝하여 금속-유전막-금속(Metal-insulator-Metal: 이하, MIM) 커패시터(140)를 형성한다(S90).
형성된 커패시터(140)는 금속-유전막-금속 커패시터일 수 있고, 상부 금속 전극(138), 유전막(136a, 136b, 136c), 하부 금속 전극(134)으로 구성되게 된다. 특히 제1 및 제3 유전막(136a, 136c)이 지르코늄산화막이고, 제1 유전막(136a)과 제3 유전막(136c)에 게재된 제2 유전막(136b)이 알루미나 인경우 ZAZ유전막이라 부르기로 한다. 다만 본 발명이 이러한 유전막의 경우에 한정되지 않고, 지르코늄 산화막/ 알루미나 산화막, 알루미나 산화막/지르코늄 산화막, 지르코늄 산화막 및 알루미나 산화막이 교대로 적층된 구조뿐 아니라, 제2 유전막(136b)이 알루미나 산화막외에 HfO2막, TiO2막, La2O3막, Ta2O3막, PrO2 또는 이들의 조합일 수 있음은 물론이다.
형성된 MIM 커패시터(140)의 정전 용량은 전극의 표면적 및 유전체의 유전 상수에 비례하고, 전극간 거리에 해당하는 유전막 두께 보다 정확하게는 유전막의 등가 산화막 두께(EOT; Equivalent oxide thickness)에 반비례한다. 형성된 MIM 커패시터(140)는 지르코늄 산화막과 같은 고유전 금속산화막을 포함함으로써 물리적인 두께가 두껍더라도 소자의 성능에 악영향을 미치지 않고 누설 전류를 감소시킬 수 있다. 그러나 지르코늄 산화막은 상대적으로 낮은 결정화 온도를 갖고 열적으로 불안한 상태를 보이는데, 후속의 열적 어닐링 공정을 실시하는 동안 쉽게 결정화되고 금속산화막 내에 전류가 흐를 수 있는 결정 입계가 형성된다.
형성된 MIM 커패시터(140)는 지르코늄 산화막을 포함하는 적어도 2층 이상의 구조이다. 왜냐하면 지르코늄의 단일막은 결정입계 성장으로 인한 결함(defect)이 생길 수 있고, 리프레쉬(Refresh) 특성의 열화도 발생할 수 있기 때문이다. 따라서 형성된 MIM 커패시터(140)는 지르코늄 산화막을 포함하는 적어도 2층 이상의 구조를 형성함으로써, 커패시터의 정전 용량을 늘리면서도 지르코늄 산화막을 단일막으로 사용하기 때문에 발생할 수 있는 결함이나 리프레쉬 특성이 열화되는 것을 막을 수 있다.
다만, 지르코늄 산화막의 경우 열처리를 통해 격자 부정합을 완화하여 지르코늄 산화막의 유전막으로서의 특성 개선을 위한 열처리를 별도로 하지 않고, 상부 금속 전극(138)과 접촉하는 콘택(150) 및 제2 비트 라인 콘택(146)을 형성한 이후에 이들 콘택들(146, 150) 이후에 이들 콘택들(146, 150)의 특성을 향상시키기 위한 열처리 공정에 통합되어 수행될 것이다. 이점에 대해서는 후술한다.
다음으로, 도 11에 도시한 바와 같이, MIM 커패시터(140)를 덮는 층간 절연 막을(118) 형성하고(S60), 절연막(118) 내에 상부 금속 전극(138)과 접촉하는 콘택(150) 및 제1 비트 라인 콘택(126)과 접촉하는 제2 비트 라인 콘택(146)을 형성한다(S100).
상부 금속 전극(138)과 접촉하는 콘택(150) 및 제2 비트 라인 콘택(146)은 상부 금속 전극(138)과 접촉하는 콘택(150) 및 제2 비트 라인 콘택(146)이 형성될 영역을 한정하는 식각 마스크를 이용하여 층간 절연막(118) 일부를 식각함으로써 형성할 수 있다. 상부 금속 전극(138)이 노출될 때까지 식각하여 상부 금속 전극 콘택 홀(148)을 형성하고 제1 비트 라인 콘택(126)이 노출될 때까지 식각하여 제2 비트 라인 콘택홀(144)을 형성할 수 있다.
이와 같이 형성된 상부 금속 전극 콘택 홀(148)과 제2 비트 라인 콘택 홀(144) 내부에 금속 물질을 채워 넣고 화학 기계적 연마(CMP) 또는 에치백(etch-back)하여 상부 금속 전극 콘택(150) 및 제2 비트 라인 콘택(146)을 형성한다. 상부 금속 전극 콘택 홀(148)과 제2 비트 라인 콘택 홀(144) 내부에 채워지는 금속 물질로는 W, Ti 또는 TiN이거나 이들의 조합 물질이 사용된다.
이 때 콘택홀(148, 144) 내부에 금속 물질을 채우기 전에 배리어 금속막(미도시)을 증착할 수 있다. 배리어 금속막은 콘택의 접촉성을 향상시키고, 금속 물질 증착시 불순물이 확산되는 것을 방지하기 위한 것으로, TiN 또는 Ti+TiN 등의 물질이 사용된다.
이 후, 열처리 공정을 수행한다(S 110).
절연막(118) 내에 상부 금속 전극(138)과 접촉하는 콘택(150) 및 제1 비트 라인 콘택(126)과 접촉하는 제2 비트 라인 콘택(146)을 형성한 후, 열처리를 한다. 약 425 내지 500℃의 온도에서 1분 이상 열처리 할 수 있다.
특히 지르코늄 산화막이 유전막으로 쓰이는 경우에 있어서, 유전막의 특성은 열처리의 온도와 시간과 관련된다. 이와 같은 열처리 공정은 약 425 내지 500℃에서 실시할 수 있다. 500℃ 이하에서는 유전막(136)의 열화가 그리 크지 않으며 425℃ 이상에서는 등가 산화막 두께의 차이가 그리 크지 않다. 특히 475℃에서 열처리 진행시 열화없이 등가 산화막 두께가 감소될 수 있어 보다 등가 산화막 두께를 얻을 수 있었다. 500℃에서는 475℃ 대비 등가 산화막 두께의 변화는 미미하나, 특성의 열화가 발생할 수 있다.
열처리는 1분 이상 가능하다. 동일한 온도를 기준으로 하였을 때 특히 15분 이상에서 등가 산화막 두께의 감소분이 포화될 수 있다. 450℃ 하의 15분 조건으로 475℃ 하의 5분 조건에서의 열처리와 동등한 특성을 가질 수 있으므로, 열처리는 바람직하게 약 5분 내지 15분동안 수행될 수 있다.
따라서, 본 발명에서 열처리는 425 내지 500℃의 온도 범위에서, 1분 이상 수행될 수 있다. 바람직하게는 450 내지 475℃의 온도 범위에서 5 내지 15분 동안 진행할 수 있다.
이러한 열처리를 통해 지르코늄 산화막의 유전막으로서의 특성이 향상되어 등가 산화막의 두께도 낮출 수 있다. 뿐만 아니라, 하부 금속 전극 콘택(122)과 하부 전극(134) 간의 계면 저항이 감소됨과 동시에 상부 금속 전극(138)과 접촉하는 콘택(150) 및 제2 비트 라인 콘택(146)의 특성 또한 향상될 수 있다.
지르코늄 산화막의 경우 열처리를 통해 격자 부정합을 완화하여 누설 전류에 악영향을 미치는 표면전하가 최소화될 수 있기 때문에, 지르코늄 산화막을 유전막으로 사용하는 경우에 있어서 열처리 공정이 수반될 수도 있다. 본 발명의 일 실시예에 의한 메모리 소자 제조 방법에 있어서는 이런 지르코늄 산화막의 유전막으로서의 특성 개선을 위한 열처리를 별도로 하지 않고, 상부 금속 전극(138)과 접촉하는 콘택(150) 및 제2 비트 라인 콘택(146)을 형성한 이후에 이들 콘택들(146, 150)의 특성을 향상시키기 위한 열처리 공정에 통합되어 수행한다. 이 열처리 공정을 통해 커패시터 형성 전에 이미 형성되어 있던 하부 전극 콘택(122)의 하부 전극(134)과의 계면 저항을 낮추어 주는 효과도 동시에 가질 수 있다.
메모리 소자의 제조 공정에 있어서 각각의 소자를 구성하는 개개의 층은 고온에 노출되면 열적 스트레스(thermal stress)를 받게 되어 층간 계면의 점착력이 나빠지고, 계면에 결함(defect)이 발생할 수 있으므로, 이와 같은 열처리를 상기 단계에서 실시함으로써, MIM 커패시터(140)의 제조 공정시에는 과도한 열을 공급하지 않아도 되므로, 보다 높은 특성을 가진 MIM 커패시터(140)를 제조할 수 있게 된다.
열처리 또는 어닐 공정의 분위기는 N2, Ar 등의 비활성 기체와 D2, H2 등을 포함하며, 비활성 기체와의 혼합 기체를 포함할 수 있다.
다음으로 도 12를 참조하면, 도 11의 결과물 상에 비트 라인(152) 및 배선(154)을 형성하는 등의 후속 공정을 수행하여 메모리 소자를 완성한다.(S 120)
<실험예>
상기 메모리 소자 제조 방법에 따라 제조된 메모리 소자를 열처리하여 그 특성을 살펴보았다. N2 분위기에서 425 내지 500℃, 1분 내지 30분간 열처리하여 후속 열처리에 따른 등가 산화막의 두께 변화와 누설 전류 특성의 차이를 살펴보았다. 그 결과를 도 13 및 도 14의 그래프에 도시하였다. 도 13 및 도 14는 열처리 온도와 시간에 따른 등가 산화막 두께의 변화 및 Vtoff값의 변화를 나타낸 그래프이다. 여기서 Vtoff(Take-off Voltage)는 볼티지(Voltage) 대 누설전류의 그래프에서 누설전류 1fA/cell을 나타내는 볼티지로 정의하여 누설전류 특성을 비교하는 기준으로 정한다. Vtoff가 낮아질수록 열화가 잘 일어난다고 볼 수 있다.
도 13에 도시된 그래프에 5분 동안 열처리시 열처리온도에 따른 등가 산화막 두께의 변화량과 Vtoff특성 변화를 나타내었다. 475℃에서 열처리 진행시 Vtoff특성 열화없이 등가 산화막 두께가 약 2Å의 감소가 나타나 ZAZ구조의 유전막을 사용하고도 최종적으로 8Å 이하의 등가 산화막 두께를 얻을 수 있었다. 500℃에서는 475℃ 대비 등가 산화막 두께의 변화는 미미하나, 특성의 열화가 발생하였다. 즉, 500℃ 이상의 온도부터는 유전막의 열화가 발생하는 온도로 판단되었다.
도 14에 도시된 그래프에, 450℃에서 열처리시간에 따른 등가 산화막 두께 변화량과 Vtoff특성 변화를 나타내었다. 450℃ 하의 15분 조건으로 475℃ 하의 5분 조건에서의 열처리와 동등한 특성을 확인할 수 있었다. 특히 15분 이상에서 등가 산화막 두께의 감소분이 포화되는 것을 알 수 있었다.
따라서, 본 발명에서 열처리는 450 내지 475℃의 온도 범위에서 5 내지 15분 동안 진행하는 것이 바람직함을 알 수 있었다.
본 발명의 일 실시예에 따른 메모리 소자의 경우, 누설 전류 특성의 열화없이 등가 산화막 두께를 약 8Å 얻을 수 있었으며, 지르코늄 단일막에서 나타나는 리프레쉬(Refresh) 특성의 열화도 방지할 수 있음을 확인할 수 있었다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 메모리 소자의 커패시터 제조 방법에 따르면 유전막을 형성한 후 별도의 열처리 없이 후속 콘택 형성 후의 열처리 공정을 수행함으로써, 지르코늄 산화막의 유전막의 특성을 향상시켜 MIM 커패시터의 정전 용량을 증대시킬 수 있다.
지르코늄 산화막의 유전막으로서의 특성 개선을 위한 열처리가 콘택의 소자 특성을 향상시키기 위한 열처리 공정에 통합되어 공정이 단순해 질 수 있다.
Claims (18)
- 반도체 기판 상에 하부 금속 전극을 형성하고,상기 하부 금속 전극 상에 지르코늄 산화막을 포함하는 2층 이상의 유전막을 형성하고,상기 유전막 상에 상부 금속 전극을 형성하고,상기 상부 금속 전극, 상기 유전막 및 상기 하부 금속 전극을 패터닝하여 MIM 커패시터를 형성하고,상기 MIM 커패시터를 덮는 층간 절연막을 형성하고,상기 절연막 내에 콘택을 형성하고,약 425 내지 500℃의 온도에서 열처리하는 것을 포함하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전막을 형성하는 것은 성막 후 행하는 열처리 공정 없이 수행하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 열처리는 450 내지 475℃의 온도에서 수행하는 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 열처리는 5 내지 15분간 수행하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 열처리는 1 내지 15분간 수행하는 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 열처리는 5 내지 15분간 수행하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전막을 형성하는 것은 ALD 또는 PEALD방법으로 형성하는 것인 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 상부 금속 전극 및 상기 하부 금속 전극을 형성하는 것은 MOCVD방법으로 형성하는 것인 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전막 형성은 400℃ 이하에서 수행하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전막을 형성하는 것은,지르코늄 산화막으로 형성된 제1 유전막을 형성하고,상기 제1 유전막 상에 Al2O3막, HfO2막, TiO2막, La2O3막, Ta2O3막, PrO2 또는 이들의 조합으로 이루어진 제2 유전막을 형성하고,상기 제2 유전막 상에 지르코늄 산화막으로 형성된 제3 유전막을 형성하는 것인 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 제1 유전막 형성 후 열처리 공정 없이 바로 제2 유전막을 상기 제1 유전막 상에 형성하는 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 제1 유전막 또는 상기 제3 유전막 중 적어도 하나는 40Å이상인 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 제1 유전막 및 상기 제3 유전막은 30 내지 60Å이고, 상기 제2 유전막 은 2 내지 20 Å인 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 제1 유전막 또는 상기 제3 유전막은 실질적으로 동일하지 않은 두께인 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 제2 유전막을 형성 후 상기 제3 유전막 형성 전에 상기 제2 유전막을 질화 처리하는 것을 더 포함하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 열처리는 N2, Ar, D2, H2 또는 이들의 혼합 가스 분위기에서 수행되는 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 상부 금속 전극 및 상기 하부 금속 전극은 티타늄 질화막인 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하부 금속 전극을 형성하기 전에상기 반도체 기판에 트랜지스터를 형성하고,상기 트랜지스터를 덮는 절연막을 형성하고,상기 절연막 내에 상기 트랜지스터의 소오스 및 드레인 영역과 각각 접촉하는 하부 금속 전극 콘택 및 비트 라인 랜딩 패드를 형성하고,상기 소오스 영역과 접촉하는 랜딩 패드를 노출시키는 개구부를 구비하는 절연막을 형성하는 것을 더 포함하고,상기 하부 금속 전극을 형성하는 것은 상기 하부 금속 전극을 상기 개구부 내에 형성하는 것이고,상기 콘택을 형성하는 것은 상기 상부 금속 전극과 접촉하는 콘택 및 비트 라인 콘택을 형성하는 것이고,상기 열처리시 상기 하부 전극 콘택과 상기 하부 전극 간의 계면 저항을 감소시키는 메모리 소자의 제조 방법.
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