KR100712525B1 - 반도체 소자의 커패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 커패시터 및 그 제조방법에 관한 것이다. 본 발명에 따른 커패시터는, 하부전극 상에 전처리막을 구비하므로 유전막과의 반응이 억제되어 커패시터 특성 열화를 방지할 수 있다. 그리고, 유전막은 적어도 일부가 질화 또는 산화된 것이므로, 누설전류 증가를 억제할 수 있어 고집적 디램에 적용할 수 있다. 본 발명에 따른 커패시터 제조방법에서는 배치 타입(batch type) 장비 안에서 유전막 형성 전/후의 플라즈마 처리를 유전막 형성 단계와 연속적으로 진행하므로, 플라즈마 처리와 유전막 증착 사이의 정체 시간이 웨이퍼별로 달라질 우려가 전혀 없다. 따라서, 웨이퍼간의 막질 특성에서 변동이 적은 커패시터를 제조할 수 있다. 그리고, 배치 타입 장비를 이용하므로 생산성이 현저히 향상되는 효과가 있다.

Description

반도체 소자의 커패시터 및 그 제조방법{Capacitor of semiconductor device and method for fabricating the same}
도 1 내지 도 8은 본 발명의 제1 실시예에 따른 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다.
도 9 내지 도 13은 본 발명의 제2 실시예에 따른 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다.
도 14는 본 발명에 따른 커패시터의 누설전류 특성을 전압에 따라 보이는 그래프이다.
도 15는 종래 및 본 발명에 따른 커패시터의 누설전류 특성을 전압에 따라 보이는 그래프이다.
도 16은 종래 및 본 발명에 따른 커패시터의 Toxeq 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100...반도체 기판 140a...하부전극
146...제1 플라즈마 처리 148...전처리막
150, 150', 154, 158, 158' ...유전막
152..제2 플라즈마 처리
156...산소 확산 방지막 180...상부전극
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 고집적 소자에 응용 가능한 디램(DRAM) 셀 커패시터 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 디램과 같은 반도체 소자의 경우 셀 크기가 감소하게 되고 셀 커패시터 하부전극의 유효면적(effective area)도 감소하게 된다. 그러나 반도체 소자의 안정적인 동작을 위해서는 일정량 이상의 셀 커패시턴스를 확보할 필요가 있다. 좁은 면적에서 높은 셀 커패시턴스를 확보하기 위해서는, 기존에 커패시터 유전막으로 사용하던 산화막/질화막/산화막(ONO막)보다 수배 내지 수백배 큰 유전율을 갖는 물질, 예컨대 Al2O3, HfO2, Ta2O5, TiO2 등으로 된 고유전막을 사용할 필요가 있다.
그런데, 기존 커패시터 전극 물질로 사용되는 도프트 폴리실리콘은 고유전막과 반응하여 커패시터의 전기적 특성을 열화시킨다. 이 때문에, 고유전막을 사용하는 커패시터의 전극 물질에 대한 개선이 활발히 이루어지고 있다. 개선된 전극 물질의 한가지 예는 내산화성이 좋은 TiN, TaN, WN 등의 금속 질화물이다.
그러나, 금속 질화물 전극을 사용함에도 불구하고 하부전극과 유전막 사이에 저유전상수를 갖는 저유전층이 형성되는 문제가 발생하고 있으며, 이를 방지하기 위하여 하부전극 상에 플라즈마 질화처리(plasma nitridation treatment)를 하고 있다. 그런데, 종래에는 매엽식(single type) 장비에서 플라즈마 질화처리를 수행하므로 후속 배치 타입(batch type)의 유전막 증착 장비로 웨이퍼를 옮겨 유전막 증착을 시작하기까지의 정체 시간이 웨이퍼별로 달라져 막질 특성에서 변동(variation)이 커지는 문제가 발생한다.
또한 대부분의 고유전막은 산소 원자의 부족으로 발생하는 산소 공동(oxygen vacancies)에 기인하는 누설전류가 발생하고 있으며, 이를 개선하기 위하여 플라즈마 산화처리(plasma oxidation treatment)를 하고 있다. 이 때에도 매엽식 장비에서 플라즈마 산화처리를 수행하므로 배치 타입의 유전막 증착 장비에서 웨이퍼를 옮겨 플라즈마 산화처리를 시작하기까지의 정체 시간 역시 웨이퍼별로 달라져 막질 특성에서 변동이 커지는 문제가 발생한다.
뿐만 아니라, 매엽식 장비에서 플라즈마 질화처리 및 플라즈마 산화처리를 행하는 것은 한번에 처리할 수 있는 웨이퍼의 매수가 제한적이어서 제품 생산성을 감소시키므로, 실제로 양산에 적용하기 어려운 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 누설전류 증가를 억제할 수 있어 고집적 디램에 적용할 수 있는 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 막질 특성에 있어서 변동이 적은 커패시터 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터의 일 태양은, 반도체 기판에 형성된 커패시터 하부전극, 상기 하부전극 상에 형성된 질화막 계열의 전처리막, 상기 전처리막 상에 형성되고 적어도 일부가 산화 또는 산화 후 질화된 유전막, 및 상기 유전막 상에 형성된 상부전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터의 다른 태양은, 반도체 기판에 형성된 커패시터 하부전극, 상기 하부전극 상에 형성된 질화막 계열의 전처리막, 상기 전처리막 상에 형성된 제1 유전막, 상기 제1 유전막 상에 형성된 산소 확산 방지막, 상기 산소 확산 방지막 상에 형성되고 적어도 일부가 산화 또는 산화 후 질화된 제2 유전막, 및 상기 제2 유전막 상에 형성된 상부전극을 포함한다.
여기서, 상기 하부전극은 금속막 또는 전도성 금속 질화막인 것이 바람직하다. 상기 전처리막은 플라즈마 처리로 형성한 질화막인 것이 바람직하다. 상기 산소 확산 방지막은 AlN, Al2O3, SiO2, Si3N4 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나이다. 상기 산소 확산 방지막은 플라즈마 질화처리에 의한 질산화막일 수도 있다. 상기 상부전극은 금속막 또는 전도성 금속 질화막인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터 제조방법의 일 태양에서는, 반도체 기판에 커패시터 하부전극을 형성한 다음, 상기 하부전극에 대하여 배치 타입(batch type) 장비에서 제1 플라즈마 처리를 실시하여 상기 하부전극 상에 전처리막을 형성한다. 상기 배치 타입 장비에서 상기 전처리막을 형성하는 단계와 연속적으로 상기 전처리막 상에 ALD(Atomic Layer Deposition)에 의해 유전막을 형성한 다음, 상기 유전막의 적어도 일부를 산화 또는 산화 후 질화시키기 위해 상기 배치 타입 장비에서 제2 플라즈마 처리를 실시한다. 적어도 일부가 산화 또는 산화 후 질화된 상기 유전막 상에 상부전극을 형성한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터 제조방법의 다른 태양에서는, 반도체 기판에 커패시터 하부전극을 형성한 다음, 상기 하부전극에 대하여 배치 타입 장비에서 제1 플라즈마 처리를 실시하여 상기 하부전극 상에 전처리막을 형성한다. 상기 배치 타입 장비에서 상기 전처리막을 형성하는 단계와 연속적으로 상기 전처리막 상에 ALD에 의해 제1 유전막을 형성한 다음, 상기 배치 타입 장비에서 상기 제1 유전막을 형성하는 단계와 연속적으로 상기 제1 유전막 상에 산소 확산 방지막을 형성한다. 상기 배치 타입 장비에서 상기 산소 확산 방지막을 형성하는 단계와 연속적으로 상기 산소 확산 방지막 상에 ALD에 의해 제2 유전막을 형성한 다음, 상기 제2 유전막의 적어도 일부를 산화 또는 산화 후 질화시키기 위해 상기 배치 타입 장비에서 제2 플라즈마 처리를 실시한다. 적어도 일부가 산화 또는 산화 후 질화된 상기 제2 유전막 상에 상부전극을 형성한다.
본 발명에 따른 반도체 소자의 커패시터 제조방법들에 있어서, 상기 하부전극은 금속막 또는 전도성 금속 질화막으로 형성하는 것이 바람직하다. 상기 제1 플라즈마 처리는 N2, NH3, H2 또는 이들의 혼합 가스를 사용하여 300-500℃의 온도 에서 실시하는 것이 바람직하다. 상기 제1 플라즈마 처리에서 플라즈마 발생을 위한 RF 파워는 500-1000W이며, 공정 압력은 1-200 Pa이고, 공정 시간은 30-90분인 것이 바람직하다. 상기 제2 플라즈마 처리는 N2, NH3, O2 또는 이들의 혼합 가스를 사용하여 상온-300℃의 온도에서 실시하는 것이 바람직하다. 상기 제2 플라즈마 처리에서 플라즈마 발생을 위한 RF 파워는 500-1000W이며, 공정 압력은 1-200 Pa이고, 공정 시간은 30-90분인 것이 바람직하다. 상기 상부전극은 금속막 또는 전도성 금속 질화막으로 형성하는 것이 바람직하다.
제1 실시예에 있어서, 상기 유전막은 HfO2막, Al2O3막, ZrO2막, TiO2막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성할 수 있다.
제2 실시예에 있어서, 상기 제1 및 제2 유전막은 HfO2막, Al2O3막, ZrO2막, TiO2막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성할 수 있다. 상기 산소 확산 방지막은 ALD에 의하여 상기 제1 및 제2 유전막과는 다른 물질로 형성하는 것이 바람직하다. 이 때, 상기 산소 확산 방지막은 AlN, Al2O3, SiO2, Si3N4 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성할 수 있다. 상기 산소 확산 방지막은 플라즈마 질화처리에 의한 질산화막으로 형성할 수도 있다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
제1 실시예
도 1 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 소자의 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다.
먼저 도 8을 참조하여 커패시터의 구조에 관하여 설명한다. 도 8을 참조하면, 제1 실시예에 따른 커패시터는 반도체 기판(100) 상에 형성된 커패시터 하부전극(140a), 하부전극(140a) 상에 형성된 질화막 계열의 전처리막(148), 전처리막(148) 상에 형성되고 적어도 일부가 산화 또는 산화 후 질화된 유전막(150'), 및 유전막(150') 상에 형성된 상부전극(180)을 포함한다.
바람직하기로, 하부전극(140a)은 금속막 또는 전도성 금속 질화막이며, 전처리막(148)은 플라즈마 처리로 형성한 질화막이다. 유전막(150')은 HfO2막, Al2O3막, ZrO2막, TiO2막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나일 수 있다. 상부전극(180)은 금속막 또는 전도성 금속 질화막인 것이 바람직하다.
이와 같이 본 발명의 제1 실시예에 따른 커패시터는 하부전극(140a) 상에 전처리막(148)을 구비하므로 유전막(150')과의 반응이 억제되어 커패시터 특성 열화 를 방지할 수 있다. 그리고, 유전막(150')은 적어도 일부가 산화 또는 산화 후 질화된 것이므로, 누설전류 증가를 억제할 수 있어 고집적 디램에 적용할 수 있다.
다음, 이러한 반도체 소자의 커패시터 제조방법에 관하여 설명한다. 먼저 실리콘 기판과 같은 반도체 기판 상에 커패시터 하부전극을 형성하게 된다. 하부전극의 유효면적을 증가시키기 위하여 3차원 구조로 하부전극을 형성하는 것이 바람직하며, 그 형태로는 박스(BOX) 구조, OCS(one cylinder stack) 구조, 스택 구조, 트렌치 구조 등이 가능하다. 본 실시예에서는 OCS 구조의 예로 들지만 다른 구조에도 본 발명이 적용될 수 있음을 물론이다.
제조방법을 보면, 먼저 도 1을 참조하여, 반도체 기판(100) 상에 하부 절연막(110)을 형성한 다음, 하부 절연막(110)을 관통하여 반도체 기판(100)의 불순물 영역(105)과 접하는 컨택플러그(115)를 형성한다. 컨택플러그(115) 및 하부 절연막(110) 상에 예를 들어 실리콘 질화막으로 된 식각정지막(120)을 먼저 형성한 다음, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)-산화물 등을 증착하여 몰드산화막(130)을 형성한다.
다음으로 도 2에서와 같이, 식각정지막(120)의 상면이 노출될 때까지 몰드산화막(130)을 식각하여 몰드산화막 패턴(130a)을 형성한다. 이 때, 식각정지막(120)은 하부 절연막(110)이 식각되지 않게 보호한다. 이어서, 노출된 식각정지막(120)만 제거할 정도로 식각 공정을 진행하여 컨택플러그(115) 및 그 주변의 하부 절연막(110)의 상면을 노출시키는 홀(135)을 형성한다. 몰드산화막 패턴(130a)의 하부에는 식각정지막 패턴(120a)이 잔류하게 된다.
도 3을 참조하여, 홀(135)을 완전히 매립하지 않는 정도 두께로 하부전극막(140)을 형성한다. 이러한 하부전극막(140)은 금속막 또는 전도성 금속 질화막으로 형성한다. 전도성 금속 질화막은 TiN, WN, TaN 또는 이들의 조합으로 이루어진 막으로 형성할 수 있다. 이러한 막은 CVD(Chemical Vapor Deposition)나 ALD, 혹은 MOCVD(Metal Organic CVD)에 의하여 형성할 수 있다.
계속하여 도 4를 참조하여, 하부전극막(140) 위로 갭 필 특성이 좋은 USG(Undoped Silicate Glass)막과 같은 캡핑막(145)을 증착하여 홀(135) 내부를 매립한다. 다음으로, 몰드산화막 패턴(130a)의 상면이 드러날 때까지 캡핑막(145)과 하부전극막(140)을 에치백 또는 CMP(Chemical Mechanical Polishing)로 제거한다(도면에서 점선 위 부분을 제거하는 것임). 이렇게 함으로써 각각 분리된 실린더형 커패시터 하부전극(140a)이 형성된다.
다음으로 도 5에 도시한 것과 같이, 캡핑막(145)과 몰드산화막 패턴(130a)을 습식각으로 제거하여 하부전극(140a) 표면이 드러나게 한 다음, 하부전극(140a)에 대하여 배치 타입(batch type) 장비에서 제1 플라즈마 처리(146)를 실시하여 하부전극(140a) 상에 전처리막(148)을 형성한다. 제1 플라즈마 처리(146)는 플라즈마 질화처리인 것이 바람직하다. 이를 위해, N2, NH3, H2 또는 이들의 혼합 가스를 사용하여 300-500℃의 온도에서 제1 플라즈마 처리(146)를 실시한다. 이러한 제1 플라즈마 처리(146)에서 플라즈마 발생을 위한 RF 파워는 500-1000W이며, 공정 압력 은 1-200 Pa이고, 공정 시간은 30-90분인 것이 바람직하다. 예를 들어, 하부전극(140a) 표면에 대하여 NH3 가스를 이용한 플라즈마 질화처리를 실시한다. 이러한 처리에 의해 하부전극(140a) 표면에 질화막 계열의 전처리막(148)이 형성될 수 있으며, 이는 하부전극(140a)과 후속의 유전막 사이에 일어날 수도 있는 반응을 방지한다. 이와 같이, 본 발명에서는 제1 플라즈마 처리(146)를 배치 타입 장비에서 실시하므로 종래 매엽식 장비에서 플라즈마 질화처리를 하는 경우에 비하여 생산성이 향상되며, 양산에 적용하기에 적합해진다.
다음으로 도 6을 참조하여, 위에서 이용한 배치 타입 장비에서 전처리막(148)을 형성하는 단계와 연속적으로 전처리막(148) 상에 ALD에 의해 유전막(150)을 형성한다. 유전막(150)은 HfO2막, Al2O3막, ZrO2막, TiO2막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성할 수 있다. ALD의 경우에는 증착 온도를 300℃ 가까이로 낮게 유지할 수 있어 공정 온도 측면에서 유리하다.
특히, 제1 플라즈마 처리(146)를 배치 타입 장비에서 실시한 후, 그 장비에서 그대로 후속 유전막(150) 형성 공정을 진행하게 되므로, 제1 플라즈마 처리(146) 후 유전막(150) 증착이 시작되기까지의 정체 시간이 웨이퍼별로 달라질 우려가 전혀 없다. 따라서, 웨이퍼간의 막질 특성에서 변동을 줄일 수 있다.
도 7에 도시한 바와 같이, 위에서 이용한 배치 타입 장비에서 제2 플라즈마 처리(152)를 실시하여, 유전막(150)의 적어도 일부를 산화 혹은 산화 후 질화시킨다. 이로써 적어도 일부가 산화 또는 산화 후 질화된 유전막(150')이 형성된다. 제2 플라즈마 처리(152)는 N2, NH3, O2 또는 이들의 혼합 가스를 사용하여 상온-300℃의 온도에서 실시하는 것이 바람직하다. 예를 들어, 산화를 시키는 경우 N2와 O2의 혼합 가스를 사용하며, 질화를 시키는 경우 N2와 NH3의 혼합 가스를 사용한다. 제2 플라즈마 처리(152)시 플라즈마 발생을 위한 RF 파워는 500-1000W이며, 공정 압력은 1-200 Pa이고, 공정 시간은 30-90분인 것이 바람직하다. 더욱 바람직하기로, 제2 플라즈마 처리(152)는 150-300℃의 온도 및 100-200 Pa의 공정 압력에서 실시한다. 제2 플라즈마 처리(152)에 의해 유전막(150')의 전기적 특성이 개선된다.
여기서도, 유전막(150) 형성 공정을 진행한 배치 타입 장비 안에서 그대로 후속 제2 플라즈마 처리(152)를 진행하게 되므로, 유전막(150) 형성 후 제2 플라즈마 처리(152)가 시작되기까지의 정체 시간이 웨이퍼별로 달라질 우려가 전혀 없다. 따라서, 웨이퍼간의 막질 특성에서 변동을 줄일 수 있다.
다음, 도 8에서와 같이, 적어도 일부가 산화 또는 산화 후 질화된 유전막(150') 상에 상부전극(180)을 형성한다. 상부전극(180)은 금속막 또는 전도성 금속 질화막으로 형성하는 것이 바람직하다.
이와 같이 본 발명의 제1 실시예에 따른 커패시터 제조방법에 의하면, 배치 타입 장비 안에서 제1 플라즈마 처리(146), 유전막(150) 형성 및 제2 플라즈마 처리(152)를 연속적으로 진행하므로, 제1 플라즈마 처리(146) 후 유전막(150) 증착이 시작되기까지의 정체 시간 및 유전막(150) 형성 후 제2 플라즈마 처리(152)가 시작 되기까지의 정체 시간이 웨이퍼별로 달라질 우려가 없다. 따라서, 웨이퍼간의 막질 특성에서 변동이 적은 커패시터를 제조할 수 있다. 다시 말해, 에이징(aging)에 의한 웨이퍼간 변동을 줄일 수 있다. 한편 후술하는 실험예에서도 알 수 있지만, 본 발명에 의할 경우 매엽식 장비를 이용한 플라즈마 처리와 동등한 누설전류 개선을 확보할 수 있으며, 배치 타입 장비를 이용하므로 한번에 최대 100매를 처리할 수 있어 생산성이 현저히 향상되는 효과가 있다.
제2 실시예
도 9 내지 도 13은 본 발명의 제2 실시예에 따른 반도체 소자의 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다. 도 9 내지 도 13에서 제1 실시예에서와 동일한 요소에 대해서는 도 1 내지 도 8에서와 동일한 참조 부호를 부여하고 중복되는 설명은 생략한다.
먼저 도 13을 참조하여 커패시터의 구조에 관하여 설명한다. 도 11을 참조하면, 제2 실시예에 따른 커패시터는 반도체 기판(100) 상에 형성된 커패시터 하부전극(140a), 하부전극(140a) 상에 형성된 질화막 계열의 전처리막(148), 전처리막(148) 상에 형성된 제1 유전막(154), 제1 유전막(154) 상에 형성된 산소 확산 방지막(156), 산소 확산 방지막(156) 상에 형성되고 적어도 일부가 산화 또는 산화 후 질화된 제2 유전막(158'), 및 제2 유전막(158') 상에 형성된 상부전극(180)을 포함한다.
바람직하기로, 제1 및 제2 유전막(154, 158')은 HfO2막, Al2O3막, ZrO2막, TiO2막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나일 수 있다. 산소 확산 방지막(156)은 제1 및 제2 유전막(154, 158')과는 다른 물질인 것이 바람직하다. 예를 들어, 산소 확산 방지막(156)은 AlN, Al2O3, SiO2, Si3N4 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나이다. 산소 확산 방지막(156)은 플라즈마 질화처리에 의한 질산화막일 수도 있다.
이와 같이 본 발명의 제2 실시예에 따른 커패시터도 하부전극(140a) 상에 전처리막(148)을 구비하므로 제1 및 제2 유전막(154, 158')과의 반응이 억제되어 커패시터 특성 열화를 방지할 수 있다. 그리고, 제2 유전막(158')은 적어도 일부가 산화 또는 산화 후 질화된 것이므로, 누설전류 증가를 억제할 수 있어 고집적 디램에 적용할 수 있다. 또한, 산소 확산 방지막(156)이 더 구비되므로 산소의 확산에 의한 하부전극(140a) 산화를 방지한다.
다음으로 이러한 커패시터의 제조방법에 관하여 설명한다.
먼저 도 1 내지 도 5를 참조하여 설명한 단계까지 진행하여 도 9와 같이 반도체 기판(100)에 커패시터 하부전극(140a)이 형성되고, 하부전극(140a) 상에 전처리막(148)이 형성된 결과물을 얻는다. 그런 다음, 전처리막(148) 형성을 위해 실시한 제1 플라즈마 처리(도 5의 146 참조)에서 이용한 배치 타입 장비에서 전처리막(148)을 형성하는 단계와 연속적으로 전처리막(148) 상에 ALD에 의해 제1 유전막(154)을 형성한다. 제1 유전막(154)은 HfO2막, Al2O3막, ZrO2막, TiO2막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성할 수 있다.
제1 실시예에서와 마찬가지로, 제1 플라즈마 처리(146)를 배치 타입 장비에서 실시한 후, 그 장비에서 그대로 후속 제1 유전막(154) 형성 공정을 진행하게 되므로, 제1 플라즈마 처리(146) 후 제1 유전막(154) 증착이 시작되기까지의 정체 시간이 웨이퍼별로 달라질 우려가 전혀 없다. 따라서, 웨이퍼간의 막질 특성에서 변동을 줄일 수 있다.
다음으로 도 10에 도시한 바와 같이, 배치 타입 장비에서 제1 유전막(154)을 형성하는 단계와 연속적으로 제1 유전막(154) 상에 산소 확산 방지막(156)을 형성한다. 산소 확산 방지막(156)은 ALD에 의하여 상기 제1 유전막(154)과는 다른 물질로 형성하는 것이 바람직하다. 예를 들어, 산소 확산 방지막(156)은 AlN, Al2O3, SiO2, Si3N4 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성한다. ALD 대신에, 산소 확산 방지막(156)은 배치 타입 장비에서 제1 유전막(154)을 형성하는 단계와 연속적으로 플라즈마 질화처리에 의한 질산화막으로 형성할 수도 있다.
다음, 도 11에 도시한 바와 같이, 위에서 사용한 배치 타입 장비에서 산소 확산 방지막(156)을 형성하는 단계와 연속적으로 산소 확산 방지막(156) 상에 ALD에 의해 제2 유전막(158)을 형성한다. 제2 유전막(158)은 HfO2막, Al2O3막, ZrO2막, TiO2막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성할 수 있으며, 산소 확산 방지막(156)과는 다른 물질로 형성한다.
도 12를 참조하여, 제2 유전막(158)의 적어도 일부를 산화 또는 산화 후 질 화시키기 위해, 위에서 이용한 배치 타입 장비에서 제2 플라즈마 처리(152)를 실시한다. 이로써 적어도 일부가 산화 또는 산화 후 질화된 제2 유전막(158')이 형성된다. 제2 플라즈마 처리(152)의 조건은 앞의 제1 실시예에서와 동일하다.
여기서도, 제2 유전막(158) 형성 공정을 진행한 배치 타입 장비 안에서 그대로 후속 제2 플라즈마 처리(152)를 진행하게 되므로, 제2 유전막(158) 형성 후 제2 플라즈마 처리(152)가 시작되기까지의 정체 시간이 웨이퍼별로 달라질 우려가 전혀 없다. 따라서, 웨이퍼간의 막질 특성에서 변동을 줄일 수 있다.
다음, 도 13에서와 같이, 적어도 일부가 산화 또는 산화 후 질화된 제2 유전막(158') 상에 상부전극(180)을 형성한다.
이와 같이 본 발명의 제2 실시예에 따른 커패시터 제조방법에 의하면, 배치 타입 장비 안에서 제1 플라즈마 처리(146), 제1 유전막(154) 형성, 산소 확산 방지막(156) 형성, 제2 유전막(158) 형성 및 제2 플라즈마 처리(152)를 연속적으로 진행하므로, 제1 플라즈마 처리(146) 후 제1 유전막(154) 증착이 시작되기까지의 정체 시간 및 제2 유전막(158) 형성 후 제2 플라즈마 처리(152)가 시작되기까지의 정체 시간이 웨이퍼별로 달라질 우려가 전혀 없다. 따라서, 웨이퍼간의 막질 특성에서 변동이 적은 커패시터를 제조할 수 있으며, 배치 타입 장비를 이용하므로 생산성이 향상되는 효과가 있다. 뿐만 아니라, 산소 확산 방지막(156)을 더 형성함으로써 산소의 확산에 의한 하부전극(140a) 산화를 방지한다.
실험예
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설 명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음 실험예들이 본 발명을 제한하려는 것은 아니다.
실험예 1
제2 실시예에서와 같이, 하부전극 형성 -> 배치 타입 장비에서 제1 플라즈마 처리하여 전처리막 형성 -> 제1 유전막 형성 -> 산소 확산 방지막 형성 -> 제2 유전막 형성 -> 배치 타입 장비에서 제2 플라즈마 처리 -> 상부전극 형성의 순서에 의해 커패시터를 제작하여 누설전류 특성을 측정하였다.
도 14는 이러한 본 발명에 따른 커패시터의 누설전류 특성(일점 쇄선)을 전압(V)에 따라 보이는 그래프이다. 비교를 위하여, 유전막 형성 전/후에 플라즈마 처리를 전혀 실시하지 않은 경우(실선)도 나타내었다.
도 14에서 볼 수 있는 바와 같이, 본 발명에 따라 유전막 형성 전/후에 배치 타입 장비에서 플라즈마 처리를 실시하면 그렇지 않은 경우 대비 동등 커패시턴스에서 누설전류 특성이 개선된다.
여기서 사용된 제1 및 제2 플라즈마 처리의 공정 조건을 다음의 표 1 및 표 2에 나타내었다.
사용 가스 공정 압력(Pa) RF 파워(W) 공정 온도(℃) 공정 시간(분)
N2 NH3 1-200 500-1000 300-500 30-90
사용 가스 공정 압력(Pa) RF 파워(W) 공정 온도(℃) 공정 시간(분)
N2 NH3 O2 1-200 500-1000 상온-300 30-90
실험예 2
동일 롯트(lot)에서 기존에 공정 셋업(set up)된 매엽식 장비에서 유전막의 후처리로서 플라즈마 산화시킨 웨이퍼와 본 발명에 따라 배치 타입 장비에서 플라즈마 산화시킨 웨이퍼를 준비하여 누설전류 특성과 Toxeq를 비교하였다.
도 15는 전압에 따른 누설전류 그래프이고, 도 16은 Toxeq 그래프이다.
도 15 및 도 16에서 볼 수 있는 바와 같이, 본 발명에 따르면 매엽식 장비를 이용한 플라즈마 처리와 동등한 누설전류 개선과 Toxeq를 확보할 수 있다. 특히, 여기에 사용된 조건은 플라즈마 산화가 적용되는 유전막의 최상위 막이 HfO2인 경우 공정 압력이 100-200 Pa, 파워가 500-1000W, 공정 시간이 30-90분, 공정 온도가 150-350℃이었다.
본 발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다.
상술한 본 발명에 따른 커패시터는 하부전극 상에 전처리막을 구비하므로 유전막과의 반응이 억제되어 커패시터 특성 열화를 방지할 수 있다. 그리고, 유전막은 적어도 일부가 산화 또는 산화 후 질화된 것이므로, 누설전류 증가를 억제할 수 있어 고집적 디램에 적용할 수 있다.
본 발명에 따른 커패시터 제조방법에서는 배치 타입 장비 안에서 유전막 형성 전/후의 플라즈마 처리를 유전막 형성 단계와 연속적으로 진행하므로, 플라즈마 처리와 유전막 증착 사이의 정체 시간이 웨이퍼별로 달라질 우려가 전혀 없다. 따라서, 웨이퍼간의 막질 특성에서 변동이 적은 커패시터를 제조할 수 있다. 다시 말해, 에이징에 의한 웨이퍼간 변동을 줄일 수 있다.
한편, 매엽식 장비를 이용한 플라즈마 처리와 동등한 누설전류 개선을 확보할 수 있으며, 배치 타입 장비를 이용하므로 한번에 최대 100매를 처리할 수 있어 생산성이 현저히 향상되는 효과가 있다.

Claims (23)

  1. 삭제
  2. 반도체 기판에 형성된 커패시터 하부전극;
    상기 하부전극 상에 형성된 질화막 계열의 전처리막;
    상기 전처리막 상에 형성된 제1 유전막;
    상기 제1 유전막 상에 형성된 산소 확산 방지막;
    상기 산소 확산 방지막 상에 형성되고 적어도 일부가 산화 또는 산화 후 질화된 제2 유전막; 및
    상기 제2 유전막 상에 형성된 상부전극을 포함하는 반도체 소자의 커패시터.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제2항에 있어서, 상기 제1 및 제2 유전막은 HfO2막, Al2O3막, ZrO2막, TiO2막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 커패시터.
  8. 제2항에 있어서, 상기 산소 확산 방지막은 상기 제1 및 제2 유전막과는 다른 물질인 것을 특징으로 하는 반도체 소자의 커패시터.
  9. 제8항에 있어서, 상기 산소 확산 방지막은 AlN, Al2O3, SiO2, Si3N4 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 커패시터.
  10. 제2항에 있어서, 상기 산소 확산 방지막은 플라즈마 질화처리에 의한 질산화막인 것을 특징으로 하는 반도체 소자의 커패시터.
  11. 반도체 기판에 커패시터 하부전극을 형성하는 단계;
    배치 타입(batch type) 장비에서 제1 플라즈마 처리를 실시하여 상기 하부전극 상에 전처리막을 형성하는 단계;
    상기 배치 타입 장비에서 상기 전처리막을 형성하는 단계와 연속적으로 상기 전처리막 상에 ALD에 의해 유전막을 형성하는 단계;
    상기 유전막의 적어도 일부를 산화 또는 산화 후 질화시키기 위해 상기 배치 타입 장비에서 제2 플라즈마 처리를 실시하는 단계; 및
    적어도 일부가 산화 또는 산화 후 질화된 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
  12. 반도체 기판에 커패시터 하부전극을 형성하는 단계;
    배치 타입 장비에서 제1 플라즈마 처리를 실시하여 상기 하부전극 상에 전처리막을 형성하는 단계;
    상기 배치 타입 장비에서 상기 전처리막을 형성하는 단계와 연속적으로 상기 전처리막 상에 ALD에 의해 제1 유전막을 형성하는 단계;
    상기 배치 타입 장비에서 상기 제1 유전막을 형성하는 단계와 연속적으로 상 기 제1 유전막 상에 산소 확산 방지막을 형성하는 단계;
    상기 배치 타입 장비에서 상기 산소 확산 방지막을 형성하는 단계와 연속적으로 상기 산소 확산 방지막 상에 ALD에 의해 제2 유전막을 형성하는 단계;
    상기 제2 유전막의 적어도 일부를 산화 또는 산화 후 질화시키기 위해 상기 배치 타입 장비에서 제2 플라즈마 처리를 실시하는 단계; 및
    적어도 일부가 산화 또는 산화 후 질화된 상기 제2 유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
  13. 제11항 또는 제12항에 있어서, 상기 하부전극은 금속막 또는 전도성 금속 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  14. 제11항 또는 제12항에 있어서, 상기 제1 플라즈마 처리는 N2, NH3, H2 또는 이들의 혼합 가스를 사용하여 300-500℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  15. 제14항에 있어서, 상기 제1 플라즈마 처리에서 플라즈마 발생을 위한 RF 파워는 500-1000W이며, 공정 압력은 1-200 Pa이고, 공정 시간은 30-90분인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  16. 제11항 또는 제12항에 있어서, 상기 제2 플라즈마 처리는 N2, NH3, O2 또는 이들의 혼합 가스를 사용하여 상온-300℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  17. 제16항에 있어서, 상기 제2 플라즈마 처리에서 플라즈마 발생을 위한 RF 파워는 500-1000W이며, 공정 압력은 1-200 Pa이고, 공정 시간은 30-90분인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  18. 제11항 또는 제12항에 있어서, 상기 상부전극은 금속막 또는 전도성 금속 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  19. 제11항에 있어서, 상기 유전막은 HfO2막, Al2O3막, ZrO2막, TiO2막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  20. 제12항에 있어서, 상기 제1 및 제2 유전막은 HfO2막, Al2O3막, ZrO2막, TiO2막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  21. 제12항에 있어서, 상기 산소 확산 방지막은 ALD에 의하여 상기 제1 및 제2 유전막과는 다른 물질로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  22. 제21항에 있어서, 상기 산소 확산 방지막은 AlN, Al2O3, SiO2, Si3N4 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  23. 제12항에 있어서, 상기 산소 확산 방지막은 플라즈마 질화처리에 의한 질산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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