KR100311178B1 - 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 캐패시터 제조방법에 관한 것으로서, 특히, 유전막을 Ta2O5등의 고유전상수를 갖는 물질로 형성할 경우 유전막을 O3플라즈마로 일차 처리하고 다시 산소 분위기에서 이차 처리하는 이단계로 열처리하여 고집적 소자에서 요구하는 전기적 특성을 개선하도록 한 반도체장치의 캐패시터 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 캐패시터 제조방법은 반도체기판의 소정 부위에 형성된 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극의 표면에 질화막을 형성하는 단계와, 질화막의 표면에 유전막을 형성하는 단계와, 유전막에 O3플라즈마로 일차 열처리를 실시하는 단계와, 일차 열처리된 상기 유전막을 결정화시키기 위한 이차 열처리를 실시하는 단계와, 이차 열처리된 상기 유전막 표면에 상부전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 캐패시터 제조방법에 관한 것으로서, 특히, 유전막을 Ta2O5등의 고유전상수를 갖는 물질로 형성할 경우 유전막을 O3플라즈마로 일차 처리하고 다시 산소 분위기에서 이차 처리하는 이단계로 열처리하여 고집적 소자에서 요구하는 전기적 특성을 개선하도록 한 반도체장치의 캐패시터 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다.
메모리 소자의 셀이 갖는 제한된 영역에서 캐패시터의 정전용량을 확보하기 위하여 유효면적을 증대시키는 방법과 유전상수가 큰 물질로 유전막을 형성하여 캐패시터의 정전용량(capacitance)을 증가시키는 기술이 있다. 이때, 유전막으로 사용되는 물질로는 Ta2O5, BST(Ba1Sr1-xTiO3) 등이 있다.
따라서, 첫째 기술과 둘째 기술을 결합하여 캐패시터의 정전용량을 확보하는 기술이 가장 바람직하다.
고유전상수(high dielectric constant)를 갖는 Ta2O5를 사용하는 유전막은 캐패시터의 하부전극위에 증착되었을 경우, 자체결함과 C, H, O 등의 베이컨시(vacancy), 비결정구조 등에 의하여 커다란 누설전류 특성을 나타낸다. 따라서, 이를 개선하기 위한 유전막 증착 후 후속 열처리공정이 필수적이다.
Ta2O5유전막에 대한 후속 열처리공정으로 RTP(rapid thermal process)공정을 N2O를 사용하여 약 800℃, 3.5slm 조건으로 약 5 분간 산소 어닐링을 실시한다. N2O의 열분해에 의하여 생성된 산소들은 Ta2O5유전막의 결함을 치유하지만 하부전극을 이루고 있는 실리콘까지 산화시켜 캐패시터의 정전용량을 감소시킨다. 이를 방지하기 위하여, 하부전극 위에 질화막으로 산화방지막을 형성하여 산소원지들의 하부전극으로의 침투를 방지한다. 이때, 질화막은 NH3를 사용하는 어닐링을 약 800℃에서 1 분간 하부전극 위에 실시하여 형성한다.
디램(DRAM)에서 사용되는 Ta2O5 유전막을 갖는 MIS구조의 캐패시터는 일반적으로 다음과 같은 방법으로 제조한다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 1a를 참조하면, P형의 반도체기판인 실리콘기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는불순물영역(11)이 형성되어 있다.
그리고, 반도체기판(10) 상에 층간절연층으로 산화막(12)을 화학기상증착법(이하 CVD라 한다)으로 증착하여 형성한다.
그다음, 층간절연층층(12) 위에 포토레지스트를 이용하는 포토리쏘그래피(photolithography) 공정을 실시하여 불순물영역(11)의 표면을 노출시키는 접촉구를 형성한다.
그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(12) 위에 텅스텐 등의 도전물질을 CVD법으로 증착하여 형성한 다음 층간절연층(12)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고 불순물영역(11)과 전기적으로 콘택된 플러그(13)를 형성한다.
그 다음, 노출된 플러그(13) 표면을 포함하는 층간절연층(12) 위에 불순물이 도핑된 다결정실리콘층을 CVD 방법으로 증착한 다음 다결정실리콘층에 포토리쏘그래피법으로 건식식각을 실시하여 스토리지전극인 하부전극(14)을 패터닝한다. 이때, 형성되는 스토리지전극의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태로 패터닝될 수 있다.
이러한 하부전극은 전기한 방법으로 형성하는 대신 실리콘기판(bare silicon substrate)의 표면에 이온주입을 실시하여 형성할 수 있다.
도핑된 폴리실리콘으로 형성된 하부전극(14)을 불산용액으로 세정하여 표면의 자연산화막(도시안함)을 제거한 후, 실리콘 표면의 표면특성을 좋게 하기 위하여 NH3와N2분위기에서 스토리지전극인 하부전극(14)의 표면을 RTN(Rapid Thermal Nitrization) 처리한다. 이때, 실리콘층인 하부전극(14) 표면에 10Å 정도의 산소 침투를 방지하는 역할을 하는 산화방지막으로 얇은 질화막(15)이 생긴다. 질화막(15)의 형성 조건은 약 800℃ 하에서 NH3와 N2약 0.9slm 정도로 하여 약 1 분간 RTP공정을 실시하는 것으로 한다. 그러나, 약 1 분의 열공정 시간이 경과하면 질화막은 포화(saturation)되므로 더 이상의 공정시간을 투하하여도 형성되는 질화막(15)의 두께와 양은 증가하지 않는다.
그리고, 질화막(15)이 표면에 형성된 하부전극(14) 표면에 유전상수값이 우수한 Ta2O5를 LPCVD(LP chemical vapor deposition)법으로 증착하여 유전막(16)을 형성한다. 그러나, Ta2O5유전막(16)은 커다란 누설전류특성을 나타내므로 이를 개선하기 위한 후속 열처리공정을 필요로 한다.
따라서, 산소 분위기에서 유전막(16)에 후처리공정을 실시하여 유전막(16)의 특성을 좋게한다. 이는, 유전막(16)이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
후속 열처리공정은 RTP장비에서 800℃ 이상의 온도와 N2O 약 3.5slm, 50 torr 하에서 약 5 분간 RTP공정을 실시하거나, 튜브(tube)에서 800℃ 이상의 온도 조건에서 O2열처리로 실시한다.
이때, 전술한 바와 같이 실리콘과 Ta2O5층 계면에 30-50 Å 두께의 Si-O-N 층(도시한함)이 생기게 되어 결국 유전막의 특성을 저하시킨다. 즉, 누설전류 감소 관점에서 보면 후속 열처리공정이 유리하지만, 하부전극(14)인 실리콘층의 표면에서 산화막이 성장하여 결국 총 유전막(15)의 두께를 증가시키므로 캐패시터의 정전용량을 감소시킨다.
유전막은 저온의 UV-O3 처리 후 고온에서 Ta2O5막을 결정화시키는 방법으로 형성할 수 있다.
도 1b를 참조하면, 막질이 개선된 유전막(160)의 표면에 TiN층(17)을 증착하여 상부전극(17)인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.
그러나, 상술한 종래의 기술에 따른 캐패시터 제조방법에 있어서, 튜브내에서 800℃ 이상의 가혹한 조건에서 고온 열처리를 10 분 이상 진행하면 이미 형성된 각종 소자의 특성을 열화시키고 증착된 막들의 스트레스를 증가시키며, RTP장비에서 800℃ 이상의 온도 조건에서 O2열처리를 실시할 경우 Ta2O5막의 누설전류 특성을 향상시키디 곤란하고, RTP장비에서 800℃ 이상의 온도에서 N2O 처리하는 경우에는 유전막의 누설전류 특성은 개선되지만 유효산화막의 두께가 증가하여 정전용량이 감소하게 된다.
또한, UV-O3처리후 800℃ 이상의 고온의 튜브에서 10분 이상 열처리를 실시하는 경우에는 매엽식 장비에서 UV-O3처리시 이미 10 분 이상 열처리를 하였으므로 양산성 측면에서 불리하고, 현재 사용되는 장비들이 상압조건에서 사용되므로 256MD급의 디자인 룰에서 요구되는 캐패시터 제조에 적용하기 곤란한 문제점들이 있다.
따라서, 본 발명의 목적은 Ta2O5와 같은 고유전막을 메모리 소자의 캐패시터에 적용하기 위하여 유전막을 Ta2O5등의 고유전상수를 갖는 물질로 형성할 경우 유전막을 O3플라즈마로 일차 처리하고 다시 산소 분위기에서 이차 처리하는 이단계로 열처리하여 고집적 소자에서 요구하는 전기적 특성을 개선하도록 한 반도체장치의 캐패시터 제조방법을 제공하는데 있다.
상술한 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 반도체기판의 소정 부위에 형성된 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극의 표면에 질화막을 형성하는 단계와, 질화막의 표면에 유전막을 형성하는 단계와, 유전막에 O3플라즈마로 일차 열처리를 실시하는 단계와, 일차 열처리된 상기 유전막을 결정화시키기 위한 이차 열처리를 실시하는 단계와, 이차 열처리된 상기 유전막 표면에 상부전극을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도
도 2a 내지 도 2b는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도
종래 기술의 Ta2O5유전막에 대한 후처리방법중 400℃ UV-O3 처리 및 800℃ 퍼내스 처리는 800℃ RTO 처리 또는 800℃ RTN2O 처리에 비하여 비슷한 누설전류특을 보이지만 정전용량은 더 우수하다.
그러나, UV-O3를 이용하는 이단계 열처리는 400℃ 이상에서 10 분 이상 열처리를 진행하여야 하므로 양산성에서 불리하고, 열처리 온도를 500℃ 이상으로 높게 하여처리 시간을 단축할 수 있지만 이는 장비 확보면에서 불리하고 또한 500℃ 이상에서 적어도 5 분 이상은 실시하여야 400℃ 이상에서 10 분 이상 열처리하는 것과 같은 효과를 가져온다.
그리고, UV-O3 처리는 상압에서 이루어지므로 256M DRAM급의 디자인 룰에서 요구되는 캐패시터 제조에 채용하기 곤란하다.
따라서, 본 발명에서는 플라즈마 O3 처리를 450℃ 이하에서 1 분 이내로 진행하는 경우 스루-풋(throughput)이 개선되고, 플라즈마를 1 torr 이하에서 형성하므로 Ta2O5유전막을 갖는 캐패시터 제조에 유리하다.
또한, 퍼내스에서 700℃ 이하에서 60 분 이하로 열처리를 진행하므로 유전막을 결정화하여 종래 UV-O3이단계 처리에서와 같은 특성을 갖는다.
따라서, 플라즈마 O3열처리 후 퍼내스에서 비교적 저온인 700℃ 이하에서도 요구되는 전기적 특성을 충분히 확보할 수 있으므로 이미 형성된 다른 소자들의 특성저하를 방지하며, 누적된 막들의 스트레스를 완화한다.
그리고, 플라즈마 O3처리 후 퍼내스 O2 열처리하는 경우가 플라즈마 O3처리 후 O2/N2O 열처리하는 경우 보다 Ta2O5막의 두께가 균일하지 않더라도 웨이퍼내의 누설전류특성의 균일도(uniformity)가 우수하고 열처리 시간의 단축면에서도 매우 효과적이다.
본 발명은 Ta2O5와 같은 고유전막을 적용하는 반도체장치의 캐패시터 제조방법에 있어서, 유전막질 개선을 위한 열처리공정을 저온에서 이단계로 나누어 실시하므로 256MD 급 이상에서 요구되는 소자의 전기적 특성을 만족시킨다.
256M DRAM급 이상의 반도체 메모리에서 사용되는 캐패시터의 유전막으로 Ta2O5나 BST(Ba1Sr1-xTiO3)가 유리한 것으로 알려져 있다. 그러나, BST를 유전막으로 형성할 경우 캐패시터 전극형성 식각공정에서의 어려움과 BST막 증착용 CVD장비의 개발이 미흡함에 따라 BST는 유전막으로 사용하기 곤란할 것으로 예상된다. 한편, 상대적으로 장비 및 공정개발의 완성도가 높은 Ta2O5가 차세대 유전막으로 적용하는데 있어서 유리한 고지를 점령하고 있다.
Ta2O5는 일반적으로 Ta2O5-x형태의 분자식으로 이루어진다. 일반적으로 스토리지전극을 실리콘으로 형성하고 누설전류 등을 방지하기 위하여 그 표면을 질화처리한 다음 그 위에 유전막으로 Ta2O5를 증착한 경우, 이후 산소 분위기에서 균질한 유전막층 형성을 위한 처리공정에서 산소가 실리콘으로 이동하여 SiOx형태의 산화막을 형성하게 된다. 따라서, 이와 같은 원리로 실리콘층과 Ta2O5층의 계면에 새로운 산화막 절연층이 형성되어 결국 최종 유전막의 두께가 증가하여 캐패시터의 정전용량이 감소하게 된다.
따라서, 본 발명에서는 Ta2O5유전막의 후처리 방법을 개선하여 저온의 열처리만으로도 차세대 소자가 만족하는 캐패시터 제조방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2b는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 2a를 참조하면, P형의 반도체기판인 실리콘기판(20) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(21)이 형성되어 있다.
그리고, 반도체기판(20) 상에 층간절연층으로 산화막(22)을 화학기상증착법(이하 CVD라 한다)으로 증착하여 형성한다.
그다음, 층간절연층층(22) 위에 포토레지스트를 이용하는 포토리쏘그래피(photolithography) 공정을 실시하여 불순물영역(21)의 표면을 노출시키는 접촉구를 형성한다.
그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(22) 위에 텅스텐 등의 도전물질을 CVD법으로 증착하여 형성한 다음 층간절연층(22)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고 불순물영역(21)과 전기적으로 콘택된 플러그(23)를 형성한다.
그 다음, 노출된 플러그(23) 표면을 포함하는 층간절연층(22) 위에 불순물이 도핑된 다결정실리콘층을 CVD 방법으로 증착한 다음 다결정실리콘층에 포토리쏘그래피법으로 건식식각을 실시하여 스토리지전극인 하부전극(24)을 패터닝한다. 이때, 형성되는 스토리지전극의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태로 패터닝될 수 있다.
이러한 하부전극은 전기한 방법으로 형성하는 대신 실리콘기판(bare silicon substrate)의 표면에 이온주입을 실시하여 형성할 수 있다.
도핑된 폴리실리콘으로 형성된 하부전극(24)을 불산용액으로 세정하여 표면의 자연산화막(도시안함)을 제거한 후, 실리콘 표면의 표면특성을 좋게 하기 위하여 NH3와 N2분위기에서 스토리지전극인 하부전극(14)의 표면을 RTN(Rapid Thermal Nitrization) 처리한다. 이때, 실리콘층인 하부전극(24) 표면에 10Å 정도의 산소 침투를 방지하는 역할을 하는 산화방지막으로 얇은 질화막(25)이 생긴다. 질화막(25)의 형성 조건은 약 800℃ 하에서 NH3와 N2약 0.9slm 정도로 하여 약 1 분간 RTP공정을 실시하는 것으로 한다.
그리고, 질화막(25)이 표면에 형성된 하부전극(24) 상부에 유전상수값이 우수한 Ta2O5를 LPCVD(LP chemical vapor deposition)법으로 350-450℃ 정도의 온도 조건에서 증착하여 유전막(26)을 100Å 이하의 두께로 형성한다. 그러나, Ta2O5유전막(26)은 커다란 누설전류특성을 나타내므로 이를 개선하기 위한 후속 열처리공정을 필요로 한다.
따라서, 산소 분위기에서 유전막(26)에 후처리공정을 실시하여 유전막(26)의 특성을 좋게한다. 이는, 유전막(26)이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
후속 열처리공정은 챔버에서 O3플라즈마를 형성하여 유전막을 일차 열처리하여 큐어링(curing)한다. 이때,일차 열처리 조건은 450℃ 이하의 온도에서 1 분 이내로 실시하는 것으로 한다.
일차 열처리된 유전막(26)에 대하여 퍼내스(furnace)에서 약 60 분간 약 700℃의 온도와 상압하에서 O2열처리를 실시하여 유전막인 Ta2O5막(26)을 결정화시키는 이차 열처리를 실시한다.
도 2b를 참조하면, 막질이 개선된 유전막(260)의 표면에 TiN, W, WN, 폴리실리콘/TiN 등으로 도전층을 증착하여 상부전극(27)인 플레이트전극을 형성하므로서 캐패시터를 제조한다.
따라서, 본 발명에 따른 캐패시터 제조방법은 저온에서 단축된 처리시간으로도 유전막 특성을 개선시키므로 기판에 이미 형성된 다른 소자들의 특성저하를 방지하고 누적된 막들의 스트레스를 감소시키며 정전용량을 증가시키는 등의 전기적 특성을 개선하는 장점이 있다.
Claims (5)
- 반도체기판의 소정 부위에 형성된 도전층으로 이루어진 하부전극을 형성하는 단계와,상기 하부전극의 표면에 질화막을 형성하는 단계와,상기 질화막의 표면에 유전막을 형성하는 단계와,상기 유전막에 O3플라즈마로 일차 열처리를 실시하는 단계와,상기 일차 열처리된 상기 유전막을 결정화시키기 위한 이차 열처리를 실시하는 단계와,상기 이차 열처리된 상기 유전막 표면에 상부전극을 형성하는 단계로 이루어진 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 유전막은 350-450℃에서 LPCVD법으로 형성된 Ta2O5로 이루어진 것이 특징인 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 일차 열처리는 450℃ 이하에서 1 분 이하로 실시하는 것이 특징인 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 이차 열처리는 퍼내스에서 O2를 사용하여 약 700℃ 온도에서 60분 이하로 상압에서 실시하는 것이 특징인 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 질화막은 10Å 이하로 형성하는 것이 특징인 캐패시터 제조방법.
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