KR100411302B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 MIS 캐패시터 제조방법에 관한 것으로, 캐패시터의 하부전극인 폴리실리콘 계면에 Ta2O5또는 TaON 유전체막 형성 이전에 치밀하고 균일한 계면산화막을 형성할 수 있고, 또한 계면산화막 영역에 질소가 혼입됨으로써, Ta2O5또는 TaON 유전체막 형성 이후의 N2O분위기의 어닐시에 산화를 억제하여 유효산화막의 두께를 줄일 수 있는 효과가 있다. 또한 바람직하게는 형성된 계면산화막을 일부 식각하여 유효산화막의 두께를 조절할 수 있는 유리한 효과가 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD OF FORMING CAPACITOR IN MEMORY DEVICE}
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 소자의캐패시터 제조 방법에 관한 것이다.
반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)은 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다. 따라서 제한된 셀 면적내에 메모리 캐패시터의 용량(C)을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:표면적, d:유전체 두께) 와 같이, 첫째는 유전체 두께(d)를 감소시키는 방법, 둘째는 캐패시터의 유효 표면적(As)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 고려되어 왔다.
이중에서 세번째의 경우에 대하여 구체적으로 살펴보면 다음과 같다. 종래 캐패시터에 이용되는 유전체막은 SiO2로부터 유전률이 거의 2배인 Si3N4를 사용한 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide) 박막이 주류였다. 하지만 SiO2, NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide) 박막등은 물질자체의 유전률이 작으므로 유전체 박막의 두께를 줄이거나 표면적을 넓힌다고 해도 높은 정전용량을 구현할 만한 여지가 없게 되어 새로운 물질을 도입할 수 밖에 없는 상황에 이르렀다. 결국 고집적 DRAM에서는 기존 유전체 박막을 대신할 물질로서 (Ba,Sr)TiO3(이하 BST라 함), (Pb,Zr)TiO3(이하 PZT라 함), Ta2O5등의 유전체 박막을 도입하였다. 이 중Ta2O5유전체 박막은 실리콘 질화막에 대비하여 3배 이상의 유전률(약 20~25)을 가지며 BST나 PZT에 비해 에칭이 용이하다. 또한 CVD 법으로 증착(deposition)할 경우 스텝커버리지(step coverage)가 우수한 특징이 있다. 한편, 최근에는 Ta2O5의 불안정한 화학양론비를 개선하기 위하여 TaON의 개발이 이루어지고 있다.
상기와 같이 고유전율을 가지는 Ta2O5또는 TaON을 유전체막으로 사용하는 캐패시터에서는 전극물질의 선택이 강유전체의 특성에 크게 영향을 미친다. 즉, Ta2O5또는 TaON을 유전체막을 이용하는 경우에는 기존의 NO(Nitride-Oxide) 캐패시터와 달리 MIS 구조에 바탕을 두고 있다. 여기서 M은 플레이트 노드로 사용되는 금속 전극을 나타내고, I는 절연체인 유전체를 나타내며, 그리고 S는 스토리지 노드로 사용되는 폴리실리콘을 나타낸다. Ta2O5캐패시터의 상부전극인 플레이트 전극은 폴리실리콘/TiN이나 폴리실리콘/WN의 적층구조로 되어 있다. 하부전극인 스토리지 전극은 그 표면이 RTN(Rapid Thermal Nitration) 처리된 폴리실리콘을 사용한다.
현재 MIS 구조를 가지는 Ta2O5또는 TaON의 캐패시터의 정전용량(capacitance)을 증가시키기 위해서 행해지고 있는 방법들은 캐패시터의 높이를 증가시키거나 또는 폴리실리콘의 표면적을 증가시키기 위하여 울퉁불퉁한 구조인 엠보싱 형상의 준안정성 폴리실리콘(Metastable Poly Silicon, 이하 MPS라 한다)을 성장시키는 방법들을 사용한다. 그러나 이러한 방법들은 장비상의 여건상 효과적이지 않다. 예컨대, 캐패시터의 높이를 늘리는 방법은 식각의 부담이 커져원하는 식각 형상을 얻기가 힘들다. 설사 식각 형상이 좋다 하더라도, 애스펙트비(aspect ratio)가 커지게 되면, 이 후 유전체막 또는 상부전극 도전층을 충분히 증착시킬 수 없어서 정전용량을 늘리는 것이 쉽지 않다.
현재 MIS 구조의 캐패시터의 제조과정은, ① MPS를 이용한 폴리실리콘 하부전극을 형성, ② 폴리실리콘 표면을 플라즈마 질화(plasma nitridation)처리, ③ Ta2O5또는 TaON 유전체막 증착, ④ N2O분위기의 로(furnace)에서 어닐(anneal), ⑤ 금속 상부전극 증착의 일련의 순서로 이루어진다.
이 과정 중에서 유전체막 결정화를 위한 N2O분위기의 로(furnace)에서 어닐(aneal)시에 Ta2O5또는 TaON 유전체막과 폴리실리콘 계면에서 산화막이 생성된다. 이는 전체적인 유효산화막(Toxeq)의 두께를 증가시켜 정전용량을 줄어들게 한다. 또한, 유전체막에서 산소의 결핍(vacancy)이 생기는 문제점이 있다.
비록 상기 ②과정의 질화처리에 의하여 폴리실리콘의 산화가 억제되기는 하지만, 열공정에 의한 산화이므로 폴리실리콘 결정립(grain)을 따라 산화가 더 빨리 이루어져 산화막의 계면의 균일성이 떨어지게 되는 문제점이 있다. 또한 산화가 Ta2O5또는 TaON 유전체막 증착 후에 이루어지므로 계면 산화막의 두께나 특성을 독립적으로 조절하기 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 균일하고치밀한 계면산화막을 형성하여 누설전류를 감소시키고, 또한 유효산화막(Toxeq)의 두께를 줄여 정전용량을 증가시킬 수 있는 캐패시터 제조방법을 제공하는데 목적이 있다.
도 1에 본 발명에 따른 캐패시터의 하부전극 형성 단면도,
도 2는 본 발명에 따른 질화막과 계면산화막 형성 단면도,
도 3은 본 발명에 따른 고온 열처리하고, 일부 산화막을 제거 단면도,
도 4는 본 발명에 따른 Ta2O5또는 TaON 유전체막 형성 단면도.
도 5는 본 발명에 따른 상부전극 형성 단면도.
*도면의 주요 부분에 대한 부호의 설명
100 : 하부전극 110 : 질화막
120 : 계면산화막 130 : 유전체막
140 : 상부전극
상기 목적을 달성하기 위한 본 발명은, 소정공정이 완료된 반도체기판 상에 캐패시터의 폴리실리콘 하부전극을 형성하는 단계; 상기 폴리실리콘 하부전극을 플라즈마를 이용하여 질화시켜 질화막을 형성하는 단계; N2O 플라즈마를 이용하여 상기 질화막 상에 계면산화막을 미리 형성하는 단계; 상기 계면산화막을 치밀화하기 위해 어닐하는 단계; 상기 계면산화막 상에 Ta2O5또는 TaON 유전체막을 형성하는 단계; 및 상기 유전체막 상에 캐패시터의 상부전극을 형성하는 단계를 포함하는 반도체소자의 캐패시터 제조방법을 제공한다.
본 발명은 Ta2O5또는 TaON 유전체막 증착 이전에 종래의 폴리실리콘 표면을 플라즈마 질화(plasma nitridation)처리한 후에, NH3플라즈마와 N2O 플라즈마를 이용하여 균일한 계면산화막을 형성하며, 이렇게 형성된 계면산화막을 치밀화하기 위하여 고온에서 어닐(anneal)을 실시한다. 또한, 바람직하게는 유효산화막(Toxeq)의 값을 효과적으로 줄이기 위하여, Ta2O5또는 TaON 유전체막 증착 전에 상기 계면산화막의 일부를 계면활성제가 포함되어 점착성(wettability)이 좋은 습식식각이나 NF3플라즈마를 이용한 건식식각 방법으로 제거함으로써 정전용량(capacitance)의 값을 증대시킬 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1에 본 발명에 따른 캐패시터의 하부전극(100) 형성 단면도이다.
도면에는 도시되어 있지 않지만 도면 하부에는 공정이 완료된 트랜지스터, 비트라인, 층간절연막 및 하부전극 도전층과 연결되는 도전성 플러그가 형성되어져 있다.
상기 도전성 플러그 상에 폴리실리콘 하부전극(100)을 형성한다. 그리고 폴리실리콘의 표면적을 증가시키기 위하여, 울퉁불퉁한 구조인 엠보싱 형상의 준안정성 폴리실리콘(Metastable Poly Silicon, MPS)을 성장시킨다
상기 캐패시터 하부전극의 구조는 단순 스택 구조, 실린더 구조, 다중 핀 구조, 컨캐이브 구조 및 다른 구조를 가질 수 있다.
도 2는 본 발명에 따른 질화막(110)과 계면산화막(120) 형성 단면도이다.
상기 폴리실리콘 표면을 플라즈마 질화(plasma nitridation)처리하여 질화막(110)을 형성한 후에, NH3플라즈마와 N2O 플라즈마를 이용하여 균일한 계면산화막(120)을 형성후의 단면도이다.
플라즈마 질화는 NH3플라즈마를 사용하며, 형성되는 질화막(110)은 5Å 내지 30Å의 범위로 형성한다. 플라즈마 형성 온도는 300℃ 내지 500℃의 범위로 하며, 형성압력은 0.01Torr 내지 100Torr로 한다. 전력은 RF(Radio Frequency) 또는마이크로파(microwave)로서 100W 내지 1000W의 범위로 하며, 시간은 30초 내지 120초의 범위로 한다. 이 때 플라즈마 손상에 의한 기판의 열화를 막기 위하여 리모트 플라즈마(remote plasma) 방식을 취할 수 있다.
다음으로 N2O 플라즈마를 사용하여 계면산화막(120)을 5Å 내지 30Å의 범위로 형성한다. 플라즈마 형성 온도는 300℃ 내지 500℃의 범위로 하며, 형성압력은 0.01Torr 내지 100Torr로 한다. 전력은 RF(Radio Frequency) 또는 마이크로파(microwave)로서 100W 내지 1000W의 범위로 하며, 시간은 30초 내지 120초의 범위로 한다. 이 때 플라즈마 손상에 의한 기판의 열화를 막기 위하여 리모트 플라즈마(remote plasma)나 ECR(Electron Cyclotron Resonance) 플라즈마 방식을 취할 수 있다.
도 3은 본 발명에 따른 고온 열처리에 의하여 계면산화막을 치밀화하고, 일부 산화막을 제거(120a)한 후의 단면도이다.
고온의 어닐 조건은 N2또는 Ar 가스 분위기에서 700℃ 내지 1000℃로 2시간 이하로 진행한다.
바람직하게는 건식 또는 습식식각의 방법으로 일부 계면산화막을 제거(120a)하여, 정전용량(capacitance)의 값을 증가시킬 수 있다. 건식식각의 경우에는 리모트 NF3플라즈마를 이용하고, 습식식각의 경우에는 계면활성제를 포함하며, 식각률이 낮은 화학 용액을 사용하여, 캐패시터의 영역 전체에서 균일하게 산화막의 손실이 생기도록 한다.
도 4는 본 발명에 따른 Ta2O5또는 TaON 유전체막(130) 형성 단면도이다.
Ta2O5또는 TaON 유전체막은 MOCVD(Metal Organic Chemical Vapor Deposition)법으로 증착한다. 증착온도는 300℃ 내지 500℃의 범위로 하며, 형성압력은 0.01Torr 내지 100Torr로 한다. 전력은 RF전력 또는 마이크로파(microwave)로서 100W 내지 1000W의 범위로 한다. TaON 유전체막의 경우에는 증착시에 NH3플라즈마를 혼입하여 형성시킬 수 있다.
다음으로 Ta2O5또는 TaON 유전체막(130) 형성 후에는 N2O분위기의 로(furnace)에서 어닐(anneal)을 실시하여 유전체막에서의 탄소(C)의 제거 및 결정화를 시킨다.
어닐 온도는 500℃ 내지 800℃의 범위로 하며, 100Torr의 압력에서 2시간 이하로 어닐한다.
종래 기술에서는 유전체막 증착 후의 고온 장시간 어닐로 인하여 유전체막과 폴리실리콘 계면에서 불균일한 계면산화막이 형성되었으나, 본 발명에서는 균일하고 치밀한 계면산화막을 미리 형성하여 누설전류를 감소시키고, 유효산화막 두께를 감소시켜 정전용량을 증가시키게 된다.
바람직하게는 상술한 하부전극 형성 후에 질화막 형성, 계면산화막 형성과 어닐, 유전체막 형성과 열처리는 인시츄(in-situ)로 연속적으로 진행할 수 있다. 계면산화막의 일부를 식각하는 경우에도 리모트 NF3플라즈마를 이용한 건식식각을 이용하여 인시츄(in-situ)로 연속적으로 진행할 수 있다.
도 5는 본 발명에 따른 상부전극(140) 형성 단면도이다.
상부전극(140)은 폴리실리콘/TiN이나 폴리실리콘/WN의 적층구조를 사용하거나 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질을 사용한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 폴리실리콘 계면에 Ta2O5또는 TaON 유전체막 형성 이전에 치밀하고 균일한 계면산화막을 형성할 수 있고, 또한 계면산화막 영역에 질소가 혼입됨으로써, Ta2O5또는 TaON 유전체막 형성 이후의 N2O분위기의 고온 장시간 어닐시에 산화를 억제하여 유효산화막의 두께를 줄일 수 있는 효과가 있다.
또한 바람직하게는 형성된 계면산화막을 일부 식각하여 유효산화막의 두께를 조절할 수 있는 유리한 효과가 있다.

Claims (13)

  1. 반도체소자의 캐패시터 제조방법에 있어서,
    소정공정이 완료된 반도체기판 상에 캐패시터의 폴리실리콘 하부전극을 형성하는 단계;
    상기 폴리실리콘 하부전극을 플라즈마를 이용하여 질화시켜 질화막을 형성하는 단계;
    N2O 플라즈마를 이용하여 상기 질화막 상에 계면산화막을 미리 형성하는 단계;
    상기 계면산화막을 치밀화하기 위해 어닐하는 단계;
    상기 계면산화막 상에 Ta2O5또는 TaON 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 캐패시터의 상부전극을 형성하는 단계
    를 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 하부전극의 구조는 단순 스택 구조, 실린더 구조, 다중 핀 구조 또는 컨캐이브 구조 중에서 어느 하나의 선택된 구조를 가지는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 폴리실리콘 하부전극을 형성하는 단계 후,
    폴리실리콘의 표면적을 증가시키기 위하여, 준안정성 폴리실리콘(Metastable Poly Silicon, MPS)을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 질화막을 형성하는 단계에서, NH3플라즈마를 사용하며, 형성되는 상기 질화막의 두께는 5Å 내지 30Å의 범위로 하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 질화막을 형성하는 단계에서, 플라즈마 형성 온도는 300℃ 내지 500℃의 범위로 하며, 형성압력은 0.01Torr 내지 100Torr로 하며, 전력은 RF(Radio Frequency) 또는 마이크로파(microwave) 전력으로 100W 내지 1000W의 범위로 하며, 시간은 30초 내지 120초의 범위로 하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 계면산화막은, 5Å 내지 30Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 계면산화막을 형성하는 단계에서, 플라즈마 형성 온도는 300℃ 내지 500℃의 범위로 하며, 형성압력은 0.01Torr 내지 100Torr로 하며, 전력은 RF(Radio Frequency) 또는 마이크로파(microwave) 전력으로 100W 내지 1000W의 범위로 하며, 시간은 30초 내지 120초의 범위로 하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 계면산화막을 어닐하는 단계는, N2또는 Ar 가스 분위기에서 700℃ 내지 1000℃로 2시간 이하로 진행하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 계면산화막을 형성하는 단계 후, 습식식각의 방법으로 상기 계면산화막의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 Ta2O5또는 TaON 유전체막을 형성하는 단계에서,
    상기 Ta2O5또는 TaON 유전체막을 MOCVD법으로 증착하며, 증착온도는 300℃ 내지 500℃의 범위로 하며, 압력은 0.01Torr 내지 100Torr로 하며, 전력은 RF(Radio Frequency) 또는 마이크로파(microwave)전력으로 100W 내지 1000W의 범위로 하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  11. 제 1 항 또는 제 10 항에 있어서,
    상기 Ta2O5또는 TaON 유전체막을 형성하는 단계 후,
    N2O분위기의 로(furnace)에서 어닐하는 단계를 더 포함하며, 이 때 어닐 온도는 500℃ 내지 800℃의 범위로 하며, 100Torr의 압력에서 2시간 이하로 어닐하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  12. 제 1 항에 있어서,
    상기 상부전극은, 폴리실리콘/TiN이나 폴리실리콘/WN의 적층구조 또는 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질을 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  13. 제 1 항에 있어서,
    상기 질화막을 형성하는 단계와, 상기 계면산화막을 형성하는 단계와, 상기 계면산화막을 어닐하는 단계와, 상기 유전체막을 형성하는 단계는 인시츄(in-situ)로 연속적으로 진행하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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