JP4486735B2 - 半導体メモリ素子のキャパシタの製造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 40
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 238000000034 method Methods 0.000 claims description 47
- 229910010282 TiON Inorganic materials 0.000 claims description 40
- 239000007789 gas Substances 0.000 claims description 40
- 238000010438 heat treatment Methods 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 229910052760 oxygen Inorganic materials 0.000 claims description 15
- 238000004381 surface treatment Methods 0.000 claims description 15
- 239000002243 precursor Substances 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 238000005406 washing Methods 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims 1
- 230000008016 vaporization Effects 0.000 claims 1
- 239000010408 film Substances 0.000 description 101
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 23
- 229910001936 tantalum oxide Inorganic materials 0.000 description 23
- 239000010936 titanium Substances 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 12
- 239000010410 layer Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 4
- 229910002091 carbon monoxide Inorganic materials 0.000 description 4
- VXUYXOFXAQZZMF-UHFFFAOYSA-N titanium(IV) isopropoxide Chemical compound CC(C)O[Ti](OC(C)C)(OC(C)C)OC(C)C VXUYXOFXAQZZMF-UHFFFAOYSA-N 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 125000001449 isopropyl group Chemical group [H]C([H])([H])C([H])(*)C([H])([H])[H] 0.000 description 3
- 239000006227 byproduct Substances 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000007847 structural defect Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000006200 vaporizer Substances 0.000 description 2
- 244000025254 Cannabis sativa Species 0.000 description 1
- -1 NH 3 Chemical compound 0.000 description 1
- 229910011210 Ti—O—N Inorganic materials 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 150000001722 carbon compounds Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H01L21/02104—Forming layers
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L28/40—Capacitors
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- Semiconductor Memories (AREA)
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体素子のキャパシタの製造方法に関し、より詳しくは電荷貯蔵容量を増大させながらリーク電流を防止できる半導体メモリ素子のキャパシタの製造方法に関する。
【０００２】
【従来の技術】
最近、ＤＲＡＭ半導体素子を構成するメモリセルの数の増加に伴い、各メモリセルの占有面積は益々低減しつつある。一方、各メモリセル内に形成されるキャパシタには、正確な貯蔵データを読み出す為に十分な容量が必要となる。このため、現在のＤＲＡＭ半導体素子には、小面積で、かつ大容量を有するキャパシタを形成したメモリセルが要求されている。キャパシタの静電容量（ｃａｐａｃｉｔａｎｃｅ）は、高誘電率を有する絶縁体を用いるか、或は下部電極の表面積を拡大させることにより増大する。現在の高集積化したＤＲＡＭ半導体素子では、Ｎｉｔｒｉｄｅ−ｏｘｉｄｅ（ＮＯ）膜よりも高誘電率のタンタル酸化膜（Ｔａ２Ｏ５）が誘電体として用いられ、下部電極が３次元的に形成される。
【０００３】
図１は、従来の半導体メモリ素子のキャパシタを示す断面図である。図１に示すように、下部にゲート絶縁膜１２を含むゲート電極１３は、フィールド酸化膜１１が所定部分に形成された半導体基板１０上に、公知の方法によって形成される。接合領域１４はゲート電極１３の両側の半導体基板１０に形成されてＭＯＳトランジスタが形成される。第１層間絶縁膜１６及び第２層間絶縁膜１８はＭＯＳトランジスタの形成された半導体基板１０上に形成される。ストレージノードコンタクトホールｈは、接合領域１４が露出するように、第１及び第２層間絶縁膜１６、１８内に形成される。シリンダ形態の下部電極２０は、公知の方式により、露出した接合領域１４とコンタクトされるように、ストレージノードコンタクトホールｈ内に形成される。Ｈｅｍｉ Ｓｐｈｒｉｃａｌ Ｇｒａｉｎ（ＨＳＧ）膜２１は、下部電極２０の表面積を一層増大させる為に、下部電極２０の表面に形成される。その後、ＨＳＧ膜２１の形成された下部電極２０の表面には、自然酸化膜の発生を防止するために、ｅｘｏ−ｓｉｔｕ方式にて急速熱窒化（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ：ＲＴＮ）工程が施される。続いて、４００乃至５００℃の温度で５３乃至５７Å厚さでＲＴＮを行った下部電極２０上に、第１タンタル酸化膜が形成される。その後、低温でアニーリング工程を行った後、第１タンタル酸化膜と同じ工程及び同じ厚さで第２タンタル酸化膜が形成される。次に、連続的に低温及び高温でアニーリング工程を行い、タンタル酸化膜２３が形成される。その後、タンタル酸化膜２３の結晶化の為に、タンタル酸化膜２３は、所定温度で更に熱処理される。上部電極２４は、タンタル酸化膜２３及び第２層間絶縁膜１８上に蒸着され、キャパシタが完成する。
【０００４】
【発明が解決しようとする課題】
しかしながら、一般的なタンタル酸化膜は、不安定な化学量論比（ｓｔｏｉｃｈｉｏｍｅｔｒｙ）を有するため、ＴａとＯの造成比に差を生じる。このため、置換型Ｔａ原子すなわち空孔原子（ｖａｃａｎｃｙ ａｔｏｍ）が、薄膜内に発生する。この空孔原子は、酸素空孔（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）であるから、リーク電流の原因になる。
【０００５】
現在は、タンタル酸化膜の不安定な化学量論比を安定化する為に、タンタル酸化膜内の置換型Ｔａ原子を、タンタル酸化膜の酸化により除去することが行われている。しかし、リーク電流を防止する為にタンタル酸化膜を酸化すると、次のような問題点が発生する。すなわち、タンタル酸化膜はポリシリコンまたはＴｉＮで形成される上部及び下部電極と酸化反応性が大きいため、置換型Ｔａ原子を酸化させるための酸化工程持、タンタル酸化膜と上部電極または下部電極との反応により、界面に低誘電率を有する酸化膜が発生し、タンタル酸化膜と下部電極の界面に酸素が移動して、界面の均一性が低下する。
【０００６】
また、前駆体（ｐｒｅｃｕｓｏｒ）として用いられる有機物であるＴａ（ＯＣ２Ｈ５）５とＯ２（或はＮ２Ｏ）ガスとの反応により、炭素原子（Ｃ）、炭素化合物（ＣＨ４、Ｃ２Ｈ４）及びＨ２Ｏの様な不純物が、タンタル酸化膜内に発生する。これらの不純物は、キャパシタのリーク電流を増大させ、タンタル酸化膜の誘電特性を低下させるため、大容量のキャパシタを得にくくさせる。
【０００７】
さらに、誘電体膜としてタンタル酸化膜を用いる方法では、タンタル酸化膜の形成前に洗浄工程を行ってから、別のｅｘｏ−ｓｉｔｕ工程を行う必要がある。また、この方法では、タンタル酸化膜を２段階に蒸着する必要があり、タンタル酸化膜を形成後、低温及び高温で２回に渡って熱処理工程を行う必要があるため、工程が複雑になる。
【０００８】
従って、本発明の目的は、リーク電流の発生が少なく、高誘電率を有する誘電体膜を備える半導体素子のキャパシタの製造方法を提供することにある。
【０００９】
また、本発明の他の目的は、製造工程を単純化することができる半導体素子のキャパシタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成する為に、本発明の半導体メモリ素子のキャパシタの製造方法は、半導体基板上に下部電極を形成する段階と、前記下部電極に表面処理を行う段階と、前記下部電極上に有機Ｔｉ金属前駆体を用いてＴｉＯＮ膜を蒸着する段階と、前記ＴｉＯＮ膜を熱処理するアニーリング段階と、前記ＴｉＯＮ膜上に上部電極を形成する段階と、を含み、前記ＴｉＯＮ膜は、３００乃至６００℃を維持する低圧化学蒸気デポジション（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）チャンバ内で、有機Ｔｉ金属前駆体を蒸気化したＴｉ化学蒸気、ＮＨ ３ ガス及びＯ ２ ガスの化学気相反応により形成されることを特徴とし、ここで、ＮＨ ３ ガス及びＯ ２ ガスはそれぞれ５乃至１０００ｓｃｃｍ供給され、前駆体はＴｉ（ＯＣ ３ Ｈ ７ ） ４ であることが好適である。
【００１１】
また、前記下部電極と前記誘電体膜との間には、シリコン窒化膜を介在させることが望ましく、前記下部電極は、表面に半球形の形状を有するシリンダ構造または表面に半球形の形状を有するスタック構造とすることが好適である。更にまた、下部電極または上部電極は、ドープトポリシリコン膜で形成することが望ましく、上部電極は金属層で形成することが好適であり、この金属層は、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ ２ 、Ｉｒ、ＩｒＯ ２ 、Ｐｔの内の何れかの金属であればよい。
【００１２】
なお、前記キャパシタ製造方法において、下部電極形成段階と、ＴｉＯＮ膜蒸着段階との間に行われる、下部電極表面に自然酸化膜が発生することを阻止するための表面処理は、ＮＨ３ガスまたはＮ２／Ｈ２ガス雰囲気のプラズマを用いたＬＰＣＤチャンバ内で、２００乃至６００℃で熱処理して行うか、ＮＨ３ガス雰囲気のチャンバ内で、６５０乃至９５０℃で急速熱窒化（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ：ＲＴＮ）処理して行うか、ＮＨ３ガス雰囲気の電気炉（ｆｕｒｎａｃｅ）内で、６５０乃至９５０℃で熱処理して行うことが好適である。また、この場合に、下部電極表面をＨＦ蒸気（ＨＦ ｖａｐｏｒ）、ＨＦ溶液（ＨＦ ｓｏｌｕｔｉｏｎ）またはＨＦを含有する化合物を用いて洗浄し、洗浄工程の前または後に、ＮＨ４ＯＨ溶液またはＨ２ＳＯ４溶液によって界面処理をさらに行うことが望ましい。なお、表面処理としては、Ｎ２ＯまたはＯ２ガス雰囲気で熱処理して行っても良い。
【００１３】
また、上記キャパシタ製造方法において、ＴｉＯＮ膜の形成段階と、上部電極の形成段階との間に行われる、非晶質状態のＴｉＯＮ膜をアニーリングする段階は、酸素を含有するガス雰囲気及び６５０乃至９５０℃の温度で、電気炉でアニーリングするか、窒素を含有するガス雰囲気及び６００乃至９５０℃の温度で、ＲＴＮまたは電気炉で熱処理するか、または、ＮＨ３またはＮ２Ｏガス雰囲気及び２００乃至６００℃の温度で熱処理することが好適である。
【００１４】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適な実施の形態につき詳細に説明する。
（第１の実施態様）
図２を参照して、フィールド酸化膜３１は公知の方式にて所定の伝導性を有する半導体基板３０の所定部分に形成される。底部にゲート絶縁膜３２を含むゲート電極３３が半導体基板３０上の所定部分に形成され、スペーサ３４はゲート電極３３の両側壁に公知の方式にて形成される。接合領域３５はゲート電極３３の両側の半導体基板３０に形成されてＭＯＳトランジスタが形成される。第１層間絶縁膜３６及び第２層間絶縁膜３８はＭＯＳトランジスタの形成された半導体基板３０に形成される。その後、接合領域３５の内のいずれかが露出するように第２及び第１層間絶縁膜３８、３６がパターニングされ、ストリージノードコンタクトホールＨが形成される。露出した接合領域３５とコンタクトされるように表面に半球形の形状を有するシリンダ形態或はスタック形態で下部電極４０が形成される。ＨＳＧ膜４１は下部電極４０の表面積を増大させる為に、公知の方法にて下部電極４０の表面に形成される。
【００１５】
その後、ＨＳＧ膜４１を含む下部電極４０と以後形成される誘電体膜（図示なし）との間の界面に、低誘電自然酸化膜の発生を阻止するために、ＨＳＧ膜４１を含む下部電極４０及び第２層間絶縁膜３８が表面処理される。このような表面処理は種々の方法により行われる。そのうちの一方法はｉｎ−ｓｉｔｕにてＮＨ３ガスまたはＮ２／Ｈ２ガス雰囲気のＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）チャンバ内でプラズマを用いて２００乃至６００℃の温度で熱処理することである。また、表面処理の他の方法はＮＨ３ガスの雰囲気及び６５０乃至９５０℃温度でＲＴＮを行うか、或は同じ条件で電気炉を用いて熱処理を行うことである。表面処理のまた他の方法は下部電極の表面をＨＦ蒸気（ＨＦ ｖａｐｏｒ）、ＨＦ溶液（ＨＦ ｓｏｌｕｔｉｏｎ）またはＨＦを含む化合物によって洗浄処理を行うことである。このとき、洗浄処理の前または後に、ＮＨ４ＯＨ溶液またはＨ２ＳＯ４溶液によって界面処理をさらに行うことができる。併せて、Ｎ２ＯまたはＯ２ガス雰囲気で熱処理して、下部電極４０表面のダングリングボンドによる構造的な欠陥及び不均一性を改善して、自然酸化膜の発生を抑制することができる。ここで、ＮＨ３ガス雰囲気でのプラズマを用いた熱処理、ＲＴＮまたは電気炉での熱処理を行った場合、ＨＳＧ膜４１を含む下部電極４０及び第２層間絶縁膜３８上に自然的にシリコン窒化膜４２が形成される。また、表面処理により自然的にシリコン窒化膜が形成されない場合には、表面処理の後、人為的にシリコン窒化膜４２を、ＨＳＧ膜４１を含む下部電極４０及び第２層間絶縁膜３８上に蒸着する。
【００１６】
図３を参照して、誘電体としてＴｉＯＮ膜４３は、Ｔｉ（ＯＣ３Ｈ７）４（ｔｉｔａｎｉｕｍ ｉｓｏ−ｐｒｏｐｏｘｉｄｅ）の様なチタン有機金属物質を前駆体として用い、窒化膜４２表面にＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｄｅｐｏｓｉｔｉｏｎ）方式にて形成される。このとき、ＴｉＯＮ膜４３を形成する反応は、パティクルの残留を最も少なくするように、チャンバ内の気相反応（ｇａｓ ｐｈａｓｅ ｒｅａｃｔｉｏｎ）を最大に抑制した状態にして、ウェーハ表面のみで反応が起こるようにする。ここで、Ｔｉ（ＯＣ３Ｈ７）４（ｔｉｔａｎｉｕｍ ｉｓｏ−ｐｒｏｐｏｘｉｄｅ）の様なチタン有機金属物質からなる前駆体は液状であるから、蒸気状に変換した後、ＬＰＣＶＤチャンバ内に供給されるべきである。このとき、前駆体は、次のような方法によりＴｉ化学蒸気（Ｔｉ−Ｏ−基）に変換される。すなわち、前駆体は、ＭＦＣ（Ｍａｓｓ Ｆｌｏｗ Ｃｏｎｔｒｏｌｌｅｒ）の様な流量調節器で流量を調節した後、蒸発管または蒸発器に供給される。続いて、蒸発管または蒸発器に供給された前駆体は、２００乃至３００℃の温度で蒸発され、Ｔｉ化学蒸気が発生する。この様なＴｉ化学蒸気は、反応ガスのＮＨ３ガスと共に３００乃至６００℃の温度を維持するＬＰＣＶＤチャンバ内に供給される。そうすると、Ｔｉ化学蒸気とＮＨ３ガスの表面反応によって、非晶質状態のＴｉＯＮ膜４３が形成される。
【００１７】
これを具体的に説明すれば、図６に示すように、Ｔｉ（ＯＣ３Ｈ７）４蒸気は、結合エネルギーの相対的に小さい−Ｏ−Ｃ−基（結合エネルギー：７８．６ｋｃａｌ／ｍｏｌ）の結合が切れることで、イソプロピルグループ（ｉｓｏｐｒｏｐｙｌ ｇｒｏｕｐ：ＣＨ３−ＣＨ３−ＣＨ３）に解離される。ＮＨ３ガスはチャンバ内でＮ基とＨ基に分解され、窒素（−Ｎ−または＝Ｎ−）とＴｉ−Ｏ−基との表面化学反応により、ＴｉＯＮ膜４３が形成される。このとき、解離したイソプロピルグループは、更にＣ−Ｈ（結合エネルギー：９８．８ｋｃａｌ／ｍｏｌ）とＣ−Ｃ（結合エネルギー：８５．３ｋｃａｌ／ｍｏｌ９に解離して、Ｃ、ＣＯ、ＣＯ２、ＣＨ４、Ｃ２Ｈ４、Ｈ２Ｏなどの様な副産物が発生する。このとき、ＣＯ、ＣＯ２、ＣＨ４、Ｃ２Ｈ４、Ｈ２Ｏ等の副産物はＴｉＯＮ膜の形成工程中に殆ど揮発し、Ｃ成分のみが残留することになる。ここで、残留するＣ成分を除去する為に、本実施例でＴｉＯＮ膜の形成工程中にさらにＯ２ガスが注入される。これにより、残留するＣ成分はＯ２成分と結合して全て揮発してしまう。これにより、ＴｉＯＮ膜内には炭素成分の不純物が存在しなくなる。従って、本発明のＴｉＯＮ膜では、炭素成分の不純物を除去する為の別の熱処理工程が不要である。ここで、ＮＨ３ガス及びＯ２ガスは各々５乃至１０００ｓｃｃｍの範囲内で供給されることが望ましい。
【００１８】
その後、図４に示すように、非晶質状態のＴｉＯＮ膜４３を結晶化しながら、ＴｉＯＮ膜４３の結合構造を緻密化する為に、非晶質状態のＴｉＯＮ膜は、酸素を含むガス例えばＮ２ＯまたはＯ２雰囲気及び６００乃至９５０℃の温度を維持するチャンバ内で３０秒乃至３０分の間に、ｉｎ−ｓｉｔｕまたはｅｘｏ−ｓｉｔｕにて電気炉でアニーリングされる。また他の結晶化方法として、非晶質状態のＴｉＯＮ膜は、７００乃至９５０℃及びガス窒素を含むガス例えばＮＨ３、Ｎ２／Ｈ２、Ｎ２Ｏガス雰囲気で３０秒乃至３０分の間に、ＲＴＮまたは電気炉方式にてアニーリングされる。これにより、非晶質状態のＴｉＯＮ膜の結晶化及び均一度の補強工程を同時に行うことができる。
【００１９】
続いて、図５に示す様に、上部電極４４は結晶化したＴｉＯＮ膜４３ａ上に形成する。このとき、上部電極４４はドープトシリコン膜または金属層で形成することができる。上部電極４４を金属層で形成する場合、金属層はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの何れかの金属から選択することができる。そして、金属層はＬＰＣＶＤ、ＰＥＣＶＤ、ＲＦマグネチックスパッタリング法の何れかにより形成される。
【００２０】
（第２の実施態様）
本実施態様についてはＴｉＯＮ膜の後工程を説明する。その他の部分は第１の実施態様と同様である。
非晶質ＴｉＯＮ膜４３は２００乃至６００℃の温度で、ＮＨ３、Ｎ２／Ｈ２またはＮ２Ｏガス雰囲気でプラズマ処理される。これにより、非晶質状態のＴｉＯＮ膜４３は、非晶質状態を維持しながら、界面に発生するマイクロクラック及びピンホールの様な構造欠陥が補強されて、均一度（ｈｏｍｏｇｅｎｉｅｔｙ）が改善される。また、ＴｉＯＮ膜４３が非晶質状態であっても、その誘電特性は結晶状態のＴｉＯＮ膜と同等であり、低温プラズマ処理によって膜質特性もやはり安定する。
【００２１】
【発明の効果】
以上、詳細に説明した様に、誘電体としてＴｉＯＮ膜を用いた本発明の半導体メモリ素子のキャパシタ製造方法は、次のような効果を奏する。
即ち、本発明の製造方法によるＴｉＯＮ膜は、３０乃至３５程度の高誘電率を持ちながら、Ｔｉ−Ｏ−Ｎの安定した結合構造を有する。このため、ＮＯ膜に比べて誘電特性が優れ、タンタル酸化膜に比べて安定した化学両論比を有する。従って、本発明の製造方法では、化学両論比を安定化させる為の別の酸化工程が不要であり、本発明の製造方法によるキャパシタは、外部から印加される電気的衝撃にも耐えることができ、絶縁破壊電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が高くて、リーク電流が非常に低い。
【００２２】
また、本発明の製造方法によるＴｉＯＮ膜は酸化反応性が非常に低く、化学両論比を安定化させる為の酸化工程が行われないため、キャパシタの下部電極及び上部電極との酸化反応がほとんど発生しない。よって、等価誘電体膜の厚さを３５Å未満と薄く制御可能である。
【００２３】
さらに、本発明のキャパシタ製造方法におけるＴｉＯＮ膜の蒸着時、膜内に不純物などが存在しないため、これを除去する為の別の工程が不要になる。従って、効率的な製造ができ、工程を単純化することが可能となる。
【図面の簡単な説明】
【図１】 従来の半導体メモリ素子のキャパシタの断面図である。
【図２】 本発明による半導体メモリ素子のキャパシタの製造方法を説明する工程別断面図である。
【図３】 同、キャパシタの製造方法を説明する図２の後段の工程における断面図である。
【図４】 同、キャパシタの製造方法を説明する図３の後段の工程における断面図である。
【図５】 同、キャパシタの製造方法を説明する図４の後段の工程における断面図である。
【図６】 本発明によるＴｉＯＮ膜の蒸着工程の反応を示す化学構造式を示す図である。
【符号の説明】
３０ 半導体基板
３１ フィールド酸化膜
３２ ゲート絶縁膜
３３ ゲート電極
３４ スペーサ
３５ 接合領域
３６ 第１層間絶縁膜
３８ 第２層間絶縁膜
４０ 下部電極
４１ ＨＳＧ膜
４２ シリコン窒化膜
４３ 非晶質状態のＴｉＯＮ膜
４３ａ 結晶質ＴｉＯＮ膜
４４ 上部電極
【発明が属する技術分野】
本発明は、半導体素子のキャパシタの製造方法に関し、より詳しくは電荷貯蔵容量を増大させながらリーク電流を防止できる半導体メモリ素子のキャパシタの製造方法に関する。
【０００２】
【従来の技術】
最近、ＤＲＡＭ半導体素子を構成するメモリセルの数の増加に伴い、各メモリセルの占有面積は益々低減しつつある。一方、各メモリセル内に形成されるキャパシタには、正確な貯蔵データを読み出す為に十分な容量が必要となる。このため、現在のＤＲＡＭ半導体素子には、小面積で、かつ大容量を有するキャパシタを形成したメモリセルが要求されている。キャパシタの静電容量（ｃａｐａｃｉｔａｎｃｅ）は、高誘電率を有する絶縁体を用いるか、或は下部電極の表面積を拡大させることにより増大する。現在の高集積化したＤＲＡＭ半導体素子では、Ｎｉｔｒｉｄｅ−ｏｘｉｄｅ（ＮＯ）膜よりも高誘電率のタンタル酸化膜（Ｔａ２Ｏ５）が誘電体として用いられ、下部電極が３次元的に形成される。
【０００３】
図１は、従来の半導体メモリ素子のキャパシタを示す断面図である。図１に示すように、下部にゲート絶縁膜１２を含むゲート電極１３は、フィールド酸化膜１１が所定部分に形成された半導体基板１０上に、公知の方法によって形成される。接合領域１４はゲート電極１３の両側の半導体基板１０に形成されてＭＯＳトランジスタが形成される。第１層間絶縁膜１６及び第２層間絶縁膜１８はＭＯＳトランジスタの形成された半導体基板１０上に形成される。ストレージノードコンタクトホールｈは、接合領域１４が露出するように、第１及び第２層間絶縁膜１６、１８内に形成される。シリンダ形態の下部電極２０は、公知の方式により、露出した接合領域１４とコンタクトされるように、ストレージノードコンタクトホールｈ内に形成される。Ｈｅｍｉ Ｓｐｈｒｉｃａｌ Ｇｒａｉｎ（ＨＳＧ）膜２１は、下部電極２０の表面積を一層増大させる為に、下部電極２０の表面に形成される。その後、ＨＳＧ膜２１の形成された下部電極２０の表面には、自然酸化膜の発生を防止するために、ｅｘｏ−ｓｉｔｕ方式にて急速熱窒化（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ：ＲＴＮ）工程が施される。続いて、４００乃至５００℃の温度で５３乃至５７Å厚さでＲＴＮを行った下部電極２０上に、第１タンタル酸化膜が形成される。その後、低温でアニーリング工程を行った後、第１タンタル酸化膜と同じ工程及び同じ厚さで第２タンタル酸化膜が形成される。次に、連続的に低温及び高温でアニーリング工程を行い、タンタル酸化膜２３が形成される。その後、タンタル酸化膜２３の結晶化の為に、タンタル酸化膜２３は、所定温度で更に熱処理される。上部電極２４は、タンタル酸化膜２３及び第２層間絶縁膜１８上に蒸着され、キャパシタが完成する。
【０００４】
【発明が解決しようとする課題】
しかしながら、一般的なタンタル酸化膜は、不安定な化学量論比（ｓｔｏｉｃｈｉｏｍｅｔｒｙ）を有するため、ＴａとＯの造成比に差を生じる。このため、置換型Ｔａ原子すなわち空孔原子（ｖａｃａｎｃｙ ａｔｏｍ）が、薄膜内に発生する。この空孔原子は、酸素空孔（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）であるから、リーク電流の原因になる。
【０００５】
現在は、タンタル酸化膜の不安定な化学量論比を安定化する為に、タンタル酸化膜内の置換型Ｔａ原子を、タンタル酸化膜の酸化により除去することが行われている。しかし、リーク電流を防止する為にタンタル酸化膜を酸化すると、次のような問題点が発生する。すなわち、タンタル酸化膜はポリシリコンまたはＴｉＮで形成される上部及び下部電極と酸化反応性が大きいため、置換型Ｔａ原子を酸化させるための酸化工程持、タンタル酸化膜と上部電極または下部電極との反応により、界面に低誘電率を有する酸化膜が発生し、タンタル酸化膜と下部電極の界面に酸素が移動して、界面の均一性が低下する。
【０００６】
また、前駆体（ｐｒｅｃｕｓｏｒ）として用いられる有機物であるＴａ（ＯＣ２Ｈ５）５とＯ２（或はＮ２Ｏ）ガスとの反応により、炭素原子（Ｃ）、炭素化合物（ＣＨ４、Ｃ２Ｈ４）及びＨ２Ｏの様な不純物が、タンタル酸化膜内に発生する。これらの不純物は、キャパシタのリーク電流を増大させ、タンタル酸化膜の誘電特性を低下させるため、大容量のキャパシタを得にくくさせる。
【０００７】
さらに、誘電体膜としてタンタル酸化膜を用いる方法では、タンタル酸化膜の形成前に洗浄工程を行ってから、別のｅｘｏ−ｓｉｔｕ工程を行う必要がある。また、この方法では、タンタル酸化膜を２段階に蒸着する必要があり、タンタル酸化膜を形成後、低温及び高温で２回に渡って熱処理工程を行う必要があるため、工程が複雑になる。
【０００８】
従って、本発明の目的は、リーク電流の発生が少なく、高誘電率を有する誘電体膜を備える半導体素子のキャパシタの製造方法を提供することにある。
【０００９】
また、本発明の他の目的は、製造工程を単純化することができる半導体素子のキャパシタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成する為に、本発明の半導体メモリ素子のキャパシタの製造方法は、半導体基板上に下部電極を形成する段階と、前記下部電極に表面処理を行う段階と、前記下部電極上に有機Ｔｉ金属前駆体を用いてＴｉＯＮ膜を蒸着する段階と、前記ＴｉＯＮ膜を熱処理するアニーリング段階と、前記ＴｉＯＮ膜上に上部電極を形成する段階と、を含み、前記ＴｉＯＮ膜は、３００乃至６００℃を維持する低圧化学蒸気デポジション（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）チャンバ内で、有機Ｔｉ金属前駆体を蒸気化したＴｉ化学蒸気、ＮＨ ３ ガス及びＯ ２ ガスの化学気相反応により形成されることを特徴とし、ここで、ＮＨ ３ ガス及びＯ ２ ガスはそれぞれ５乃至１０００ｓｃｃｍ供給され、前駆体はＴｉ（ＯＣ ３ Ｈ ７ ） ４ であることが好適である。
【００１１】
また、前記下部電極と前記誘電体膜との間には、シリコン窒化膜を介在させることが望ましく、前記下部電極は、表面に半球形の形状を有するシリンダ構造または表面に半球形の形状を有するスタック構造とすることが好適である。更にまた、下部電極または上部電極は、ドープトポリシリコン膜で形成することが望ましく、上部電極は金属層で形成することが好適であり、この金属層は、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ ２ 、Ｉｒ、ＩｒＯ ２ 、Ｐｔの内の何れかの金属であればよい。
【００１２】
なお、前記キャパシタ製造方法において、下部電極形成段階と、ＴｉＯＮ膜蒸着段階との間に行われる、下部電極表面に自然酸化膜が発生することを阻止するための表面処理は、ＮＨ３ガスまたはＮ２／Ｈ２ガス雰囲気のプラズマを用いたＬＰＣＤチャンバ内で、２００乃至６００℃で熱処理して行うか、ＮＨ３ガス雰囲気のチャンバ内で、６５０乃至９５０℃で急速熱窒化（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ：ＲＴＮ）処理して行うか、ＮＨ３ガス雰囲気の電気炉（ｆｕｒｎａｃｅ）内で、６５０乃至９５０℃で熱処理して行うことが好適である。また、この場合に、下部電極表面をＨＦ蒸気（ＨＦ ｖａｐｏｒ）、ＨＦ溶液（ＨＦ ｓｏｌｕｔｉｏｎ）またはＨＦを含有する化合物を用いて洗浄し、洗浄工程の前または後に、ＮＨ４ＯＨ溶液またはＨ２ＳＯ４溶液によって界面処理をさらに行うことが望ましい。なお、表面処理としては、Ｎ２ＯまたはＯ２ガス雰囲気で熱処理して行っても良い。
【００１３】
また、上記キャパシタ製造方法において、ＴｉＯＮ膜の形成段階と、上部電極の形成段階との間に行われる、非晶質状態のＴｉＯＮ膜をアニーリングする段階は、酸素を含有するガス雰囲気及び６５０乃至９５０℃の温度で、電気炉でアニーリングするか、窒素を含有するガス雰囲気及び６００乃至９５０℃の温度で、ＲＴＮまたは電気炉で熱処理するか、または、ＮＨ３またはＮ２Ｏガス雰囲気及び２００乃至６００℃の温度で熱処理することが好適である。
【００１４】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適な実施の形態につき詳細に説明する。
（第１の実施態様）
図２を参照して、フィールド酸化膜３１は公知の方式にて所定の伝導性を有する半導体基板３０の所定部分に形成される。底部にゲート絶縁膜３２を含むゲート電極３３が半導体基板３０上の所定部分に形成され、スペーサ３４はゲート電極３３の両側壁に公知の方式にて形成される。接合領域３５はゲート電極３３の両側の半導体基板３０に形成されてＭＯＳトランジスタが形成される。第１層間絶縁膜３６及び第２層間絶縁膜３８はＭＯＳトランジスタの形成された半導体基板３０に形成される。その後、接合領域３５の内のいずれかが露出するように第２及び第１層間絶縁膜３８、３６がパターニングされ、ストリージノードコンタクトホールＨが形成される。露出した接合領域３５とコンタクトされるように表面に半球形の形状を有するシリンダ形態或はスタック形態で下部電極４０が形成される。ＨＳＧ膜４１は下部電極４０の表面積を増大させる為に、公知の方法にて下部電極４０の表面に形成される。
【００１５】
その後、ＨＳＧ膜４１を含む下部電極４０と以後形成される誘電体膜（図示なし）との間の界面に、低誘電自然酸化膜の発生を阻止するために、ＨＳＧ膜４１を含む下部電極４０及び第２層間絶縁膜３８が表面処理される。このような表面処理は種々の方法により行われる。そのうちの一方法はｉｎ−ｓｉｔｕにてＮＨ３ガスまたはＮ２／Ｈ２ガス雰囲気のＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）チャンバ内でプラズマを用いて２００乃至６００℃の温度で熱処理することである。また、表面処理の他の方法はＮＨ３ガスの雰囲気及び６５０乃至９５０℃温度でＲＴＮを行うか、或は同じ条件で電気炉を用いて熱処理を行うことである。表面処理のまた他の方法は下部電極の表面をＨＦ蒸気（ＨＦ ｖａｐｏｒ）、ＨＦ溶液（ＨＦ ｓｏｌｕｔｉｏｎ）またはＨＦを含む化合物によって洗浄処理を行うことである。このとき、洗浄処理の前または後に、ＮＨ４ＯＨ溶液またはＨ２ＳＯ４溶液によって界面処理をさらに行うことができる。併せて、Ｎ２ＯまたはＯ２ガス雰囲気で熱処理して、下部電極４０表面のダングリングボンドによる構造的な欠陥及び不均一性を改善して、自然酸化膜の発生を抑制することができる。ここで、ＮＨ３ガス雰囲気でのプラズマを用いた熱処理、ＲＴＮまたは電気炉での熱処理を行った場合、ＨＳＧ膜４１を含む下部電極４０及び第２層間絶縁膜３８上に自然的にシリコン窒化膜４２が形成される。また、表面処理により自然的にシリコン窒化膜が形成されない場合には、表面処理の後、人為的にシリコン窒化膜４２を、ＨＳＧ膜４１を含む下部電極４０及び第２層間絶縁膜３８上に蒸着する。
【００１６】
図３を参照して、誘電体としてＴｉＯＮ膜４３は、Ｔｉ（ＯＣ３Ｈ７）４（ｔｉｔａｎｉｕｍ ｉｓｏ−ｐｒｏｐｏｘｉｄｅ）の様なチタン有機金属物質を前駆体として用い、窒化膜４２表面にＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｄｅｐｏｓｉｔｉｏｎ）方式にて形成される。このとき、ＴｉＯＮ膜４３を形成する反応は、パティクルの残留を最も少なくするように、チャンバ内の気相反応（ｇａｓ ｐｈａｓｅ ｒｅａｃｔｉｏｎ）を最大に抑制した状態にして、ウェーハ表面のみで反応が起こるようにする。ここで、Ｔｉ（ＯＣ３Ｈ７）４（ｔｉｔａｎｉｕｍ ｉｓｏ−ｐｒｏｐｏｘｉｄｅ）の様なチタン有機金属物質からなる前駆体は液状であるから、蒸気状に変換した後、ＬＰＣＶＤチャンバ内に供給されるべきである。このとき、前駆体は、次のような方法によりＴｉ化学蒸気（Ｔｉ−Ｏ−基）に変換される。すなわち、前駆体は、ＭＦＣ（Ｍａｓｓ Ｆｌｏｗ Ｃｏｎｔｒｏｌｌｅｒ）の様な流量調節器で流量を調節した後、蒸発管または蒸発器に供給される。続いて、蒸発管または蒸発器に供給された前駆体は、２００乃至３００℃の温度で蒸発され、Ｔｉ化学蒸気が発生する。この様なＴｉ化学蒸気は、反応ガスのＮＨ３ガスと共に３００乃至６００℃の温度を維持するＬＰＣＶＤチャンバ内に供給される。そうすると、Ｔｉ化学蒸気とＮＨ３ガスの表面反応によって、非晶質状態のＴｉＯＮ膜４３が形成される。
【００１７】
これを具体的に説明すれば、図６に示すように、Ｔｉ（ＯＣ３Ｈ７）４蒸気は、結合エネルギーの相対的に小さい−Ｏ−Ｃ−基（結合エネルギー：７８．６ｋｃａｌ／ｍｏｌ）の結合が切れることで、イソプロピルグループ（ｉｓｏｐｒｏｐｙｌ ｇｒｏｕｐ：ＣＨ３−ＣＨ３−ＣＨ３）に解離される。ＮＨ３ガスはチャンバ内でＮ基とＨ基に分解され、窒素（−Ｎ−または＝Ｎ−）とＴｉ−Ｏ−基との表面化学反応により、ＴｉＯＮ膜４３が形成される。このとき、解離したイソプロピルグループは、更にＣ−Ｈ（結合エネルギー：９８．８ｋｃａｌ／ｍｏｌ）とＣ−Ｃ（結合エネルギー：８５．３ｋｃａｌ／ｍｏｌ９に解離して、Ｃ、ＣＯ、ＣＯ２、ＣＨ４、Ｃ２Ｈ４、Ｈ２Ｏなどの様な副産物が発生する。このとき、ＣＯ、ＣＯ２、ＣＨ４、Ｃ２Ｈ４、Ｈ２Ｏ等の副産物はＴｉＯＮ膜の形成工程中に殆ど揮発し、Ｃ成分のみが残留することになる。ここで、残留するＣ成分を除去する為に、本実施例でＴｉＯＮ膜の形成工程中にさらにＯ２ガスが注入される。これにより、残留するＣ成分はＯ２成分と結合して全て揮発してしまう。これにより、ＴｉＯＮ膜内には炭素成分の不純物が存在しなくなる。従って、本発明のＴｉＯＮ膜では、炭素成分の不純物を除去する為の別の熱処理工程が不要である。ここで、ＮＨ３ガス及びＯ２ガスは各々５乃至１０００ｓｃｃｍの範囲内で供給されることが望ましい。
【００１８】
その後、図４に示すように、非晶質状態のＴｉＯＮ膜４３を結晶化しながら、ＴｉＯＮ膜４３の結合構造を緻密化する為に、非晶質状態のＴｉＯＮ膜は、酸素を含むガス例えばＮ２ＯまたはＯ２雰囲気及び６００乃至９５０℃の温度を維持するチャンバ内で３０秒乃至３０分の間に、ｉｎ−ｓｉｔｕまたはｅｘｏ−ｓｉｔｕにて電気炉でアニーリングされる。また他の結晶化方法として、非晶質状態のＴｉＯＮ膜は、７００乃至９５０℃及びガス窒素を含むガス例えばＮＨ３、Ｎ２／Ｈ２、Ｎ２Ｏガス雰囲気で３０秒乃至３０分の間に、ＲＴＮまたは電気炉方式にてアニーリングされる。これにより、非晶質状態のＴｉＯＮ膜の結晶化及び均一度の補強工程を同時に行うことができる。
【００１９】
続いて、図５に示す様に、上部電極４４は結晶化したＴｉＯＮ膜４３ａ上に形成する。このとき、上部電極４４はドープトシリコン膜または金属層で形成することができる。上部電極４４を金属層で形成する場合、金属層はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの何れかの金属から選択することができる。そして、金属層はＬＰＣＶＤ、ＰＥＣＶＤ、ＲＦマグネチックスパッタリング法の何れかにより形成される。
【００２０】
（第２の実施態様）
本実施態様についてはＴｉＯＮ膜の後工程を説明する。その他の部分は第１の実施態様と同様である。
非晶質ＴｉＯＮ膜４３は２００乃至６００℃の温度で、ＮＨ３、Ｎ２／Ｈ２またはＮ２Ｏガス雰囲気でプラズマ処理される。これにより、非晶質状態のＴｉＯＮ膜４３は、非晶質状態を維持しながら、界面に発生するマイクロクラック及びピンホールの様な構造欠陥が補強されて、均一度（ｈｏｍｏｇｅｎｉｅｔｙ）が改善される。また、ＴｉＯＮ膜４３が非晶質状態であっても、その誘電特性は結晶状態のＴｉＯＮ膜と同等であり、低温プラズマ処理によって膜質特性もやはり安定する。
【００２１】
【発明の効果】
以上、詳細に説明した様に、誘電体としてＴｉＯＮ膜を用いた本発明の半導体メモリ素子のキャパシタ製造方法は、次のような効果を奏する。
即ち、本発明の製造方法によるＴｉＯＮ膜は、３０乃至３５程度の高誘電率を持ちながら、Ｔｉ−Ｏ−Ｎの安定した結合構造を有する。このため、ＮＯ膜に比べて誘電特性が優れ、タンタル酸化膜に比べて安定した化学両論比を有する。従って、本発明の製造方法では、化学両論比を安定化させる為の別の酸化工程が不要であり、本発明の製造方法によるキャパシタは、外部から印加される電気的衝撃にも耐えることができ、絶縁破壊電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が高くて、リーク電流が非常に低い。
【００２２】
また、本発明の製造方法によるＴｉＯＮ膜は酸化反応性が非常に低く、化学両論比を安定化させる為の酸化工程が行われないため、キャパシタの下部電極及び上部電極との酸化反応がほとんど発生しない。よって、等価誘電体膜の厚さを３５Å未満と薄く制御可能である。
【００２３】
さらに、本発明のキャパシタ製造方法におけるＴｉＯＮ膜の蒸着時、膜内に不純物などが存在しないため、これを除去する為の別の工程が不要になる。従って、効率的な製造ができ、工程を単純化することが可能となる。
【図面の簡単な説明】
【図１】 従来の半導体メモリ素子のキャパシタの断面図である。
【図２】 本発明による半導体メモリ素子のキャパシタの製造方法を説明する工程別断面図である。
【図３】 同、キャパシタの製造方法を説明する図２の後段の工程における断面図である。
【図４】 同、キャパシタの製造方法を説明する図３の後段の工程における断面図である。
【図５】 同、キャパシタの製造方法を説明する図４の後段の工程における断面図である。
【図６】 本発明によるＴｉＯＮ膜の蒸着工程の反応を示す化学構造式を示す図である。
【符号の説明】
３０ 半導体基板
３１ フィールド酸化膜
３２ ゲート絶縁膜
３３ ゲート電極
３４ スペーサ
３５ 接合領域
３６ 第１層間絶縁膜
３８ 第２層間絶縁膜
４０ 下部電極
４１ ＨＳＧ膜
４２ シリコン窒化膜
４３ 非晶質状態のＴｉＯＮ膜
４３ａ 結晶質ＴｉＯＮ膜
４４ 上部電極
Claims (17)
- 半導体基板上に下部電極を形成する段階と、
前記下部電極に表面処理を行う段階と、
前記下部電極上に有機Ｔｉ金属前駆体を用いてＴｉＯＮ膜を蒸着する段階と、
前記ＴｉＯＮ膜を熱処理するアニーリング段階と、
前記ＴｉＯＮ膜上に上部電極を形成する段階と、を含み、
前記ＴｉＯＮ膜は、３００乃至６００℃を維持するＬＰＣＶＤチャンバ内で、有機Ｔｉ金属前駆体を蒸気化したＴｉ化学蒸気、ＮＨ３ガス及びＯ２ガスの化学気相反応により形成されることを特徴とする半導体メモリ素子のキャパシタの製造方法。 - 前記下部電極は、表面に半球形の形状を有するシリンダ構造とすることを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記下部電極は、表面に半球形の形状を有するスタック構造とすることを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記下部電極または前記上部電極は、ドープトシリコン膜で形成させることを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記上部電極は、金属層で形成させることを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記金属層は、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔのうち何れかの金属で形成させることを特徴とする請求項５に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記有機Ｔｉ金属前駆体はＴｉ（ＯＣ３Ｈ７）４であることを特徴とする請求項１記載の半導体メモリ素子のキャパシタの製造方法。
- 前記ＮＨ３ガス及びＯ２ガスはそれぞれ５乃至１０００ｓｃｃｍ供給されることを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記下部電極の表面処理は、ＮＨ３ガスまたはＮ２／Ｈ２ガス雰囲気を持つプラズマを用いたＬＰＣＶＤチャンバ内で、２００乃至６００℃で熱処理することによって行うことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記下部電極の表面処理は、ＮＨ３ガス雰囲気を持つチャンバ内で、６５０乃至９５０℃でＲＴＮ処理して行うことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記下部電極の表面処理は、ＮＨ３ガス雰囲気を持つ電気炉（ｆｕｒｎａｃｅ）内で、６５０乃至９５０℃で熱処理して行うことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記表面処理は、下部電極の表面をＨＦ蒸気（ＨＦ ｖａｐｏｒ）、ＨＦ溶液（ＨＦ ｓｏｌｕｔｉｏｎ）またはＨＦを含有する化合物を用いて洗浄する洗浄段階を含むことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記洗浄工程の前または後に、ＮＨ４ＯＨ溶液またはＨ２ＳＯ４溶液によって界面処理をさらに行うことを特徴とする請求項１２に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記下部電極の表面処理は、Ｎ２ＯまたはＯ２ガス雰囲気で熱処理して行うことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記ＴｉＯＮ膜のアニーリング段階は、酸素を含有するガス雰囲気及び６５０乃至９５０℃の温度で、電気炉でアニーリングして結晶化することを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記ＴｉＯＮ膜のアニーリング段階は、窒素を含有するガス雰囲気及び７００乃至９５０℃の温度で、電気炉で熱処理することを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
- 前記ＴｉＯＮ膜のアニーリング段階は、ＮＨ３またはＮ２Ｏガス雰囲気及び２００乃至６００℃の温度で熱処理することを特徴とする請求項１に記載の半導体メモリ素子のキャパシタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999/P24220 | 1999-06-25 | ||
| KR1019990024220A KR100335775B1 (ko) | 1999-06-25 | 1999-06-25 | 반도체 소자의 캐패시터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036031A JP2001036031A (ja) | 2001-02-09 |
| JP4486735B2 true JP4486735B2 (ja) | 2010-06-23 |
Family
ID=19595291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000190103A Expired - Fee Related JP4486735B2 (ja) | 1999-06-25 | 2000-06-23 | 半導体メモリ素子のキャパシタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6525364B1 (ja) |
| JP (1) | JP4486735B2 (ja) |
| KR (1) | KR100335775B1 (ja) |
| TW (1) | TW533583B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335775B1 (ko) * | 1999-06-25 | 2002-05-09 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
| KR100470389B1 (ko) * | 2002-05-18 | 2005-02-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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| US7172947B2 (en) * | 2004-08-31 | 2007-02-06 | Micron Technology, Inc | High dielectric constant transition metal oxide materials |
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1999
- 1999-06-25 KR KR1019990024220A patent/KR100335775B1/ko not_active IP Right Cessation
-
2000
- 2000-06-23 US US09/603,440 patent/US6525364B1/en not_active Expired - Lifetime
- 2000-06-23 TW TW089112254A patent/TW533583B/zh not_active IP Right Cessation
- 2000-06-23 JP JP2000190103A patent/JP4486735B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-02 US US10/335,101 patent/US6787414B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6787414B2 (en) | 2004-09-07 |
| JP2001036031A (ja) | 2001-02-09 |
| KR100335775B1 (ko) | 2002-05-09 |
| US20030132474A1 (en) | 2003-07-17 |
| KR20010003785A (ko) | 2001-01-15 |
| TW533583B (en) | 2003-05-21 |
| US6525364B1 (en) | 2003-02-25 |
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| Date | Code | Title | Description |
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| RD02 | Notification of acceptance of power of attorney |
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| A621 | Written request for application examination |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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