KR100360413B1 - 2단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조방법 - Google Patents

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Abstract

2 단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 유전체막을 형성한다. 상기 유전체막 위에 귀금속으로 이루어지는 상부 전극을 형성한다. 산소를 포함하는 제1 분위기 하에서, 200 ∼ 600℃의 범위 내에서 선택되며 상기 상부 전극의 산화 온도보다 낮은 제1 온도로 상기 상부 전극이 형성된 결과물을 제1 열처리한다. 산소를 포함하지 않는 제2 분위기 하에서, 300 ∼ 900℃의 범위 내에서 선택되며 상기 제1 온도보다 높은 제2 온도로 상기 제1 열처리된 결과물을 제2 열처리한다.

Description

2 단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조 방법{Method of manufacturing capacitor of semiconductor memory device by two-step thermal treatment}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 커패시터의 전기적 특성을 개선하기 위한 열처리 공정을 포함하는 커패시터의 제조 방법에 관한 것이다.
반도체 메모리 소자가 고집적화됨에 따라 메모리 셀 면적이 감소되고, 이에따른 셀 커패시턴스의 감소는 메모리 소자, 예를 들면 커패시터를 포함하는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 되고 있다. 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고, 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자 동작을 어렵게 하여, 소자 작동시 전력 소모를 과다하게 한다. 이에 따라, 초고집적 반도체 메모리 소자를 제조하기 위하여는 셀 커패시턴스를 증가시킬 수 있는 방법을 개발해야 한다.
일반적으로, 셀 커패시턴스 유전 특성은 등가산화막 두께(Toxeq)와 누설 전류 밀도로 평가될 수 있다. 등가산화막 두께는 실리콘 산화물이 아닌 다른 유전 물질로 이루어지는 유전체막을 실리콘 산화물로 이루어지는 유전체막의 두께로 환산한 값으로서, 그 값이 작을수록 커패시턴스가 증가된다. 또한, 누설 전류 밀도는 커패시터의 전기적 특성을 향상시키기 위하여 그 값이 낮은 것이 바람직하다.
셀 커패시턴스를 증가시키기 위한 방법으로서, 커패시터의 유전체막으로서 실리콘 질화막이나 실리콘 산화막을 사용하지 않고 고유전율을 갖는 고유전체막으로 대체하는 연구가 이루어지고 있다.　그에 따라, Ta2O5, (Ba, Sr)TiO3(BST), Pb(Zr, Ti)O3(PZT) 등으로 대표되는 절연성 금속 산화물이 반도체 메모리 소자용 커패시터 유전체막 재료로서 주목받고 있다.
상기와 같이 고유전율을 가지는 유전체막을 채용하는 커패시터를 제조하는 데 있어서, 커패시터의 누설 전류 특성 및 유전 특성을 개선하기 위하여 통상적으로 상부 전극을 형성한 후 산소를 포함하는 분위기 하에서 열처리를 행한다. 이와같은 열처리를 행하면 커패시터의 누설 전류 특성이 개선되기는 하지만, 원하는 정도의 누설 전류 특성 개선 효과를 얻기 위하여는 열처리 온도가 높아야 한다. 또한, 만족할 만한 수준의 전기적 특성을 얻기 위하여는 유전막의 종류, 유전막의 열처리 상태 등에 따라 상부 전극 형성 후 행해지는 열처리 온도가 달라져야 한다.
한편, 계속 집적화되어가는 반도체 소자에서 적정 수준의 커패시턴스를 얻기 위하여 Ru, Pt 등과 같은 귀금속을 전극 물질로 채용하는 기술이 개발되고 있다.
예를 들면, 유전체막으로서 질소 분위기하에서 결정화된 Ta2O5막을 형성한 경우에는 상부 전극 형성 후 산소 분위기 하에서 500℃ 이상의 온도로 열처리하여야 누설 전류 특성을 개선시킬 수 있다. 그러나, 상부 전극으로서 상기 Ta2O5막 위에 CVD(chemical vapor deposition) 방법으로 형성된 Ru막을 형성한 경우에, 상기 상부 전극을 형성한 후 산소 분위기 하에서의 열처리 온도가 450℃ 이상으로 되면 Ru로 이루어지는 상부 전극이 산화되어버리므로, 450℃ 이상으로 열처리하는 것이 불가능하다. 상기 Ta2O5막을 유전체막으로 형성한 경우에 400℃의 열처리 온도에서는 누설 전류의 개선 효과가 매우 작다.
또한, 유전체막으로서 CVD 방법으로 형성된 BST막을 채용하는 경우에는 상부 전극을 형성한 후 산소 분위기 하에서 500℃ 이상의 온도로 열처리하여야 만족할 만한 전기적 특성을 얻을 수 있다. 그러나, 상부 전극으로서 Ru막을 형성한 경우에, Ru막은 450℃ 이상에서 급격하게 산화되기 시작하므로 500℃ 이상의 온도로 열처리하는 것은 불가능하다.
본 발명의 목적은 커패시터의 누설 전류 특성 및 유전 특성을 향상시키기 위한 열처리 온도를 낮추지 않고도 상부 전극의 산화를 억제함으로써 커패시터의 전기적 특성을 효과적으로 개선할 수 있는 반도체 메모리 소자의 커패시터 제조 방법을 제공하는 것이다.
도 1a 내지 도 1g는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 및 도 2b는 본 발명에 따른 방법에 의하여 제조된 커패시터의 누설 전류 특성을 평가한 결과를 나타낸 그래프들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 20: 하부 전극, 30: 실리콘 질화막, 40: 유전체막,
42: 열처리, 50: 상부 전극, 52: 제1 열처리, 54: 제2 열처리.
상기 목적을 달성하기 위하여, 본 발명의 일 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 유전체막을 형성한다. 상기 유전체막 위에 귀금속으로 이루어지는 상부 전극을 형성한다. 산소를 포함하는 제1 분위기 하에서, 200 ∼ 600℃의 범위 내에서 선택되며 상기 상부 전극의 산화 온도보다 낮은 제1 온도로 상기 상부 전극이 형성된 결과물을 제1 열처리한다. 산소를 포함하지 않는 제2 분위기 하에서, 300 ∼ 900℃의 범위 내에서 선택되며 상기 제1 온도보다 높은 제2 온도로 상기 제1 열처리된 결과물을 제2 열처리한다.
상기 하부 전극은 도핑된 폴리실리콘, TiN, TaN, WN, W, Pt, Ru, Ir, RuO2또는 IrO2로 이루어지는 단일막 또는 이들의 복합막으로 구성될 수 있다.
상기 유전체막은 Ta2O5, TiO2, (Ba,Sr)TiO3(BST), StTiO3(ST), SiO2, Si3N4또는 PbZrTiO3(PZT)로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다.
상기 상부 전극은 Ru, Pt, Ir, RuO2또는 IrO2로 이루어질 수 있다.
상기 제1 열처리 단계에서는 상기 제1 분위기는 산소를 0.01 ∼ 100 부피%의 농도로 포함한다. 이 때, 상기 제1 분위기는 O2, N2O 또는 O3가스를 포함할 수 있다. 또한, 상기 제2 열처리 단계에서 상기 제2 분위기는 불활성 가스 분위기 또는 고진공 분위기이다. 상기 제1 열처리 단계 및 제2 열처리 단계는 동일한 챔버에서 인시튜(in-situ)로 행할 수 있다.
본 발명의 일 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 상기 하부 전극을 형성한 후, 상기 하부 전극을 덮는 실리콘 질화막을 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 상기 유전체막 형성 단계 후, 상기 유전체막을 열처리하는 단계를 더 포함할 수 있다. 상기 유전체막을 산소를 포함하는 분위기 하에서 열처리하는 경우에는 200 ∼ 800℃의 온도 하에서 열처리한다. 상기 유전체막을 산소를 포함하지 않는 분위기 하에서 열처리하는 경우에는 500 ∼ 800℃의 온도 하에서 열처리한다.
본 발명의 다른 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 Ta2O5막으로 이루어지는 유전체막을 형성한다. 상기 유전체막을 열처리한다. 상기 열처리된 유전체막 위에 Ru로 이루어지는 상부 전극을 형성한다. 산소를 포함하는 제1 분위기 하에서, 300 ∼ 500℃의 범위 내에서 선택되며 상기 상부 전극의 산화 온도보다 낮은제1 온도로 상기 상부 전극이 형성된 결과물을 제1 열처리한다. 산소를 포함하지 않는 제2 분위기 하에서, 500 ∼ 700℃의 범위 내에서 선택되며 제1 온도보다 높은 제2 온도로 상기 제1 열처리된 결과물을 제2 열처리한다.
본 발명에 의하면, 커패시터의 전기적 특성을 향상시키기 위하여 상부 전극 형성 후 2 단계 열처리에 의하여 상부 전극의 표면은 산화시키지 않으면서 유전체막의 큐어링 효과를 충분히 얻을 수 있으므로, 커패시터의 누설 전류 특성 및 유전 특성이 개선되어 향상된 전기적 특성을 얻을 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1a 내지 도 1g는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 하부 전극(20)을 형성한다. 상기 하부 전극(20)은 도핑된 폴리실리콘, W, Pt, Ru, Ir 등의 금속, TiN, TaN, WN 등의전도성 금속 질화물, 또는 RuO2, IrO2등의 전도성 금속 산화물로 이루어지는 단일막, 또는 이들의 복합막으로 이루어질 수 있다.
도 1b를 참조하면, 상기 하부 전극(20)을 덮는 실리콘 질화막(30)을 형성한다. 상기 실리콘 질화막(30)을 형성하는 이유는 후속 공정중에 상기 하부 전극(20)이 산화되어 등가산화막 두께(Toxeq)가 높아지는 현상을 막기 위해서이다. 상기 실리콘 질화막(30)을 형성하는 것은 상기 하부 전극(20)을 도핑된 폴리실리콘으로 형성한 경우에 특히 효과적이다. 상기 실리콘 질화막(30)을 형성하기 위하여, 상기 하부 전극(20)이 형성된 결과물을 NH3분위기하에서 열처리하여 상기 하부 전극(20)의 노출된 표면을 질화시키는 방법을 이용할 수 있다. 또는, CVD(Chemical Vapor Deposition) 방법을 이용하여 Si3N4막을 증착하는 방법을 이용하는 것도 가능하다. 상기 실리콘 질화막(30)은 약 5 ∼ 30Å 범위 내의 두께로 형성하는 것이 바람직하다. 상기 실리콘 질화막(30) 형성 단계는 경우에 따라 생략 가능하다.
도 1c를 참조하면, 상기 실리콘 질화막(30)이 형성된 결과물 전면에 유전체막(40)을 형성한다.
상기 유전체막(40)은 Ta2O5, TiO2, (Ba,Sr)TiO3(BST), StTiO3(ST), SiO2, Si3N4또는 PbZrTiO3(PZT)로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다.
상기 유전체막(40)으로서 Ta2O5막을 형성하는 경우에는 그 두께를 약 40 ∼100Å의 범위 내로 하는 것이 바람직하다.
도 1d를 참조하면, 상기 유전체막(40)을 열처리(42)한다. 상기 유전체막(40)으로서 Ta2O5막을 형성한 경우, 상기 열처리(42)는 200 ∼ 900℃의 온도로 열처리할 수 있다. 상기 열처리(42)는 산소를 포함하지 않는 불활성 가스 분위기 또는 산소를 포함하는 분위기 하에서 행할 수 있다. 상기 유전체막(40)의 열처리(42)를 불활성 가스 분위기 하에서 행하는 경우에는 상기 열처리(42)시의 온도는 500 ∼ 800℃의 범위 내에서 선택될 수 있다. 또한, 상기 유전체막(40)의 열처리(42)를 산소를 포함하는 분위기 하에서 행하는 경우에는 상기 열처리(42)시의 온도는 200 ∼ 800℃의 범위 내에서 선택될 수 있다. 상기 유전체막(40)의 열처리(42)를 산소를 포함하는 분위기 하에서 행하기 위하여 O2, N2O 또는 O3가스를 사용할 수 있다. 상기 열처리(42)에 의하여 상기 유전체막(40)을 결정화시키고 후속의 고온 열처리 공정에서 받을 수 있는 영향을 줄이게 되어 전기적 특성을 개선시킬 수 있다.
도 1e를 참조하면, 상기 열처리(42)된 유전체막(40) 위에 상부 전극(50)을 형성한다.
상기 상부 전극(50)은 산소 분자에 대하여 분해 촉매 역할을 하여 산소에 대하여 어느 정도 투과성을 갖는 8족의 귀금속 원소 예를 들면 Ru, Pt, Ir, 또는 전도성 귀금속 산화물, 예를 들면 RuO2, IrO2등으로 이루어질 수 있다.
도 1f를 참조하면, 산소를 포함하는 제1 분위기 하에서, 200 ∼ 600℃의 범위 내에서 선택되며 상기 상부 전극(50)의 산화 온도보다 낮은 제1 온도(T1)로 상기상부 전극(50)이 형성된 결과물을 제1 열처리(52)한다. 이 때, 산소를 포함하는 상기 제1 분위기는 산소를 0.01 ∼ 100 부피%, 바람직하게는 약 5 부피%의 농도로 포함하도록 한다. 이를 위하여, 상기 제1 분위기는 O2, N2O 또는 O3가스를 포함하도록 할 수 있다. 이 때, 상기 제1 분위기의 나머지 가스는 N2또는 Ar과 같은 불활성 가스로 이루어진다.
예를 들면, 상기 유전체막(40)이 Ta2O5막으로 이루어지고, 상기 상부 전극(50)이 CVD 방법으로 증착된 Ru막으로 이루어진 경우, 상기 제1 열처리(52)시의 제1 온도(T1)를 300 ∼ 500℃, 바람직하게는 350 ∼ 450℃로 할 수 있다.
산소를 포함하는 제1 분위기에서 행해지는 상기 제1 열처리(52)는 상기 상부 전극(50)의 산화 온도보다 낮은 제1 온도(T1)에서 행해지므로, 상기 상부 전극(50)의 노출된 표면이 산화되지 않으며, 상기 제1 분위기중에 포함된 산소는 상기 상부 전극(50)을 투과하고, 그 결과 상기 상부 전극(50)과 유전체막(40) 사이의 계면 부근에 산소 원자가 쌓이게 된다. 상기 계면 부근에 쌓여 있는 산소 원자는 낮은 반응 온도에 의하여 상기 유전체막(40)을 큐어링하지 못하고 상기 계면 부근에 미반응 상태로 남아 있다.
상기 제1 열처리(52)를 위하여, 퍼니스(furnace) 또는 매엽식 열처리 설비를 이용하는 것이 가능하다. 바람직하게는, 상기 제1 열처리(52)는 RTP(rapid thermal processing) 퍼니스에서 행한다.
도 1g를 참조하면, 상기 제1 열처리(52)된 결과물을 산소를 포함하지 않는제2 분위기 하에서 제2 열처리(54)한다. 상기 제2 열처리(54)는 300 ∼ 900℃의 범위 내에서 선택되며 상기 제1 온도(T1)보다 높은 제2 온도(T2)로 행한다.
상기 제2 열처리(54)를 위하여, 퍼니스 또는 매엽식 열처리 설비를 이용하는 것이 가능하다. 상기 제1 열처리(52) 및 제2 열처리(54)는 동일 챔버에서 인시튜(in-situ)로 행하는 것이 바람직하다.
상기 제2 열처리(54)를 위하여 상기 제2 분위기는 N2또는 Ar과 같은 불활성 가스 분위기 또는 고진공 분위기로 할 수 있다.
예를 들면, 상기 유전체막(40)이 Ta2O5막으로 이루어지고, 상기 상부 전극(50)이 CVD 방법으로 증착된 Ru막으로 이루어진 경우, 상기 제2 열처리(54)시의 제2 온도(T2)를 500 ∼ 700℃, 바람직하게는 600 ∼ 650℃로 할 수 있다.
상기 제2 열처리(54)시 적용되는 상기 제2 온도(T2)는 상기 유전체막(40) 내의 산소 결핍(oxygen vacancy)을 큐어링(curing)하고 상기 상부 전극(50)과 유전체막(40) 사이의 계면에 존재하는 댕글링 결합(dangling bond)을 없애주기에 충분한 온도로 선택한다.
상기와 같이 커패시터의 전기적 특성을 향상시키기 위한 열처리를 위하여, 상기 상부 전극(50)이 형성된 결과물에 대하여 산소를 포함하는 제1 분위기 하에서 상기 상부 전극(50)의 산화 온도보다 낮은 제1 온도(T1)로 행해지는 상기 제1 열처리(52)와, 산소를 포함하지 않는 제2 분위기 하에서 상기 제1 온도(T1)보다 높은제2 온도(T2)로 행해지는 상기 제2 열처리(54)로 이루어지는 2 단계 열처리를 연속적으로 행하므로, 상기 상부 전극(50)의 표면은 산화되지 않은 상태로 상기 유전체막(40)의 큐어링 효과를 충분히 얻을 수 있다. 따라서, 상기 상부 전극(50)의 산화 없이 커패시터의 누설 전류 특성 및 유전 특성이 개선될 수 있다.
도 2a 및 도 2b는 본 발명에 따른 방법에 의하여 제조된 커패시터의 누설 전류 특성을 평가한 결과를 나타낸 그래프들이다. 도 2a는 대조예로서 평가된 결과이고, 도 2b는 본 발명에 따른 방법에 따라 제조된 커패시터에 대한 평가 결과를 나타낸다.
도 2a 및 도 2b의 평가를 위하여, 반도체 기판상에 도핑된 폴리실리콘으로 이루어지는 하부 전극을 400Å의 두께로 형성한 후, RTN(rapid thermal nitridation) 처리하여 상기 하부 전극 위에 실리콘 질화막을 형성하였다. 그 후, CVD 방법을 이용하여 상기 실리콘 질화막 위에 Ta2O5로 이루어지는 유전체막을 90Å의 두께로 형성하였다. 상기 유전체막을 N2분위기 하에서 700℃의 온도로 열처리하여 결정화시킨 후, CVD 방법을 이용하여 상기 유전체막 위에 Ru막을 800Å의 두께로 형성하고, 이를 패터닝하여 상부 전극을 형성하였다. 그 후, O2를 5 부피%로 함유하고 나머지 가스는 N2로 이루어지는 분위기 하에서, 상기 상부 전극이 산화되지 않는 온도인 400℃로 상기 상부 전극이 형성된 결과물을 1차 열처리한 후 누설 전류를 측정한 결과, 도 2a에 나타낸 바와 같은 결과가 얻어졌다. 도 2a에는, 상기 상부 전극을 형성한 직후의 누설 전류 측정 결과(-●-)와 상기 상부 전극이 형성된결과물을 상기 조건에 따라 1차 열처리한 후에 얻어진 누설 전류 측정 결과(-□-)가 함께 나타나 있다. 도 2a의 결과로부터, 상기 상부 전극이 형성된 결과물을 상기 조건에 따라 1차 열처리만 한 상태에서는 상기 1차 열처리 전에 비하여 누설 전류의 개선 효과가 크지 않음을 알 수 있다. 이는 유전체막의 큐어링이 충분히 이루어지지 않았기 때문이다.
도 2b는 상기 조건으로 제1 열처리된 결과물에 대하여 추가로 100 부피% N2분위기 하에서 600℃의 온도로 2차 열처리한 후에 얻어진 누설 전류 평가 결과이다. 상기 조건에 따라 2차 열처리를 하면 특히 저전압 영역에서 누설 전류 특성이 크게 개선되는 것을 도 2b의 결과에서 확인할 수 있다.
상기와 같은 결과가 얻어지는 이유는 다음과 같다. 1차 열처리시의 분위기중에 포함된 산소는 상기 상부 전극 표면을 산화시키지 않고 상기 상부 전극을 투과하지만, 상기 1차 열처리 온도인 400℃에서는 반응 온도가 충분하지 않으므로 유전체막 내에 존재하는 결함을 큐어링하지 못한 채 상기 상부 전극과 유전체막 사이의 계면에 쌓여 있게 되며, 이와 같이 계면에 쌓여 있던 산소 원자들이 후속의 2차 열처리를 받으면서 상기 유전체막 내의 결함을 큐어링하게 되는 것이다. 즉, 산소를 포함하는 분위기 하에서 400℃로 행하지는 1차 열처리 후에 누설 전류 특성의 개선 효과가 불충분한 이유는 산소의 공급량이 문제가 되는 것이 아니라 유전체막 내의결함과의 반응 정도가 중요한 인자로 작용하게 되기 때문인 것으로 판단할 수 있다.
본 발명에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 상부 전극을 형성한 후 커패시터의 전기적 특성을 향상시키기 위한 열처리를 위하여, 상부 전극이 형성된 결과물에 대하여 산소를 포함하는 제1 분위기 하에서 상기 상부 전극의 산화 온도보다 낮은 제1 온도로 제1 열처리를 행한 후, 산소를 포함하지 않는 제2 분위기 하에서 상기 제1 온도보다 높은 제2 온도로 제2 열처리를 행한다. 상기 제1 열처리 및 제2 열처리로 이루어지는 2 단계 열처리에 의하여 상부 전극의 표면은 산화시키지 않으면서 유전체막의 큐어링 효과를 충분히 얻을 수 있으므로, 커패시터의 누설 전류 특성 및 유전 특성이 개선되어 향상된 전기적 특성을 얻을 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (36)

  1. 반도체 기판상에 하부 전극을 형성하는 단계와,
    상기 하부 전극 위에 유전체막을 형성하는 단계와,
    상기 유전체막 위에 귀금속으로 이루어지는 상부 전극을 형성하는 단계와,
    산소를 포함하는 제1 분위기 하에서, 200 ∼ 600℃의 범위 내에서 선택되며 상기 상부 전극의 산화 온도보다 낮은 제1 온도로 상기 상부 전극이 형성된 결과물을 제1 열처리하는 단계와,
    산소를 포함하지 않는 제2 분위기 하에서, 300 ∼ 900℃의 범위 내에서 선택되며 상기 제1 온도보다 높은 제2 온도로 상기 제1 열처리된 결과물을 제2 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 하부 전극은 도핑된 폴리실리콘, 금속, 전도성 금속 질화물 또는 전도성 금속 산화물로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  3. 제2항에 있어서, 상기 하부 전극은 도핑된 폴리실리콘, TiN, TaN, WN, W, Pt, Ru, Ir, RuO2또는 IrO2로 이루어지는 단일막 또는 이들의 복합막으로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  4. 제1항에 있어서, 상기 유전체막은 Ta2O5, TiO2, (Ba,Sr)TiO3(BST), StTiO3(ST), SiO2, Si3N4또는 PbZrTiO3(PZT)로 이루어지는 단일막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  5. 제1항에 있어서, 상기 상부 전극은 Ru, Pt, Ir, RuO2또는 IrO2로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  6. 제1항에 있어서, 상기 제1 열처리 단계에서 상기 제1 분위기는 산소를 0.01 ∼ 100 부피%의 농도로 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  7. 제1항에 있어서, 상기 제1 열처리 단계에서 상기 제1 분위기는 O2, N2O 또는 O3가스를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  8. 제1항에 있어서, 상기 제1 열처리 단계에서 상기 제1 분위기는 불활성 가스를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  9. 제1항에 있어서, 상기 제2 열처리 단계에서 상기 제2 분위기는 불활성 가스 분위기인 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  10. 제1항에 있어서, 상기 제2 열처리 단계에서 상기 제2 분위기는 고진공 분위기인 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  11. 제1항에 있어서, 상기 제1 열처리 단계는 RTP(rapid thermal processing) 퍼니스에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  12. 제1항에 있어서, 상기 제1 열처리 단계 및 제2 열처리 단계는 동일한 챔버에서 인시튜(in-situ)로 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  13. 제1항에 있어서, 상기 하부 전극을 형성한 후,
    상기 하부 전극을 덮는 실리콘 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  14. 제13항에 있어서, 상기 실리콘 질화막을 형성하는 단계는 상기 하부 전극을 NH3분위기 하에서 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  15. 제13항에 있어서, 상기 실리콘 질화막은 CVD(chemical vapor deposition) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  16. 제13항에 있어서, 상기 실리콘 질화막은 5 ∼ 30Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  17. 제1항에 있어서, 상기 유전체막 형성 단계 후,
    상기 유전체막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  18. 제17항에 있어서, 상기 유전체막을 열처리하는 단계는 산소를 포함하는 분위기 하에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  19. 제18항에 있어서, 상기 유전체막을 열처리하는 단계는 200 ∼ 800℃의 온도 하에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  20. 제17항에 있어서, 상기 유전체막을 열처리하는 단계는 산소를 포함하지 않는 분위기 하에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  21. 제20항에 있어서, 상기 유전체막을 열처리하는 단계는 500 ∼ 800℃의 온도 하에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  22. 반도체 기판상에 하부 전극을 형성하는 단계와,
    상기 하부 전극 위에 Ta2O5막으로 이루어지는 유전체막을 형성하는 단계와,
    상기 유전체막을 열처리하는 단계와,
    상기 열처리된 유전체막 위에 Ru로 이루어지는 상부 전극을 형성하는 단계와,
    산소를 포함하는 제1 분위기 하에서, 300 ∼ 500℃의 범위 내에서 선택되며 상기 상부 전극의 산화 온도보다 낮은 제1 온도로 상기 상부 전극이 형성된 결과물을 제1 열처리하는 단계와,
    산소를 포함하지 않는 제2 분위기 하에서, 500 ∼ 700℃의 범위 내에서 선택되며 제1 온도보다 높은 제2 온도로 상기 제1 열처리된 결과물을 제2 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  23. 제22항에 있어서, 상기 하부 전극은 도핑된 폴리실리콘, 금속, 전도성 금속 질화물 또는 전도성 금속 산화물로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  24. 제23항에 있어서, 상기 하부 전극은 도핑된 폴리실리콘, TiN, TaN, WN, W, Pt, Ru, Ir, RuO2또는 IrO2로 이루어지는 단일막 또는 이들의 복합막으로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  25. 제22항에 있어서, 상기 유전체막을 열처리하는 단계는 산소를 포함하는 분위기 하에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  26. 제25항에 있어서, 상기 유전체막을 열처리하는 단계는 200 ∼ 800℃의 온도 하에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  27. 제22항에 있어서, 상기 유전체막을 열처리하는 단계는 산소를 포함하지 않는 분위기 하에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  28. 제27항에 있어서, 상기 유전체막을 열처리하는 단계는 500 ∼ 800℃의 온도 하에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  29. 제22항에 있어서, 상기 제1 열처리 단계에서 상기 제1 분위기는 산소를 0.01 ∼ 100 부피%의 농도로 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  30. 제22항에 있어서, 상기 제1 열처리 단계에서 상기 제1 분위기는 O2, N2O 또는 O3가스를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  31. 제22항에 있어서, 상기 제1 열처리 단계는 350 ∼ 450℃의 온도에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  32. 제22항에 있어서, 상기 제1 열처리 단계에서 상기 제1 분위기는 불활성 가스를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  33. 제22항에 있어서, 상기 제2 열처리 단계에서 상기 제2 분위기는 불활성 가스 분위기인 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  34. 제22항에 있어서, 상기 제2 열처리 단계는 600 ∼ 650℃의 온도에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  35. 제22항에 있어서, 상기 제1 열처리 단계 및 제2 열처리 단계는 동일한 챔버에서 인시튜로 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  36. 제22항에 있어서, 상기 하부 전극을 형성한 후,
    상기 하부 전극을 덮는 실리콘 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
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