JP2002203914A - ２段階熱処理による半導体メモリ素子のキャパシタ製造方法 - Google Patents
２段階熱処理による半導体メモリ素子のキャパシタ製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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-
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Abstract
(57)【要約】
【課題】 ２段階熱処理による半導体メモリ素子のキャ
パシタ製造方法を提供する。 【解決手段】 半導体基板上に下部電極を形成する。前
記下部電極上に誘電体膜を形成する。前記誘電体膜上に
貴金属よりなる上部電極を形成する。酸素を含む第１雰
囲気下で、２００〜６００℃の範囲内で選択され、前記
上部電極の酸化温度より低い第１温度で前記上部電極が
形成された結果物を第１熱処理する。酸素を含まない第
２雰囲気下で、３００〜９００℃の範囲内で選択され、
前記第１温度より高い第２温度で前記第１熱処理された
結果物を第２熱処理する。これにより、上部電極の表面
を酸化させなくても誘電体膜のキュアリング効果を十分
に得られるので、キャパシタの漏れ電流特性及び誘電特
性が改善されて向上した電気的特性を得られる。
パシタ製造方法を提供する。 【解決手段】 半導体基板上に下部電極を形成する。前
記下部電極上に誘電体膜を形成する。前記誘電体膜上に
貴金属よりなる上部電極を形成する。酸素を含む第１雰
囲気下で、２００〜６００℃の範囲内で選択され、前記
上部電極の酸化温度より低い第１温度で前記上部電極が
形成された結果物を第１熱処理する。酸素を含まない第
２雰囲気下で、３００〜９００℃の範囲内で選択され、
前記第１温度より高い第２温度で前記第１熱処理された
結果物を第２熱処理する。これにより、上部電極の表面
を酸化させなくても誘電体膜のキュアリング効果を十分
に得られるので、キャパシタの漏れ電流特性及び誘電特
性が改善されて向上した電気的特性を得られる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
製造方法に係り、特にキャパシタの電気的特性を改善す
るための熱処理工程を含むキャパシタの製造方法に関す
る。
製造方法に係り、特にキャパシタの電気的特性を改善す
るための熱処理工程を含むキャパシタの製造方法に関す
る。
【０００２】
【従来の技術】半導体メモリ素子が高集積化されるにつ
れてメモリセル面積が減少し、これによるセルキャパシ
タンスの減少はメモリ素子、例えば、キャパシタを含む
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の集積度増加に深刻な障害要因にな
っている。セルキャパシタンスの減少はメモリセルの読
出能力を低下させ、ソフトエラー率を増加させるだけで
なく低電圧での素子動作を難しくして、素子作動時に電
力消耗を過多にする。これにより、超高集積半導体メモ
リ素子を製造するためにはセルキャパシタンスを増加さ
せうる方法を開発しなければならない。
れてメモリセル面積が減少し、これによるセルキャパシ
タンスの減少はメモリ素子、例えば、キャパシタを含む
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の集積度増加に深刻な障害要因にな
っている。セルキャパシタンスの減少はメモリセルの読
出能力を低下させ、ソフトエラー率を増加させるだけで
なく低電圧での素子動作を難しくして、素子作動時に電
力消耗を過多にする。これにより、超高集積半導体メモ
リ素子を製造するためにはセルキャパシタンスを増加さ
せうる方法を開発しなければならない。
【０００３】一般的に、セルキャパシタンス誘電特性は
等価酸化膜の厚さ（Ｔｏｘｅｑ）と漏れ電流密度で評価
される。等価酸化膜の厚さはシリコン酸化物ではない他
の誘電物質よりなる誘電体膜をシリコン酸化物よりなる
誘電体膜の厚さに換算した値であって、その値が小さい
ほどキャパシタンスが増加する。また、漏れ電流密度は
キャパシタの電気的特性を向上させるためにその値が低
いことが望ましい。
等価酸化膜の厚さ（Ｔｏｘｅｑ）と漏れ電流密度で評価
される。等価酸化膜の厚さはシリコン酸化物ではない他
の誘電物質よりなる誘電体膜をシリコン酸化物よりなる
誘電体膜の厚さに換算した値であって、その値が小さい
ほどキャパシタンスが増加する。また、漏れ電流密度は
キャパシタの電気的特性を向上させるためにその値が低
いことが望ましい。
【０００４】セルキャパシタンスを増加させるための方
法として、キャパシタの誘電体膜としてシリコン窒化膜
やシリコン酸化膜を使用せずに高誘電率を有する高誘電
体膜に取り替える研究がなされている。それにより、Ｔ
ａ2Ｏ5、（Ｂａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、Ｐｂ（Ｚ
ｒ、Ｔｉ）Ｏ3（ＰＺＴ）で代表される絶縁性金属酸化
物が半導体メモリ素子用キャパシタ誘電体膜材料として
注目されている。
法として、キャパシタの誘電体膜としてシリコン窒化膜
やシリコン酸化膜を使用せずに高誘電率を有する高誘電
体膜に取り替える研究がなされている。それにより、Ｔ
ａ2Ｏ5、（Ｂａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、Ｐｂ（Ｚ
ｒ、Ｔｉ）Ｏ3（ＰＺＴ）で代表される絶縁性金属酸化
物が半導体メモリ素子用キャパシタ誘電体膜材料として
注目されている。
【０００５】前記のように高誘電率を有する誘電体膜を
採用するキャパシタを製造する方法において、キャパシ
タの漏れ電流特性及び誘電特性を改善するために通常的
に上部電極を形成した後、酸素を含む雰囲気下で熱処理
を行う。このように熱処理を行えばキャパシタの漏れ電
流特性は改善されるが、希望の漏れ電流特性改善効果を
得るためには熱処理温度が高くなければならない。ま
た、満足できる水準の電気的特性を得るためには誘電膜
の種類、誘電膜の熱処理状態によって上部電極形成後に
行われる熱処理温度が変わらねばならない。
採用するキャパシタを製造する方法において、キャパシ
タの漏れ電流特性及び誘電特性を改善するために通常的
に上部電極を形成した後、酸素を含む雰囲気下で熱処理
を行う。このように熱処理を行えばキャパシタの漏れ電
流特性は改善されるが、希望の漏れ電流特性改善効果を
得るためには熱処理温度が高くなければならない。ま
た、満足できる水準の電気的特性を得るためには誘電膜
の種類、誘電膜の熱処理状態によって上部電極形成後に
行われる熱処理温度が変わらねばならない。
【０００６】一方、集積化され続く半導体素子で適正水
準のキャパシタンスを得るためにＲｕ、Ｐｔのような貴
金属を電極物質として採用する技術が開発されている。
準のキャパシタンスを得るためにＲｕ、Ｐｔのような貴
金属を電極物質として採用する技術が開発されている。
【０００７】例えば、誘電体膜として窒素雰囲気下で結
晶化されたＴａ2Ｏ5膜を形成した場合には上部電極形成
後に酸素雰囲気下で５００℃以上の温度で熱処理してこ
そ漏れ電流特性を改善させうる。しかし、上部電極とし
て前記Ｔａ2Ｏ5膜上にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方法で形成されたＲｕ
膜を形成した場合に、前記上部電極を形成した後に酸素
雰囲気下での熱処理温度が４５０℃以上になればＲｕよ
りなる上部電極が酸化されてしまうので、４５０℃以上
で熱処理することが不可能である。前記Ｔａ2Ｏ5膜を誘
電体膜で形成した場合に４００℃の熱処理温度では漏れ
電流の改善効果が非常に小さい。
晶化されたＴａ2Ｏ5膜を形成した場合には上部電極形成
後に酸素雰囲気下で５００℃以上の温度で熱処理してこ
そ漏れ電流特性を改善させうる。しかし、上部電極とし
て前記Ｔａ2Ｏ5膜上にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方法で形成されたＲｕ
膜を形成した場合に、前記上部電極を形成した後に酸素
雰囲気下での熱処理温度が４５０℃以上になればＲｕよ
りなる上部電極が酸化されてしまうので、４５０℃以上
で熱処理することが不可能である。前記Ｔａ2Ｏ5膜を誘
電体膜で形成した場合に４００℃の熱処理温度では漏れ
電流の改善効果が非常に小さい。
【０００８】また、誘電体膜としてＣＶＤ方法で形成さ
れたＢＳＴ膜を採用する場合には、上部電極を形成した
後に酸素雰囲気下で５００℃以上の温度で熱処理してこ
そ満足できる電気的特性を得られる。しかし、上部電極
としてＲｕ膜を形成した場合に、Ｒｕ膜は４５０℃以上
で急激に酸化されるので５００℃以上の温度で熱処理す
ることは不可能である。
れたＢＳＴ膜を採用する場合には、上部電極を形成した
後に酸素雰囲気下で５００℃以上の温度で熱処理してこ
そ満足できる電気的特性を得られる。しかし、上部電極
としてＲｕ膜を形成した場合に、Ｒｕ膜は４５０℃以上
で急激に酸化されるので５００℃以上の温度で熱処理す
ることは不可能である。
【０００９】
【発明が解決しようとする課題】本発明の目的は、キャ
パシタの漏れ電流特性及び誘電特性を向上させるための
熱処理温度を低めなくても、上部電極の酸化を抑制する
ことによってキャパシタの電気的特性を効果的に改善で
きる半導体メモリ素子のキャパシタ製造方法を提供する
ことである。
パシタの漏れ電流特性及び誘電特性を向上させるための
熱処理温度を低めなくても、上部電極の酸化を抑制する
ことによってキャパシタの電気的特性を効果的に改善で
きる半導体メモリ素子のキャパシタ製造方法を提供する
ことである。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明の一様態に係る半導体メモリ素子のキャパシ
タ製造方法では、半導体基板上に下部電極を形成する。
前記下部電極上に誘電体膜を形成する。前記誘電体膜上
に貴金属よりなる上部電極を形成する。酸素を含む第１
雰囲気下で、２００〜６００℃の範囲内で選択され、前
記上部電極の酸化温度より低い第１温度で前記上部電極
が形成された結果物を第１熱処理する。酸素を含まない
第２雰囲気下で３００〜９００℃の範囲内で選択され、
前記第１温度より高い第２温度で前記第１熱処理された
結果物を第２熱処理する。
に、本発明の一様態に係る半導体メモリ素子のキャパシ
タ製造方法では、半導体基板上に下部電極を形成する。
前記下部電極上に誘電体膜を形成する。前記誘電体膜上
に貴金属よりなる上部電極を形成する。酸素を含む第１
雰囲気下で、２００〜６００℃の範囲内で選択され、前
記上部電極の酸化温度より低い第１温度で前記上部電極
が形成された結果物を第１熱処理する。酸素を含まない
第２雰囲気下で３００〜９００℃の範囲内で選択され、
前記第１温度より高い第２温度で前記第１熱処理された
結果物を第２熱処理する。
【００１１】前記下部電極はドーピングされたポリシリ
コン、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ｐｔ、Ｒｕ、Ｉｒ、
ＲｕＯ2またはＩｒＯ2よりなる単一膜またはこれらの複
合膜より構成されうる。
コン、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ｐｔ、Ｒｕ、Ｉｒ、
ＲｕＯ2またはＩｒＯ2よりなる単一膜またはこれらの複
合膜より構成されうる。
【００１２】前記誘電体膜はＴａ2Ｏ5、ＴｉＯ2、（Ｂ
ａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、ＳｔＴｉＯ3（ＳＴ）、
ＳｉＯ2、Ｓｉ3Ｎ4またはＰｂＺｒＴｉＯ3（ＰＺＴ）よ
りなる単一膜またはこれらの複合膜よりなりうる。
ａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、ＳｔＴｉＯ3（ＳＴ）、
ＳｉＯ2、Ｓｉ3Ｎ4またはＰｂＺｒＴｉＯ3（ＰＺＴ）よ
りなる単一膜またはこれらの複合膜よりなりうる。
【００１３】前記上部電極はＲｕ、Ｐｔ、Ｉｒ、ＲｕＯ
2またはＩｒＯ2よりなりうる。
2またはＩｒＯ2よりなりうる。
【００１４】前記第１熱処理段階で前記第１雰囲気は酸
素を０．０１〜１００体積％の濃度で含む。この時に、
前記第１雰囲気はＯ2、Ｎ2ＯまたはＯ3ガスを含みう
る。前記第２熱処理段階で、前記第２雰囲気は不活性ガ
ス雰囲気または高真空雰囲気である。前記第１熱処理段
階及び第２熱処理段階は同じチャンバにおいてインサイ
チューで行うことができる。
素を０．０１〜１００体積％の濃度で含む。この時に、
前記第１雰囲気はＯ2、Ｎ2ＯまたはＯ3ガスを含みう
る。前記第２熱処理段階で、前記第２雰囲気は不活性ガ
ス雰囲気または高真空雰囲気である。前記第１熱処理段
階及び第２熱処理段階は同じチャンバにおいてインサイ
チューで行うことができる。
【００１５】本発明の一様態に係る半導体メモリ素子の
キャパシタ製造方法では、前記下部電極を形成した後、
前記下部電極を覆うシリコン窒化膜を形成する段階をさ
らに含むことができる。
キャパシタ製造方法では、前記下部電極を形成した後、
前記下部電極を覆うシリコン窒化膜を形成する段階をさ
らに含むことができる。
【００１６】本発明の一様態に係る半導体メモリ素子の
キャパシタ製造方法では、前記誘電体膜形成段階後、前
記誘電体膜を熱処理する段階をさらに含みうる。前記誘
電体膜を酸素を含む雰囲気下で熱処理する場合には２０
０〜８００℃の温度下で熱処理する。前記誘電体膜を酸
素を含まない雰囲気下で熱処理する場合には５００〜８
００℃の温度下で熱処理する。
キャパシタ製造方法では、前記誘電体膜形成段階後、前
記誘電体膜を熱処理する段階をさらに含みうる。前記誘
電体膜を酸素を含む雰囲気下で熱処理する場合には２０
０〜８００℃の温度下で熱処理する。前記誘電体膜を酸
素を含まない雰囲気下で熱処理する場合には５００〜８
００℃の温度下で熱処理する。
【００１７】本発明の他の様態に係る半導体メモリ素子
のキャパシタ製造方法では、半導体基板上に下部電極を
形成する。前記下部電極上にＴａ2Ｏ5膜よりなる誘電体
膜を形成する。前記誘電体膜を熱処理する。前記熱処理
された誘電体膜上にＲｕよりなる上部電極を形成する。
酸素を含む第１雰囲気下で、３００〜５００℃の範囲内
で選択され、前記上部電極の酸化温度より低い第１温度
で前記上部電極が形成された結果物を第１熱処理する。
酸素を含まない第２雰囲気下で５００〜７００℃の範囲
内で選択され、第１温度より高い第２温度で前記第１熱
処理された結果物を第２熱処理する。
のキャパシタ製造方法では、半導体基板上に下部電極を
形成する。前記下部電極上にＴａ2Ｏ5膜よりなる誘電体
膜を形成する。前記誘電体膜を熱処理する。前記熱処理
された誘電体膜上にＲｕよりなる上部電極を形成する。
酸素を含む第１雰囲気下で、３００〜５００℃の範囲内
で選択され、前記上部電極の酸化温度より低い第１温度
で前記上部電極が形成された結果物を第１熱処理する。
酸素を含まない第２雰囲気下で５００〜７００℃の範囲
内で選択され、第１温度より高い第２温度で前記第１熱
処理された結果物を第２熱処理する。
【００１８】本発明によれば、キャパシタの電気的特性
を向上させるために上部電極形成後に２段階熱処理によ
り上部電極の表面を酸化させなくても誘電体膜のキュア
リング効果を十分に得られるので、キャパシタの漏れ電
流特性及び誘電特性が改善されて向上した電気的特性を
得られる。
を向上させるために上部電極形成後に２段階熱処理によ
り上部電極の表面を酸化させなくても誘電体膜のキュア
リング効果を十分に得られるので、キャパシタの漏れ電
流特性及び誘電特性が改善されて向上した電気的特性を
得られる。
【００１９】
【発明の実施の形態】次に、本発明の望ましい実施例に
ついて添付図面を参照して詳細に説明する。
ついて添付図面を参照して詳細に説明する。
【００２０】次に例示する実施例をいろいろな形態に変
形でき、本発明の範囲が後述する実施例に限定されるの
ではない。本発明の実施例は当業界で平均的な知識を有
する者に本発明をより完全に説明するために提供される
ものである。添付図面で膜または領域の大きさまたは厚
さは明細書の明確性のために誇張されたものである。ま
た、ある膜が他の膜または基板の”上”にあると記載さ
れた場合、前記ある膜が前記他の膜の上に直接存在する
場合もあり、その間に第３の他の膜が介在する場合もあ
る。
形でき、本発明の範囲が後述する実施例に限定されるの
ではない。本発明の実施例は当業界で平均的な知識を有
する者に本発明をより完全に説明するために提供される
ものである。添付図面で膜または領域の大きさまたは厚
さは明細書の明確性のために誇張されたものである。ま
た、ある膜が他の膜または基板の”上”にあると記載さ
れた場合、前記ある膜が前記他の膜の上に直接存在する
場合もあり、その間に第３の他の膜が介在する場合もあ
る。
【００２１】図１ないし図７は、本発明の望ましい実施
例に係る半導体メモリ素子のキャパシタ製造方法を説明
するために工程順序に従って示した断面図である。
例に係る半導体メモリ素子のキャパシタ製造方法を説明
するために工程順序に従って示した断面図である。
【００２２】図１を参照すれば、半導体基板１０上に下
部電極２０を形成する。前記下部電極２０はドーピング
されたポリシリコン、Ｗ、Ｐｔ、Ｒｕ、Ｉｒなどの金
属、ＴｉＮ、ＴａＮ、ＷＮなどの伝導性金属窒化物、ま
たはＲｕＯ2、ＩｒＯ2などの伝導性金属酸化物よりなる
単一膜、またはこれらの複合膜よりなりうる。
部電極２０を形成する。前記下部電極２０はドーピング
されたポリシリコン、Ｗ、Ｐｔ、Ｒｕ、Ｉｒなどの金
属、ＴｉＮ、ＴａＮ、ＷＮなどの伝導性金属窒化物、ま
たはＲｕＯ2、ＩｒＯ2などの伝導性金属酸化物よりなる
単一膜、またはこれらの複合膜よりなりうる。
【００２３】図２を参照すれば、前記下部電極２０を覆
うシリコン窒化膜３０を形成する。前記シリコン窒化膜
３０を形成する理由は、後続工程中に前記下部電極２０
が酸化されて等価酸化膜の厚さ（Ｔｏｘｅｑ）が厚くな
る現象を防止するためである。前記シリコン窒化膜３０
を形成することは、前記下部電極２０をドーピングされ
たポリシリコンで形成した場合に特に効果的である。前
記シリコン窒化膜３０を形成するために、前記下部電極
２０が形成された結果物をＮＨ3雰囲気下で熱処理して
前記下部電極２０の露出された表面を窒化させる方法を
用いる。または、ＣＶＤ方法を用いてＳｉ3Ｎ4膜を蒸着
する方法を用いることもできる。前記シリコン窒化膜３
０は約５〜３０Å範囲内の厚さに形成することが望まし
い。前記シリコン窒化膜３０の形成段階は場合によって
省略できる。
うシリコン窒化膜３０を形成する。前記シリコン窒化膜
３０を形成する理由は、後続工程中に前記下部電極２０
が酸化されて等価酸化膜の厚さ（Ｔｏｘｅｑ）が厚くな
る現象を防止するためである。前記シリコン窒化膜３０
を形成することは、前記下部電極２０をドーピングされ
たポリシリコンで形成した場合に特に効果的である。前
記シリコン窒化膜３０を形成するために、前記下部電極
２０が形成された結果物をＮＨ3雰囲気下で熱処理して
前記下部電極２０の露出された表面を窒化させる方法を
用いる。または、ＣＶＤ方法を用いてＳｉ3Ｎ4膜を蒸着
する方法を用いることもできる。前記シリコン窒化膜３
０は約５〜３０Å範囲内の厚さに形成することが望まし
い。前記シリコン窒化膜３０の形成段階は場合によって
省略できる。
【００２４】図３を参照すれば、前記シリコン窒化膜３
０が形成された結果物の全面に誘電体膜４０を形成す
る。
０が形成された結果物の全面に誘電体膜４０を形成す
る。
【００２５】前記誘電体膜４０はＴａ2Ｏ5、ＴｉＯ2、
（Ｂａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、ＳｔＴｉＯ3（Ｓ
Ｔ）、ＳｉＯ2、Ｓｉ3Ｎ4またはＰｂＺｒＴｉＯ3（ＰＺ
Ｔ）よりなる単一膜またはこれらの複合膜よりなりう
る。
（Ｂａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、ＳｔＴｉＯ3（Ｓ
Ｔ）、ＳｉＯ2、Ｓｉ3Ｎ4またはＰｂＺｒＴｉＯ3（ＰＺ
Ｔ）よりなる単一膜またはこれらの複合膜よりなりう
る。
【００２６】前記誘電体膜４０としてＴａ2Ｏ5膜を形成
する場合にはその厚さを約４０〜１００Åの範囲内にす
ることが望ましい。
する場合にはその厚さを約４０〜１００Åの範囲内にす
ることが望ましい。
【００２７】図４を参照すれば、前記誘電体膜４０を熱
処理４２する。前記誘電体膜４０としてＴａ2Ｏ5膜を形
成した場合、前記熱処理４２は２００〜９００℃の温度
で熱処理できる。前記熱処理４２は酸素を含まない不活
性ガス雰囲気または酸素を含む雰囲気下で行うことがで
きる。前記誘電体膜４０の熱処理４２を不活性ガス雰囲
気下で行う場合には、前記熱処理４２時の温度は５００
〜８００℃の範囲内で選択されうる。また、前記誘電体
膜４０の熱処理４２を酸素を含む雰囲気下で行う場合に
は、前記熱処理４２時の温度は２００〜８００℃の範囲
内で選択されうる。前記誘電体膜４０の熱処理４２を酸
素を含む雰囲気下で行うためにＯ2、Ｎ2ＯまたはＯ3ガ
スを使用できる。前記熱処理４２によって前記誘電体膜
４０を結晶化させ、後続の高温熱処理工程で受けられる
影響を減らして電気的特性を改善させうる。
処理４２する。前記誘電体膜４０としてＴａ2Ｏ5膜を形
成した場合、前記熱処理４２は２００〜９００℃の温度
で熱処理できる。前記熱処理４２は酸素を含まない不活
性ガス雰囲気または酸素を含む雰囲気下で行うことがで
きる。前記誘電体膜４０の熱処理４２を不活性ガス雰囲
気下で行う場合には、前記熱処理４２時の温度は５００
〜８００℃の範囲内で選択されうる。また、前記誘電体
膜４０の熱処理４２を酸素を含む雰囲気下で行う場合に
は、前記熱処理４２時の温度は２００〜８００℃の範囲
内で選択されうる。前記誘電体膜４０の熱処理４２を酸
素を含む雰囲気下で行うためにＯ2、Ｎ2ＯまたはＯ3ガ
スを使用できる。前記熱処理４２によって前記誘電体膜
４０を結晶化させ、後続の高温熱処理工程で受けられる
影響を減らして電気的特性を改善させうる。
【００２８】図５を参照すれば、前記熱処理４２された
誘電体膜４０上に上部電極５０を形成する。
誘電体膜４０上に上部電極５０を形成する。
【００２９】前記上部電極５０は、酸素分子に対して分
解触媒の役割をして酸素に対してある程度透過性を有す
る８族の貴金属元素、例えばＲｕ、Ｐｔ、Ｉｒまたは伝
導性貴金属酸化物、例えばＲｕＯ2、ＩｒＯ2よりなりう
る。
解触媒の役割をして酸素に対してある程度透過性を有す
る８族の貴金属元素、例えばＲｕ、Ｐｔ、Ｉｒまたは伝
導性貴金属酸化物、例えばＲｕＯ2、ＩｒＯ2よりなりう
る。
【００３０】図６を参照すれば、酸素を含む第１雰囲気
下で、２００〜６００℃の範囲内で選択され、前記上部
電極５０の酸化温度より低い第１温度Ｔ1で前記上部電
極５０が形成された結果物を第１熱処理５２する。この
時、酸素を含む前記第１雰囲気は酸素を０．０１〜１０
０体積％、望ましくは約５体積％の濃度で含むようにす
る。このために、前記第１雰囲気はＯ2、Ｎ2ＯまたはＯ
3ガスを含ませうる。この時、前記第１雰囲気の残りの
ガスはＮ2またはＡｒのような不活性ガスよりなる。
下で、２００〜６００℃の範囲内で選択され、前記上部
電極５０の酸化温度より低い第１温度Ｔ1で前記上部電
極５０が形成された結果物を第１熱処理５２する。この
時、酸素を含む前記第１雰囲気は酸素を０．０１〜１０
０体積％、望ましくは約５体積％の濃度で含むようにす
る。このために、前記第１雰囲気はＯ2、Ｎ2ＯまたはＯ
3ガスを含ませうる。この時、前記第１雰囲気の残りの
ガスはＮ2またはＡｒのような不活性ガスよりなる。
【００３１】例えば、前記誘電体膜４０がＴａ2Ｏ5膜よ
りなり、前記上部電極５０がＣＶＤ方法で蒸着されたＲ
ｕ膜よりなる場合、前記第１熱処理５２時の第１温度Ｔ
1を３００〜５００℃、望ましくは３５０〜４５０℃と
することができる。
りなり、前記上部電極５０がＣＶＤ方法で蒸着されたＲ
ｕ膜よりなる場合、前記第１熱処理５２時の第１温度Ｔ
1を３００〜５００℃、望ましくは３５０〜４５０℃と
することができる。
【００３２】酸素を含む第１雰囲気で行われる前記第１
熱処理５２は前記上部電極５０の酸化温度より低い第１
温度Ｔ1で行われるので、前記上部電極５０の露出され
た表面が酸化されなく、前記第１雰囲気中に含まれた酸
素は前記上部電極５０を透過し、その結果、前記上部電
極５０と誘電体膜４０との界面付近に酸素原子がたま
る。前記界面付近にたまっている酸素原子は低い反応温
度によって前記誘電体膜４０をキュアリングできずに前
記界面付近に未反応状態で残っている。
熱処理５２は前記上部電極５０の酸化温度より低い第１
温度Ｔ1で行われるので、前記上部電極５０の露出され
た表面が酸化されなく、前記第１雰囲気中に含まれた酸
素は前記上部電極５０を透過し、その結果、前記上部電
極５０と誘電体膜４０との界面付近に酸素原子がたま
る。前記界面付近にたまっている酸素原子は低い反応温
度によって前記誘電体膜４０をキュアリングできずに前
記界面付近に未反応状態で残っている。
【００３３】前記第１熱処理５２のために、ファーネス
またはバッチ式熱処理設備を用いることができる。望ま
しくは、前記第１熱処理５２はＲＴＰ（ｒａｐｉｄ ｔ
ｈｅｒｍａｌ ｐｒｏｃｅｓｓｉｎｇ）ファーネスで行
う。
またはバッチ式熱処理設備を用いることができる。望ま
しくは、前記第１熱処理５２はＲＴＰ（ｒａｐｉｄ ｔ
ｈｅｒｍａｌ ｐｒｏｃｅｓｓｉｎｇ）ファーネスで行
う。
【００３４】図７を参照すれば、前記第１熱処理５２さ
れた結果物は酸素を含まない第２雰囲気下で第２熱処理
５４する。前記第２熱処理５４は、３００〜９００℃の
範囲内で選択され、前記第１温度Ｔ1より高い第２温度
Ｔ2で行う。
れた結果物は酸素を含まない第２雰囲気下で第２熱処理
５４する。前記第２熱処理５４は、３００〜９００℃の
範囲内で選択され、前記第１温度Ｔ1より高い第２温度
Ｔ2で行う。
【００３５】前記第２熱処理５４のために、ファーネス
またはバッチ式熱処理設備を用いることができる。前記
第１熱処理５２及び第２熱処理５４は同一チャンバにお
いてインサイチューで行うことが望ましい。
またはバッチ式熱処理設備を用いることができる。前記
第１熱処理５２及び第２熱処理５４は同一チャンバにお
いてインサイチューで行うことが望ましい。
【００３６】前記第２熱処理５４のために、前記第２雰
囲気はＮ2またはＡｒのような不活性ガス雰囲気または
高真空雰囲気とすることができる。
囲気はＮ2またはＡｒのような不活性ガス雰囲気または
高真空雰囲気とすることができる。
【００３７】例えば、前記誘電体膜４０がＴａ2Ｏ5膜よ
りなり、前記上部電極５０がＣＶＤ方法で蒸着されたＲ
ｕ膜よりなる場合、前記第２熱処理５４時の第２温度Ｔ
2を５００〜７００℃、望ましくは６００〜６５０℃と
することができる。
りなり、前記上部電極５０がＣＶＤ方法で蒸着されたＲ
ｕ膜よりなる場合、前記第２熱処理５４時の第２温度Ｔ
2を５００〜７００℃、望ましくは６００〜６５０℃と
することができる。
【００３８】前記第２熱処理５４時に適用される前記第
２温度Ｔ2は前記誘電体膜４０内の酸素欠乏をキュアリ
ングし、前記上部電極５０と誘電体膜４０との界面に存
在するダングリング結合（ｄａｎｇｌｉｎｇ ｂｏｎ
ｄ）をなくすのに充分な温度に選択する。
２温度Ｔ2は前記誘電体膜４０内の酸素欠乏をキュアリ
ングし、前記上部電極５０と誘電体膜４０との界面に存
在するダングリング結合（ｄａｎｇｌｉｎｇ ｂｏｎ
ｄ）をなくすのに充分な温度に選択する。
【００３９】前記のようにキャパシタの電気的特性を向
上させるための熱処理のために、前記上部電極５０が形
成された結果物に対して酸素を含む第１雰囲気下で前記
上部電極５０の酸化温度より低い第１温度Ｔ1で行われ
る前記第１熱処理５２と、酸素を含まない第２雰囲気下
で前記第１温度Ｔ1より高い第２温度Ｔ2で行われる前記
第２熱処理５４よりなる２段階熱処理を連続的に行うの
で、前記上部電極５０の表面は酸化されない状態で前記
誘電体膜４０のキュアリング効果を十分に得られる。し
たがって、前記上部電極５０の酸化なしにキャパシタの
漏れ電流特性及び誘電特性が改善されうる。
上させるための熱処理のために、前記上部電極５０が形
成された結果物に対して酸素を含む第１雰囲気下で前記
上部電極５０の酸化温度より低い第１温度Ｔ1で行われ
る前記第１熱処理５２と、酸素を含まない第２雰囲気下
で前記第１温度Ｔ1より高い第２温度Ｔ2で行われる前記
第２熱処理５４よりなる２段階熱処理を連続的に行うの
で、前記上部電極５０の表面は酸化されない状態で前記
誘電体膜４０のキュアリング効果を十分に得られる。し
たがって、前記上部電極５０の酸化なしにキャパシタの
漏れ電流特性及び誘電特性が改善されうる。
【００４０】図８及び図９は、本発明に係る方法によっ
て製造されたキャパシタの漏れ電流特性を評価した結果
を示したグラフである。図８は対照例として評価された
結果であり、図９は本発明に係る方法によって製造され
たキャパシタについての評価結果を示す。
て製造されたキャパシタの漏れ電流特性を評価した結果
を示したグラフである。図８は対照例として評価された
結果であり、図９は本発明に係る方法によって製造され
たキャパシタについての評価結果を示す。
【００４１】図８及び図９の評価のために、半導体基板
上にドーピングされたポリシリコンよりなる下部電極を
４００Åの厚さに形成した後、ＲＴＮ（ｒａｐｉｄ ｔ
ｈｅｒｍａｌ ｎｉｔｒｉｄａｔｉｏｎ）処理して前記
下部電極上にシリコン窒化膜を形成した。その後、ＣＶ
Ｄ方法を用いて前記シリコン窒化膜上にＴａ2Ｏ5よりな
る誘電体膜を９０Åの厚さに形成した。前記誘電体膜を
Ｎ2雰囲気下で７００℃の温度で熱処理して結晶化させ
た後、ＣＶＤ方法を用いて前記誘電体膜上にＲｕ膜を８
００Åの厚さに形成し、これをパターニングして上部電
極を形成した。その後、Ｏ2を５体積％で含有し、残り
のガスはＮ2よりなる雰囲気下で、前記上部電極が酸化
されない温度の４００℃で前記上部電極が形成された結
果物を１次熱処理した後に漏れ電流を測定した結果、図
８に示したような結果が得られた。図８には、前記上部
電極を形成した直後の漏れ電流測定結果（−●−）と前
記上部電極が形成された結果物を前記条件によって１次
熱処理した後に得られた漏れ電流測定結果（−□−）が
共に示されている。図８の結果から、前記上部電極が形
成された結果物を前記条件によって１次熱処理だけ施し
た状態では前記１次熱処理前に比べて漏れ電流の改善効
果が大きくないことが分かる。これは誘電体膜のキュア
リングが十分になされなかったからである。
上にドーピングされたポリシリコンよりなる下部電極を
４００Åの厚さに形成した後、ＲＴＮ（ｒａｐｉｄ ｔ
ｈｅｒｍａｌ ｎｉｔｒｉｄａｔｉｏｎ）処理して前記
下部電極上にシリコン窒化膜を形成した。その後、ＣＶ
Ｄ方法を用いて前記シリコン窒化膜上にＴａ2Ｏ5よりな
る誘電体膜を９０Åの厚さに形成した。前記誘電体膜を
Ｎ2雰囲気下で７００℃の温度で熱処理して結晶化させ
た後、ＣＶＤ方法を用いて前記誘電体膜上にＲｕ膜を８
００Åの厚さに形成し、これをパターニングして上部電
極を形成した。その後、Ｏ2を５体積％で含有し、残り
のガスはＮ2よりなる雰囲気下で、前記上部電極が酸化
されない温度の４００℃で前記上部電極が形成された結
果物を１次熱処理した後に漏れ電流を測定した結果、図
８に示したような結果が得られた。図８には、前記上部
電極を形成した直後の漏れ電流測定結果（−●−）と前
記上部電極が形成された結果物を前記条件によって１次
熱処理した後に得られた漏れ電流測定結果（−□−）が
共に示されている。図８の結果から、前記上部電極が形
成された結果物を前記条件によって１次熱処理だけ施し
た状態では前記１次熱処理前に比べて漏れ電流の改善効
果が大きくないことが分かる。これは誘電体膜のキュア
リングが十分になされなかったからである。
【００４２】図９は、前記条件で第１熱処理された結果
物に対して追加で１００体積％のＮ 2雰囲気下で６００
℃の温度で２次熱処理した後に得られた漏れ電流評価結
果である。前記条件によって２次熱処理を施せば特に低
電圧領域で漏れ電流特性が大きく改善されることを図９
の結果で確認できる。
物に対して追加で１００体積％のＮ 2雰囲気下で６００
℃の温度で２次熱処理した後に得られた漏れ電流評価結
果である。前記条件によって２次熱処理を施せば特に低
電圧領域で漏れ電流特性が大きく改善されることを図９
の結果で確認できる。
【００４３】前記のような結果が得られる理由は次の通
りである。１次熱処理時の雰囲気中に含まれた酸素は前
記上部電極表面を酸化させずに前記上部電極を透過する
が、前記１次熱処理温度の４００℃では反応温度が充分
でないので、誘電体膜内に存在する欠陥をキュアリング
できずに前記上部電極と誘電体膜との界面にたまり、こ
のように界面にたまっていた酸素原子が後続の２次熱処
理されながら前記誘電体膜内の欠陥をキュアリングす
る。すなわち、酸素を含む雰囲気下において４００℃で
行われる次熱処理後に漏れ電流特性の改善効果が不充分
な理由は、酸素の供給量が問題になるのではなく、誘電
体膜内の欠陥との反応程度が重要な因子として作用する
からであると判断できる。
りである。１次熱処理時の雰囲気中に含まれた酸素は前
記上部電極表面を酸化させずに前記上部電極を透過する
が、前記１次熱処理温度の４００℃では反応温度が充分
でないので、誘電体膜内に存在する欠陥をキュアリング
できずに前記上部電極と誘電体膜との界面にたまり、こ
のように界面にたまっていた酸素原子が後続の２次熱処
理されながら前記誘電体膜内の欠陥をキュアリングす
る。すなわち、酸素を含む雰囲気下において４００℃で
行われる次熱処理後に漏れ電流特性の改善効果が不充分
な理由は、酸素の供給量が問題になるのではなく、誘電
体膜内の欠陥との反応程度が重要な因子として作用する
からであると判断できる。
【００４４】
【発明の効果】本発明に係る半導体メモリ素子のキャパ
シタ製造方法では上部電極を形成した後、キャパシタの
電気的特性を向上させるための熱処理のために、上部電
極が形成された結果物に対して酸素を含む第１雰囲気下
で前記上部電極の酸化温度より低い第１温度で第１熱処
理を行った後、酸素を含まない第２雰囲気下で前記第１
温度より高い第２温度で第２熱処理を行う。前記第１熱
処理及び第２熱処理よりなる２段階熱処理によって上部
電極の表面を酸化させなくても誘電体膜のキュアリング
効果を十分に得られるので、キャパシタの漏れ電流特性
及び誘電特性が改善されて向上した電気的特性を得られ
る。
シタ製造方法では上部電極を形成した後、キャパシタの
電気的特性を向上させるための熱処理のために、上部電
極が形成された結果物に対して酸素を含む第１雰囲気下
で前記上部電極の酸化温度より低い第１温度で第１熱処
理を行った後、酸素を含まない第２雰囲気下で前記第１
温度より高い第２温度で第２熱処理を行う。前記第１熱
処理及び第２熱処理よりなる２段階熱処理によって上部
電極の表面を酸化させなくても誘電体膜のキュアリング
効果を十分に得られるので、キャパシタの漏れ電流特性
及び誘電特性が改善されて向上した電気的特性を得られ
る。
【００４５】以上、本発明を望ましい実施例を挙げて詳
細に説明したが、本発明は前記実施例に限定されずに、
本発明の技術的思想の範囲内で当分野における通常の知
識を有する者によりいろいろな変形が可能である。
細に説明したが、本発明は前記実施例に限定されずに、
本発明の技術的思想の範囲内で当分野における通常の知
識を有する者によりいろいろな変形が可能である。
【図１】図１は、本発明の望ましい実施例に係る半導体
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
【図２】図２は、本発明の望ましい実施例に係る半導体
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
【図３】図３は、本発明の望ましい実施例に係る半導体
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
【図４】図４は、本発明の望ましい実施例に係る半導体
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
【図５】図５は、本発明の望ましい実施例に係る半導体
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
【図６】図６は、本発明の望ましい実施例に係る半導体
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
【図７】図７は、本発明の望ましい実施例に係る半導体
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
メモリ素子のキャパシタ製造方法を説明するために工程
順序に従って示した一工程の断面図である。
【図８】図８は、本発明に係る方法によって製造された
キャパシタの漏れ電流特性を評価した結果を示したグラ
フである。
キャパシタの漏れ電流特性を評価した結果を示したグラ
フである。
【図９】図９は、本発明に係る方法によって製造された
キャパシタの漏れ電流特性を評価した結果を示したグラ
フである。
キャパシタの漏れ電流特性を評価した結果を示したグラ
フである。
１０…半導体基板 ２０…下部電極
フロントページの続き (72)発明者 柳 次 英 大韓民国京畿道水原市勧善区金谷洞530番 地 エルジービリジ203棟1302号 (72)発明者 ▲こう▼ 斗 燮 大韓民国京畿道龍仁市水枝邑豊徳川里692 −１番地 三星２次アパート205棟904号 (72)発明者 鄭 恩 愛 大韓民国京畿道水原市長安区水原郵逓局私 書函125号16棟1108号 (72)発明者 金 完 敦 大韓民国京畿道水原市長安区栗田洞518番 地 珍徳アパート203棟1103号 Ｆターム(参考） 5F083 AD11 AD60 GA06 JA04 JA06 JA13 JA14 JA15 JA19 JA38 JA39 JA40 JA43 PR15 PR16 PR33 PR34
Claims (48)
- 【請求項１】 半導体基板上に下部電極を形成する段階
と、 前記下部電極上に誘電体膜を形成する段階と、 前記誘電体膜上に貴金属よりなる上部電極を形成する段
階と、 酸素を含む第１雰囲気下で、２００〜６００℃の範囲内
で選択され、前記上部電極の酸化温度より低い第１温度
で前記上部電極が形成された半導体基板を第１熱処理す
る段階と、 酸素を含まない第２雰囲気下で、３００〜９００℃の範
囲内で選択され、前記第１温度より高い第２温度で前記
第１熱処理された半導体基板を第２熱処理する段階とを
含むことを特徴とする半導体メモリ素子のキャパシタ製
造方法。 - 【請求項２】 前記下部電極はドーピングされたポリシ
リコン、金属、伝導性金属窒化物または伝導性金属酸化
物よりなることを特徴とする請求項１に記載の半導体メ
モリ素子のキャパシタ製造方法。 - 【請求項３】 前記下部電極はドーピングされたポリシ
リコン、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ｐｔ、Ｒｕ、Ｉ
ｒ、ＲｕＯ2またはＩｒＯ2よりなる単一膜またはこれら
の複合膜より構成されることを特徴とする請求項２に記
載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項４】 前記誘電体膜はＴａ2Ｏ5、ＴｉＯ2、
（Ｂａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、ＳｔＴｉＯ3（Ｓ
Ｔ）、ＳｉＯ2、Ｓｉ3Ｎ4またはＰｂＺｒＴｉＯ3（ＰＺ
Ｔ）よりなる単一膜またはこれらの複合膜よりなること
を特徴とする請求項１に記載の半導体メモリ素子のキャ
パシタ製造方法。 - 【請求項５】 前記上部電極はＲｕ、Ｐｔ、Ｉｒ、Ｒｕ
Ｏ2またはＩｒＯ2よりなることを特徴とする請求項１に
記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項６】 前記第１熱処理段階で前記第１雰囲気は
酸素を０．０１〜１００体積％の濃度で含むことを特徴
とする請求項１に記載の半導体メモリ素子のキャパシタ
製造方法。 - 【請求項７】 前記第１熱処理段階で前記第１雰囲気は
Ｏ2、Ｎ2ＯまたはＯ 3ガスを含むことを特徴とする請求
項１に記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項８】 前記第１熱処理段階で、前記第１雰囲気
は不活性ガスをさらに含むことを特徴とする請求項１に
記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項９】 前記第２熱処理段階で、前記第２雰囲気
は不活性ガス雰囲気であることを特徴とする請求項１に
記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項１０】 前記第２熱処理段階で、前記第２雰囲
気は高真空雰囲気であることを特徴とする請求項１に記
載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項１１】 前記第１熱処理段階はＲＴＰ（ｒａｐ
ｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓｉｎｇ）ファー
ネスで行うことを特徴とする請求項１に記載の半導体メ
モリ素子のキャパシタ製造方法。 - 【請求項１２】 前記第１熱処理段階及び第２熱処理段
階は同じチャンバでインサイチュー（ｉｎ−ｓｉｔｕ）
で行うことを特徴とする請求項１に記載の半導体メモリ
素子のキャパシタ製造方法。 - 【請求項１３】 前記下部電極を形成した後、 前記下部電極を覆うシリコン窒化膜を形成する段階をさ
らに含むことを特徴とする請求項１に記載の半導体メモ
リ素子のキャパシタ製造方法。 - 【請求項１４】 前記シリコン窒化膜を形成する段階
は、前記下部電極をＮＨ3雰囲気下で熱処理する段階を
含むことを特徴とする請求項１３に記載の半導体メモリ
素子のキャパシタ製造方法。 - 【請求項１５】 前記シリコン窒化膜はＣＶＤ（ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方法
によって形成されることを特徴とする請求項１３に記載
の半導体メモリ素子のキャパシタ製造方法。 - 【請求項１６】 前記シリコン窒化膜は５〜３０Åの厚
さに形成されることを特徴とする請求項１３に記載の半
導体メモリ素子のキャパシタ製造方法。 - 【請求項１７】 前記誘電体膜形成段階後、 前記誘電体膜を熱処理する段階をさらに含むことを特徴
とする請求項１に記載の半導体メモリ素子のキャパシタ
製造方法。 - 【請求項１８】 前記誘電体膜を熱処理する段階は酸素
を含む雰囲気下で行うことを特徴とする請求項１７に記
載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項１９】 前記誘電体膜を熱処理する段階は２０
０〜８００℃の温度下で行うことを特徴とする請求項１
８に記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項２０】 前記誘電体膜を熱処理する段階は酸素
を含まない雰囲気下で行うことを特徴とする請求項１７
に記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項２１】 前記誘電体膜を熱処理する段階は５０
０〜８００℃の温度下で行うことを特徴とする請求項２
０に記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項２２】 半導体基板上に下部電極を形成する段
階と、 前記下部電極上にＴａ2Ｏ5膜よりなる誘電体膜を形成す
る段階と、 前記誘電体膜を熱処理する段階と、 前記熱処理された誘電体膜上にＲｕよりなる上部電極を
形成する段階と、 酸素を含む第１雰囲気下で、３００〜５００℃の範囲内
で選択され、前記上部電極の酸化温度より低い第１温度
で前記上部電極が形成された半導体基板を第１熱処理す
る段階と、 酸素を含まない第２雰囲気下で、５００〜７００℃の範
囲内で選択され、第１温度より高い第２温度で前記第１
熱処理された半導体基板を第２熱処理する段階とを含む
ことを特徴とする半導体メモリ素子のキャパシタ製造方
法。 - 【請求項２３】 前記下部電極はドーピングされたポリ
シリコン、金属、伝導性金属窒化物または伝導性金属酸
化物よりなることを特徴とする請求項２２に記載の半導
体メモリ素子のキャパシタ製造方法。 - 【請求項２４】 前記下部電極はドーピングされたポリ
シリコン、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ｐｔ、Ｒｕ、Ｉ
ｒ、ＲｕＯ2またはＩｒＯ2よりなる単一膜またはこれら
の複合膜より構成されることを特徴とする請求項２３に
記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項２５】 前記誘電体膜を熱処理する段階は酸素
を含む雰囲気下で行うことを特徴とする請求項２２に記
載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項２６】 前記誘電体膜を熱処理する段階は２０
０〜８００℃の温度下で行うことを特徴とする請求項２
５に記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項２７】 前記誘電体膜を熱処理する段階は酸素
を含まない雰囲気下で行うことを特徴とする請求項２２
に記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項２８】 前記誘電体膜を熱処理する段階は５０
０〜８００℃の温度下で行うことを特徴とする請求項２
７に記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項２９】 前記第１熱処理段階で、前記第１雰囲
気は酸素を０．０１〜１００体積％の濃度で含むことを
特徴とする請求項２２に記載の半導体メモリ素子のキャ
パシタ製造方法。 - 【請求項３０】 前記第１熱処理段階で前記第１雰囲気
はＯ2、Ｎ2ＯまたはＯ3ガスを含むことを特徴とする請
求項２２に記載の半導体メモリ素子のキャパシタ製造方
法。 - 【請求項３１】 前記第１熱処理段階は３５０〜４５０
℃の温度で行うことを特徴とする請求項２２に記載の半
導体メモリ素子のキャパシタ製造方法。 - 【請求項３２】 前記第１熱処理段階で、前記第１雰囲
気は不活性ガスをさらに含むことを特徴とする請求項２
２に記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項３３】 前記第２熱処理段階で、前記第２雰囲
気は不活性ガス雰囲気であることを特徴とする請求項２
２に記載の半導体メモリ素子のキャパシタ製造方法。 - 【請求項３４】 前記第２熱処理段階は６００〜６５０
℃の温度で行うことを特徴とする請求項２２に記載の半
導体メモリ素子のキャパシタ製造方法。 - 【請求項３５】 前記第１熱処理段階及び第２熱処理段
階は同じチャンバでインサイチューで行うことを特徴と
する請求項２２に記載の半導体メモリ素子のキャパシタ
製造方法。 - 【請求項３６】 前記下部電極を形成した後、 前記下部電極を覆うシリコン窒化膜を形成する段階をさ
らに含むことを特徴とする請求項２２に記載の半導体メ
モリ素子のキャパシタ製造方法。 - 【請求項３７】 半導体基板上に下部電極を形成する段
階と、 前記下部電極上に誘電体膜を形成する段階と、 前記誘電体膜中で前記下部電極の反対側上に貴金属より
なる上部電極を形成する段階と、 ２００℃と前記上部電極の酸化温度より低い第１温度限
界との間の範囲内にある第１温度を有する酸素含有雰囲
気に前記上部電極を露出させる段階と、 前記上部電極の酸化温度より高い第２温度を有する酸素
欠乏雰囲気に前記上部電極を露出させる段階とを含むこ
とを特徴とする集積回路キャパシタ製造方法。 - 【請求項３８】 前記上部電極を形成する前に、前記誘
電体膜を酸素欠乏雰囲気で熱処理することによって前記
誘電体膜の結晶性を増加させる段階を行うことを特徴と
する請求項３７に記載の集積回路キャパシタ製造方法。 - 【請求項３９】 前記酸素欠乏雰囲気はアルゴン及び窒
素よりなる群から選択される不活性ガスを含むことを特
徴とする請求項３７に記載の集積回路キャパシタ製造方
法。 - 【請求項４０】 前記誘電体膜形成段階前に、前記下部
電極上にシリコン窒化膜を形成する段階をさらに含むこ
とを特徴とする請求項３７に記載の集積回路キャパシタ
製造方法。 - 【請求項４１】 前記酸素含有雰囲気に前記上部電極を
露出させる段階では、酸素が前記上部電極を通じて前記
誘電体膜内に移動するのに充分な時間の間に前記上部電
極を酸素含有雰囲気に露出させることを特徴とする請求
項３７に記載の集積回路キャパシタ製造方法。 - 【請求項４２】 半導体基板上に下部電極を形成する段
階と、 前記下部電極上に誘電体膜を形成する段階と、 前記誘電体膜上に金属または金属酸化物よりなる上部電
極を形成する段階と、 ２００℃と前記上部電極の酸化温度より低い第１温度限
界との間の範囲内にある第１温度を有する酸素含有雰囲
気に前記上部電極を露出させる段階と、 前記上部電極の酸化温度より高い第２温度を有する酸素
欠乏雰囲気に前記上部電極を露出させる段階とを含むこ
とを特徴とする集積回路キャパシタ製造方法。 - 【請求項４３】 前記金属または金属酸化物はＲｕ、Ｐ
ｔ、Ｉｒ、ＲｕＯ2及びＩｒＯ2よりなる群から選択され
る導電材料であることを特徴とする請求項４２に記載の
集積回路キャパシタ製造方法。 - 【請求項４４】 前記酸素欠乏雰囲気はアルゴン及び窒
素よりなる群から選択される不活性ガスを含むことを特
徴とする請求項４２に記載の集積回路キャパシタ製造方
法。 - 【請求項４５】 前記誘電体膜形成段階前に、前記下部
電極上にシリコン窒化膜を形成する段階をさらに含むこ
とを特徴とする請求項４２に記載の集積回路キャパシタ
製造方法。 - 【請求項４６】 前記酸素含有雰囲気に前記上部電極を
露出させる段階では、酸素が前記上部電極を通じて前記
誘電体膜内に移動するのに充分な時間内に前記上部電極
を酸素含有雰囲気に露出させることを特徴とする請求項
４２に記載の集積回路キャパシタ製造方法。 - 【請求項４７】 半導体基板上に下部電極を形成する段
階と、 前記下部電極上に誘電体膜を形成する段階と、 前記誘電体膜上に金属または金属酸化物よりなる上部電
極を形成する段階と、 ２００℃と前記上部電極の酸化温度より低い第１温度限
界との範囲内にある第１温度を有する酸素含有雰囲気に
前記上部電極を露出させる段階と、 前記上部電極の酸化温度より高く、前記誘電体膜内の酸
素欠乏領域内に蓄積された酸素の拡散を通じて前記誘電
体膜をキュアリングするのに十分に高い第２温度を有す
る酸素欠乏雰囲気に前記上部電極を露出させる段階とを
含むことを特徴とする集積回路キャパシタ製造方法。 - 【請求項４８】 前記誘電体膜形成段階前に、前記下部
電極上にシリコン窒化膜を形成する段階をさらに含むこ
とを特徴とする請求項４７に記載の集積回路キャパシタ
製造方法。
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