JP3183243B2 - 薄膜キャパシタ及びその製造方法 - Google Patents
薄膜キャパシタ及びその製造方法Info
- Publication number
- JP3183243B2 JP3183243B2 JP04329698A JP4329698A JP3183243B2 JP 3183243 B2 JP3183243 B2 JP 3183243B2 JP 04329698 A JP04329698 A JP 04329698A JP 4329698 A JP4329698 A JP 4329698A JP 3183243 B2 JP3183243 B2 JP 3183243B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- upper electrode
- forming
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 100
- 239000003990 capacitor Substances 0.000 title claims description 96
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 239000010410 layer Substances 0.000 claims description 276
- 239000010408 film Substances 0.000 claims description 160
- 238000000034 method Methods 0.000 claims description 51
- 239000004020 conductor Substances 0.000 claims description 37
- 238000004544 sputter deposition Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 20
- 238000001020 plasma etching Methods 0.000 claims description 20
- 230000008021 deposition Effects 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 239000002356 single layer Substances 0.000 claims description 7
- 238000007740 vapor deposition Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000012545 processing Methods 0.000 claims description 2
- 239000012528 membrane Substances 0.000 claims 3
- 238000010276 construction Methods 0.000 claims 1
- 229910052712 strontium Inorganic materials 0.000 description 20
- 229910052788 barium Inorganic materials 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 9
- 239000007789 gas Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052791 calcium Inorganic materials 0.000 description 4
- 229910052758 niobium Inorganic materials 0.000 description 4
- 229910052707 ruthenium Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 229910052741 iridium Inorganic materials 0.000 description 3
- 229910052745 lead Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052700 potassium Inorganic materials 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229930002839 ionone Natural products 0.000 description 1
- 150000002499 ionone derivatives Chemical class 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical class [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜キャパシタ及
びその製造方法に関するものであり、特に詳しくは半導
体装置用、集積回路用として使用される薄膜キャパシタ
に関するものである。
びその製造方法に関するものであり、特に詳しくは半導
体装置用、集積回路用として使用される薄膜キャパシタ
に関するものである。
【０００２】
【従来の技術】従来より、ＤＲＡＭ（Dynamic Random A
ccess Memories）をはじめとする半導体記憶素子の集積
度の向上に伴い、容量絶縁膜としてシリコン酸化膜やシ
リコン窒化膜にかわり、(Ba,Sr)TiO3をはじめとする各
種の高誘電率酸化物が盛んに検討されている。
ccess Memories）をはじめとする半導体記憶素子の集積
度の向上に伴い、容量絶縁膜としてシリコン酸化膜やシ
リコン窒化膜にかわり、(Ba,Sr)TiO3をはじめとする各
種の高誘電率酸化物が盛んに検討されている。
【０００３】また容量膜に酸化物を使用する際、従来ま
で用いられてきたポリシリコン電極は、高誘電率酸化物
との界面の酸化等の問題より使用できず、電極について
もPt、Ru等の金属電極や導電性のある金属酸化物、TiN
などの導電性窒化物の検討が盛んに行われている。一
方、上部電極／高誘電率酸化物／下部電極構造を有する
薄膜キャパシタにおいては、各層に関して従来より様々
な検討が行われ、報告が行われている。そのほとんどが
この薄膜キャパシタの重要な特性である容量特性とリー
ク特性の改善法に関する報告である。
で用いられてきたポリシリコン電極は、高誘電率酸化物
との界面の酸化等の問題より使用できず、電極について
もPt、Ru等の金属電極や導電性のある金属酸化物、TiN
などの導電性窒化物の検討が盛んに行われている。一
方、上部電極／高誘電率酸化物／下部電極構造を有する
薄膜キャパシタにおいては、各層に関して従来より様々
な検討が行われ、報告が行われている。そのほとんどが
この薄膜キャパシタの重要な特性である容量特性とリー
ク特性の改善法に関する報告である。
【０００４】例えば、上部電極に関する従来技術とし
て、次のような報告がなされている。即ち、従来技術と
してＪＪＡＰ（Japanese Journal of Applied Physics,
vol. 36, No.9B ）5860〜5865頁には、Pt/(Ba,Sr)TiO3
/Pt の構造を有する薄膜キャパシタであって、RFマグネ
トロンスパッタ法により(Ba,Sr)TiO3 を成膜する工程と
ＤＣスパッタ法によりPtからなる上下電極を成膜する工
程とを含む製造方法によって形成された薄膜キャパシタ
において、上部電極であるPtのスパッタ成膜条件を変化
させたときのリーク特性の変化を調べ、スパッタＤＣパ
ワーを、０．５ｋＷ、及び１．０ｋＷのときに比べて
０．２ｋＷにした方がリーク特性が−１Ｖ印加時におい
て２〜３桁程度良いという報告がされている。
て、次のような報告がなされている。即ち、従来技術と
してＪＪＡＰ（Japanese Journal of Applied Physics,
vol. 36, No.9B ）5860〜5865頁には、Pt/(Ba,Sr)TiO3
/Pt の構造を有する薄膜キャパシタであって、RFマグネ
トロンスパッタ法により(Ba,Sr)TiO3 を成膜する工程と
ＤＣスパッタ法によりPtからなる上下電極を成膜する工
程とを含む製造方法によって形成された薄膜キャパシタ
において、上部電極であるPtのスパッタ成膜条件を変化
させたときのリーク特性の変化を調べ、スパッタＤＣパ
ワーを、０．５ｋＷ、及び１．０ｋＷのときに比べて
０．２ｋＷにした方がリーク特性が−１Ｖ印加時におい
て２〜３桁程度良いという報告がされている。
【０００５】その原因として、上部電極表面のラフネス
が、上部電極とＢＳＴ界面（高誘電率酸化物膜層との界
面）のショットキーバリアハイトを減少させるためとし
ている。その他、従来から当該薄膜キャパシタに於い
て、当該高誘電率酸化物膜や当該下部電極の構造に関す
る特許は多く見られるが、当該薄膜キャパシタに於ける
上部電極に関する特許は、多くは見られていない。
が、上部電極とＢＳＴ界面（高誘電率酸化物膜層との界
面）のショットキーバリアハイトを減少させるためとし
ている。その他、従来から当該薄膜キャパシタに於い
て、当該高誘電率酸化物膜や当該下部電極の構造に関す
る特許は多く見られるが、当該薄膜キャパシタに於ける
上部電極に関する特許は、多くは見られていない。
【０００６】この理由としては、当該下部電極及び当該
高誘電率酸化物膜層は、以後の加工工程の影響を強く受
けるので、多くの開発、研究が行われたが、当該上部電
極に関しては、その用途が主にアースと接続する事にあ
るので、当該上部電極に対する関心が薄かった事が考え
られる。本願発明者は、係る薄膜キャパシタに於ける上
部電極が、当該薄膜キャパシタの特性に影響を与える各
種の要因に付いて鋭意検討した結果、当該高誘電率酸化
物膜層と当該上部電極との界面の状態が、当該薄膜キャ
パシタに於けるリーク特性、密着性等に強い影響を与え
る事を知得したものである。
高誘電率酸化物膜層は、以後の加工工程の影響を強く受
けるので、多くの開発、研究が行われたが、当該上部電
極に関しては、その用途が主にアースと接続する事にあ
るので、当該上部電極に対する関心が薄かった事が考え
られる。本願発明者は、係る薄膜キャパシタに於ける上
部電極が、当該薄膜キャパシタの特性に影響を与える各
種の要因に付いて鋭意検討した結果、当該高誘電率酸化
物膜層と当該上部電極との界面の状態が、当該薄膜キャ
パシタに於けるリーク特性、密着性等に強い影響を与え
る事を知得したものである。
【０００７】即ち、上記した従来例に於いては、Ruを当
該上部電極として使用する事によって、〜１０-8Ａ／cm
2の良好なリーク特性が得られている。しかしながら、
上記の従来例を適用して、Ru/(Ba,Sr)TiO3/Ru の構造か
らなる薄膜キャパシタを形成し、O2、N2ガス中で５００
℃で３０分の温度履歴を施したところ、リーク特性が悪
化した。
該上部電極として使用する事によって、〜１０-8Ａ／cm
2の良好なリーク特性が得られている。しかしながら、
上記の従来例を適用して、Ru/(Ba,Sr)TiO3/Ru の構造か
らなる薄膜キャパシタを形成し、O2、N2ガス中で５００
℃で３０分の温度履歴を施したところ、リーク特性が悪
化した。
【０００８】その原因として検討した結果、ＴＥＭ観察
と局所ＥＤＸ分析の結果よりRuと(Ba,Sr)TiO3 の界面で
Ruの酸化や、(Ba,Sr))TiO3からなる高誘電率酸化物膜側
へ、Ruの拡散が生じる事によるためであることが分かっ
た。つまり、一般的には、当該上部電極は形成後に、配
線や保護膜形成時のアニール等の高い温度履歴、一般的
には３５０℃以上の加熱処理を受けるため、酸化しやす
い金属、或いは拡散し易い金属を当該上部電極材料に用
いた場合には、当該熱処理によるリーク特性の悪化は避
けられない事が判明した。
と局所ＥＤＸ分析の結果よりRuと(Ba,Sr)TiO3 の界面で
Ruの酸化や、(Ba,Sr))TiO3からなる高誘電率酸化物膜側
へ、Ruの拡散が生じる事によるためであることが分かっ
た。つまり、一般的には、当該上部電極は形成後に、配
線や保護膜形成時のアニール等の高い温度履歴、一般的
には３５０℃以上の加熱処理を受けるため、酸化しやす
い金属、或いは拡散し易い金属を当該上部電極材料に用
いた場合には、当該熱処理によるリーク特性の悪化は避
けられない事が判明した。
【０００９】従って、本発明は、当該薄膜キャパシタの
リーク特性を改善する為には、当該薄膜キャパシタを後
加工工程に於いて、３５０℃以上の熱履歴に晒されない
様にする事が必要である事を知得し、実験の結果、当該
薄膜キャパシタに対する熱履歴が３５０℃以下であれ
ば、上記した様なＲｕやＩｒ等の酸化や拡散し易い金属
を当該上部電極材料に使用して、且つ成膜時のパワーを
低下させた条件で成膜すれば、係るリーク特性の悪化を
避ける事が判明した。
リーク特性を改善する為には、当該薄膜キャパシタを後
加工工程に於いて、３５０℃以上の熱履歴に晒されない
様にする事が必要である事を知得し、実験の結果、当該
薄膜キャパシタに対する熱履歴が３５０℃以下であれ
ば、上記した様なＲｕやＩｒ等の酸化や拡散し易い金属
を当該上部電極材料に使用して、且つ成膜時のパワーを
低下させた条件で成膜すれば、係るリーク特性の悪化を
避ける事が判明した。
【００１０】一方、従来技術では、ＤＣスパッタ法を実
行する際のパワーを下げることにより、つまり成膜速度
を落としてゆっくり成膜処理する事によって、リーク特
性が２〜３桁程度改善できる事が判っているが、係る条
件下では、成膜レート（膜形成速度）が約１／４に減少
することが前述のＪＪＡＰ (Japanese Journal of Appl
ied Physics)5860 頁の表１には記載されており、従っ
て、スループットの低下を引き起こすことになり、生産
性が低下してしまう事になる。
行する際のパワーを下げることにより、つまり成膜速度
を落としてゆっくり成膜処理する事によって、リーク特
性が２〜３桁程度改善できる事が判っているが、係る条
件下では、成膜レート（膜形成速度）が約１／４に減少
することが前述のＪＪＡＰ (Japanese Journal of Appl
ied Physics)5860 頁の表１には記載されており、従っ
て、スループットの低下を引き起こすことになり、生産
性が低下してしまう事になる。
【００１１】また、上記従来例を適用して、Pt/(Ba,Sr)
TiO3/Pt 構造からなる薄膜キャパシタを形成し、密着性
を評価した結果、ＤＣスパッタ法に於いて、パワーを低
下するにともない、膜そのものの密着力の低下が確認さ
れた。つまり、密着性の低下は半導体装置に於ける信頼
性や歩留まりの低下という問題を引き起こす。
TiO3/Pt 構造からなる薄膜キャパシタを形成し、密着性
を評価した結果、ＤＣスパッタ法に於いて、パワーを低
下するにともない、膜そのものの密着力の低下が確認さ
れた。つまり、密着性の低下は半導体装置に於ける信頼
性や歩留まりの低下という問題を引き起こす。
【００１２】本発明は、Ru, RuO2, Ir, IrO2などを用い
て同様の検討を行ったところ、スパッタパワーを低下さ
せると、リーク特性は改善されるが、Ptの場合と同様
に、成膜レートの低下と密着性の低下の問題があること
がわかった。又、特開平７−２２１１９７号公報には、
ルテニウム（Ｒｕ）を下部電極として使用する技術が開
示されてはいるが、上部電極の構成に関しては何らの開
示が見られない。
て同様の検討を行ったところ、スパッタパワーを低下さ
せると、リーク特性は改善されるが、Ptの場合と同様
に、成膜レートの低下と密着性の低下の問題があること
がわかった。又、特開平７−２２１１９７号公報には、
ルテニウム（Ｒｕ）を下部電極として使用する技術が開
示されてはいるが、上部電極の構成に関しては何らの開
示が見られない。
【００１３】更に、特開平８−１７８０６号公報には、
Pt/(Ba,Sr)TiO3/Pt の構造を有する薄膜キャパシタに関
してその製造方法が開示されてはいるが、当該上部電極
としてＰｔを使用した場合の当該薄膜キャパシタの容量
特性に与える悪影響に関しては何らの示唆も開示もな
く、上部電極の構成を調整する事によって薄膜キャパシ
タの特性を改善する様な技術思想に関しては、何らの開
示も示唆も見られない。
Pt/(Ba,Sr)TiO3/Pt の構造を有する薄膜キャパシタに関
してその製造方法が開示されてはいるが、当該上部電極
としてＰｔを使用した場合の当該薄膜キャパシタの容量
特性に与える悪影響に関しては何らの示唆も開示もな
く、上部電極の構成を調整する事によって薄膜キャパシ
タの特性を改善する様な技術思想に関しては、何らの開
示も示唆も見られない。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、良好な容量特性
を有すると共に、３５０℃又はそれ以下の温度履歴を施
した後に於いても良好なリーク特性を保持することが可
能な、高誘電率酸化物膜を用いた薄膜キャパシタを提供
することであり、また当該薄膜キャパシタのスループッ
トを向上させるとともに、密着性の改善により歩留まり
を向上させる薄膜キャパシタの製造方法を提供すること
である。
は、上記した従来技術の欠点を改良し、良好な容量特性
を有すると共に、３５０℃又はそれ以下の温度履歴を施
した後に於いても良好なリーク特性を保持することが可
能な、高誘電率酸化物膜を用いた薄膜キャパシタを提供
することであり、また当該薄膜キャパシタのスループッ
トを向上させるとともに、密着性の改善により歩留まり
を向上させる薄膜キャパシタの製造方法を提供すること
である。
【００１５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明の第１の態様としては、
半導体基板上に少なくとも下部電極層、高誘電率酸化物
膜層、上部電極層とがこの順序に形成されてなる薄膜キ
ャパシタであって、当該上部電極層は、反応性イオンエ
ッチングにより加工可能な導電性材料から形成された膜
層で構成されたものであり、当該上部電極層は、当該高
誘電率酸化物膜層に接する第１の層部分は、成膜速度を
遅くした成膜環境の下に形成されたものであり、それ当
該第１の層部分以外の当該上部電極の第２の層部分は、
成膜速度を速くした成膜環境の下に下に形成された薄膜
キャパシタである。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明の第１の態様としては、
半導体基板上に少なくとも下部電極層、高誘電率酸化物
膜層、上部電極層とがこの順序に形成されてなる薄膜キ
ャパシタであって、当該上部電極層は、反応性イオンエ
ッチングにより加工可能な導電性材料から形成された膜
層で構成されたものであり、当該上部電極層は、当該高
誘電率酸化物膜層に接する第１の層部分は、成膜速度を
遅くした成膜環境の下に形成されたものであり、それ当
該第１の層部分以外の当該上部電極の第２の層部分は、
成膜速度を速くした成膜環境の下に下に形成された薄膜
キャパシタである。
【００１６】更に、本発明に係る第２の態様としては、
半導体基板上に、単層或いは複数層からなる下部電極層
を成膜する第１の工程と高誘電率酸化物膜層を成膜する
第２の工程と、上部電極層を成膜する第３の工程を含む
薄膜キャパシタの製造方法において、該第３の工程は、
更に、上部電極層に於ける、該高誘電率酸化物膜層に接
する第１の層部分が、比較的ゆっくりした成膜速度で成
膜される第４の工程と、それ以外の当該上部電極の第２
の層部分が、比較的速い成膜速度で成膜される第５の工
程とから構成されている薄膜キャパシタの製造方法であ
る。
半導体基板上に、単層或いは複数層からなる下部電極層
を成膜する第１の工程と高誘電率酸化物膜層を成膜する
第２の工程と、上部電極層を成膜する第３の工程を含む
薄膜キャパシタの製造方法において、該第３の工程は、
更に、上部電極層に於ける、該高誘電率酸化物膜層に接
する第１の層部分が、比較的ゆっくりした成膜速度で成
膜される第４の工程と、それ以外の当該上部電極の第２
の層部分が、比較的速い成膜速度で成膜される第５の工
程とから構成されている薄膜キャパシタの製造方法であ
る。
【００１７】
【発明の実施の形態】本発明に係る当該薄膜キャパシタ
及び薄膜キャパシタの製造方法は、上記した様な技術構
成を採用しているので、例えば、当該薄膜キャパシタを
構成する高誘電率酸化物膜に接触する上部電極の第１の
層部分を、反応性イオンエッチングにより加工可能な導
電性材料を使用してスパッタリング法に於けるターゲッ
トに印加する電圧パワーを低下させた状態で、つまりゆ
っくりした成膜レートで成膜するが、その成膜の厚みは
比較的薄いものとし、その後当該上部電極の残りの第２
の層部分を、同一若しくは異なる反応性イオンエッチン
グにより加工可能な導電性材料を用いて、当該ターゲッ
トに印加する電圧パワーを強めて速い成膜レートで成膜
する事によって、成膜時間の短縮化をはかると同時に、
当該薄膜キャパシタのリーク特性を改善し且つ密着性も
向上する事が出来る薄膜キャパシタを製造し得るのであ
る。
及び薄膜キャパシタの製造方法は、上記した様な技術構
成を採用しているので、例えば、当該薄膜キャパシタを
構成する高誘電率酸化物膜に接触する上部電極の第１の
層部分を、反応性イオンエッチングにより加工可能な導
電性材料を使用してスパッタリング法に於けるターゲッ
トに印加する電圧パワーを低下させた状態で、つまりゆ
っくりした成膜レートで成膜するが、その成膜の厚みは
比較的薄いものとし、その後当該上部電極の残りの第２
の層部分を、同一若しくは異なる反応性イオンエッチン
グにより加工可能な導電性材料を用いて、当該ターゲッ
トに印加する電圧パワーを強めて速い成膜レートで成膜
する事によって、成膜時間の短縮化をはかると同時に、
当該薄膜キャパシタのリーク特性を改善し且つ密着性も
向上する事が出来る薄膜キャパシタを製造し得るのであ
る。
【００１８】つまり本発明に係る薄膜キャパシタに於い
ては、高誘電率酸化物膜に接触する第１の層部分を、低
パワーの成膜条件を用いて成膜することにより、３５０
℃或いはそれ以下の熱履歴を経た後に於いて、高誘電率
酸化物膜と上部電極層との界面での反応や(Ba,Sr)TiO3
のダメージを防ぐことができるからである。又、本発明
に於いては、第２の層部分の電極層の成膜速度をあげる
ことにより成膜時間を短縮できるため上部電極の形成時
間が短縮され、スループットを向上させることができ
る。
ては、高誘電率酸化物膜に接触する第１の層部分を、低
パワーの成膜条件を用いて成膜することにより、３５０
℃或いはそれ以下の熱履歴を経た後に於いて、高誘電率
酸化物膜と上部電極層との界面での反応や(Ba,Sr)TiO3
のダメージを防ぐことができるからである。又、本発明
に於いては、第２の層部分の電極層の成膜速度をあげる
ことにより成膜時間を短縮できるため上部電極の形成時
間が短縮され、スループットを向上させることができ
る。
【００１９】更には、本発明に於いては、上部の電極層
に剥離しにくい条件の電極層を設けることにより剥離が
抑制出来、歩留まりを向上させることができる。更に、
本発明は、薄膜キャパシタを含む半導体装置に対する後
工程に於ける加熱処理方法が改善され、現在の熱履歴で
ある３５０℃以上に代わり、熱履歴が３５０℃以下とな
った場合には、当該薄膜キャパシタを製造する際の有力
な製造方法となる事が予想される。
に剥離しにくい条件の電極層を設けることにより剥離が
抑制出来、歩留まりを向上させることができる。更に、
本発明は、薄膜キャパシタを含む半導体装置に対する後
工程に於ける加熱処理方法が改善され、現在の熱履歴で
ある３５０℃以上に代わり、熱履歴が３５０℃以下とな
った場合には、当該薄膜キャパシタを製造する際の有力
な製造方法となる事が予想される。
【００２０】以下に、本発明に係る薄膜キャパシタ及び
薄膜キャパシタの製造方法の一具体例を図面を参照しな
がら詳細に説明する。即ち、図１は、本発明に係る薄膜
キャパシタ１の一具体例の構成の概略を示す断面図であ
り、図中、半導体基板１０１上に少なくとも下部電極層
１０２、高誘電率酸化物膜層１０３、上部電極層１０５
とがこの順序に形成されてなる薄膜キャパシタ１であっ
て、当該上部電極層１０５は、一種の反応性イオンエッ
チングにより加工可能な導電性材料のみから形成された
膜層１０４若しくは、少なくとも２種の反応性イオンエ
ッチングにより加工可能な導電性材料がそれぞれ個別に
層状に形成された複数の膜層１０７と１０８で構成され
たものであり、図２に示す様に、３５０℃の熱履歴を経
た後に於いて、当該薄膜キャパシタ１に印加される駆動
電圧が０Ｖから２Ｖに於ける当該薄膜キャパシタのリー
ク電流密度特性が、１×１０-8A/cm2 以下である薄膜キ
ャパシタ１が示されている。
薄膜キャパシタの製造方法の一具体例を図面を参照しな
がら詳細に説明する。即ち、図１は、本発明に係る薄膜
キャパシタ１の一具体例の構成の概略を示す断面図であ
り、図中、半導体基板１０１上に少なくとも下部電極層
１０２、高誘電率酸化物膜層１０３、上部電極層１０５
とがこの順序に形成されてなる薄膜キャパシタ１であっ
て、当該上部電極層１０５は、一種の反応性イオンエッ
チングにより加工可能な導電性材料のみから形成された
膜層１０４若しくは、少なくとも２種の反応性イオンエ
ッチングにより加工可能な導電性材料がそれぞれ個別に
層状に形成された複数の膜層１０７と１０８で構成され
たものであり、図２に示す様に、３５０℃の熱履歴を経
た後に於いて、当該薄膜キャパシタ１に印加される駆動
電圧が０Ｖから２Ｖに於ける当該薄膜キャパシタのリー
ク電流密度特性が、１×１０-8A/cm2 以下である薄膜キ
ャパシタ１が示されている。
【００２１】更に、本発明に係る当該薄膜キャパシタ１
に於いては、半導体基板１０１上に少なくとも下部電極
層１０２、高誘電率酸化物膜層１０３、上部電極層１０
５とがこの順序に形成されてなる薄膜キャパシタ１であ
って、当該上部電極層１０５は、反応性イオンエッチン
グにより加工可能な導電性材料から形成された膜層１０
４又は膜層１０７と１０８で構成されたものであり、当
該上部電極層１０５は、当該高誘電率酸化物膜層１０３
に接する第１の層部分１０４（ａ）又は１０７は、成膜
速度を遅くした成膜環境の下に形成されたものであり、
それ当該層部分１０４（ａ）又は１０７以外の当該上部
電極の第２の層部分１０４（ｂ）又は１０８は、成膜速
度を速くした成膜環境の下に形成されたものである。
に於いては、半導体基板１０１上に少なくとも下部電極
層１０２、高誘電率酸化物膜層１０３、上部電極層１０
５とがこの順序に形成されてなる薄膜キャパシタ１であ
って、当該上部電極層１０５は、反応性イオンエッチン
グにより加工可能な導電性材料から形成された膜層１０
４又は膜層１０７と１０８で構成されたものであり、当
該上部電極層１０５は、当該高誘電率酸化物膜層１０３
に接する第１の層部分１０４（ａ）又は１０７は、成膜
速度を遅くした成膜環境の下に形成されたものであり、
それ当該層部分１０４（ａ）又は１０７以外の当該上部
電極の第２の層部分１０４（ｂ）又は１０８は、成膜速
度を速くした成膜環境の下に形成されたものである。
【００２２】又、本発明に於いては、特に、当該上部電
極層とが、単一の成分からなる成膜材料で形成される場
合には、その成膜途中で、当該成膜速度を増速する様に
処理する事が可能であり、その為、本発明に於ける他の
態様として、当該上部電極層は、少なくとも当該高誘電
率酸化物膜層に接する第１の層部分は、反応性イオンエ
ッチングにより加工可能な導電性材料から形成された膜
層で構成されたものであり、当該第１の層部分は、成膜
速度を遅くした成膜環境の下に形成されたものであり、
当該第１の層部分以外の当該上部電極の第２の層部分
は、成膜速度を速くした成膜環境の下に形成された薄膜
キャパシタで有っても良い。
極層とが、単一の成分からなる成膜材料で形成される場
合には、その成膜途中で、当該成膜速度を増速する様に
処理する事が可能であり、その為、本発明に於ける他の
態様として、当該上部電極層は、少なくとも当該高誘電
率酸化物膜層に接する第１の層部分は、反応性イオンエ
ッチングにより加工可能な導電性材料から形成された膜
層で構成されたものであり、当該第１の層部分は、成膜
速度を遅くした成膜環境の下に形成されたものであり、
当該第１の層部分以外の当該上部電極の第２の層部分
は、成膜速度を速くした成膜環境の下に形成された薄膜
キャパシタで有っても良い。
【００２３】又、本発明に於ける当該薄膜キャパシタ１
に於いては、当該反応性イオンエッチングにより加工可
能な導電性材料は、Ru, RuO2, Ir, IrO2の何れかを含ん
でいるものである。一方、本発明に於ける当該上部電極
層１０５は、当該高誘電率酸化物膜層１０３に接する第
１の層部分１０４（ａ）又は１０７は、ターゲットに印
加される電力パワーを所定の値以下の電力を印加するス
パッタリング法に特定されるものではなく、場合によっ
ては、化学的気相成長法（ＣＶＤ）若しくは蒸着法から
選択された一つの方法を使用する事も可能であり、その
場合でも、当該第２の層部分１０４（ｂ）又は１０８
は、当該第１の層部分１０４（ａ）又は１０７の膜形成
速度よりも速い成膜速度による成膜法により形成された
ものである事が望ましい。
に於いては、当該反応性イオンエッチングにより加工可
能な導電性材料は、Ru, RuO2, Ir, IrO2の何れかを含ん
でいるものである。一方、本発明に於ける当該上部電極
層１０５は、当該高誘電率酸化物膜層１０３に接する第
１の層部分１０４（ａ）又は１０７は、ターゲットに印
加される電力パワーを所定の値以下の電力を印加するス
パッタリング法に特定されるものではなく、場合によっ
ては、化学的気相成長法（ＣＶＤ）若しくは蒸着法から
選択された一つの方法を使用する事も可能であり、その
場合でも、当該第２の層部分１０４（ｂ）又は１０８
は、当該第１の層部分１０４（ａ）又は１０７の膜形成
速度よりも速い成膜速度による成膜法により形成された
ものである事が望ましい。
【００２４】更に、本発明に於いて、当該上部電極層１
０５は、当該高誘電率酸化物膜層１０３に接する第１の
層部分１０４（ａ）又は１０７は、当該反応性イオンエ
ッチングにより加工可能な導電性材料の内から選択され
た一つの導電性材料を、スパッタリング法における、タ
ーゲットに印加される電力パワーを所定の値以下とした
条件で成膜されたものであり、それ以外の当該上部電極
層である第２の層部分１０４（ｂ）又は１０８を構成す
る部分は、当該導電性材料を、ターゲットに印加される
電力パワーを当該所定の値以上とした条件で成膜された
ものである事も望ましい。
０５は、当該高誘電率酸化物膜層１０３に接する第１の
層部分１０４（ａ）又は１０７は、当該反応性イオンエ
ッチングにより加工可能な導電性材料の内から選択され
た一つの導電性材料を、スパッタリング法における、タ
ーゲットに印加される電力パワーを所定の値以下とした
条件で成膜されたものであり、それ以外の当該上部電極
層である第２の層部分１０４（ｂ）又は１０８を構成す
る部分は、当該導電性材料を、ターゲットに印加される
電力パワーを当該所定の値以上とした条件で成膜された
ものである事も望ましい。
【００２５】本発明に於ける当該ターゲットに印加され
る当該所定の値の電力パワーとしては、特に限定される
ものではないが、当該高誘電率酸化物膜層１０３に接す
る第１の層部分１０４（ａ）又は１０７を成膜する条件
に関して、本願発明者が種々の実験を行った結果から判
断すると、ターゲットに印加される電力パワーが１．７
Ｗ／ｃｍ2 以上で実験した薄膜キャパシタのリーク電流
特性値は、後述する図２に示される従来例と表示されて
いるグラフとなり、同図２中、本発明の具体例として示
されるリーク電流特性値のグラフと著しく異なる事が判
明したものであり、係る観察結果から、当該所定の値の
電力パワーとしては、１．７Ｗ／ｃｍ2を採用する事が
望ましい。
る当該所定の値の電力パワーとしては、特に限定される
ものではないが、当該高誘電率酸化物膜層１０３に接す
る第１の層部分１０４（ａ）又は１０７を成膜する条件
に関して、本願発明者が種々の実験を行った結果から判
断すると、ターゲットに印加される電力パワーが１．７
Ｗ／ｃｍ2 以上で実験した薄膜キャパシタのリーク電流
特性値は、後述する図２に示される従来例と表示されて
いるグラフとなり、同図２中、本発明の具体例として示
されるリーク電流特性値のグラフと著しく異なる事が判
明したものであり、係る観察結果から、当該所定の値の
電力パワーとしては、１．７Ｗ／ｃｍ2を採用する事が
望ましい。
【００２６】つまり、本発明に於ける好ましい具体例と
しては、例えば、当該高誘電率酸化物膜層１０３に接す
る第１の層部分１０４（ａ）又は１０７は、当該反応性
イオンエッチングにより加工可能な導電性材料の内から
選択された一つの導電性材料を、スパッタリング法にお
ける、ターゲットに印加される電力パワーを１．７Ｗ／
ｃｍ2 以下とした条件で成膜されたものであり、それ以
外の当該上部電極層１０５を構成する第２の層部分１０
４（ｂ）又は１０８は、当該導電性材料を、ターゲット
に印加される電力パワーを１．７Ｗ／ｃｍ2 以上とした
条件で成膜されたものである事が望ましい。
しては、例えば、当該高誘電率酸化物膜層１０３に接す
る第１の層部分１０４（ａ）又は１０７は、当該反応性
イオンエッチングにより加工可能な導電性材料の内から
選択された一つの導電性材料を、スパッタリング法にお
ける、ターゲットに印加される電力パワーを１．７Ｗ／
ｃｍ2 以下とした条件で成膜されたものであり、それ以
外の当該上部電極層１０５を構成する第２の層部分１０
４（ｂ）又は１０８は、当該導電性材料を、ターゲット
に印加される電力パワーを１．７Ｗ／ｃｍ2 以上とした
条件で成膜されたものである事が望ましい。
【００２７】本発明に於いては、当該上部電極層１０５
に於いては、その層全体を同一の反応性イオンエッチン
グにより加工可能な導電性材料例えばＲｕ或いはＩｒの
みを使用して成膜しても良く、又当該上部電極１０５の
内、該高誘電率酸化物膜１０３と界面を形成する第１の
層部分１０７とそれ以外の第２の層部分１０８を形成す
る当該導電性材料は互いに異なっていても良い。
に於いては、その層全体を同一の反応性イオンエッチン
グにより加工可能な導電性材料例えばＲｕ或いはＩｒの
みを使用して成膜しても良く、又当該上部電極１０５の
内、該高誘電率酸化物膜１０３と界面を形成する第１の
層部分１０７とそれ以外の第２の層部分１０８を形成す
る当該導電性材料は互いに異なっていても良い。
【００２８】前者に於いては、当該上部電極層１０５の
内、該高誘電率酸化物膜１０３と界面を形成する第１の
層部分１０４（ａ）を形成する成膜速度とそれ以外の第
２の層部分１０４（ｂ）を形成する際の成膜速度が異な
るだけであるので、当該上部電極１０５が２層で形成さ
れている事は判別しにくいが、特性的には、互いに異な
るものである事は明らかである。
内、該高誘電率酸化物膜１０３と界面を形成する第１の
層部分１０４（ａ）を形成する成膜速度とそれ以外の第
２の層部分１０４（ｂ）を形成する際の成膜速度が異な
るだけであるので、当該上部電極１０５が２層で形成さ
れている事は判別しにくいが、特性的には、互いに異な
るものである事は明らかである。
【００２９】勿論、後者に於いては、２層に形成されて
いる事は容易に判別しえる。本発明の薄膜キャパシタ１
に於いて当該上部電極層１０５を異なる成膜材料で形成
する場合に於けるより具体的な例としては、例えば、当
該上部電極層１０５に於いて、当該高誘電率酸化物膜層
１０３に接する第１の層部分１０７は、当該反応性イオ
ンエッチングにより加工可能な導電性材料の一つである
Ｒｕを、スパッタリング法を使用して、ターゲットに印
加される電力パワーを１．７Ｗ／ｃｍ 2 以下とした条件
で成膜されたものであり、それ以外の当該上部電極層１
０３を構成する第２の層部分１０８は、該反応性イオン
エッチングにより加工可能な導電性材料の一つであるＩ
ｒを、スパッタリング法を使用して、ターゲットに印加
される電力パワーを１．７Ｗ／ｃｍ2 以上とした条件で
成膜されたものである。
いる事は容易に判別しえる。本発明の薄膜キャパシタ１
に於いて当該上部電極層１０５を異なる成膜材料で形成
する場合に於けるより具体的な例としては、例えば、当
該上部電極層１０５に於いて、当該高誘電率酸化物膜層
１０３に接する第１の層部分１０７は、当該反応性イオ
ンエッチングにより加工可能な導電性材料の一つである
Ｒｕを、スパッタリング法を使用して、ターゲットに印
加される電力パワーを１．７Ｗ／ｃｍ 2 以下とした条件
で成膜されたものであり、それ以外の当該上部電極層１
０３を構成する第２の層部分１０８は、該反応性イオン
エッチングにより加工可能な導電性材料の一つであるＩ
ｒを、スパッタリング法を使用して、ターゲットに印加
される電力パワーを１．７Ｗ／ｃｍ2 以上とした条件で
成膜されたものである。
【００３０】又、本発明に係る当該薄膜キャパシタ１に
於いては、当該上部電極層１０５を構成する第１の層部
分１０４（ａ）又は１０７の厚みは、当該第１の層部分
より上層を構成する第２の層部分１０４（ｂ）又は１０
８の厚みに対して約１０分の１前後の厚さに設定されて
いる事が望ましい。以下に本発明に係る薄膜キャパシタ
の製造方法の具体例を図３のフローチャートを参照して
説明する。
於いては、当該上部電極層１０５を構成する第１の層部
分１０４（ａ）又は１０７の厚みは、当該第１の層部分
より上層を構成する第２の層部分１０４（ｂ）又は１０
８の厚みに対して約１０分の１前後の厚さに設定されて
いる事が望ましい。以下に本発明に係る薄膜キャパシタ
の製造方法の具体例を図３のフローチャートを参照して
説明する。
【００３１】即ち、本発明に係る薄膜キャパシタの製造
方法は、基本的には、半導体基板１０１上に、単層或い
は複数層からなる下部電極層１０２を成膜する第１の工
程と高誘電率酸化物膜層１０３を成膜する第２の工程
と、上部電極層１０５を成膜する第３の工程を含む薄膜
キャパシタの製造方法において、該第３の工程は、更
に、上部電極層１０５に於ける、該高誘電率酸化物膜層
１０３に接する第１の層部分１０４（ａ）又は１０７
が、比較的ゆっくりした成膜速度で成膜される第４の工
程と、それ以外の当該上部電極の第２の層部分１０４
（ｂ）又は１０８が、比較的速い成膜速度で成膜される
第５の工程とから構成されている薄膜キャパシタの製造
方法である。
方法は、基本的には、半導体基板１０１上に、単層或い
は複数層からなる下部電極層１０２を成膜する第１の工
程と高誘電率酸化物膜層１０３を成膜する第２の工程
と、上部電極層１０５を成膜する第３の工程を含む薄膜
キャパシタの製造方法において、該第３の工程は、更
に、上部電極層１０５に於ける、該高誘電率酸化物膜層
１０３に接する第１の層部分１０４（ａ）又は１０７
が、比較的ゆっくりした成膜速度で成膜される第４の工
程と、それ以外の当該上部電極の第２の層部分１０４
（ｂ）又は１０８が、比較的速い成膜速度で成膜される
第５の工程とから構成されている薄膜キャパシタの製造
方法である。
【００３２】当該薄膜キャパシタの製造方法に於いて、
当該上部電極層１０５の当該第１の層部分１０７と当該
第２の層部分１０８が互いに異なる成膜材料を使用して
構成されるものであっても良く、又当該上部電極層１０
５の当該第１の層部分１０４（ａ）と当該第２の層部分
１０４（ｂ）が同一の成膜材料を使用して構成されるも
のであっても良い。
当該上部電極層１０５の当該第１の層部分１０７と当該
第２の層部分１０８が互いに異なる成膜材料を使用して
構成されるものであっても良く、又当該上部電極層１０
５の当該第１の層部分１０４（ａ）と当該第２の層部分
１０４（ｂ）が同一の成膜材料を使用して構成されるも
のであっても良い。
【００３３】又、本発明に係る薄膜キャパシタの製造方
法の他の具体例としては、例えば、当該上部電極１０５
が、同一の成膜材料を使用して構成される場合には、半
導体基板１０１上に、単層或いは複数層からなる下部電
極層１０２を成膜する第１の工程と高誘電率酸化物膜層
１０３を成膜する第２の工程と、上部電極層１０５を成
膜する第３の工程を含む薄膜キャパシタの製造方法にお
いて、該上部電極層１０５に於ける、該高誘電率酸化物
膜層１０３に接する第１の層部分１０４（ａ）から成膜
処理を開始するに際し、当該高誘電率酸化物膜層１０３
に接する第１の層部分１０４（ａ）が比較的ゆっくりし
た成膜速度で所定の厚さに成膜させる第４の工程と当該
第４の工程が終了した後、当該成膜速度を増速して残り
の層部分である第２の層部分１０４（ｂ）を成膜する第
５の工程とから構成されている薄膜キャパシタの製造方
法である。
法の他の具体例としては、例えば、当該上部電極１０５
が、同一の成膜材料を使用して構成される場合には、半
導体基板１０１上に、単層或いは複数層からなる下部電
極層１０２を成膜する第１の工程と高誘電率酸化物膜層
１０３を成膜する第２の工程と、上部電極層１０５を成
膜する第３の工程を含む薄膜キャパシタの製造方法にお
いて、該上部電極層１０５に於ける、該高誘電率酸化物
膜層１０３に接する第１の層部分１０４（ａ）から成膜
処理を開始するに際し、当該高誘電率酸化物膜層１０３
に接する第１の層部分１０４（ａ）が比較的ゆっくりし
た成膜速度で所定の厚さに成膜させる第４の工程と当該
第４の工程が終了した後、当該成膜速度を増速して残り
の層部分である第２の層部分１０４（ｂ）を成膜する第
５の工程とから構成されている薄膜キャパシタの製造方
法である。
【００３４】本発明に於ける薄膜キャパシタの製造方法
に於いて、当該上部電極層１０５の内、少なくとも該高
誘電率酸化物膜層１０３に接する第１の層部分１０４
（ａ）又は１０７が、スパッタ法、或は化学的気相成長
法(CVD法）又は蒸着法等から選択されたいずれか一つの
方法により形成される様に構成する事が可能であり、何
れの場合でも、要は、当該第１の層部分１０４（ａ）又
は１０７に於ける膜形成速度は、それ以外の当該上部電
極層１０５の第２の層部分１０４（ｂ）又は１０８を形
成する膜層の形成速度よりも遅い成膜速度に設定されて
いる事が必要である。
に於いて、当該上部電極層１０５の内、少なくとも該高
誘電率酸化物膜層１０３に接する第１の層部分１０４
（ａ）又は１０７が、スパッタ法、或は化学的気相成長
法(CVD法）又は蒸着法等から選択されたいずれか一つの
方法により形成される様に構成する事が可能であり、何
れの場合でも、要は、当該第１の層部分１０４（ａ）又
は１０７に於ける膜形成速度は、それ以外の当該上部電
極層１０５の第２の層部分１０４（ｂ）又は１０８を形
成する膜層の形成速度よりも遅い成膜速度に設定されて
いる事が必要である。
【００３５】又、本発明に係る薄膜キャパシタの製造方
法に於いては、当該上部電極層１０５を形成する方法が
スパッタ法である場合に、前記した第４の工程に於い
て、当該高誘電率酸化物膜層１０３に接する第１の層部
分１０４（ａ）又は１０７を、ターゲットに所定の電力
値（Ｗ／ｃｍ2 ）以下の電力を印加して成膜した後、前
記した第５の工程に於いて、当該層部分以外の当該上部
電極１０５の第２の層部分１０４（ｂ）又は１０８を、
当該ターゲットに、当該所定の電力値（Ｗ／ｃｍ 2 ）以
上の電力を印加して成膜する様に構成されている事が望
ましい。
法に於いては、当該上部電極層１０５を形成する方法が
スパッタ法である場合に、前記した第４の工程に於い
て、当該高誘電率酸化物膜層１０３に接する第１の層部
分１０４（ａ）又は１０７を、ターゲットに所定の電力
値（Ｗ／ｃｍ2 ）以下の電力を印加して成膜した後、前
記した第５の工程に於いて、当該層部分以外の当該上部
電極１０５の第２の層部分１０４（ｂ）又は１０８を、
当該ターゲットに、当該所定の電力値（Ｗ／ｃｍ 2 ）以
上の電力を印加して成膜する様に構成されている事が望
ましい。
【００３６】上記した様に、当該ターゲットに印加すべ
き所定の電力値（Ｗ／ｃｍ2 ）としては、例えば、１．
７Ｗ／ｃｍ2 を採用する事が望ましく、従って、本発明
に於ける当該薄膜キャパシタの製造方法の一具体例に於
いては、当該上部電極層１０５を形成する方法がスパッ
タ法である場合に、当該高誘電率酸化物膜層１０３に接
する第１の層部分１０４（ａ）又は１０７を、ターゲッ
トに１．７Ｗ／ｃｍ2以下の電力を印加して成膜する第
４の工程と、当該層部分以外の当該上部電極１０５の第
２の層部分１０４（ｂ）又は１０８を、ターゲットに
１．７Ｗ／ｃｍ2以上の電力を印加して成膜する第５の
工程とから構成されているものである。
き所定の電力値（Ｗ／ｃｍ2 ）としては、例えば、１．
７Ｗ／ｃｍ2 を採用する事が望ましく、従って、本発明
に於ける当該薄膜キャパシタの製造方法の一具体例に於
いては、当該上部電極層１０５を形成する方法がスパッ
タ法である場合に、当該高誘電率酸化物膜層１０３に接
する第１の層部分１０４（ａ）又は１０７を、ターゲッ
トに１．７Ｗ／ｃｍ2以下の電力を印加して成膜する第
４の工程と、当該層部分以外の当該上部電極１０５の第
２の層部分１０４（ｂ）又は１０８を、ターゲットに
１．７Ｗ／ｃｍ2以上の電力を印加して成膜する第５の
工程とから構成されているものである。
【００３７】本発明に於ける当該高誘電率酸化物膜層１
０３に接する第１の層部分１０４（ａ）又は１０７の所
定の膜厚は、特に限定されるものではないが、例えば１
０ｎｍ以下、より好ましくは５ｎｍである事が望まし
い。更には、当該第２の層部分１０４（ｂ）又は１０８
の膜厚も特に限定されるものではないが、前記した様
に、当該第１の層部分１０４（ａ）又は１０７との層間
関係が、当該第２の層部分１０４（ｂ）又は１０８の膜
厚が当該第１の層部分１０４（ａ）又は１０７の膜厚の
約１０倍程度となる様に設計する事が望ましい。
０３に接する第１の層部分１０４（ａ）又は１０７の所
定の膜厚は、特に限定されるものではないが、例えば１
０ｎｍ以下、より好ましくは５ｎｍである事が望まし
い。更には、当該第２の層部分１０４（ｂ）又は１０８
の膜厚も特に限定されるものではないが、前記した様
に、当該第１の層部分１０４（ａ）又は１０７との層間
関係が、当該第２の層部分１０４（ｂ）又は１０８の膜
厚が当該第１の層部分１０４（ａ）又は１０７の膜厚の
約１０倍程度となる様に設計する事が望ましい。
【００３８】尚、本発明に於ける当該薄膜キャパシタの
製造方法に於いては、当該上部電極層１０５は、少なく
とも一種の反応性イオンエッチングにより加工可能な導
電性材料から形成されるものである事が望ましく、又、
当該反応性イオンエッチングにより加工可能な導電性材
料は、Ru, RuO2, Ir, IrO2等から選択された少なくとも
一つを含んでいる事が好ましい。
製造方法に於いては、当該上部電極層１０５は、少なく
とも一種の反応性イオンエッチングにより加工可能な導
電性材料から形成されるものである事が望ましく、又、
当該反応性イオンエッチングにより加工可能な導電性材
料は、Ru, RuO2, Ir, IrO2等から選択された少なくとも
一つを含んでいる事が好ましい。
【００３９】更には、本発明に於ける当該高誘電率酸化
物膜層１０３に接する層部分１０４を形成する成膜材料
がＲｕであり、当該層部分１０４以外の当該上部電極１
０５の層部分１０７を形成する成膜材料がＩｒであるが
好ましい。次に本発明に係る薄膜キャパシタの製造方法
のより詳細な具体例を図面を参照にして詳細に説明す
る。
物膜層１０３に接する層部分１０４を形成する成膜材料
がＲｕであり、当該層部分１０４以外の当該上部電極１
０５の層部分１０７を形成する成膜材料がＩｒであるが
好ましい。次に本発明に係る薄膜キャパシタの製造方法
のより詳細な具体例を図面を参照にして詳細に説明す
る。
【００４０】
【実施例】実施例１ 図１の薄膜キャパシタ１の断面図に於いて、抵抗率が
０．１Ω・cmのｎ型シリコン基板１０１上にＤＣスパッ
タ法によりRuO2からなる下部電極層１０２を２００ｎｍ
の厚さに形成した。
０．１Ω・cmのｎ型シリコン基板１０１上にＤＣスパッ
タ法によりRuO2からなる下部電極層１０２を２００ｎｍ
の厚さに形成した。
【００４１】そしてそのウエハ上にBa(DPM)2、Sr(DP
M)2、Ti(i-OC3H7) 及び酸素ガスを原料として用いたEle
ctron Cyclotron Resonance(ECR)-CVD 法を用いて、基
板温度は５００℃、ガス圧は７ｍTorr、プラズマ励起マ
イクロ波パワーは５００Ｗの条件下で高誘電率酸化物膜
層である(Ba,Sr)TiO3 層１０３を３０ｎｍ堆積させた。
当該高誘電率酸化物膜層１０３である(Ba,Sr)TiO3 を堆
積後、ＤＣスパッタ法を用いて、成膜温度は２５℃、ガ
ス圧は４ｍTorr、ＤＣパワーは０．６Ｗ／ｃｍ 2 、成膜
レートは５．６ｎｍ／ｍｉｎの条件下でＲｕを５ｎｍ堆
積させ、上部電極層１０５の当該高誘電率酸化物膜１０
３に接触する第１の層部分１０４（ａ）を形成した。
M)2、Ti(i-OC3H7) 及び酸素ガスを原料として用いたEle
ctron Cyclotron Resonance(ECR)-CVD 法を用いて、基
板温度は５００℃、ガス圧は７ｍTorr、プラズマ励起マ
イクロ波パワーは５００Ｗの条件下で高誘電率酸化物膜
層である(Ba,Sr)TiO3 層１０３を３０ｎｍ堆積させた。
当該高誘電率酸化物膜層１０３である(Ba,Sr)TiO3 を堆
積後、ＤＣスパッタ法を用いて、成膜温度は２５℃、ガ
ス圧は４ｍTorr、ＤＣパワーは０．６Ｗ／ｃｍ 2 、成膜
レートは５．６ｎｍ／ｍｉｎの条件下でＲｕを５ｎｍ堆
積させ、上部電極層１０５の当該高誘電率酸化物膜１０
３に接触する第１の層部分１０４（ａ）を形成した。
【００４２】Ｒｕの膜厚に特に制限はないが、スループ
ット等を考えると薄い方が好ましい。そしてスパッタ法
を用いて、成膜温度は２５℃、ガス圧は４ｍTorr、ＤＣ
パワーは４．５Ｗ／ｃｍ2 、成膜レートは２１ｎｍ／ｍ
ｉｎの条件下で、該第１の層部分１０４（ａ）の上にＲ
ｕ層を５０ｎｍ堆積させて、当該上部電極の第２の層部
分１０４（ｂ）又は１０８を形成した。
ット等を考えると薄い方が好ましい。そしてスパッタ法
を用いて、成膜温度は２５℃、ガス圧は４ｍTorr、ＤＣ
パワーは４．５Ｗ／ｃｍ2 、成膜レートは２１ｎｍ／ｍ
ｉｎの条件下で、該第１の層部分１０４（ａ）の上にＲ
ｕ層を５０ｎｍ堆積させて、当該上部電極の第２の層部
分１０４（ｂ）又は１０８を形成した。
【００４３】つまり、本具体例に於いては、同一の導電
性材料であるＲｕを、第１の層部分１０４（ａ）を低速
度で成膜し、途中から成膜速度を増速して残りの第２の
層部分１０４（ｂ）を形成したものである。最後に、こ
の薄膜キャパシタにＯ2 、Ｎ2 中３５０℃で３０分の温
度履歴を施した。
性材料であるＲｕを、第１の層部分１０４（ａ）を低速
度で成膜し、途中から成膜速度を増速して残りの第２の
層部分１０４（ｂ）を形成したものである。最後に、こ
の薄膜キャパシタにＯ2 、Ｎ2 中３５０℃で３０分の温
度履歴を施した。
【００４４】以上のような工程で作製した薄膜キャパシ
タ１は、当該上部電極１０５の内、当該以外の当該上部
電極の第２の層部分１０４（ｂ）を構成する成膜速度
が、当該高誘電率酸化物膜１０３に接触する第１の層部
分１０４（ａ）の成膜速度に比べて早いため、当該高誘
電率酸化物膜１０３に接触する第１の層部分１０４
（ａ）の成膜条件のみで上部電極１０５の全体を形成し
た場合に比べて、成膜時間が短縮できるためスループッ
トにおいて有利である。
タ１は、当該上部電極１０５の内、当該以外の当該上部
電極の第２の層部分１０４（ｂ）を構成する成膜速度
が、当該高誘電率酸化物膜１０３に接触する第１の層部
分１０４（ａ）の成膜速度に比べて早いため、当該高誘
電率酸化物膜１０３に接触する第１の層部分１０４
（ａ）の成膜条件のみで上部電極１０５の全体を形成し
た場合に比べて、成膜時間が短縮できるためスループッ
トにおいて有利である。
【００４５】また本具体例に於いて、ピーリング試験に
より剥離を抑えることができることが確認できた。また
当該高誘電率酸化物膜１０３に接触する第１の層部分１
０４（ａ）の膜厚を５〜２０ｎｍと変化させて密着性を
評価した処、当該第１の層部分１０４（ａ）は薄いほど
密着性が向上した。
より剥離を抑えることができることが確認できた。また
当該高誘電率酸化物膜１０３に接触する第１の層部分１
０４（ａ）の膜厚を５〜２０ｎｍと変化させて密着性を
評価した処、当該第１の層部分１０４（ａ）は薄いほど
密着性が向上した。
【００４６】これより当該第１の層部分１０４（ａ）の
膜厚は１０ｎｍ以下、望ましくは５ｎｍ近傍が好まし
い。更に、上記した具体例により得られた本発明に係る
薄膜キャパシタのリーク電流特性値を測定した結果、図
２の実施例１として表示されているグラフが得られた。
膜厚は１０ｎｍ以下、望ましくは５ｎｍ近傍が好まし
い。更に、上記した具体例により得られた本発明に係る
薄膜キャパシタのリーク電流特性値を測定した結果、図
２の実施例１として表示されているグラフが得られた。
【００４７】一方、スループットを考えて、当該上部電
極１０５を単一の層として、上記した第２の層部分１０
４（ｂ）を形成する際の成膜条件のみで、且つ当該ター
ゲットに印加する電力値（Ｗ／ｃｍ2 ）としては、１．
７Ｗ／ｃｍ2 を採用して薄膜キャパシタを形成しその薄
膜キャパシタに付いて、３５０℃の熱履歴を経た後のリ
ーク電流特性値を測定した結果、図２の従来例として表
示されているグラフが得られた。
極１０５を単一の層として、上記した第２の層部分１０
４（ｂ）を形成する際の成膜条件のみで、且つ当該ター
ゲットに印加する電力値（Ｗ／ｃｍ2 ）としては、１．
７Ｗ／ｃｍ2 を採用して薄膜キャパシタを形成しその薄
膜キャパシタに付いて、３５０℃の熱履歴を経た後のリ
ーク電流特性値を測定した結果、図２の従来例として表
示されているグラフが得られた。
【００４８】図２のグラフを比較する事によって、本発
明により得られた薄膜キャパシタは、従来の方法により
得られた薄膜キャパシタに比べて、リーク特性において
大きな改善がみられる。つまり、本発明により得られる
薄膜キャパシタに於いては、図２から明らかな様に、従
来の方法により得られた薄膜キャパシタが、当該薄膜キ
ャパシタの駆動電圧が１．５Ｖを越えると、当該リーク
電流密度で表されるリーク特性が、急激に悪化するのに
対し、本発明に於ける薄膜キャパシタに於いては、駆動
電圧が、３Ｖに到るまで、１×１０-8A/cm2 以下で、且
つ安定した良好な低いリーク電流特性を示す事が出来
る。
明により得られた薄膜キャパシタは、従来の方法により
得られた薄膜キャパシタに比べて、リーク特性において
大きな改善がみられる。つまり、本発明により得られる
薄膜キャパシタに於いては、図２から明らかな様に、従
来の方法により得られた薄膜キャパシタが、当該薄膜キ
ャパシタの駆動電圧が１．５Ｖを越えると、当該リーク
電流密度で表されるリーク特性が、急激に悪化するのに
対し、本発明に於ける薄膜キャパシタに於いては、駆動
電圧が、３Ｖに到るまで、１×１０-8A/cm2 以下で、且
つ安定した良好な低いリーク電流特性を示す事が出来
る。
【００４９】またスループットにおいても、当該層部分
１０４（ａ）の膜厚を薄くすることにより工程時間を短
縮出来るので問題とはならない。また当該第１の層部分
１０４（ａ）を蒸着法とＣＶＤ法を用いて成膜したもの
についても評価を行ったが、ともに良好なリーク特性が
得られ、密着性も高かった。
１０４（ａ）の膜厚を薄くすることにより工程時間を短
縮出来るので問題とはならない。また当該第１の層部分
１０４（ａ）を蒸着法とＣＶＤ法を用いて成膜したもの
についても評価を行ったが、ともに良好なリーク特性が
得られ、密着性も高かった。
【００５０】以上のことより、本発明により、スループ
ットや歩留まりにおいて有利な条件で、良好な電気特性
を得ることが可能となることがわかる。尚、上記本発明
に係る薄膜キャパシタに於ける特にスパッタリング方法
を実施する為のスパッタリング装置としては、特に限定
されるものではなく、従来一般的に使用されているスパ
ッタリング装置を使用する事が出来るものである。
ットや歩留まりにおいて有利な条件で、良好な電気特性
を得ることが可能となることがわかる。尚、上記本発明
に係る薄膜キャパシタに於ける特にスパッタリング方法
を実施する為のスパッタリング装置としては、特に限定
されるものではなく、従来一般的に使用されているスパ
ッタリング装置を使用する事が出来るものである。
【００５１】当該本発明に於て使用しえるスパッタリン
グ装置の構造の概略を図４に示しておくが、本発明は係
るスパッタリング装置に特定されるものではない。即
ち、本発明に於て使用されるスパッタリング装置２０は
真空チャンバー２内に当該薄膜キャパシタを形成する為
の被加工基板４を搭載した基板ホルダー３が設けられて
いると共に、当該基板ホルダー３に対向して所定の間隔
を於て、所定のターゲット６を保持した高周波電極板５
が設けられている。
グ装置の構造の概略を図４に示しておくが、本発明は係
るスパッタリング装置に特定されるものではない。即
ち、本発明に於て使用されるスパッタリング装置２０は
真空チャンバー２内に当該薄膜キャパシタを形成する為
の被加工基板４を搭載した基板ホルダー３が設けられて
いると共に、当該基板ホルダー３に対向して所定の間隔
を於て、所定のターゲット６を保持した高周波電極板５
が設けられている。
【００５２】当該高周波電極板５には、異なるターゲッ
ト６を同時に保持していても良く、異なる金属をスパッ
タする場合には、異なる高周波電極板５を複数個設け、
そのそれぞれに所定のターゲット６を保持させる様にし
ても良い。尚、当該基板ホルダー３と当該高周波電極板
５との間には、適宜のシャッター手段７が設けられてい
ても良い。
ト６を同時に保持していても良く、異なる金属をスパッ
タする場合には、異なる高周波電極板５を複数個設け、
そのそれぞれに所定のターゲット６を保持させる様にし
ても良い。尚、当該基板ホルダー３と当該高周波電極板
５との間には、適宜のシャッター手段７が設けられてい
ても良い。
【００５３】又、当該真空チャンバー２には、適宜の不
活性ガスを外部から当該真空チャンバー２内に供給する
為の不活性ガス供給手段１１と当該真空チャンバー２内
を所定の真空状態に維持する為の真空状態調整手段１２
が設けられている。更に、当該真空チャンバー２に設け
られた当該高周波電極板５には、適宜の高周波電源１０
から適宜のパワー制御手段９を介して所定のパワーに調
整された高周波電圧が印加される様に構成されている。
活性ガスを外部から当該真空チャンバー２内に供給する
為の不活性ガス供給手段１１と当該真空チャンバー２内
を所定の真空状態に維持する為の真空状態調整手段１２
が設けられている。更に、当該真空チャンバー２に設け
られた当該高周波電極板５には、適宜の高周波電源１０
から適宜のパワー制御手段９を介して所定のパワーに調
整された高周波電圧が印加される様に構成されている。
【００５４】従って、本具体例に於て、当該ターゲット
に印加されるべきパワーは、当該パワー制御手段９を任
意に調整する事によって実現する事が可能である。又、
当該スパッタ処理する時間、或いは真空度等は、適宜に
設けられた制御手段８を介して、電源供給手段であるパ
ワー制御手段９或いは真空状態調整手段１２を調整する
事によって実行する事になる。
に印加されるべきパワーは、当該パワー制御手段９を任
意に調整する事によって実現する事が可能である。又、
当該スパッタ処理する時間、或いは真空度等は、適宜に
設けられた制御手段８を介して、電源供給手段であるパ
ワー制御手段９或いは真空状態調整手段１２を調整する
事によって実行する事になる。
【００５５】実施例２ 図１に於て、抵抗率が０．１Ω・cmのｎ型シリコン基板
１０１上にＤＣスパッタ法によりRuO2からなる下部電極
層１０２を２００ｎｍの厚さに形成した。そしてそのウ
エハ上にBa(DPM)2、Sr(DPM)2、Ti(i-OC3H7) 及び酸素ガ
スを原料として用いたElectron Cyclotron Resonance(E
CR)-CVD 法を用いて、基板温度は５００℃、ガス圧は７
ｍTorr、プラズマ励起マイクロ波パワーは５００Ｗの条
件下で高誘電率酸化物膜層である(Ba,Sr)TiO3 層１０３
を３０ｎｍ堆積させた。
１０１上にＤＣスパッタ法によりRuO2からなる下部電極
層１０２を２００ｎｍの厚さに形成した。そしてそのウ
エハ上にBa(DPM)2、Sr(DPM)2、Ti(i-OC3H7) 及び酸素ガ
スを原料として用いたElectron Cyclotron Resonance(E
CR)-CVD 法を用いて、基板温度は５００℃、ガス圧は７
ｍTorr、プラズマ励起マイクロ波パワーは５００Ｗの条
件下で高誘電率酸化物膜層である(Ba,Sr)TiO3 層１０３
を３０ｎｍ堆積させた。
【００５６】当該高誘電率酸化物膜層１０３である(Ba,
Sr)TiO3 を堆積後、ＤＣスパッタ法を用いて、成膜温度
は２５℃、ガス圧は４ｍTorr、ＤＣパワーは０．６Ｗ／
ｃｍ 2 、成膜レートは５．６ｎｍ／ｍｉｎの条件下でＲ
ｕを５ｎｍ堆積させ、上部電極層１０５の当該高誘電率
酸化物膜１０３に接触する第１の層部分１０７を形成し
た。
Sr)TiO3 を堆積後、ＤＣスパッタ法を用いて、成膜温度
は２５℃、ガス圧は４ｍTorr、ＤＣパワーは０．６Ｗ／
ｃｍ 2 、成膜レートは５．６ｎｍ／ｍｉｎの条件下でＲ
ｕを５ｎｍ堆積させ、上部電極層１０５の当該高誘電率
酸化物膜１０３に接触する第１の層部分１０７を形成し
た。
【００５７】Ｒｕの膜厚に特に制限はないが、スループ
ット等を考えると薄い方が好ましい。そして導電性材料
を変えて、スパッタ法を用いて成膜温度は２５℃、ガス
圧は４ｍTorr、ＤＣパワーは５．２Ｗ／ｃｍ2 、成膜レ
ートは２５ｎｍ／ｍｉｎの条件下で、該第１の電極層部
分１０４の上にＩｒ層を５０ｎｍ堆積させて、当該上部
電極の層部分１０８を形成した。
ット等を考えると薄い方が好ましい。そして導電性材料
を変えて、スパッタ法を用いて成膜温度は２５℃、ガス
圧は４ｍTorr、ＤＣパワーは５．２Ｗ／ｃｍ2 、成膜レ
ートは２５ｎｍ／ｍｉｎの条件下で、該第１の電極層部
分１０４の上にＩｒ層を５０ｎｍ堆積させて、当該上部
電極の層部分１０８を形成した。
【００５８】以上のような工程で作製した薄膜キャパシ
タは、実施例１と同様に良好なリーク特性（１Ｖ印加時
に於けるリーク電流密度が１×１０-8A/cm2 以下）を示
した。またスループットや歩留まりの点についても同様
の効果が得られた。このことより、第２の電極層１０８
及びそれより上層の電極層の材料を第１の電極層１０７
の導電性材料と違うものを適用しても同様の効果が得ら
れることがわかった。
タは、実施例１と同様に良好なリーク特性（１Ｖ印加時
に於けるリーク電流密度が１×１０-8A/cm2 以下）を示
した。またスループットや歩留まりの点についても同様
の効果が得られた。このことより、第２の電極層１０８
及びそれより上層の電極層の材料を第１の電極層１０７
の導電性材料と違うものを適用しても同様の効果が得ら
れることがわかった。
【００５９】なお、上記した各実施の形態の中で下部電
極としてRuO2の例を述べたが、高誘電率酸化物形成過程
の酸素雰囲気下で導電性を失わない、かつ低誘電率層を
形成しないものであれば何でもよい。例えばRu、Ir、R
e、Os、Rhの金属、或はそれらの酸化物、シリサイド化
合物の中から選ばれた少なくとも１種類以上の材料、ま
たはPt、Au、Ag、Pd、Ni、Coの中から選ばれた少なくて
も１種類以上の材料を用いても有効である。
極としてRuO2の例を述べたが、高誘電率酸化物形成過程
の酸素雰囲気下で導電性を失わない、かつ低誘電率層を
形成しないものであれば何でもよい。例えばRu、Ir、R
e、Os、Rhの金属、或はそれらの酸化物、シリサイド化
合物の中から選ばれた少なくとも１種類以上の材料、ま
たはPt、Au、Ag、Pd、Ni、Coの中から選ばれた少なくて
も１種類以上の材料を用いても有効である。
【００６０】さらに、本発明に於ける具体例として実施
例では、RuO2を単層の形で使用する例について述べた
が、複数層の下部電極構造としても同様の効果が得られ
る。また上記した全ての具体例の中で高誘電率酸化物と
して(Ba,Sr)TiO3 を使用する事を例示したが、本発明
は、高誘電率酸化物膜が化学式ＡＢＯ3 で表され、それ
ぞれＡとしてBa、Sr、Pb、Ca、La、Li、K のうち少なく
ても１種類以上、ＢとしてTi、Zr、Ta、Nb、Mg、Fe、Z
n、W のうち少なくても１種類以上を含むもの、例えばS
rTiO3、(Sr,Ca)TiO3 、(Ba,Sr,Ca)TiO3、PbTiO3、Pb(Z
r,Ti)O3 、(Pb,La)(Zr,Ti)O3、Pb(Mg,Nb)O3 、Pb(Mg,W)
O3、Pb(Zn,Nb)O3LiTaO3 、LiNbO3、KTaO3、KNbO3 な
ど、或は化学式(Bi2O2)(A m-1Bm O3m+1)(m=1,2,3,4,5)
で表され、それぞれＡとしてBa、Sr、Pb、Ca、K 、Biの
うち１種類以上、ＢとしてNb、Ta、Ti、W の少なくても
１種類以上を含むもの、例えばBi4Ti3O12 、SrBi2Ta
2O9、 SrBi2Nb2O9 、或は上記化学式とは異なる化学組
成をもつTa2O5 についても同様の効果が得られる。
例では、RuO2を単層の形で使用する例について述べた
が、複数層の下部電極構造としても同様の効果が得られ
る。また上記した全ての具体例の中で高誘電率酸化物と
して(Ba,Sr)TiO3 を使用する事を例示したが、本発明
は、高誘電率酸化物膜が化学式ＡＢＯ3 で表され、それ
ぞれＡとしてBa、Sr、Pb、Ca、La、Li、K のうち少なく
ても１種類以上、ＢとしてTi、Zr、Ta、Nb、Mg、Fe、Z
n、W のうち少なくても１種類以上を含むもの、例えばS
rTiO3、(Sr,Ca)TiO3 、(Ba,Sr,Ca)TiO3、PbTiO3、Pb(Z
r,Ti)O3 、(Pb,La)(Zr,Ti)O3、Pb(Mg,Nb)O3 、Pb(Mg,W)
O3、Pb(Zn,Nb)O3LiTaO3 、LiNbO3、KTaO3、KNbO3 な
ど、或は化学式(Bi2O2)(A m-1Bm O3m+1)(m=1,2,3,4,5)
で表され、それぞれＡとしてBa、Sr、Pb、Ca、K 、Biの
うち１種類以上、ＢとしてNb、Ta、Ti、W の少なくても
１種類以上を含むもの、例えばBi4Ti3O12 、SrBi2Ta
2O9、 SrBi2Nb2O9 、或は上記化学式とは異なる化学組
成をもつTa2O5 についても同様の効果が得られる。
【００６１】また、実施例では(Ba,Sr)TiO3 単層につい
て述べたが、２層以上の複数の高誘電率酸化物層の場合
にも同様の効果が得られる。
て述べたが、２層以上の複数の高誘電率酸化物層の場合
にも同様の効果が得られる。
【００６２】
【本発明の効果】本発明に係る薄膜キャパシタは、上記
した様な技術構成を採用しているので、その第１の効果
は、薄膜キャパシタの良好な電気特性が得られることで
ある。その理由は、第１の電極層に低パワーの成膜条件
を用いることにより、界面での反応や(Ba,Sr)TiO3 のダ
メージを防ぐことができるからである。
した様な技術構成を採用しているので、その第１の効果
は、薄膜キャパシタの良好な電気特性が得られることで
ある。その理由は、第１の電極層に低パワーの成膜条件
を用いることにより、界面での反応や(Ba,Sr)TiO3 のダ
メージを防ぐことができるからである。
【００６３】第２の効果は、上部電極の形成時間が短縮
され、スループットを向上させることができることであ
る。その理由は、第２層の電極層の成膜速度をあげるこ
とにより成膜時間が短縮できるためである。第３の効果
は、剥離の抑制により、歩留まりを向上させることがで
きることである。
され、スループットを向上させることができることであ
る。その理由は、第２層の電極層の成膜速度をあげるこ
とにより成膜時間が短縮できるためである。第３の効果
は、剥離の抑制により、歩留まりを向上させることがで
きることである。
【００６４】その理由は、第２の電極層に剥離しにくい
条件の電極層を設けることにより、剥離が抑制できるた
めである。
条件の電極層を設けることにより、剥離が抑制できるた
めである。
【図１】図１は、本発明に係る薄膜キャパシタの一具体
例の構成を示す断面図である。
例の構成を示す断面図である。
【図２】図２は、従来技術の薄膜キャパシタと本発明の
薄膜キャパシタとのリーク特性を比較したグラフであ
る。
薄膜キャパシタとのリーク特性を比較したグラフであ
る。
【図３】図３は、本発明に係る薄膜キャパシタの製造方
法の一具体例の構成を示すフローチャートである。
法の一具体例の構成を示すフローチャートである。
【図４】図４は、本発明に於いて使用されるスパッタリ
ング装置の一具体例の構成を示すブロックダイアグラム
である。
ング装置の一具体例の構成を示すブロックダイアグラム
である。
１…薄膜キャパシタ ２…真空チャンバー ３…基板ホルダー ４…被加工基板 ５…高周波電極板 ６…ターゲット ７…シャッター手段 ８…制御手段 ９…パワー制御手段 １０…高周波電源 １１…不活性ガス供給手段 １２…真空状態調整手段 ２０…スパッタリング装置 １０１…シリコン基板 １０２…下部電極層 １０３…高誘電率酸化物膜層 １０４、１０４ａ…第１の上部電極層 １０５…上部電極層 １０７、１０４ｂ…第２の上部電極層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−290984（ＪＰ，Ａ) 特開 平10−12751（ＪＰ，Ａ) 特開 平10−12830（ＪＰ，Ａ) 特開 平９−116111（ＪＰ，Ａ) 特開 平９−162372（ＪＰ，Ａ) 特開 平11−126883（ＪＰ，Ａ) 特開 平８−330538（ＪＰ，Ａ) 特開 平７−93969（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (20)
- 【請求項１】 半導体基板上に少なくとも下部電極層、
高誘電率酸化物膜層、上部電極層とがこの順序に形成さ
れてなる薄膜キャパシタであって、当該上部電極層は、
反応性イオンエッチングにより加工可能な導電性材料か
ら形成された膜層で構成されたものであり、当該上部電
極層は、当該高誘電率酸化物膜層に接する第１の層部分
は、成膜速度を遅くした成膜環境の下に形成されたもの
であり、当該第１の層部分以外の当該上部電極の第２の
層部分は、成膜速度を速くした成膜環境の下に形成され
たものである事を特徴とする薄膜キャパシタ。 - 【請求項２】 半導体基板上に少なくとも下部電極層、
高誘電率酸化物膜層、上部電極層とがこの順序に形成さ
れてなる薄膜キャパシタであって、当該上部電極層は、
少なくとも当該高誘電率酸化物膜層に接する第１の層部
分は、反応性イオンエッチングにより加工可能な導電性
材料から形成された膜層で構成されたものであり、当該
第１の層部分は、成膜速度を遅くした成膜環境の下に形
成されたものであり、当該第１の層部分以外の当該上部
電極の第２の層部分は、成膜速度を速くした成膜環境の
下に形成されたものである事を特徴とする薄膜キャパシ
タ。 - 【請求項３】 当該反応性イオンエッチングにより加工
可能な導電性材料は、Ru, RuO 2 , Ir, IrO 2 の何れかを含
んでいる事を特徴とする請求項１又は２に記載の薄膜キ
ャパシタ。 - 【請求項４】 当該第１の層部分は、Ruを主成分とする
反応性イオンエッチングにより加工可能な導電性材料で
構成され、当該第２の層部分は、Irを主成分とする反応
性イオンエッチングにより加工可能な導電性材料で構成
されている事を特徴とする請求項１乃至３の何れかに記
載の薄膜キャパシタ。 - 【請求項５】 当該上部電極層は、当該高誘電率酸化物
膜層に接する第１の層部分は、ターゲットに印加される
電力パワーを所定の値以下の電力を印加するスパッタリ
ング法、化学的気相成長法（ＣＶＤ）若しくは蒸着法か
ら選択された一つの方法で構成されたものであり、当該
第２の層部分は、当該第１の層部分の膜形成速度よりも
速い成膜速度による成膜法により形成されたものである
事を特徴とする請求項１乃至４の何れかに記載の薄膜キ
ャパシタ。 - 【請求項６】 当該上部電極層は、当該高誘電率酸化物
膜層に接する第１の層部分は、当該反応性イオンエッチ
ングにより加工可能な導電性材料の内から選択された一
つの導電性材料を、スパッタリング法における、ターゲ
ットに印加される電力パワーを所定の値以下とした条件
で成膜されたものであり、それ以外の当該上部電極層で
ある第２の層部分を構成する部分は、当該導電性材料
を、ターゲットに印加される電力パワーを当該所定の値
以上とした条件で成膜されたものである事を特徴とする
請求項１乃至５の何れかに記載の薄膜キャパシタ。 - 【請求項７】 当該上部電極層は、当該高誘電率酸化物
膜層に接する第１の層部分は、当該反応性イオンエッチ
ングにより加工可能な導電性材料の内から選択された一
つの導電性材料を、スパッタリング法における、ターゲ
ットに印加される電力パワーを１．７Ｗ／ｃｍ 2 以下と
した条件で成膜されたものであり、それ以外の当該上部
電極層である第２の層部分を構成する部分は、当該導電
性材料を、ターゲットに印加される電力パワーを１．７
Ｗ／ｃｍ 2 以上とした条件で成膜されたものである事を
特徴とする請求項１乃至６の何れかに記載の薄膜キャパ
シタ。 - 【請求項８】 当該上部電極層は、当該高誘電率酸化物
膜層に接する層部分は、当該反応性イオンエッチングに
より加工可能な導電性材料の一つであるＲｕを、スパッ
タリング法における、ターゲットに印加される電力パワ
ーを１．７Ｗ／ｃｍ 2 以下とした条件で成膜されたもの
であり、それ以外の当該上部電極層を構成する層部分
は、該反応性イオンエッチングにより加工可能な導電性
材料の一つであるＩｒを、ターゲットに印加される電力
パワーを１．７Ｗ／ｃｍ 2 以上とした条件で成膜された
ものである事を特徴とする請求項７に記載の薄膜キャパ
シタ。 - 【請求項９】 当該上部電極層を構成する第１の層部分
の厚みは、当該第１の上部電極層より上層を構成する第
２の層部分の厚みに対して約１０分の１の厚さに設定さ
れている事を特徴とする請求項１乃至８の何れかに記載
の記載の薄膜キャパシタ。 - 【請求項１０】 半導体基板上に、単層或いは複数層か
らなる下部電極層を成膜する第１の工程と高誘電率酸化
物膜層を成膜する第２の工程と、上部電極層 を成膜する
第３の工程を含む薄膜キャパシタの製造方法において、
該第３の工程は、更に、上部電極層に於ける、該高誘電
率酸化物膜層に接する第１の層部分が、比較的ゆっくり
した成膜速度で成膜される第４の工程と、それ以外の当
該上部電極の第２の層部分が、比較的速い成膜速度で成
膜される第５の工程とから構成されている事を特徴とす
る薄膜キャパシタの製造方法。 - 【請求項１１】 当該上部電極層の当該第１の層部分と
当該第２の層部分が互いに異なる成膜材料を使用して構
成されるものである事を特徴とする請求項１０記載の薄
膜キャパシタの製造方法。 - 【請求項１２】 当該上部電極層の当該第１の層部分と
当該第２の層部分が同一の成膜材料を使用して構成され
るものである事を特徴とする請求項１０に記載の薄膜キ
ャパシタの製造方法。 - 【請求項１３】 半導体基板上に、単層或いは複数層か
らなる下部電極層を成膜する第１の工程と高誘電率酸化
物膜層を成膜する第２の工程と、上部電極層を成膜する
第３の工程を含む薄膜キャパシタの製造方法において、
該上部電極層に於ける、該高誘電率酸化物膜層に接する
第１の層部分から成膜処理を開始するに際し、当該高誘
電率酸化物膜層に接する第１の層部分が比較的ゆっくり
した成膜速度で所定の厚さに成膜させる第４の工程と当
該第４の工程が終了した後、当該成膜速度を増速して残
りの層部分を成膜する第５の工程とから構成されている
事を特徴とする請求項１０又は１２に記載の薄膜キャパ
シタの製造方法。 - 【請求項１４】 当該上部電極層の内、少なくとも該高
誘電率酸化物膜層に接する第１の層部分が、スパッタ
法、或は化学的気相成長法(CVD法）又は蒸着法等から選
択されたいずれか一つの方法により形成される事を特徴
とする請求項１０乃至１３の何れかに記載の薄膜キャパ
シタの製造方法。 - 【請求項１５】 当該第１の層部分に於ける膜形成速度
は、それ以外の当該上部電極層の第２の層部分を形成す
る膜層の形成速度よりも遅い成膜速度に設定されている
事を特徴とする請求項１４に記載の薄膜キャパシタの製
造方法。 - 【請求項１６】 当該上部電極層を形成する方法がスパ
ッタ法である場合に、当該高誘電率酸化物膜層に接する
第１の層部分を、ターゲットに所定の電力値（Ｗ／ｃｍ
2 ）以下の電力を印加して成膜する工程と、当該層部分
以外の当該上 部電極の第２の層部分を、ターゲットに、
当該所定の電力値（Ｗ／ｃｍ 2 ）以上の電力を印加して
成膜する工程とから構成されている事を特徴とする請求
項１０乃至１５の何れかに記載の薄膜キャパシタの製造
方法。 - 【請求項１７】 当該上部電極層を形成する方法がスパ
ッタ法である場合に、当該高誘電率酸化物膜層に接する
層部分を、ターゲットに１．７Ｗ／ｃｍ 2 以下の電力を
印加して成膜する工程と、当該層部分以外の当該上部電
極の層部分を、ターゲットに１．７Ｗ／ｃｍ 2 以上の電
力を印加して成膜する工程とから構成されている事を特
徴とする請求項１６に記載の薄膜キャパシタの製造方
法。 - 【請求項１８】 当該上部電極層は、少なくとも一種の
反応性イオンエッチングにより加工可能な導電性材料か
ら形成された膜層である事を特徴とする請求項１０乃至
１７の何れかに記載の薄膜キャパシタの製造方法。 - 【請求項１９】 当該反応性イオンエッチングにより加
工可能な導電性材料は、Ｒｕ、ＲｕＯ 2 、Ｉｒ、ＩｒＯ
2 等から選択された少なくとも一つを含んでいる事を特
徴とする請求項１８に記載の薄膜キャパシタの製造方
法。 - 【請求項２０】 当該高誘電率酸化物膜層に接する第１
の層部分を形成する成膜材料がＲｕであり、当該第１の
層部分以外の当該上部電極の第２の層部分を形成する成
膜材料がＩｒである事を特徴とする請求項１０又は１９
に記載の薄膜キャパシタの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04329698A JP3183243B2 (ja) | 1998-02-25 | 1998-02-25 | 薄膜キャパシタ及びその製造方法 |
| TW088102816A TW408470B (en) | 1998-02-25 | 1999-02-24 | Thin film capacitor and the manufacture method thereof |
| KR1019990006271A KR100353663B1 (ko) | 1998-02-25 | 1999-02-25 | 박막커패시터의 제조방법 |
| CNB991061004A CN1231973C (zh) | 1998-02-25 | 1999-02-25 | 薄膜电容器及其制造方法 |
| GB9904402A GB2334816B (en) | 1998-02-25 | 1999-02-25 | Thin film capacitor with an improved top electrode and method of forming the same |
| US09/257,254 US6291290B1 (en) | 1998-02-25 | 1999-02-25 | Thin film capacitor with an improved top electrode and method of forming the same |
| US09/925,705 US6380580B1 (en) | 1998-02-25 | 2001-08-10 | Method of making a thin film capacitor with an improved top electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04329698A JP3183243B2 (ja) | 1998-02-25 | 1998-02-25 | 薄膜キャパシタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11243181A JPH11243181A (ja) | 1999-09-07 |
| JP3183243B2 true JP3183243B2 (ja) | 2001-07-09 |
Family
ID=12659835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04329698A Expired - Fee Related JP3183243B2 (ja) | 1998-02-25 | 1998-02-25 | 薄膜キャパシタ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6291290B1 (ja) |
| JP (1) | JP3183243B2 (ja) |
| KR (1) | KR100353663B1 (ja) |
| CN (1) | CN1231973C (ja) |
| GB (1) | GB2334816B (ja) |
| TW (1) | TW408470B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6475854B2 (en) * | 1999-12-30 | 2002-11-05 | Applied Materials, Inc. | Method of forming metal electrodes |
| US6429127B1 (en) * | 2000-06-08 | 2002-08-06 | Micron Technology, Inc. | Methods for forming rough ruthenium-containing layers and structures/methods using same |
| KR100360413B1 (ko) | 2000-12-19 | 2002-11-13 | 삼성전자 주식회사 | 2단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조방법 |
| US7378719B2 (en) * | 2000-12-20 | 2008-05-27 | Micron Technology, Inc. | Low leakage MIM capacitor |
| JP3661850B2 (ja) * | 2001-04-25 | 2005-06-22 | 富士通株式会社 | 半導体装置およびその製造方法 |
| DE10308888B4 (de) | 2003-02-28 | 2006-12-28 | Infineon Technologies Ag | Anordnung von Kondensatoren zur Erhöhung der Speicherkapazität in einem Halbleitersubstrat und Verfahren zur Herstellung einer Anordnung |
| JP2005093605A (ja) * | 2003-09-16 | 2005-04-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| US20050149350A1 (en) * | 2003-12-24 | 2005-07-07 | Kerr Roger S. | Patient information management system and method |
| KR100601959B1 (ko) | 2004-07-28 | 2006-07-14 | 삼성전자주식회사 | Ｉｒ-Ｒｕ 합금 전극 및 이를 하부 전극으로 사용한강유전체 캐패시터 |
| JP4997757B2 (ja) * | 2005-12-20 | 2012-08-08 | 富士通株式会社 | 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板 |
| US7818855B2 (en) * | 2006-11-10 | 2010-10-26 | E. I. Du Pont De Nemours And Company | Method of making thin-film capacitors on metal foil using thick top electrodes |
| JP5092461B2 (ja) | 2007-03-09 | 2012-12-05 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US8638210B2 (en) * | 2009-06-08 | 2014-01-28 | 2Gig Technologies, Inc. | Wireless takeover of wired alarm system components |
| JP5807944B2 (ja) * | 2010-06-22 | 2015-11-10 | ダブリュディ・メディア・シンガポール・プライベートリミテッド | 垂直磁気記録媒体の製造方法 |
| DE102010048620B4 (de) * | 2010-10-15 | 2013-03-28 | Epcos Ag | Elektrode, mikroakustisches Bauelement und Herstellungsverfahren für eine Elektrode |
| CN104332330B (zh) * | 2014-10-10 | 2017-09-05 | 中国电子科技集团公司第四十一研究所 | 一种介质层为阳极氧化膜的薄膜电容器的制造方法 |
| KR102253595B1 (ko) | 2015-01-06 | 2021-05-20 | 삼성전자주식회사 | 캐패시터를 포함하는 반도체 소자 및 그 제조방법 |
| KR102406971B1 (ko) | 2015-12-24 | 2022-06-10 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 장치 및 이의 제조 방법 |
| JP6807251B2 (ja) * | 2017-03-02 | 2021-01-06 | 東京エレクトロン株式会社 | ルテニウム配線の製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185689A (en) * | 1992-04-29 | 1993-02-09 | Motorola Inc. | Capacitor having a ruthenate electrode and method of formation |
| US5471364A (en) * | 1993-03-31 | 1995-11-28 | Texas Instruments Incorporated | Electrode interface for high-dielectric-constant materials |
| JP3320134B2 (ja) | 1993-04-06 | 2002-09-03 | 三菱電機株式会社 | 高誘電率キャパシタおよびその製法 |
| JPH0794600A (ja) * | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0793969A (ja) | 1993-09-22 | 1995-04-07 | Olympus Optical Co Ltd | 強誘電体容量素子 |
| US5566045A (en) * | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| KR0155785B1 (ko) * | 1994-12-15 | 1998-10-15 | 김광호 | 핀형 커패시터 및 그 제조방법 |
| JP3365150B2 (ja) | 1995-06-05 | 2003-01-08 | ソニー株式会社 | 半導体メモリ |
| JP3133922B2 (ja) * | 1995-06-09 | 2001-02-13 | シャープ株式会社 | 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子 |
| JPH09116111A (ja) * | 1995-10-23 | 1997-05-02 | Olympus Optical Co Ltd | 半導体装置 |
| US5612560A (en) * | 1995-10-31 | 1997-03-18 | Northern Telecom Limited | Electrode structure for ferroelectric capacitors for integrated circuits |
| JPH09162372A (ja) | 1995-12-13 | 1997-06-20 | Ricoh Co Ltd | 電極材料及びこれを用いた容量素子 |
| JP3171110B2 (ja) * | 1996-06-19 | 2001-05-28 | ソニー株式会社 | 強誘電体キャパシタ構造の製造方法 |
| JPH1012751A (ja) | 1996-06-27 | 1998-01-16 | Sharp Corp | 強誘電体記憶素子 |
| JP3542704B2 (ja) | 1997-10-24 | 2004-07-14 | シャープ株式会社 | 半導体メモリ素子 |
| JP3209175B2 (ja) * | 1998-02-23 | 2001-09-17 | 日本電気株式会社 | 薄膜キャパシタの製造方法 |
-
1998
- 1998-02-25 JP JP04329698A patent/JP3183243B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-24 TW TW088102816A patent/TW408470B/zh not_active IP Right Cessation
- 1999-02-25 US US09/257,254 patent/US6291290B1/en not_active Expired - Lifetime
- 1999-02-25 KR KR1019990006271A patent/KR100353663B1/ko not_active IP Right Cessation
- 1999-02-25 CN CNB991061004A patent/CN1231973C/zh not_active Expired - Fee Related
- 1999-02-25 GB GB9904402A patent/GB2334816B/en not_active Expired - Fee Related
-
2001
- 2001-08-10 US US09/925,705 patent/US6380580B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1236994A (zh) | 1999-12-01 |
| JPH11243181A (ja) | 1999-09-07 |
| US6380580B1 (en) | 2002-04-30 |
| CN1231973C (zh) | 2005-12-14 |
| US6291290B1 (en) | 2001-09-18 |
| GB2334816B (en) | 2003-01-22 |
| GB2334816A (en) | 1999-09-01 |
| KR19990072931A (ko) | 1999-09-27 |
| US20020030218A1 (en) | 2002-03-14 |
| GB9904402D0 (en) | 1999-04-21 |
| TW408470B (en) | 2000-10-11 |
| KR100353663B1 (ko) | 2002-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3209175B2 (ja) | 薄膜キャパシタの製造方法 | |
| JP3183243B2 (ja) | 薄膜キャパシタ及びその製造方法 | |
| US6503791B2 (en) | Method of manufacturing semiconductor devices utilizing underlayer-dependency of deposition of capacitor electrode film, and semiconductor device | |
| KR100314489B1 (ko) | 강유전체 커패시터의 간단한 제조방법 | |
| JP4160638B2 (ja) | 半導体装置 | |
| KR100355948B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| US7271054B2 (en) | Method of manufacturing a ferroelectric capacitor having RU1-XOX electrode | |
| US7157738B2 (en) | Capacitor element and its manufacturing method | |
| JPH1154718A (ja) | 低温処理により安定化される金属酸化膜からなる緩衝膜を具備した集積回路装置及びその製造方法 | |
| KR0147655B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| JP4925494B2 (ja) | 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法 | |
| KR20090110908A (ko) | 반도체 장치 및 그 제조방법 | |
| US7179705B2 (en) | Ferroelectric capacitor and its manufacturing method, and ferroelectric memory device | |
| US20020125524A1 (en) | Semiconductor device and method of manufacturing same | |
| CN101636836A (zh) | 半导体装置及其制造方法 | |
| JPH1012844A (ja) | 半導体メモリー装置及びその製造方法 | |
| JP2000022105A (ja) | 半導体装置の製造方法 | |
| JP2002524850A (ja) | 超小型電子構造体、その製造方法およびメモリセルにおけるその使用 | |
| JP2000503725A (ja) | 誘電率εの高い誘電体層または強誘電体層の製造方法 | |
| US7163828B2 (en) | Electrode, method of manufacturing the same, ferroelectric memory, and semiconductor device | |
| JP2003051583A (ja) | 半導体記憶装置及びその製造方法 | |
| JP5552916B2 (ja) | 半導体装置の製造方法 | |
| JPH08236719A (ja) | 白金薄膜、半導体装置及びそれらの製造方法 | |
| JP2002270787A (ja) | 半導体装置とその製造方法 | |
| JPH11204475A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080427 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090427 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |