JP4925494B2 - 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置のキャパシタ製造方法に係り、特に高誘電率の誘電膜(以下、"高誘電膜"と称する)を有する半導体装置のキャパシタ製造方法に関する。
【0002】
【従来の技術】
半導体装置、例えばDRAM半導体装置の集積度が増えるに伴なって制限されたセル面積内でキャパシタとして使われる面積が次第に減少され酸化膜、窒化膜等のような誘電膜を使用し半導体装置の動作に必要なキャパシタンスを得るのが難しくなっている。したがって、キャパシタンスを増やすため、キャパシタのストレージ電極を3次元構造で形成する方法が提案されている。しかし、前記従来の誘電膜ではストレージNODEを3次元構造で形成する場合にも高集積半導体装置の素子に必要なキャパシタンスを得るのが難しくなっている。
【0003】
このような問題を解決するため半導体装置のキャパシタに利用される誘電膜を高誘電膜、例えばBaSrTiO3 (以下、"BST"と称する)膜に代替する方法が提案された。前記高誘電膜をキャパシタとして採用する場合、後続工程の間に高誘電膜と上下部電極間の反応を抑制して高誘電膜から高いキャパシタンスを得るため上下部電極に貴金属電極を使用すべきである。そして、前記貴金属電極はシリコンと反応性が強いため貴金属電極と高誘電膜間にバリヤ膜を形成すべきである。しかし、前記高誘電膜を実際の半導体装置に採用する時、前記バリヤ膜が後続される工程の間で酸化され電極が短絡されたり漏れ電流が増える問題点がある。
【0004】
【発明が解決しようとする課題】
したがって、本発明が果たそうとする技術的課題は、高誘電膜をキャパシタに採用する時バリヤ膜の酸化を抑制して漏れ電流を省くことができる半導体装置のキャパシタ製造方法を提供することである。
【0005】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明は、半導体基板上にバリヤ膜を形成する段階と、前記バリヤ膜上に下部電極、ペロブスカイト構造を有する高誘電膜、上部電極及び層間絶縁膜が順次に形成される半導体装置のキャパシタ製造方法において、前記高誘電膜形成後、前記上部電極形成後または前記層間絶縁膜を形成した後、前記半導体基板を不活性雰囲気の第1温度、例えば600〜900℃で後続熱処理をする段階と、前記第1温度で後続熱処理された半導体基板を前記第1温度より低い第2温度、例えば100〜600℃の温度で酸素雰囲気において後続熱処理をする段階をさらに含み、前記高誘電膜は(Sr、Ti)O 3 、(Ba、Sr)TiO 3 、Pb(Zr、Ti)O 3 及び(Pb、La)(ZrTi)O 3 でなされた一群から選択された一つである。
【0006】
また、本発明は半導体基板上にバリヤ膜、下部電極、ペロブスカイト構造を有する高誘電膜、上部電極及び層間絶縁膜が順次に形成される半導体装置のキャパシタ製造方法において、前記高誘電膜が形成された半導体基板を不活性雰囲気の第1温度、例えば600〜900℃で後続熱処理をし、前記上部電極が形成された後半導体基板を前記第1温度で後続熱処理された半導体基板を前記第1温度より低い第2温度、例えば100〜600℃の温度で酸素雰囲気において後続熱処理をする段階をさらに含み、前記高誘電膜は(Sr、Ti)O 3 、(Ba、Sr)TiO 3 、Pb(Zr、Ti)O 3 及び(Pb、La)(ZrTi)O 3 でなされた一群から選択された一つである。
【0007】
前記高誘電膜は(Sr、Ti)O3 、(Ba、Sr)TiO3 、Pb(Zr、Ti)O3 または(Pb、La)(ZrTi)O3 等のペロブスカイト構造を有する誘電体で形成することができる。前記上部電極及び下部電極はPt、Ru、Ir、IrO2 、RuO2 、SrRuO3 、CaSrRuO3 、BaSrRuO3 、Ptを含む合金、Ruを含む合金またはIrを含む合金などのペロブスカイト構造を有する伝導体で形成することができる。前記第1温度及び第2温度における後続熱処理は各々別に遂行するか単一工程で遂行できる。
【0008】
本発明の半導体装置のキャパシタ製造方法によれば、高誘電膜蒸着後、上部電極形成後または層間絶縁膜形成後に不活性雰囲気の高温で後熱処理をした後低温で再び後熱処理をしたり、高誘電膜形成後高温で熱処理をして上部電極形成後低温で後熱処理をして前記高誘電膜の誘電率を増やしながらバリヤ膜の酸化を抑制して漏れ電流を省くことができる。
【0009】
【発明の実施の形態】
図1ないし図4は本発明の第1実施例による高誘電膜を有する半導体装置のキャパシタ製造方法を説明するための断面図で、図5は本発明の第1実施例による半導体キャパシタの製造方法を説明するための流れ図である。
図1を参照すれば、トランジスタ(図示せず)が形成された半導体基板1、例えばシリコン基板上にコンタクトホール2を有する第1層間絶縁膜3を形成する(ステップ100)。前記コンタクトホール2は半導体基板1の所定部分、例えば前記トランジスタのソース領域が露出されるように形成される。
【0010】
図2を参照すれば、前記コンタクトホール2が形成された半導体基板1全面に燐のような不純物がドーピングされた多結晶シリコン膜を蒸着した後、化学機械的研磨をして前記コンタクトホール2に埋没される埋没層5を形成する。次に、前記埋没層5及び第1層間絶縁膜3が形成された基板の全面に金属膜、例えばチタンを蒸着した後熱処理及び蝕刻することによって前記埋没層5上に選択的に金属シリサイド7を形成する。こうすれば、前記コンタクトホール2には埋没層5及び金属シリサイド7でなされたプラグが形成される(ステップ105)。
【0011】
図3を参照すれば、前記プラグが形成された半導体基板1の全面にバリヤ膜9を形成する。前記バリヤ膜9は、前記プラグの構成物質であるシリコンと後に形成される下部電極用第1導電膜11と反応することを防止する役割をすることであって、Ti、TiN、TiAlN、TiSiN、TaN、TaALNまたはTaSiNなどを用いて形成する。次に、前記バリヤ膜9上に半導体装置のキャパシタの下部電極用第1導電膜11を形成する(ステップ110)。
【0012】
前記第1導電膜11は、Pt、Ru、Ir、IrO2 、RuO2 、Ptを含む合金、Ruを含む合金またはIrを含む合金、またはSrRuO3 、CaSrRuO3 、BaSrRuO3 等のペロブスカイト構造を有する伝導体で形成する。前記下部電極用第1導電膜11の構成物質として非酸化性金属を使用する理由は、高温で高誘電膜を形成する時、第1導電膜が酸化されない不活性材料であるためである。次に、前記下部電極用第1導電膜11上に酸化膜でマスクパターン13を形成する。
【0013】
図4を参照すれば、前記マスクパターン13をマスクとして前記第1導電膜11及びバリヤ膜9をプラズマ蝕刻してバリヤ膜パターン9a及び第1導電膜パターン11aを形成する。これで、前記第1導電膜パターン11aはキャパシタの下部電極になる(ステップ115)。続いて、前記マスクパターン13を取り除く。続けて、前記下部電極が形成された半導体基板1の全面に高誘電膜15を400〜510℃の温度条件でスパッタリング方法で400〜500Åの厚さに形成する(ステップ120)。前記高誘電膜15は(Sr、Ti)O3、(Ba、Sr)TiO3、Pb(Zr、Ti)O3または(Pb、La)(ZrTi)O3などのペロブスカイト構造を有する誘電体で形成する。
【0014】
次に、後述されるようにキャパシタの高いキャパシタンスと低い漏れ電流を得るために高誘電膜15が形成された半導体基板を多段階の工程で後続熱処理(post anneal)を実施する(ステップ125)。これを詳細に説明すれば、先に高誘電膜15が形成された半導体基板1を1次で第1温度、例えば600〜900℃で後続熱処理を遂行する。前記第1温度における後続熱処理は不活性雰囲気、例えば酸素が100ppm以下の窒素雰囲気の炉または急速真空熱処理装置(装備)で遂行する。
【0015】
次に、前記1次で後続熱処理された半導体基板1を前記第1温度より低い第2温度、例えば100〜600℃の酸素雰囲気で2次後続熱処理を実施する。前記第2温度における後続熱処理は炉または急速真空熱処理装置(装備)で遂行する。そして、前記第1温度及び第2温度における後続熱処理は各々別に遂行したりインサイチュで遂行できる。
なお、インサイチュとは、従来別工程として行なわれていた処理を他の工程に組み込み、単一工程として扱うことをいう。
【0016】
本実施例で、前記多段階の後続熱処理を第1温度と前記第1温度より低い第2温度とで二段階に遂行すると説明したが、前記多段階の後続熱処理を第1温度、第1温度より低い第2温度、第2温度より低い第3温度などの3段階以上に遂行する場合もある。
【0017】
次に、前記高誘電膜15上に上部電極用第2導電膜17を形成してキャパシタを完成する(ステップ130)。前記第2導電膜17は、上部電極としてPt、Ru、Ir、IrO2 、RuO2 、Ptを含む合金、Ruを含む合金またはIrを含む合金、またはSrRuO3 、CaSrRuO3 、BaSrRuO3 などのペロブスカイト構造を有する伝導体で形成する。続けて、前記上部電極17が形成された半導体基板1の全面に第2層間絶縁膜19を形成する(ステップ135)。
以後の製造工程は一般的な半導体装置製造工程に従う。
【0018】
図6は本発明の第2実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。
図6で第1実施例の図1ないし図5と同一な参照番号は同一な部材を示す。本発明の第2実施例は、多段階熱処理段階を上部電極を形成した後遂行することを除いては第1実施例と同一である。具体的に、半導体基板1上に第1実施例の図1ないし図4と同一なステップ100〜120を遂行して下部電極、高誘電膜15などを同一に形成する。前記高誘電膜15は(Sr、Ti)O3 、(Ba、Sr)TiO3 、Pb(Zr、Ti)O3 または(Pb、La)(ZrTi)O3 などのペロブスカイト構造を有する誘電体で形成する。
【0019】
次に、前記高誘電膜15上に第1実施例のステップ130のように上部電極17を形成する(ステップ140)。前記上部電極17はPt、Ru、Ir、IrO2 、RuO2 、SrRuO3 、CaSrRuO3 、BaSrRuO3 、Ptを含む合金、Ruを含む合金またはIrを含む合金などのペロブスカイト構造を有する伝導体で形成する。
【0020】
次に、後述されるようにキャパシタの高いキャパシタンスと低い漏れ電流を得るために上部電極17が形成された半導体基板1を多段階の工程で後続熱処理を実施する(ステップ145)。これを詳細に説明すれば、先に上部電極17が形成された半導体基板1を1次で第1温度、例えば600〜900℃で後続熱処理を遂行する。前記第1温度における後続熱処理は不活性雰囲気、例えば酸素が100ppm以下の窒素雰囲気で炉または急速真空熱処理装置で遂行する。次に、前記1次で後続熱処理された半導体基板1を前記第1温度より低い第2温度、例えば100〜600℃で2次後続熱処理を実施する。前記第2温度における後続熱処理は炉または急速真空熱処理装置で遂行する。そして、前記第1温度及び第2温度における後続熱処理は各々別に遂行したりインサイチュで遂行できる。本実施例で、前記多段階の後続熱処理を第1温度と前記第1温度より低い第2温度で二段階に遂行すると説明したが、前記多段階の後続熱処理を第1温度、第1温度より低い第2温度、第2温度より低い第3温度などの3段階以上に遂行する場合もある。
【0021】
続けて、前記下部電極、高誘電膜15及び上部電極17が形成された半導体基板1の全面に第2層間絶縁膜19を形成する(ステップ150)。以後の製造工程は一般的な半導体装置製造工程に従う。
【0022】
図7は、本発明の第3実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。図7で第1実施例の図1ないし図5と同一な参照番号は同一な部材を示す。本発明の第3実施例は多段階熱処理を第2層間絶縁膜を形成した後遂行することを除いては第1実施例と同一である。
【0023】
具体的に、半導体基板1上に第1実施例の図1ないし図4の工程ステップ100〜120のように下部電極、高誘電膜15などを形成する(ステップ120)。次に、前記高誘電膜15上に第1実施例のステップ130のように上部電極17を形成する(ステップ155)。前記高誘電膜15は(Sr、Ti)O3 、(Ba、Sr)TiO3 、Pb(Zr、Ti)O3 または(Pb、La)(ZrTi)O3 などのペロブスカイト構造を有する誘電体で形成する。また、前記上部電極17はPt、Ru、Ir、IrO2 、RuO2 、SrRuO3 、CaSrRuO3 、BaSrRuO3 、Ptを含む合金、Ruを含む合金またはIrを含む合金などのペロブスカイト構造を有する伝導体で形成する。
【0024】
続けて、前記上部電極17が形成された半導体基板1の全面に第2層間絶縁膜19を形成する(ステップ160)。次に、後述されるようにキャパシタの高いキャパシタンスと低い漏れ電流を得るために第2層間絶縁膜19が形成された半導体基板1を多段階の工程で後続熱処理を実施する(ステップ165)。これを詳細に説明すれば、先に第2層間絶縁膜19が形成された半導体基板1を1次で第1温度、例えば600〜900℃で後続熱処理を遂行する。前記第1温度における後続熱処理は不活性雰囲気、例えば酸素が100ppm以下の窒素雰囲気で炉または急速真空熱処理装置で遂行する。
【0025】
次に、前記1次で後続熱処理された半導体基板を前記第1温度より低い第2温度、例えば100〜600℃で2次後続熱処理を実施する。前記第2温度における後続熱処理は酸素が含まれた雰囲気で炉または急速真空熱処理装置で遂行する。そして、前記第1温度及び第2温度における後続熱処理は各々別に遂行したりインサイチュで遂行できる。本実施例で、前記多段階の後続熱処理を第1温度と前記第1温度より低い第2温度で二段階に遂行すると説明したが、前記多段階の後続熱処理を第1温度、第1温度より低い第2温度、第2温度より低い第3温度などの3段階以上に遂行する場合もある。以後の製造工程は一般的な半導体装置製造工程に従う。
【0026】
図8は本発明の第4実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。図8で第1実施例の図1ないし図5と同一な参照番号は同一な部材を示す。本発明の第4実施例は、熱処理を高誘電膜を形成した第1温度で熱処理をした後に、上部電極を形成した後第2温度で熱処理をすることを除いては第1実施例と同一である。
【0027】
具体的に、半導体基板1上に第1実施例の図1ないし図4及び工程ステップ100〜120のように下部電極、高誘電膜15などを形成する(ステップ120)。次に、高誘電膜15が形成された半導体基板1を1次で第1温度、例えば600〜900℃で後続熱処理を遂行する(ステップ170)。前記第1温度における後続熱処理は不活性雰囲気、例えば酸素が100ppm以下の窒素雰囲気で炉または急速真空熱処理装備で遂行する。次に、前記高誘電膜15上に第1実施例のステップ130のように上部電極17を形成する(ステップ175)。前記高誘電膜15は(Sr、Ti)O3 、(Ba、Sr)TiO3 、Pb(Zr、Ti)O3 または(Pb、La)(ZrTi)O3 などのペロブスカイト構造を有する誘電体で形成する。また、前記上部電極17は、Pt、Ru、Ir、IrO2 、RuO2 、SrRuO3 、CaSrRuO3 、BaSrRuO3 、Ptを含む合金、Ruを含む合金またはIrを含む合金などのペロブスカイト構造を有する伝導体で形成する。
【0028】
次に、前記上部電極形成後、1次で後続熱処理された半導体基板1を前記第1温度より低い第2温度、例えば100〜600℃の酸素雰囲気で2次後続熱処理を実施する(ステップ180)。前記第2温度における後続熱処理は炉または急速真空熱処理装置で遂行する。本実施例で、前記多段階の後続熱処理を第1温度と前記第1温度より低い第2温度で二段階で遂行すると説明したが、前記多段階の後続熱処理を第1温度、第1温度より低い第2温度、第2温度より低い第3温度などの3段階以上に遂行する場合もある。
【0029】
続けて、前記上部電極17が形成された半導体基板1の全面に第2層間絶縁膜19を形成する(ステップ185)。以後の製造工程は一般的な半導体装置製造工程に従う。
【0030】
ここで、本発明の一例によって半導体装置のキャパシタを製造する場合キャパシタンス及び漏れ電流特性を説明する。
図9は従来の後続熱処理方法にともなう半導体装置のキャパシタのキャパシタンスを説明するために示したグラフである。
【0031】
具体的に、図9は高誘電膜の一例でBST膜を400℃で400Åの厚さで蒸着した場合でありセル当キャパシタンスを示したグラフである。特に参照符号aはキャパシタ形成(図6のステップ140)直後に、bは酸素が含まれた雰囲気の550℃炉で後続熱処理した後、cは酸素が含まれた雰囲気の650℃の炉で後続熱処理をした場合である。
【0032】
これを詳細に説明すれば、キャパシタを形成した直後にキャパシタのキャパシタンスaは約5fF/セルであったが、550℃の酸素雰囲気で後続熱処理をした場合のキャパシタンスbは16.5fF/セルに増える。しかし、650℃の酸素雰囲気で後続熱処理をした場合のキャパシタンスcはバリヤ膜が酸化されてキャパシタンスが1fF/セル以下に現れるために高誘電膜キャパシタの固有な特性が現れない。
【0033】
これにより、バリヤ膜が酸化されない温度における後続熱処理はキャパシタンスがある程度増えるが、バリヤ膜が酸化される高温の後続熱処理はバリヤ膜の酸化のためキャパシタンスが減少する。それゆえに、実際のキャパシタに高誘電膜を適用する場合には、バリヤ膜の酸化を抑制できる高温熱処理方法が必要である。
【0034】
図10は本発明の後続熱処理方法に伴う半導体装置のキャパシタのキャパシタンスを説明するために示したグラフである。
具体的に、図10は高誘電膜の一例でBST膜を450℃で400Åを蒸着した場合のキャパシタのセル当りのキャパシタンスを示す。ここで、参照符号aはキャパシタ形成直後、bは酸素が100ppm以下の窒素雰囲気の700℃の炉で後続熱処理をした場合であり、cはbのように1次で窒素雰囲気の700℃高温の炉で後続熱処理をした後再びキャパシタを酸素が含まれた400℃低温の炉で2次で後続熱処理をした本発明の場合である。
【0035】
これを詳細に説明すれば、図10に説明されたBST膜の蒸着温度が図9に説明されたキャパシタ蒸着温度に比べて高くてキャパシタ形成直後キャパシタンスaは図9の場合より増えて7.5fF/セルの値を見せる。また、酸素が含まれない窒素雰囲気で後続熱処理をしたキャパシタのキャパシタンスbはバリヤ膜が酸化されず21fF/セルと大きい値を示す。以上で見るように、BST膜を実際キャパシタに適用する過程ではバリヤ膜の酸化が起きない雰囲気で後続熱処理をすることによって高いキャパシタンス値を得ることができる。
【0036】
しかし、本発明者は参照符号bのように高温でキャパシタを熱処理する場合にはキャパシタンスは増えるものの、後の図11に説明されるように漏れ電流の値が大きくて信頼性のあるキャパシタンスを得られない短所がわかった。このような漏れ電流増加は、高温熱処理過程でBST膜と上下部電極間のストレス変化によるストレスミスマッチング(mismatching)によったことに見なされる。したがって、本発明者はストレスミスマッチングを解決するために、1次で窒素雰囲気で高温熱処理後に再び低温で2次熱処理をしてストレスを緩和させようと多段階熱処理を遂行した。すなわち、参照符号cに示したように1次で700℃高温の窒素雰囲気で後続熱処理をした後、再び酸素が含まれた雰囲気の400℃低温で2次後続熱処理を遂行した。このように多段階後続熱処理をした場合のキャパシタンスcはbと誤差範囲で似た21fF/セルであって、2次後続熱処理によってはキャパシタンスの変化はないことが分かる。そして、漏れ電流特性は図10で見るように多段階熱処理をした場合に1V基準で5〜6次数(order)が減少する優秀な効果を示す。
【0037】
図11は本発明の後続熱処理に伴う半導体装置のキャパシタの漏れ電流特性を説明するためのグラフである。
具体的に、図11はキャパシタを製作した後、後続熱処理をした場合の漏れ電流特性である。特に、参照符号aは700℃で後続熱処理をした場合であり、bは窒素雰囲気の700℃高温の炉で1次で後続熱処理をし、再び酸素が含まれた400℃の低温の炉で2次後続熱処理をした本発明の場合である。漏れ電流は図11で見るように、多段階後続熱処理をした場合bが窒素雰囲気で高温でのみ後続熱処理をした場合aに比べ1V基準に5〜6次数が減少する優秀な効果を示す。
【0038】
図12は本発明に伴う半導体装置のキャパシタの漏れ電流特性を説明するためのグラフである。
具体的に、図12は第2層間絶縁膜を形成した後、後続熱処理をした場合のキャパシタの漏れ電流特性であり、参照符号aは650℃高温の窒素雰囲気で後続熱処理をした場合であり、bは650℃高温の窒素雰囲気の炉で1次で後続熱処理をし、酸素が含まれた400℃低温の炉で2次後続熱処理をした本発明の場合である。これを詳細に説明すれば、第2層間絶縁膜蒸着後の後続熱処理もキャパシタ形成直後(図6のステップ140直後)の後続熱処理と同じく多段階に渡り進行する場合bが窒素雰囲気における後続熱処理をする場合aに比べ漏れ電流が減少することが分かる。
【0039】
以上、実施例を通じて本発明を具体的に説明したが、本発明はこれに限らず、本発明の技術的思想内で当分野で通常の知識でその変形や改良が可能である。
【0040】
【発明の効果】
前述したように本発明の半導体装置のキャパシタ製造方法によれば、高誘電膜蒸着後、上部電極形成後または層間絶縁膜形成後不活性の高温で1次で後続熱処理をして2次で低温で後続熱処理をしたり、前記高誘電膜蒸着後1次で不活性の高温で後続熱処理をして前記上部電極形成後2次で後続熱処理をする多段階後続熱処理を通じて高誘電膜の誘電率を増やしながらバリヤ膜の酸化を抑制して漏れ電流を省くことができる。
【図面の簡単な説明】
【図1】 本発明の第1実施例による高誘電膜を有する半導体装置のキャパシタ製造方法を説明するための断面図である。
【図2】 本発明の第1実施例による高誘電膜を有する半導体装置のキャパシタ製造方法を説明するための断面図である。
【図3】 本発明の第1実施例による高誘電膜を有する半導体装置のキャパシタ製造方法を説明するための断面図である。
【図4】 .発明の第1実施例による高誘電膜を有する半導体装置のキャパシタ製造方法を説明するための断面図である。
【図5】 本発明の第1実施例による半導体キャパシタの製造方法を説明するための流れ図である。
【図6】 本発明の第2実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。
【図7】 本発明の第3実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。
【図8】 本発明の第4実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。
【図9】 従来の後続熱処理方法にともなう半導体装置のキャパシタのキャパシタンスを説明するために示したグラフである。
【図10】 本発明の後続熱処理方法にともなう半導体装置のキャパシタのキャパシタンスを説明するために示したグラフである。
【図11】 本発明の後続熱処理にともなう半導体装置のキャパシタの漏れ電流特性を説明するためのグラフである。
【図12】 本発明にともなう半導体装置のキャパシタの漏れ電流特性を説明するためのグラフである。
【符号の説明】
1…半導体基板
3…第1層間絶縁膜
5…埋没層
7…金属シリサイド
9a…バリヤ膜パターン
11a…第1導電膜パターン
15…高誘電膜
17…第2導電膜
19…第2層間絶縁膜
Claims (13)
- 半導体基板上にバリヤ膜を形成する段階と、
前記バリヤ膜上に下部電極を形成する段階と、
前記下部電極上にペロブスカイト構造を有する高誘電膜を形成する段階と、
前記下部電極及び高誘電膜が形成された半導体基板を不活性雰囲気において600〜900℃の第1温度で後続熱処理をする段階と、
前記第1温度で後続熱処理された半導体基板を前記第1温度より低い100〜600℃の第2温度で酸素雰囲気において後続熱処理をする段階と、
前記第1温度及び第2温度で後続熱処理された半導体基板の高誘電膜上に上部電極を形成する段階と、を含み、
前記高誘電膜は(Sr、Ti)O3、(Ba、Sr)TiO3、Pb(Zr、Ti)O3及び(Pb、La)(ZrTi)O3でなされた一群から選択された一つである、半導体装置のキャパシタ製造方法。 - 前記上部電極及び下部電極はPt、Ru、Ir、IrO2、RuO2、SrRuO3、CaSrRuO3、BaSrRuO3、Ptを含む合金、Ruを含む合金及びIrを含む合金でなされた一群から選択された一つである、請求項1に記載の半導体装置のキャパシタ製造方法。
- 前記第1温度及び第2温度における後続熱処理は各々別に遂行するか単一工程で遂行する、請求項1または2に記載の半導体装置のキャパシタ製造方法。
- 半導体基板上にバリヤ膜を形成する段階と、
前記バリヤ膜上に下部電極を形成する段階と、
前記下部電極上にペロブスカイト構造を有する高誘電膜を形成する段階と、
前記高誘電膜上に上部電極を形成する段階と、
前記上部電極が形成された半導体基板を不活性雰囲気において600〜900℃の第1温度で後続熱処理する段階と、
前記第1温度で後続熱処理された半導体基板を前記第1温度より低い100〜600℃の第2温度で酸素雰囲気において後続熱処理する段階と、を含み、
前記高誘電膜は(Sr、Ti)O3、(Ba、Sr)TiO3、Pb(Zr、Ti)O3及び(Pb、La)(ZrTi)O3でなされた一群から選択された一つである、半導体装置のキャパシタ製造方法。 - 前記上部電極及び下部電極はPt、Ru、Ir、IrO2、RuO2、SrRuO3、CaSrRuO3、BaSrRuO3、Ptを含む合金、Ruを含む合金及びIrを含む合金でなされた一群から選択された一つである、請求項4に記載の半導体装置のキャパシタ製造方法。
- 前記第1温度及び第2温度における後続熱処理は各々別に遂行するか単一工程で遂行する、請求項4または5に記載の半導体装置のキャパシタ製造方法。
- 半導体基板上にバリヤ膜を形成する段階と、
前記バリヤ膜上に下部電極を形成する段階と、
前記下部電極上にペロブスカイト構造を有する高誘電膜を形成する段階と、
前記高誘電膜上に上部電極を形成する段階と、
前記上部電極上に層間絶縁膜を形成する段階と、
前記層間絶縁膜が形成された半導体基板を不活性雰囲気において600〜900℃の第1温度で後続熱処理する段階と、
前記第1温度で後続熱処理された半導体基板を前記第1温度より低い100〜600℃の第2温度で酸素雰囲気において後続熱処理する段階と、を含み、
前記高誘電膜は(Sr、Ti)O3、(Ba、Sr)TiO3、Pb(Zr、Ti)O3及び(Pb、La)(ZrTi)O3でなされた一群から選択された一つである、半導体装置のキャパシタ製造方法。 - 前記上部電極及び下部電極はPt、Ru、Ir、IrO2、RuO2、SrRuO3、CaSrRuO3、BaSrRuO3、Ptを含む合金、Ruを含む合金及びIrを含む合金でなされた一群から選択された一つである、請求項7に記載の半導体装置のキャパシタ製造方法。
- 前記第1温度及び第2温度における後続熱処理は各々別に遂行するか単一工程で遂行する、請求項7または8に記載の半導体装置のキャパシタ製造方法。
- 半導体基板上にバリヤ膜、下部電極、ペロブスカイト構造を有する高誘電膜、上部電極及び層間絶縁膜が順次に形成される半導体装置のキャパシタ製造方法において、
前記高誘電膜形成後、前記上部電極形成後または前記層間絶縁膜を形成した後前記半導体基板を不活性雰囲気において600〜900℃の第1温度で後続熱処理する段階と、
前記第1温度で後続熱処理された半導体基板を前記第1温度より低い100〜600℃の第2温度で酸素雰囲気において後続熱処理する段階と、を含み、
前記高誘電膜は(Sr、Ti)O3、(Ba、Sr)TiO3、Pb(Zr、Ti)O3及び(Pb、La)(ZrTi)O3でなされた一群から選択された一つである、半導体装置のキャパシタ製造方法。 - 前記上部電極及び下部電極はPt、Ru、Ir、IrO2、RuO2、SrRuO3、CaSrRuO3、BaSrRuO3、Ptを含む合金、Ruを含む合金及びIrを含む合金でなされた一群から選択された一つであることを特徴とする請求項10に記載の半導体装置のキャパシタ製造方法。
- 半導体基板上にバリヤ膜を形成する段階と、
前記バリヤ膜上に下部電極を形成する段階と、
前記下部電極上にペロブスカイト構造を有する高誘電膜を形成する段階と、
前記下部電極及び高誘電膜が形成された半導体基板を不活性雰囲気において600〜900℃の第1温度で後続熱処理する段階と、
前記高誘電膜上に上部電極を形成する段階と、
前記上部電極が形成された半導体基板を前記第1温度より低い100〜600℃の第2温度で酸素雰囲気において後続熱処理する段階と、
前記上部電極上に層間絶縁膜を形成する段階と、を含み、
前記高誘電膜は(Sr、Ti)O3、(Ba、Sr)TiO3、Pb(Zr、Ti)O3及び(Pb、La)(ZrTi)O3でなされた一群から選択された一つである、半導体装置のキャパシタ製造方法。 - 前記上部電極及び下部電極はPt、Ru、Ir、IrO2、RuO2、SrRuO3、CaSrRuO3、BaSrRuO3、Ptを含む合金、Ruを含む合金及びIrを含む合金でなされた一群から選択された一つであることを特徴とする請求項12に記載の半導体装置のキャパシタ製造方法。
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