KR100450681B1 - 반도체 메모리 소자의 커패시터 및 그 제조 방법 - Google Patents

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Abstract

HfO2유전막을 채용하는 고집적 반도체 메모리 소자의 커패시터 제조 방법 및 이로부터 얻어지는 커패시터에 관하여 개시한다. 본 발명에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 HfO2유전막을 형성한다. 상기 HfO2유전막은 진공 열처리된다. 상기 진공 열처리된 HfO2유전막 위에 상부 전극을 형성한다. 하부 전극과 HfO2유전막 사이에는 유전막 열처리 공정시 하부 전극의 산화를 방지하기 위한 산소 차단막을 형성한다. HfO2유전막과 상부 전극 사이에는 상부 전극 형성시 Cl 원자에 의한 악영향을 차단하기 위한 염소 차단막을 형성한다.

Description

반도체 메모리 소자의 커패시터 및 그 제조 방법 {Capacitor of semiconductor memory device and manufacturing method thereof}
본 발명은 집적 회로의 커패시터 및 그 제조 방법에 관한 것으로, 특히 커패시터의 전기적 특성을 향상시키기 위한 반도체 메모리 소자의 커패시터 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 DRAM 소자의 커패시터는 단위 면적당 보다 큰 커패시턴스가 요구되고 있다. 이에 따라, 커패시터의 전극을 스택형, 실린더형, 트렌치형 등으로 입체화하거나, 전극 표면에 반구형 그레인을 형성함으로써 전극의 표면적을 증가시키는 방법, 유전막 두께를 얇게 하는 방법, 높은 유전 상수를 가지는 고유전 물질 또는 강유전 물질을 유전막으로 사용하는 방법 등이 제안되었다. 이들 방법 중, 전극의 표면적을 증가시키는 방법은 이미 그 한계에 도달하였다. 그리고, 유전막 두께를 감소시켜 커패시턴스를 증가시키는 방법은 두께 감소에 따른 커패시컨스의 증가와 함께 누설 전류가 심각하게 증가하게 되어 이 방법 역시 적용하는 데 한계가 있다. 높은 유전 상수를 가지는 물질, 예를 들면 Ta2O5또는 BST ((Ba,Sr)TiO3) 등과 같은 물질을 유전막으로 사용하는 경우에는, 기존에 전극물질로서 사용하던 다결정 실리콘을 전극으로 사용하기 어렵다. 이는, 유전막의 두께를 감소시키면 터널링의 발생으로 누설 전류가 증가하는 문제가 발생되기 때문이다.
커패시터의 단위 면적당 커패시턴스를 증가시키기 위하여 제안된 방법중 하나로서, 다결정 실리콘 대신 일함수 (work function)가 큰 TiN이나 Pt 등과 같은 금속을 전극으로 사용하는 MIM 커패시터가 제안되었다. 이는 금속 전극 위에서 자연 산화막의 성장을 억제하여 유전율이 낮은 산화막에 의한 커패시턴스의 감소를 막기 위한 것이다. MIM 커패시터에서는 유전막으로서 산소 친화력이 큰 금속으로부터 얻어진 금속 산화물을 주로 사용한다.
커패시터의 유전막으로서 종래부터 많이 사용되어 온 커패시터 유전막으로는 SiO2, Si3N4, Si3N4/SiO2(NO) 등이 있다. 상기 열거된 유전막들은 DRAM의 고집접화에 따른 스케일 다운(scaling down)의 한계에 다다르고 있다. 이러한 문제를 극복하기 위해서 유전율이 8 이상인 Al2O3, Ta2O5, Y2O3, HfO2, Nb2O5, TiO2, BaO, SrO, BST 등이 대표적인 고유전막으로 등장하게 되었다. 이러한 고유전막들은 성막후 열처리를 필요로 한다. 이와 같이 열처리하는 이유는 대량 생산을 위한 고속 성장 과정에서 산소가 부족한 상태에서의 화학양론 (stochiometry)을 맞추고 증착중에 생긴 유전막 내의 결함을 치유하는 효과와, 유전율이 높은 결정 상태로 전이시키는 효과를 얻기 위해서이다. 이러한 열처리 방법으로는 산소 분위기 또는 불활성 가스 상태에서의 RTA (rapid thermal annealing), 퍼니스 어닐링 (furnace annealing), 플라즈마 어닐링 (plasma annealing), UV 어닐링 등이 있다. 산소 분위기에서의 열처리를 위한 분위기 가스로서 예를 들면 O2, N2O 등이 사용되며, 불활성 가스 분위기를 위하여는 N2, Ar 등이 사용된다. 그런데, 산소 분위기에서의 열처리의 경우에는 폴리실리콘, 실리콘 등과 같이 Si를 기본으로 하는 물질로 이루어지는 전극과 산소가 결합하여 불필요한 산화막의 성장을 초래한다. 또한, TiN, TaN, WN 등의 금속 질화막 또는 Ru, Pt 등과 같은 금속 전극을 형성하는 경우에는 전극이 산화되어 커패시턴스의 감소를 유발한다. 강한 산화 분위기가 아닌 O2분위기, 또는 불활성 가스인 N2, Ar 분위기에서 열처리를 행하면 하부 전극이 산화되는 것을 피하거나 적어도 줄일 수는 있으나, 유전막 내에 존재하는 탄소와 같은 불순물을 제거하는 효과는 떨어진다. 또한, 고온하에서의 열처리시 받는 구조적 스트레스로 인하여 누설 전류가 증가하고, 나아가 콘택 저항의 증가 등과 같은 문제가 유발될 수 있다.
최근에는 상기 유전막을 단일막으로 사용하지 않고, 상보성이 있는 이중막 또는 다중막으로 적층하여, 단일막을 사용하는 경우와 동일한 두께에서도 증가된 커패시턴스 및 감소된 누설 전류를 얻도록 함으로써 커패시터의 전기적 특성을 개선하기도 한다. 이와 같은 경우의 대표적인 유전막 구조의 예로는 Ta2O5/TiO2, Al2O3/TiO2, Al2O3/HfO2, Al2O3/ZrO2, Ta2O5/HfO2, Ta2O5/ZrO2등이 있다. 특히, 유전율은 10 정도로 작으나 누설 전류 방지 특성이 뛰어난 Al2O3와, 유전율은 20 ∼ 25 정도로 높고 비교적 높은 밴드갭(band gap)에 의하여 누설 전류 방지 특성도 좋은HfO2를 포함하는 이중막 또는 다중막에 대한 연구가 활발하다. 이러한 이중막 또는 다중막의 경우에도 증착 공정의 후속으로 산소 분위기의 열처리를 실시하는 경우에는 단일막의 경우와 마찬가지로 하지막과 유전막 사이의 불필요한 산화막 성장, 또는 하지막의 산화를 완전하게 차단하지는 못한다. 따라서, 표면 상태가 안정적이지 않은 다결정 실리콘, 금속 산화막, 귀금속 등의 하부막 위에 증착된 불완전한 유전막을 치유하기 위해서는 불필요한 산화막 성장을 차단하면서 유전막의 치유도 가능한 열처리 방법이 필요하다.
또한, 커패시터의 상부 전극을 형성하기 위하여 TiCl4등과 같이 Cl 원자를 함유하는 원료 가스를 사용하여 상부 전극을 형성하는 경우에는, HfO2유전막을 사용한 커패시터에서 누설 전류 특성이 급격하게 열화되는 경향을 보인다. 따라서, Cl 원자를 함유하는 원료 가스를 사용하여 상부 전극을 형성하는 커패시터에서 누설 전류 특성을 향상시키기 위하여는 Cl 원자의 영향을 차단시킬 수 있는 방법을 모색할 필요가 있다.
본 발명의 목적은 HfO2유전막을 채용하는 고집적 반도체 메모리 소자의 커패시터에 있어서 유전막의 밀집화를 통해서 누설 전류 특성을 안정적으로 유지하면서 유전막 내의 불순물을 효과적으로 제거할 수 있는 반도체 메모리 소자의 커패시터 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 하부 전극의 산화를 최소화하여 유전막의 누설 전류특성을 안정적으로 유지하는 동시에 커패시턴스를 극대화할 수 있는 반도체 메모리 소자의 커패시터 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 HfO2유전막을 사용한 커패시터에서 상부 전극 형성시 원료로 사용되는 Cl 원자의 영향을 차단시킴으로써 누설 전류 특성을 향상시킬 수 있는 반도체 메모리 소자의 커패시터 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 본 발명에 따른 방법에 의하여 제조되어 우수한 전기적 특성을 제공할 수 있는 반도체 메모리 소자의 커패시터를 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 제1 실시예에 따른 방법으로 제조된 커패시터에서 HfO2유전막 두께와 등가산화막 두께와의 관계를 평가한 그래프이다.
도 3은 HfO2유전막에 대한 다양한 열처리 방법에서 HfOx의 결합 상태 변화를 평가한 결과를 나타내는 그래프이다.
도 4는 HfO2유전막의 열처리 조건에 따른 Hf 결합 상태를 나타내는 그래프이다.
도 5a는 HfO2유전막을 진공 어닐한 후 HfO2유전막의 두께 감소를 보여주는 그림이다.
도 5b는 HfO2유전막의 진공 어닐에 의하여 얻어진 밀집화에 따른 안정성을 평가하기 위하여 HF 습식 식각한 결과를 나타낸 표이다.
도 6은 본 발명의 제1 실시예에 따른 방법으로 제조된 커패시터의 누설 전류 특성을 종래 기술에 따른 방법과 비교하여 나타낸 그래프이다.
도 7은 TiN 하부 전극 위에 ALD 방법으로 형성된 HfO2유전막의 후속 열처리 방법에 따른 커패시턴스를 나타낸 그래프이다.
도 8a 내지 도 8f는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 방법에 의하여 Al2O3/HfO2복합 유전막 구조를 가지도록 형성된 커패시터의 전기적 특성을 평가한 결과를 나타낸 그래프이다.
도 10은 본 발명의 방법에 의하여 Al2O3/HfO2복합 유전막 구조를 가지도록 형성된 커패시터의 전기적 특성을 평가한 결과를 나타낸 그래프이다.
도 11은 본 발명의 방법에 의하여 Al2O3/HfO2복합 유전막 구조를 적용하여 커패시터를 제조한 경우에 HfO2유전막 형성 후의 진공 열처리 온도에 따른 누설 전류 변화를 평가한 결과를 나타낸 그래프이다.
도 12는 본 발명의 방법에 의하여 Al2O3/HfO2복합 유전막 구조를 가지도록 형성된 커패시터의 전기적 특성에 대한 온도 의존성을 평가하기 위하여 I-V 특성 곡선을 나타낸 그래프이다.
도 13은 본 발명의 방법에 의하여 Al2O3/HfO2복합 유전막 구조를 형성한 후 750℃의 온도로 진공 어닐하여 얻어진 커패시터에서 Al2O3유전막 두께를 35Å으로 하였을 때 HfO2유전막의 다양한 두께에 따른 전기적 특성 변화를 I-V 특성 곡선으로 나타낸 그래프이다.
도 14는 본 발명의 방법에 의하여 Al2O3/HfO2복합 유전막 구조를 가지도록 형성된 커패시터에서 Al2O3유전막과 HfO2유전막과의 두께비에 따라 등가산화막 두께에 대한 누설 전류 분포를 나타낸 그래프이다.
도 15는 도 14의 평가에 사용된 샘플들에서 얻어진 등가산화막 두께에 대한 데이타들을 나타낸 표이다.
도 16은 도 14의 평가에 사용된 샘플들에서 얻어진 누설 전류에 대한 데이타들을 나타낸 표이다.
도 17은 본 발명의 방법에 의하여 제조된 Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 일정한 두께를 가지는 Al2O3유전막 위에 다양한 두께의 HfO2유전막을 형성하였을 때 누설 전류의 변화를 측정한 결과를 나타낸 그래프이다.
도 18은 본 발명의 방법에 의하여 제조된 Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 일정한 두께를 가지는 Al2O3유전막 위에 다양한 두께의 HfO2유전막을 형성하였을 때 누설 전류의 변화를 측정한 결과를 나타낸 그래프이다.
도 19는 Al2O3막 만으로 이루어진 단일층 유전막을 가지는 대조용 커패시터의 누설 전류 특성을 나타낸 그래프이다.
도 20은 본 발명의 방법에 의하여 제조된 Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 HfO2유전막 두께를 일정하게 고정하고 Al2O3유전막 두께를 다양하게 하였을 때 누설 전류의 변화를 측정한 결과를 나타낸 그래프이다.
도 21은 본 발명의 방법에 의하여 제조된 Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 일정한 두께를 가지는 Al2O3유전막 위에 다양한 두께의 HfO2유전막을 형성하였을 때 누설 전류의 변화를 측정한 결과를 나타낸 그래프이다.
도 22는 HfO2막의 두께에 따른 AFM (atomic force microscope) 이미지를 나타낸 것이다.
도 23은 본 발명의 방법에 의하여 제조된 Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 일정한 두께를 가지는 Al2O3유전막 위에 다양한 두께의 HfO2유전막을 형성하였을 때 누설 전류의 변화를 측정한 결과를 나타낸 그래프이다.
도 24a 내지 도 24f는 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 25는 본 발명의 방법에 의하여 HfO2유전막/Al2O3염소 차단막 구조를 가지도록 형성된 커패시터에서 상부 전극의 형성 방법에 따라 미치는 누설 전류의 영향을 평가한 결과를 나타낸 그래프이다.
도 26은 본 발명의 방법에 의하여 HfO2유전막/Al2O3염소 차단막 구조를 가지도록 형성된 커패시터에서의 전기적 특성을 평가한 결과를 나타낸 그래프이다.
도 27a 내지 도 27g는 본 발명의 제4 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110, 210, 310: 반도체 기판, 20, 120, 220, 320: 하부 전극, 30, 134, 232, 334: HfO2유전막, 40, 140, 240, 340: 상부 전극, 132, 332: Al2O3유전막, 234, 336: 염소 차단막.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 HfO2유전막을 형성한다. 상기 HfO2유전막을 진공 열처리한다. 상기 진공 열처리된 HfO2유전막 위에 상부 전극을 형성한다.
상기 하부 전극은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어질 수 있다. 예를 들면, 상기 하부 전극은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어진다. 상기 하부 전극이 폴리실리콘으로 이루어진 경우, 상기 HfO2유전막을 형성하기 전에 상기 하부 전극 위에 실리콘 질화막을 형성한다.
상기 HfO2유전막은 20 ∼ 200Å의 두께를 가지도록 형성될 수 있다. 상기 HfO2유전막은 CVD (chemical vapor deposition) 또는 ALD (atomic layerdeposition) 방법으로 형성될 수 있다.
상기 진공 열처리 단계는 1 × 10-8∼ 1 torr의 압력하에서 200 ∼ 850℃의 온도로 행해진다.
상기 상부 전극은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다. 예를 들면, 상기 상부 전극은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어질 수 있다. 상기 상부 전극은 CVD, ALD, MOCVD (metal-organic chemical vapor deposition) 방법으로 형성될 수 있으며, 그 중 MOCVD 방법이 특히 바람직하다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 Al2O3유전막을 형성한다. 상기 Al2O3유전막 위에 HfO2유전막을 형성한다. 상기 HfO2유전막을 진공 열처리한다. 상기 진공 열처리된 HfO2유전막 위에 상부 전극을 형성한다. 상기 HfO2유전막의 하부에 형성된 Al2O3유전막은 상기 HfO2유전막을 통과한 산소를 차단시키는 역할을 할 수 있다. 상기 Al2O3유전막은 CVD 또는 ALD 방법으로 형성될 수 있다.
바람직하게는, 상기 HfO2유전막은 상기 Al2O3유전막보다 더 작은 두께로 형성된다. 특히 바람직하게는, 상기 Al2O3유전막은 20 ∼ 60Å의 두께로 형성되고, 상기 HfO2유전막은 10 ∼ 60Å의 두께로 형성된다.
본 발명의 제2 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 상기 HfO2유전막을 산소 분위기에서 열처리하는 단계를 더 포함할 수 있다. 상기 산소 분위기에서의 열처리는 상기 진공 열처리 전 또는 후에 행해질 수 있다. 상기 산소 분위기에서의 열처리를 위하여 상기 HfO2유전막을 200 ∼ 600℃의 온도에서 O3또는 O2플라즈마 처리한다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 제3 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 HfO2유전막을 형성한다. 상기 HfO2유전막을 진공 열처리한다. 상기 진공 열처리된 HfO2유전막 위에 염소 차단막을 형성한다. 상기 염소 차단막 위에 상부 전극을 형성한다. 상기 염소 차단막은 Al2O3, Ta2O5, SiO2또는 Si3N4로 이루어질 수 있다. 또한, 상기 염소 차단막은 CVD 또는 ALD 방법으로 형성될 수 있다. 바람직하게는, 상기 염소 차단막은 3 ∼ 50Å의 두께로 형성된다.
본 발명의 제3 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 상기 염소 차단막을 산소 분위기에서 열처리하는 단계를 더 포함할 수 있다. 상기 산소 분위기에서의 열처리를 위하여 상기 염소 차단막을 200 ∼ 600℃의 온도에서 O3또는 O2플라즈마 처리한다.
본 발명의 제4 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 Al2O3유전막을 형성한다. 상기 Al2O3유전막 위에 HfO2유전막을 형성한다. 상기 HfO2유전막을 진공 열처리한다. 상기 진공 열처리된 HfO2유전막 위에 염소 차단막을 형성한다. 상기 염소 차단막 위에 상부 전극을 형성한다.
본 발명의 제5 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 유전막을 형성한다. 상기 유전막을 진공 열처리한다. 상기 진공 열처리된 유전막 위에 상부 전극을 형성한다. 상기 유전막은 고유전율을 가지는 막으로서 Y2O3, HfO2, Al2O3, TiO2, BaO, SrO, ZrO2, Ta2O5또는 Mb2O5로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다.
상기 또 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자의 커패시터는 상기 정의된 본 발명에 따른 방법에 의하여 제조되는 것으로, 특히 Al2O3유전막/HfO2유전막의 복합 유전막 구조를 가진다. 여기서, 상기 Al2O3유전막/HfO2유전막의 두께비는 1 보다 크다.
본 발명에 의하면, HfO2유전막을 채용하는 고집적 반도체 메모리 소자의 커패시터에 있어서 HfO2유전막의 진공 열처리를 통해서 유전막을 밀집화시키고, 유전막 내의 불순물을 효과적으로 제거할 수 있는 동시에 유전막의 누설 전류 특성을 향상시킴으로써 커패시턴스를 극대화할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 하부 전극(20)을 수 십 ∼ 수 백Å의 두께로 형성한다. 상기 하부 전극(20)은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어질 수 있다. 예를 들면,상기 하부 전극(20)은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다. 상기 하부 전극(20)을 도핑된 폴리실리콘으로 형성하는 경우에는 상기 하부 전극(20)이 후속의 열처리 공정시 산화되는 것을 방지하기 위하여 상기 하부 전극(20)의 표면을 RTN (rapid thermal nitridation) 처리하여 상기 하부 전극(20) 위에 실리콘 질화막(도시 생략)을 형성한다.
도 1b를 참조하면, 상기 하부 전극(20) 위에 HfO2유전막(30)을 20 ∼ 200Å의 두께로 형성한다. 상기 HfO2유전막(30)은 CVD (chemical vapor deposition) 방법 또는 ALD (atomic layer deposition) 방법으로 형성된다.
상기 HfO2유전막(30)을 CVD 방법으로 형성하는 경우, 예를 들면 HfCl4, Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4또는 Hf(NMe2)4와 같은 Hf 소스 물질과, O2가스를 사용하여 약 400 ∼ 500℃의 온도 및 약 1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행한다.
상기 HfO2유전막(30)을 ALD 방법으로 형성하는 경우, Hf 소스로서 HfCl4, 또는 Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4또는 Hf(NMe2)4와 같은 금속 유기 전구체 (metal organic precursor)를 사용하고, O 소스로서 H2O, H2O2, -OH 라디칼을 포함하는 알콜류, O3또는 O2플라즈마를 사용하여 약 150 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고, 원하는 두께의 HfO2막이 얻어질 때까지 상기 증착 공정 및 퍼징(purging) 공정을 반복한다. 상기 HfO2유전막(30)을 ALD 방법으로 형성하는 경우, 저온 증착이 가능하며, 우수한 스텝 커버리지(step coverage)를 얻을 수 있고, 두께 제어가 용이하다. 상기와 같은 방법에 의하여 누설 전류 특성이 우수하고 신뢰도가 높은 HfO2유전막(30)을 얻을 수 있다.
도 1c를 참조하면, 상기 HfO2유전막(30)을 진공 어닐(vacuum anneal) 방법으로 열처리한다. 상기 진공 어닐은 상기 HfO2유전막(30)상에 불활성 가스나 반응 가스를 전혀 공급하지 않는 상태에서 행하여지는 것으로, 압력이 1 × 10-8∼ 1 torr의 고진공 상태로 되도록 배기시키면서 상기 HfO2유전막(30)을 약 200 ∼ 850℃, 바람직하게는 하부 전극이 폴리실리콘으로 이루어진 경우에는 700 ∼ 800℃의 온도, 하부 전극이 금속 질화물 또는 귀금속으로 이루어진 경우에는 400 ∼ 600℃의 온도로 행한다. 상기 진공 열처리에 의하여, 커패시터의 전기적 특성의 열화 없이, 상기 HfO2유전막(30)에 잔류하는 탄소 등과 같은 불순물들이 효과적으로 제거될 수 있으며, 상기 HfO2유전막(30)이 효과적으로 밀집화될 수 있다.
도 1d를 참조하면, 상기 진공 어닐 방법으로 열처리된 HfO2유전막(30) 위에 상부 전극(40)을 약 50 ∼ 2000Å의 두께로 형성한다. 상기 상부 전극(40)은 폴리실리콘, 금속 질화물 또는 귀금속으로 구성되는 단일막 또는 이들의 복합막으로 이루어진다. 예를 들면, 상기 상부 전극(40)은 폴리실리콘, TiN, TaN, WN, Ru, Ir, Pt 등으로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다. 상기 복합막으로서 유리하게 사용될 수 있는 예를 들면, TiN/폴리실리콘, TaN/폴리실리콘, Ru/TiN 등을 들 수 있다. 상기 상부 전극은 ALD 방법, CVD 방법, 또는 MOCVD (metal-organic chemical vapor deposition) 방법으로 형성될 수 있으며, 그 중 MOCVD 방법이 특히 바람직하다. 상기 상부 전극(40)을 MOCVD 방법으로 형성하는 경우, 금속 원료 물질로서 금속 유기물을 사용한다. 즉, Cl 원자 함유 물질을 소스로사용하지 않으므로 상기 HfO2유전막(30)을 채용하는 커패시터의 누설 전류 특성에 악영향을 미치지 않는다.
도 2는 본 발명의 제1 실시예에 따른 방법에 따라 TiN으로 이루어지는 하부 전극 위에 다양한 두께의 HfO2유전막을 형성하고 이들을 각각 450℃의 온도로 진공 열처리한 후, HfO2유전막의 두께와 등가산화막 두께와의 관계를 평가한 그래프이다. 도 2에서, HfO2두께와 등가산화막 두께 사이에 선형적 관계가 있음을 알 수 있다. 또한, TiN으로 이루어지는 하부 전극 위에 형성된 HfO2유전막의 유전 상수는 20이었다.
도 3은 실리콘 기판 위에 증착된 HfO2유전막에 대한 다양한 열처리 방법의 효과로서 HfOx의 결합 상태 변화를 XPS (X-ray photoelectron spectroscopy)로 평가한 결과를 나타내는 그래프이다. 도 3에서 알 수 있는 바와 같이, HfO2유전막의 증착 직후 (as Depo)에는 533eV 부근에서 CO 결합이 존재하지만, 열처리를 행하면 CO 결합이 없어지며, 안정된 HfOx결합을 형성한다.
도 4는 HfO2유전막의 열처리 조건에 따른 Hf 결합 상태를 XPS로 평가한 결과를 나타내는 그래프이다. HfO2유전막의 증착 후에 진공 열처리를 실시한 경우에는 Hf 4f7과 Hf 4f5의 반폭치(full width full maximum)이 적어져서 두 피크 사이의 골이 증착 직후 (as Depo)에 비해서 줄어든다. 즉, HfO2의 안정된 결합들이 증가하여 안정된 HfO2가 생성되었다.
도 5a는 HfO2유전막을 진공 어닐한 후 HfO2유전막의 두께 감소를 보여주는 그림이다. 도 5a에서 알 수 있는 바와 같이, HfO2유전막의 진공 어닐을 통하여 증착 직후에 비해 약 10%의 두께 감소가 발생하였다. 이와 같은 결과로부터, 진공 어닐을 통하여 HfO2유전막의 밀집화가 진행된 것을 알 수 있다.
도 5b는 HfO2유전막의 진공 어닐에 의하여 얻어진 안정성을 평가하기 위하여 HF 습식 식각한 결과를 나타낸 표이다. HfO2유전막이 진공 어닐에 의하여 밀집화된 후 안정된 결합을 이루는가를 평가하기 위하여 HfO2유전막을 증착한 직후, 및 750℃에서 2분 동안 진공 어닐한 후 각각에 대하여 HF 식각액으로 습식 식각을 행하고, 습식 식각 전 및 후의 측정된 각각의 두께와 식각율을 나타내었다. 도 5b에서 알 수 있는 바와 같이, 증착 직후 습식 식각을 행한 경우에는 HfO2막이 거의 모두 식각되었음을 알 수 있다. 반면, 진공 어닐 처리를 행한 경우에는 HfO2막의 두께 변화가 거의 없다. 도 3, 도 4, 도 5a 및 도 5b에서 알 수 있는 바와 같이, HfO2유전막은 진공 열처리를 통하여 보다 안정된 막으로 된다.
도 6은 본 발명의 제1 실시에에 따른 방법에서와 같이 HfO2유전막을 진공 어닐 방법으로 열처리한 경우 얻어진 커패시터의 누설 전류 특성을 다른 열처리 방법으로 얻어진 경우들과 비교하여 나타낸 그래프이다. 도 6에는 각각의 경우에 얻어진 등가산화막 두께를 함께 나타내었다. 도 6의 평가를 위하여, 200Å 두께의 TiN막으로 이루어지는 하부 전극 위에 HfO2유전막을 90Å의 두께로 형성하고, 상기 HfO2유전막을 다양한 방법으로 열처리한 후, 상기 열처리된 HfO2유전막 위에 800Å의 TiN막으로 이루어지는 상부 전극을 형성하였다. 도 6에서 알 수 있는 바와 같이, 본 발명의 방법에 따라 HfO2유전막을 진공 어닐 방법으로 열처리한 경우에 비하여 O3열처리한 경우에는 누설 전류 특성이 크게 열화되고, 등가산화막 두께도 크게 증가하였다. O2열처리 및 N2열처리의 경우는 등가산화막 두께의 증가는 없으나 누설 전류 특성이 진공 열처리의 경우에 비하여 열화되었다.
도 7은 TiN 하부 전극 위에 ALD 방법으로 형성된 HfO2유전막의 후속 열처리 방법에 따른 커패시턴스를 나타낸 그래프이다. HfO2유전막을 O3열처리한 경우는 열처리 온도가 낮아도 산소 원자가 HfO2유전막을 쉽게 투과하여 HfO2유전막과 TiN 하부 전극과의 계면까지 도달하게 되어 TiN 하부 전극이 쉽게 산화된다. 하부 전극의 산화에 의하여 커패시턴스가 열화되고, 하부 전극과 HfO2유전막과의 사이에 마이크로-리프팅(micro-lifting)이 발생된다. 그 결과, 커패시터의 구조적 변형이 발생되고 이로 인하여 누설 전류가 증가된다. 반면, N2열처리 및 O2열처리의 경우에는 커패시턴스의 열화는 관찰되지 않았으나, 진공 열처리의 경우에 비하여 네가티브 누설 전류가 크게 증가하는 것을 확인하였다.
도 8a 내지 도 8f는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a를 참조하면, 반도체 기판(110)상에 하부 전극(120)을 수 십 ∼ 수 백Å의 두께로 형성한다. 상기 하부 전극(120)은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어질 수 있다. 예를 들면,상기 하부 전극(120)은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다. 상기 하부 전극(120)을 도핑된 폴리실리콘으로 형성하는 경우에는 상기 하부 전극(120)이 후속의 열처리 공정시 산화되는 것을 방지하기 위하여 상기 하부 전극(120)의 표면을 RTN (rapid thermal nitridation) 처리하여 상기 하부 전극(120) 위에 실리콘 질화막(도시 생략)을 형성한다.
도 8b를 참조하면, 상기 하부 전극(120) 위에 Al2O3유전막(132)을 형성한다. 상기 Al2O3유전막(132)은 약 20 ∼ 60Å의 두께로 형성되는 것이 바람직하다. 또한, 상기 Al2O3유전막(132)은 후속 공정에서 형성될 HfO2유전막보다 더 두껍게 형성하는 것이 바람직하다. 그 이유에 대하여는 후술한다.
상기 Al2O3유전막(132)은 ALD 방법으로 형성될 수 있다. 이 경우, 상기 Al2O3유전막(132)을 형성하기 위하여 제 1 반응물로서 TMA(trimethyl aluminum)를 사용하고 제2 반응물로서 O3를 사용하여 약 200 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고 원하는 두께의 Al2O3막이 얻어질 때까지 상기 증착 공정 및 퍼징(purging) 공정을 반복한다. 상기 Al2O3유전막(132) 형성을 위한 제1 반응물로서 TMA 외에 AlCl3, AlH3N(CH3)3, C6H15AlO, (C4H9)2AlH, (CH3)2AlCl, (C2H5)3Al 또는 (C4H9)3Al 등을 사용할 수도 있다. 또한, 상기 제2 반응물로서 H2O, H2O2또는 플라즈마 N2O, 플라즈마 O2등과 같은 활성화된 산화제를 사용하는 것도 가능하다. 상기 제2 반응물로서 O3를 사용하여 Al2O3막을 형성한 경우에는 H2O를 사용하여 형성한 경우와 비교할 때 유전율 및 누설 전류 특성은 비슷하나, 신뢰성 측면에서는 훨씬 유리하다.
도 8c를 참조하면, 상기 Al2O3유전막(132) 위에 HfO2유전막(134)을 형성한다. 그 결과, Al2O3/HfO2의 복합 유전막이 형성된다. Al2O3/HfO2의 복합 유전막은 유전율은 낮으나 누설 전류 특성이 좋은 Al2O3유전막으로 이루어지는 단일막, 또는 유전율은 높으나 누설 전류 특성이 열악한 HfO2유전막으로 이루어지는 단일막 각각의 경우보다 유전율도 높으며, 누설 전류 특성도 우수하다. 즉, Al2O3/HfO2의 복합 유전막을 형성함으로써 커패시터의 전기적 특성을 개선할 수 있다. 상기 HfO2유전막(134)은 도 1b를 참조하여 설명한 바와 같은 방법으로 형성될 수 있다. 상기 HfO2유전막(134)은 약 10 ∼ 60Å의 두께로 형성되는 것이 바람직하다. 또한, 이미 설명한 바와 같이, 상기 HfO2유전막(134)은 Al2O3유전막(132)보다 더 작은 두께로형성되는 것이 바람직하다.
도 8d를 참조하면, 상기 HfO2유전막(134)을 진공 어닐 방법으로 열처리한다. 상기 진공 어닐은 도 1c를 참조하여 설명한 바와 같은 방법으로 행한다. 상기 진공 열처리에 의하여, 상기 HfO2유전막(134)에 잔류하는 탄소 등과 같은 불순물들이 효과적으로 제거될 수 있으며, 상기 HfO2유전막(134)이 효과적으로 밀집화될 수 있다.
도 8e를 참조하면, 상기 진공 열처리된 HfO2유전막(134)을 필요에 따라 O3또는 O2플라즈마 분위기하에서 약 200 ∼ 600℃, 바람직하게는 약 300 ∼ 400℃의 온도로 열처리할 수 있다. 이 단계는 경우에 따라 생략 가능하다. 또는, 이 열처리 단계를 도 8d를 참조하여 설명한 진공 열처리 전에 행하는 것도 가능하다.
상기 HfO2유전막(134)을 O3분위기에서 열처리하는 경우는 약 5 ∼ 50torr의 압력하에서 행하고, O2플라즈마를 사용하는 경우에는 약 0.1 ∼ 5torr의 압력하에서 행한다.
상기한 바와 같이 산소 분위기에서 열처리하는 경우에 산소의 확산에 의하여 상기 하부 전극(120)의 산화를 염려할 수도 있으나, 상기 Al2O3유전막(132)과 밀집화된 HfO2유전막(134)에 의해서 산소의 확산을 효과적으로 차단할 수 있으므로 상기 하부 전극(120)은 산화되지 않는다. 특히, 상기 하부 전극(120)이 금속 질화물또는 귀금속과 같은 금속막으로 이루어진 경우에, 상기 Al2O3유전막(132) 및 HfO2유전막(134)의 복합막 구조는 후속의 유전막 열처리 공정시 상기 하부 전극(120)이 산화되는 것을 방지하는 역활을 확실히 수행한다.
도 8f를 참조하면, 상기 진공 열처리 또는 산소 분위기 열처리된 HfO2유전막(134) 위에 상부 전극(140)을 약 50 ∼ 2000Å의 두께로 형성한다. 상기 상부 전극(140)은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어지는 단일막 또는 이들의 복합막으로 이루어진다. 예를 들면, 상기 상부 전극(140)은 폴리실리콘, TiN, TaN, WN, Ru, Ir, Pt 등으로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다. 상기 상부 전극은 ALD 방법, CVD 방법, 또는 MOCVD (metal-organic chemical vapor deposition) 방법으로 형성될 수 있으며, 그 중 MOCVD 방법이 특히 바람직하다. 상기 상부 전극(140)을 MOCVD 방법으로 형성하는 경우, 금속 원료 물질로서 금속 유기물을 사용한다. 즉, Cl 원자 함유 물질을 소스로 사용하지 않으므로 상기 HfO2유전막(134)을 채용하는 커패시터의 누설 전류 특성에 악영향을 미치지 않는다.
도 9는 본 발명에 따른 방법에 의하여 Al2O3/HfO2복합 유전막 구조를 가지도록 형성된 커패시터의 전기적 특성을 평가한 결과를 나타낸 그래프이다.
도 9의 평가를 위하여, 하부 전극으로서 인(phosphorus)이 도핑된 폴리실리콘막을 형성한 후, RTN 방법으로 상기 하부 전극 위에 실리콘 질화막을 성장시켰다. 그 후, Al2O3및 HfO2유전막을 차례로 형성한 후, 진공 분위기에서 750℃로 어닐 공정을 행하였다. 또한, 상부 전극을 형성하기 위하여 TiN/폴리실리콘 적층 구조를 형성한 후 650℃의 온도하에서 폴리실리콘을 활성화시키기 위한 어닐 공정을 행하였다. 얻어진 결과물로부터 포토리소그래피 공정 및 식각 공정을 거쳐 약 10:1의 아스펙트 비 (aspect ratio)를 가지는 커패시터 구조를 완성하고, 전기적 특성을 평가하였다.
도 9에 나타낸 바와 같이, Al2O3/HfO2복합 유전막을 형성한 후 진공 어닐 방법에 의하여 열처리한 경우에는 증착 직후(As-depo) 상태보다 누설 전류 특성이 개선됨으로써 전기적 특성이 향상되었다.
도 10은 본 발명의 방법에 따라 Al2O3/HfO2복합 유전막 구조를 가지도록 형성된 커패시터의 전기적 특성을 평가한 결과를 나타낸 그래프이다.
도 10에 나타낸 바와 같이, Al2O3/HfO2복합 유전막을 형성한 후 O2어닐 방법에 의하여 열처리한 경우 보다 진공 어닐 방법에 의하여 열처리한 경우에 전기적 특성이 개선되었다. 즉, 진공 어닐의 경우에는 O2어닐의 경우와 동등한 수준의 누설 전류 특성을 유지하면서 커패시턴스가 약 10% 증가하는 것을 확인하였다.
도 11은 본 발명의 방법에 따라 Al2O3/HfO2복합 유전막 구조를 적용하여 커패시터를 제조한 경우에 HfO2유전막 형성 후의 진공 열처리 온도에 따른 누설 전류 변화를 평가한 결과를 나타낸 그래프이다. 도 11의 평가를 위하여, 진공 열처리 조건을 제외한 다른 조건들을 도 9의 평가를 위하여 사용된 샘플들과 동일하게 하여평가용 샘플을 제조하였다.
도 11에서 알 수 있는 바와 같이, 화살표 "A"에 따라 표시된 진공 열처리 조건에서는 화살표 "A"에 따라 표시된 진공 열처리 조건에서 보다 작은 등가산화막 두께(Toxeq) 및 낮은 누설 전류가 얻어지는 결과로부터 보다 더 우수한 전기적 특성을 나타내는 것을 알 수 있다.
도 12는 본 발명의 방법에 따라 Al2O3/HfO2복합 유전막 구조를 적용하여 커패시터를 제조한 경우, 전기적 특성에 대한 온도 의존성을 평가하기 위한 I-V 특성 곡선을 나타낸 그래프이다. 도 12의 결과로부터, 125℃ 까지는 누설 전류에 대한 온도 의존성이 무시할 정도임을 확인하였다.
도 13은 본 발명의 방법에 따라 Al2O3/HfO2복합 유전막 구조를 형성한 후 750℃의 온도로 진공 어닐하여 얻어진 커패시터에서 Al2O3유전막 두께를 35Å로 하였을 때 HfO2유전막의 다양한 두께에 따른 전기적 특성 변화를 I-V 특성 곡선으로 나타낸 그래프이다. 도 13에서 알 수 있는 바와 같이, Al2O3유전막과 HfO2유전막의 두께비가 변화됨에 따라 그 누설 전류 특성 및 등가산화막 두께(EOT)가 변화되는 것을 확인하였다.
이에 따라, 본 출원인은 Al2O3/HfO2복합 유전막의 최적 두께비를 얻기 위하여 Al2O3유전막 및 HfO2유전막의 두께에 따른 상관 관계를 평가하였다. 이에 대하여 상술하면 다음과 같다.
도 14는 Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 Al2O3유전막과 HfO2유전막의 두께비에 따라 등가산화막 두께(Toxeq)에 대한 누설 전류 분포를 나타낸 그래프이다.
도 14에서, "A"로 표시된 원의 내부에 있는 부분이 Al2O3/HfO2복합 유전막 구조에서 Al2O3유전막 두께보다 HfO2유전막 두께가 더 두꺼운 부분을 나타내는 것으로, "A"로 표시된 원 내부에서는 누설 전류 특성이 열화된 것을 보여준다. 도 14에서, "B"로 표시된 점선에 따라 변화되는 부분은 정상적인 누설 전류 분포를 보이는 것이다.
도 15 및 도 16은 각각 도 14의 평가에 사용된 샘플들에서 얻어진 데이타들로서, Al2O3유전막과 HfO2유전막의 두께비에 따른 누설 전류 열화 여부를 나타낸 것이다. 도 15에서 표시된 각 숫자들은 각각의 샘플 커패시터에서 얻어진 등가산화막 두께를 나타내고, 도 16에서 표시된 각 숫자들은 각각의 샘플 커패시터에서 얻어진 누설 전류를 나타낸다. 도 15 및 도 16에서, 도 14의 "A"로 표시된 원 내부에 있는 데이타들은 "누설 전류 열화"로서 표시하였고, 도 14의 "B"로 표시된 점선에 따라 변화되는 데이타들은 "누설 전류 정상"으로 표시하였다.
도 17은 Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 20Å의 일정한 두께를 가지는 Al2O3유전막 위에 다양한 두께의 HfO2유전막을 형성하였을 때 누설 전류의 변화를 측정한 결과를 나타낸 그래프이다.
도 17에서, Al2O3유전막/HfO2유전막의 두께비가 1.0보다 작은 경우, 즉 Al2O3유전막의 두께가 HfO2유전막의 두께보다 작은 경우에는 누설 전류 특성이 열화되었으며, Al2O3유전막/HfO2유전막의 두께비가 1.0보다 큰 경우, 즉 Al2O3유전막의 두께가 HfO2유전막의 두께보다 큰 경우에는 누설 전류 특성이 양호하였다.
도 18은 Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 35Å 두께의 Al2O3유전막 위에 다양한 두께의 HfO2유전막을 형성하였을 때 누설 전류의 변화를 측정한 결과를 나타낸 그래프이다.
도 18에서, Al2O3유전막/HfO2유전막의 두께비가 1.0보다 작은 경우에는 누설 전류 특성이 열화되었으며, Al2O3유전막/HfO2유전막의 두께비가 1.0보다 큰 경우에는 누설 전류 특성이 양호하였다.
도 19는 대조용으로 평가한 결과로서, Al2O3막 만으로 이루어진 단일층 유전막을 가지는 커패시터의 누설 전류 특성을 나타낸 그래프이다. 도 19에서, Al2O3막의 두께가 감소함에 따라 등가산화막 두께(Tox)가 감소한다. 또한, 유전막의 누설 전류는 Al2O3막이 약 35Å 이하의 두께로 될 때 급격하게 증가한다. 도 19의 결과로부터, Al2O3막을 단독으로 사용하여 유전막을 구성할 때 Al2O3막의 누설 전류 특성을 고려하면 유전막의 박막화는 등가산화막 두께 약 30Å에서 한계를 보이게 된다.
도 20은 본 발명에 따른 방법에 의하여 제조된 Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 HfO2유전막의 두께를 20Å으로 일정하게 하고, Al2O3유전막 두께를 다양하게 하였을 때 누설 전류의 변화를 측정한 결과를 나타낸 그래프이다.
도 20에서, Al2O3유전막 두께가 각각 20Å 및 25Å인 경우에는 2V 이하의 낮은 전압 영역에서부터 누설 전류가 크게 증가한 반면, Al2O3유전막 두께가 각각 30Å 및 35Å인 경우에는 Al2O3/HfO2복합 유전막 구조에서의 낮은 등가산화막 두께에도 불구하고 Al2O3단일 유전막의 경우와 거의 동등한 수준의 누설 전류 특성을 나타내었다.
도 21은 본 발명에 따른 방법에 의하여 제조된 Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 30Å의 일정한 두께를 가지는 Al2O3유전막 위에 다양한 두께의 HfO2유전막을 형성하였을 때 누설 전류의 변화를 측정한 결과를 나타낸 그래프이다.
도 21에서, HfO2유전막의 두께가 증가함에 따라 누설 전류는 낮아지고 있다. 이로부터, Al2O3유전막의 두께가 증가한 경우보다는 누설 전류 특성의 개선 정도는 작지만 HfO2유전막의 두께가 증가하여도 등가산화막 두께에 미치는 영향은 작음을 알 수 있다.
상기한 바와 같이, Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 누설전류 특성은 HfO2유전막의 두께 보다는 Al2O3유전막의 두께에 크게 의존하고 있다. 따라서, Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 안정적인 누설 전류 특성을 얻기 위하여는 Al2O3산소 차단막의 두께가 30Å 이상인 것이 바람직하다.
일반적으로, HfO2막은 그 증착 두께가 증가함에 따라 증착 과정중에 결정화가 이루어진다. HfO2막의 두께에 따른 결정화 효과는 AFM (atomic force microscope)을 통하여도 확인 가능하다.
도 22는 HfO2막의 두께에 따른 AFM 이미지를 나타낸 것이다. AFM 이미지상에서 HfO2막의 두께가 60Å인 경우에 표면 러프니그(roughness)가 급격하게 나빠지고 있는 것을 확인할 수 있다. HfO2막의 두께가 증가함에 따라 HfO2막 내에서 부분적으로 결정화가 일어나게 되며, 결정화된 HfO2막 위에서는 증착 속도가 비정질 HfO2막의 경우에 비하여 상대적으로 빠르다. 따라서, 도 22의 AFM 이미지에서 볼 수 있는 바와 같이, HfO2막의 두께가 60Å인 경우 HfO2막이 삐죽삐죽한 모양으로 성장되어 표면 러프니스가 불량하게 된다. AFM 분석 결과에 따르면, HfO2막의 결정화가 시작되는 두께는 약 50Å 전후이다.
도 23은 본 발명에 따른 방법에 의하여 제조된 Al2O3/HfO2유전막 구조를 가지는 커패시터에서 25Å의 일정한 두께를 가지는 Al2O3유전막 위에 다양한 두께의HfO2유전막을 형성하였을 때 누설 전류의 변화를 측정한 결과를 나타낸 그래프이다.
Al2O3/HfO2복합 유전막 구조의 장점으로 기대되는 바와 같이 고유전막에 의한 누설 전류 효과가 HfO2유전막의 두께가 증가함에 따라 더욱 커질 것으로 기대됨에도 불구하고, 도 23의 결과에서는 오히려 HfO2유전막의 두께가 증가함에 따라 누설 전류 특성이 더욱 열화되는 결과를 나타내었다. 이와 같은 결과는 HfO2유전막의 결정화와 관련이 있는 것으로 판단된다. 즉, HfO2유전막의 두께가 증가함에 따라 결정화된 HfO2그레인들이 성장하고, 그 결과 Al2O3/HfO2복합 유전막 구조의 Al2O3막 내로 성장되는 HfO2그레인들이 유전막 내에서 누설 전류 경로로 작용하여 누설 전류 특성 열화를 초래하는 것이다.
상기한 평가 결과들로부터 알 수 있는 바와 같이, Al2O3/HfO2복합 유전막 구조를 가지는 커패시터에서 HfO2막에 의한 누설 전류 억제 효과를 극대화하기 위하여 HfO2유전막은 HfO2막의 결정화가 시작되는 두께 이하의 두께를 유지하여야 하며 그 두께는 AFM을 통한 평가 결과를 토대로 할 때 약 40Å 이하가 바람직하다.
도 24a 내지 도 24f는 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 24a를 참조하면, 반도체 기판(210)상에 하부 전극(220)을 수 십 ∼ 수 백Å의 두께로 형성한다. 상기 하부 전극(220)은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어질 수 있다. 예를 들면, 상기 하부 전극(220)은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다. 상기 하부 전극(220)을 도핑된 폴리실리콘으로 형성하는 경우에는 상기 하부 전극(220)이 후속의 열처리 공정시 산화되는 것을 방지하기 위하여 상기 하부 전극(220)의 표면을 RTN (rapid thermal nitridation) 처리하여 상기 하부 전극(220) 위에 실리콘 질화막(도시 생략)을 형성한다.
도 24b를 참조하면, 상기 하부 전극(220) 위에 HfO2유전막(232)을 형성한다. 상기 HfO2유전막(232)은 도 1b를 참조하여 설명한 바와 같은 방법으로 형성될 수 있다. 상기 HfO2유전막(232)은 약 20 ∼ 80Å의 두께로 형성되는 것이 바람직하다.
도 24c를 참조하면, 상기 HfO2유전막(232)을 진공 어닐 방법으로 열처리한다. 상기 진공 어닐은 도 1c를 참조하여 설명한 바와 같은 방법으로 행한다. 상기 진공 열처리에 의하여, 상기 HfO2유전막(232)에 잔류하는 탄소 등과 같은 불순물들이 효과적으로 제거될 수 있으며, 상기 HfO2유전막(232)이 효과적으로 밀집화될 수 있다.
도 24d를 참조하면, 상기 진공 열처리된 HfO2유전막(232) 위에 염소 차단막(234)을 형성한다. 지금까지 알려진 바에 의하면, 상부 전극 형성 공정시TiCl4등과 같이 Cl 원자를 함유하는 가스를 사용하는 경우에는 HfO2유전막을 채용한 커패시터에서 누설 전류 특성이 급격하게 열화되는 특성을 보인다. 본 실시예에서는 상기 HfO2유전막(232) 위에 상기 염소 차단막(234)을 형성함으로써 후속의 상부 전극 형성 공정시 Cl 원자에 의한 악영향을 차단하고자 하는 것이다. 상기 염소 차단막(234)은 예를 들면 Al2O3, Ta2O5, SiO2또는 Si3N4로 이루어질 수 있다. 상기 염소 차단막(234)은 약 3 ∼ 50Å, 바람직하게는 약 10 ∼ 20Å의 두께로 형성되는 것이 바람직하다.
상기 염소 차단막(234)은 CVD 또는 ALD 방법으로 형성될 수 있다. 상기 염소 차단막(234)을 Al2O3로 형성하는 경우, 이를 CVD 방법으로 형성하기 위하여, 예를 들면 TMA(trimethyl aluminum)와 H2O를 사용하여 약 400 ∼ 500℃의 온도 및 약 1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행한다. 상기 염소 차단막(234)을 구성하는 Al2O3막을 ALD 방법으로 형성하는 경우,제1 반응물로서 TMA를 사용하고, 제2 반응물로서 O3를 사용하여 약 250 ∼ 400℃의 온도 및 약 1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고, 원하는 두께의 Al2O3막이 얻어질 때까지 상기 증착 공정 및 퍼징(purging) 공정을 반복한다. 상기 Al2O3막 형성을 위한 제1 반응물로서 TMA 외에 AlCl3, AlH3N(CH3)3, C6H15AlO, (C4H9)2AlH, (CH3)2AlCl, (C2H5)3Al 또는 (C4H9)3Al 등을 사용할 수도 있다. 또한, 상기 제2 반응물로서 H2O, 또는 플라즈마N2O, 플라즈마 O2등과 같은 활성화된 산화제를 사용하는 것도 가능하다.
도 24e를 참조하면, 상기 염소 차단막(234)이 형성된 결과물을 O3또는 O2플라즈마 분위기하에서 약 200 ∼ 600℃, 바람직하게는 약 300 ∼ 400℃의 온도로 열처리한다. 이 단계는 경우에 따라 생략 가능하다.
상기 염소 차단막(234)을 O3분위기에서 열처리하는 경우는 약 5 ∼ 50torr의 압력하에서 행하고, O2플라즈마를 사용하는 경우에는 약 0.1 ∼ 5torr의 압력하에서 행한다.
도 24f를 참조하면, 상기 산소 분위기 열처리된 염소 차단막(234) 위에 상부 전극(240)을 약 50 ∼ 2000Å의 두께로 형성한다. 상기 상부 전극(240)은 금속 질화물 또는 귀금속으로 이루어진다. 예를 들면, 상기 상부 전극(240)은 폴리실리콘, TiN, TaN, WN, Ru, Ir 또는 Pt으로 이루어지는 단일막 또는 이들이 복합막으로 이루어질 수 있다. 상기 상부 전극은 ALD 방법, CVD 방법, 또는 MOCVD (metal-organic chemical vapor deposition) 방법으로 형성될 수 있다.
도 25는 본 발명에 따른 방법에 의하여 제조된 HfO2유전막/Al2O3염소 차단막 구조를 가지는 커패시터에서, ALD 방법으로 형성된 HfO2유전막에서의 상부 전극의 형성 방법에 따라 미치는 누설 전류의 영향을 평가한 결과를 나타낸 것이다. 도 25에는 대조용으로서 염소 차단막 없이 ALD 방법으로 형성된 HfO2유전막 단일층을 사용한 경우에 다양한 방법으로 상부 전극을 형성하여 얻어진 누설 전류 특성을 함께 나타내었다.
도 25의 결과에서, 커패시터의 누설 전류 특성은 상부 전극을 형성하는 방법에 크게 의존하는 것으로 나타났다. 또한, TiCl4및 NH3를 반응 가스로 사용하여 ALD 방법에 의하여 형성된 TiN막(ALD-TiN)으로 이루어지는 상부 전극을 HfO2막 위에 형성한 경우에는 누설 전류 특성이 급격하게 열화되었다. 이는 ALD 방법에 의하여 TiN 상부 전극을 형성할 때 발생되는 Cl 라디칼에 의한 영향과 관련있는 것이다. 따라서, HfO2유전막 위에 상부 전극을 직접 형성하는 경우에는 상기 상부 전극을 Cl 라디칼에 의한 영향이 없는 PVD 방법 또는 MOCVD 방법으로 형성하여야 한다.
반면, 도 25에 나타낸 바와 같이, 본 발명에 따른 방법에 따라 HfO2유전막/Al2O3염소 차단막 구조를 가지는 커패시터를 제조한 경우에는 ALD 방법으로 TiN 상부 전극을 형성하는 동안 상기 Al2O3염소 차단막에 의하여 누설 전류 열화가 방지되었다.
도 26은 본 발명에 따른 방법에 따라 HfO2유전막 위에 Al2O3염소 차단막을 형성한 구조를 가지는 커패시터에서의 전기적 특성을 평가한 결과를 나타낸 그래프이다.
도 26에서, TiCl4및 NH3를 반응 가스로 사용하여 ALD 방법으로 형성한 TiN 상부 전극이 HfO2유전막에 직접 접하는 경우보다 Al2O3염소 차단막에 접하는 경우에 누설 전류 특성이 훨씬 우수하였다. 이로부터, Al2O3막이 상부 전극 형성시 Cl 라디칼을 효과적으로 차단하였음을 알 수 있다.
도 27a 내지 도 27g는 본 발명의 제4 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 27a를 참조하면, 반도체 기판(310)상에 하부 전극(320)을 수 십 ∼ 수 백Å의 두께로 형성한다. 상기 하부 전극(320)은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어질 수 있다. 예를 들면, 상기 하부 전극(320)은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다. 상기 하부 전극(320)을 도핑된 폴리실리콘으로 형성하는 경우에는 상기 하부 전극(320)이 후속의 열처리 공정시 산화되는 것을 방지하기 위하여 상기 하부 전극(320)의 표면을 RTN (rapid thermal nitridation) 처리하여 상기 하부 전극(320) 위에 실리콘 질화막(도시 생략)을 형성한다.
도 27b를 참조하면, 상기 하부 전극(320) 위에 Al2O3유전막(332)을 형성한다. 상기 Al2O3유전막(332)은 상기 하부 전극(320)이 금속 질화물 또는 귀금속과 같은 금속막으로 이루어진 경우에 후속의 유전막 열처리 공정시 상기 하부 전극(320)이 산화되는 것을 방지하기 위하여 형성되는 것으로, 도 8b를 참조하여 설명한 바와 같은 방법으로 형성한다.
도 27c를 참조하면, 상기 Al2O3유전막(332) 위에 HfO2유전막(334)을 형성한다. 상기 HfO2유전막(334)은 도 1b 또는 도 8c를 참조하여 설명한 바와 같은 방법으로 형성될 수 있다.
도 27d를 참조하면, 상기 HfO2유전막(334)을 진공 어닐 방법으로 열처리한다. 상기 진공 어닐은 도 1c를 참조하여 설명한 바와 같은 방법으로 행한다. 상기 진공 열처리에 의하여, 상기 HfO2유전막(334)에 잔류하는 탄소 등과 같은 불순물들이 효과적으로 제거될 수 있으며, 상기 HfO2유전막(334)이 효과적으로 밀집화될 수 있다.
도 27e를 참조하면, 상기 진공 열처리된 HfO2유전막(334) 위에 염소 차단막(336)을 형성한다. 상기 염소 차단막(336)은 도 24d를 참조하여 설명한 바와 같은 방법으로 형성한다. 상기 염소 차단막(336)을 형성함으로써 후속의 상부 전극 형성 공정시 Cl 원자에 의한 악영향을 차단할 수 있다. 상기 염소 차단막(336)은 예를 들면 Al2O3, Ta2O5, SiO2또는 Si3N4로 이루어질 수 있다.
도 27f를 참조하면, 도 24e를 참조하여 설명한 바와 같은 방법으로 상기 염소 차단막(336)이 형성된 결과물을 O3또는 O2플라즈마 분위기하에서 열처리한다. 이 단계는 경우에 따라 생략 가능하다.
도 27g를 참조하면, 상기 염소 차단막(336) 위에 상부 전극(340)을 약 50 ∼ 2000Å의 두께로 형성한다. 상기 상부 전극(340)은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어진다. 예를 들면, 상기 상부 전극(340)은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 단일막 또는 이들의 복합막으로 이루어질 수 있다. 상기 상부 전극은 ALD 방법, CVD 방법, 또는 MOCVD (metal-organic chemical vapor deposition) 방법으로 형성될 수 있다. 상기 상부 전극(340) 형성을 위한 증착 공정중 TiCl4, TaCl5, WCl6등과 같이 Cl 원자를 함유하는 소스(source)를 사용하는 경우에 상기 염소 차단막(336)이 그 목적한 바와 같은 효과를 발휘할 수 있다.
본 실시예에 따르면, 상기 하부 전극(320)과 상기 HfO2유전막(334) 사이에 상기 Al2O3유전막(332)을 형성하고, 상기 HfO2유전막(334)과 상기 상부 전극(340) 사이에 상기 염소 차단막(336)을 형성하였으므로, 후속의 유전막 열처리 공정시 상기 하부 전극(320)이 산화되는 것을 효과적으로 방지할 수 있는 동시에 상기 상부 전극(340) 형성 공정시 Cl 원자에 의한 악영향을 차단할 수 있다. 따라서, 본 실시예에 의하면 상기 HfO2유전막(334) 형성 후 진공 열처리에 의하여 상기 HfO2유전막(334) 내의 불순물을 효과적으로 제거할 수 있는 동시에 유전막의 누설 전류 특성을 안정적으로 유지시킬 수 있다.
상기 실시예들에서 본 발명에 따른 방법에서 적용되는 HfO2막을 포함한 유전막 형성 방법 및 후속의 진공 열처리 방법은 반도체 메모리 소자의 커패시터를 제조하는 경우에 대하여만 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 고집적 반도체 소자에서 예를 들면 게이트 전극 형성 공정과 같이 유전막이 사용되는 경우에는 어떠한 경우에도 적용 및 응용이 가능하다. 또한, 본 발명에 따른 방법에서와 같이 유전막을 진공 열처리하는 기술을 설명하는 데 있어서, 상기 실시예에서는 HfO2유전막을 채용하는 경우에 대하여만 설명하였으나, 이 기술 분야에 숙련된 자이면, 본 발명의 특징적인 기술적 사상이 HfO2유전막 외에도 다양한 고유전막, 예를 들면 Y2O3, Al2O3, TiO2, BaO, SrO, ZrO2, Ta2O5또는 Mb2O5로 이루어지는 단일막 또는 이들의 복합막에 대하여도 동일한 방법으로 적용될 수 있음을 잘 알 수 있을 것이다.
본 발명에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 HfO2유전막을 채용한다. 상기 HfO2유전막을 형성한 후 상기 HfO2유전막 내의 불순물 제거, 밀집화 및 큐어링을 위하여 상기 HfO2유전막을 진공 열처리한다. Al2O3/HfO2복합 유전막 구조를 형성하고, HfO2유전막 내의 불순물 제거, 밀집화 및 큐어링을 위하여 상기 HfO2유전막을 진공 열처리한다. 이 때, Al2O3유전막/HfO2유전막의 두께비는 1 보다 크다. 또한, Al2O3/HfO2복합 유전막 구조에서 Al2O3유전막은 산소 열처리에 의한 산소 차단막의 역할도 수행한다. 또한, 상기 HfO2유전막을 진공 열처리한 후, 상기 HfO2유전막 위에 염소 차단막을 형성한다. 따라서, 상부 전극 형성 공정시 Cl 원자에 의한 악영향을 차단할 수 있다.
본 발명에 따른 반도체 메모리 소자의 커패시터 제조 방법에 의하면, HfO2유전막을 채용하는 고집적 반도체 메모리 소자의 커패시터에 있어서 유전막 내의불순물을 효과적으로 제거할 수 있는 동시에 유전막을 밀집화시킴으로써 유전막의 누설 전류 특성을 향상시켜 커패시턴스를 극대화하고 커패시터의 전기적 특성을 개선할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (66)

  1. 반도체 기판상에 하부 전극을 형성하는 단계와,
    상기 하부 전극 위에 HfO2유전막을 형성하는 단계와,
    상기 HfO2유전막을 1 × 10-8∼ 1 torr의 압력하에서 가스 공급 없이 진공 열처리하는 단계와,
    상기 진공 열처리된 HfO2유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  2. 제1항에 있어서,
    상기 하부 전극은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  3. 제2항에 있어서,
    상기 하부 전극은 TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  4. 제1항에 있어서,
    상기 HfO2유전막은 20 ∼ 200Å의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  5. 제1항에 있어서,
    상기 HfO2유전막은 CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 방법으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  6. 제1항에 있어서,
    상기 진공 열처리는 200 ∼ 850℃의 온도로 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  7. 제1항에 있어서,
    상기 상부 전극은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  8. 제7항에 있어서,
    상기 상부 전극은 TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  9. 제1항에 있어서,
    상기 상부 전극은 MOCVD (metal-organic chemical vapor deposition) 방법으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  10. 제2항에 있어서,
    상기 하부 전극은 폴리실리콘으로 이루어지고,
    상기 HfO2유전막을 형성하기 전에, 상기 하부 전극 위에 실리콘 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  11. 제10항에 있어서,
    상기 실리콘 질화막을 형성하기 위하여 상기 하부 전극의 표면을 RTN (rapid thermal nitridation) 처리하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  12. 반도체 기판상에 하부 전극을 형성하는 단계와,
    상기 하부 전극 위에 Al2O3유전막을 형성하는 단계와,
    상기 Al2O3유전막 위에 HfO2유전막을 형성하는 단계와,
    상기 HfO2유전막을 1 × 10-8∼ 1 torr의 압력하에서 가스 공급 없이 진공 열처리하는 단계와,
    상기 진공 열처리된 HfO2유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  13. 제12항에 있어서,
    상기 Al2O3유전막은 CVD 또는 ALD 방법으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  14. 제12항에 있어서,
    상기 HfO2유전막은 상기 Al2O3유전막보다 더 작은 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  15. 제12항에 있어서,
    상기 Al2O3유전막은 20 ∼ 60Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  16. 제12항에 있어서,
    상기 HfO2유전막은 10 ∼ 60Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  17. 삭제
  18. 제12항에 있어서,
    상기 진공 열처리는 200 ∼ 850℃의 온도로 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  19. 제12항에 있어서,
    상기 HfO2유전막을 산소 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  20. 제19항에 있어서,
    상기 산소 분위기에서의 열처리는 상기 진공 열처리 전에 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  21. 제19항에 있어서,
    상기 산소 분위기에서의 열처리는 상기 진공 열처리 후에 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  22. 제19항에 있어서,
    상기 산소 분위기에서의 열처리를 위하여 상기 HfO2유전막을 200 ∼ 600℃의 온도에서 O3또는 O2플라즈마 처리하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  23. 제12항에 있어서,
    상기 HfO2유전막은 CVD 또는 ALD 방법으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  24. 제12항에 있어서,
    상기 Al2O3유전막 및 HfO2유전막은 각각 ALD 방법으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  25. 제12항에 있어서,
    상기 하부 전극은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  26. 제25항에 있어서,
    상기 하부 전극은 TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  27. 제12항에 있어서,
    상기 상부 전극은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  28. 제27항에 있어서,
    상기 상부 전극은 TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  29. 제12항에 있어서,
    상기 상부 전극은 MOCVD (metal-organic chemical vapor deposition) 방법으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  30. 제25항에 있어서,
    상기 하부 전극은 폴리실리콘으로 이루어지고,
    상기 Al2O3유전막을 형성하기 전에, 상기 하부 전극 위에 실리콘 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  31. 제30항에 있어서,
    상기 실리콘 질화막을 형성하기 위하여 상기 하부 전극의 표면을 RTN (rapid thermal nitridation) 처리하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  32. 반도체 기판상에 하부 전극을 형성하는 단계와,
    상기 하부 전극 위에 HfO2유전막을 형성하는 단계와,
    상기 HfO2유전막을 1 × 10-8∼ 1 torr의 압력하에서 가스 공급 없이 진공 열처리하는 단계와,
    상기 진공 열처리된 HfO2유전막 위에 염소 차단막을 형성하는 단계와,
    상기 염소 차단막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  33. 제32항에 있어서,
    상기 염소 차단막은 Al2O3, Ta2O5, SiO2또는 Si3N4로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  34. 제33항에 있어서,
    상기 염소 차단막은 CVD 또는 ALD 방법으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  35. 제33항에 있어서,
    상기 염소 차단막은 3 ∼ 50Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  36. 제32항에 있어서,
    상기 HfO2유전막은 CVD 또는 ALD 방법으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  37. 제32항에 있어서,
    상기 HfO2유전막은 20 ∼ 80Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  38. 제32항에 있어서,
    상기 진공 열처리는 200 ∼ 850℃의 온도로 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  39. 제32항에 있어서,
    상기 염소 차단막을 산소 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  40. 제39항에 있어서,
    상기 산소 분위기에서의 열처리를 위하여 상기 염소 차단막을 200 ∼ 600℃의 온도에서 O3또는 O2플라즈마 처리하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  41. 제32항에 있어서,
    상기 하부 전극은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  42. 제41항에 있어서,
    상기 하부 전극은 TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  43. 제32항에 있어서,
    상기 상부 전극은 금속 질화물 또는 귀금속으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  44. 제43항에 있어서,
    상기 상부 전극은 염소를 함유하는 소스 가스를 사용하여 CVD 또는 ALD 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  45. 제43항에 있어서,
    상기 상부 전극은 TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  46. 제32항에 있어서,
    상기 하부 전극은 폴리실리콘으로 이루어지고,
    상기 HfO2유전막을 형성하기 전에, 상기 하부 전극 위에 실리콘 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  47. 제46항에 있어서,
    상기 실리콘 질화막을 형성하기 위하여 상기 하부 전극의 표면을 RTN (rapid thermal nitridation) 처리하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  48. 반도체 기판상에 하부 전극을 형성하는 단계와,
    상기 하부 전극 위에 Al2O3유전막을 형성하는 단계와,
    상기 Al2O3유전막 위에 HfO2유전막을 형성하는 단계와,
    상기 HfO2유전막을 1 × 10-8∼ 1 torr의 압력하에서 가스 공급 없이 진공 열처리하는 단계와,
    상기 진공 열처리된 HfO2유전막 위에 염소 차단막을 형성하는 단계와,
    상기 염소 차단막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  49. 제48항에 있어서,
    상기 하부 전극은 폴리실리콘, 금속 질화물 또는 귀금속으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  50. 제49항에 있어서,
    상기 하부 전극은 TiN, TaN, Wn, Ru, Ir 또는 Pt로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  51. 제48항에 있어서,
    상기 HfO2유전막은 상기 Al2O3유전막보다 더 작은 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  52. 삭제
  53. 제48항에 있어서,
    상기 진공 열처리는 200 ∼ 850℃의 온도로 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  54. 제48항에 있어서,
    상기 HfO2유전막은 CVD 또는 ALD 방법으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  55. 제48항에 있어서,
    상기 염소 차단막은 Al2O3, Ta2O5, SiO2또는 Si3N4로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  56. 제55항에 있어서,
    상기 염소 차단막은 CVD 또는 ALD 방법으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  57. 제48항에 있어서,
    상기 염소 차단막을 산소 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  58. 제57항에 있어서,
    상기 산소 분위기에서의 열처리를 위하여 상기 염소 차단막을 200 ∼ 600℃의 온도에서 O3또는 O2플라즈마 처리하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  59. 제48항에 있어서,
    상기 상부 전극은 금속 질화물 또는 귀금속으로 이루어지는 것을 특징으로하는 반도체 메모리 소자의 커패시터 제조 방법.
  60. 제59항에 있어서,
    상기 상부 전극은 TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  61. 반도체 기판상에 하부 전극을 형성하는 단계와,
    상기 하부 전극 위에 유전막을 형성하는 단계와,
    상기 유전막을 1 × 10-8∼ 1 torr의 압력하에서 가스 공급 없이 진공 열처리하는 단계와,
    상기 진공 열처리된 유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  62. 제61항에 있어서,
    상기 유전막은 Y2O3, HfO2, Al2O3, TiO2, BaO, SrO, ZrO2, Ta2O5또는 Mb2O5로 이루어지는 단일막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
  63. 제12항의 방법에 의하여 제조된 것을 특징으로 하는 반도체 메모리 소자의 커패시터.
  64. 제63항에 있어서,
    상기 Al2O3유전막/HfO2유전막의 두께비는 1 보다 큰 것을 특징으로 하는 반도체 메모리 소자의 커패시터.
  65. 제63항에 있어서,
    상기 Al2O3유전막은 20 ∼ 60Å의 두께를 가지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터.
  66. 제63항에 있어서,
    상기 HfO2유전막은 10 ∼ 60Å의 두께를 가지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터.
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