KR100826638B1 - 반도체 소자의 캐패시터 및 그 형성방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 캐패시터 및 그 형성방법은, 트랜지스터 및 비트라인을 포함하는 하부 구조물이 형성된 반도체 기판과; 반도체 기판 상에 배치되고 텅스텐 질화막(WN)을 포함하고 있는 하부전극과; 하부전극 위에 배치되고 하프늄옥사이드(HfO2) 단일막으로 형성되어 있는 유전체막과; 그리고 유전체막 위에 배치되고 텅스텐질화막(WN)을 포함하고 있는 상부전극을 포함한다.
텅스텐질화막(WN), 저온공정, 하프늄옥사이드(HfO₂)

Description

반도체 소자의 캐패시터 및 그 형성방법{Capacitor in semiconductor device and the method for fabricating the same}
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내보인 도면이다.
도 2는 본 발명에 따른 반도체 소자의 캐패시터의 구조를 설명하기 위해 나타내보인 도면이다.
도 3 내지 도 7은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내보인 도면이다.
도 8은 본 발명에 따라 원자층 증착방법을 이용하여 텅스텐질화막(WN)을 증착하는 공정을 순차적으로 나타내 보인 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 210 : 컨택플러그
230 : 캐패시터용 희생절연막 240 : 하부전극
250 : 유전체막 260 : 상부전극
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 셀 크기가 감소되어 충분한 정전용량(Cs)을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램(DRAM) 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 고집적화에 중요한 요인이 된다. 또한, 디램(DRAM) 소자가 축소됨에 따라 정전용량을 확보하는 방법으로 종래의 캐패시터 물질을 이용하면서 캐패시터의 표면적을 넓히는 방법, 예를 들어 캐패시터의 높이를 높이는 방법을 이용하여 왔다. 그러나 캐패시터의 높이를 증가시키면, 높이 증가에 따른 단차에 의해 공정 마진이 급속히 감소하여 후속 공정이 어려워지고, 정전용량 확보가 어려워지는 문제가 있었다.
이에 따라 유전상수(k)가 높은 물질을 캐패시터에 적용하는 방법이 제안되어 ONO(Oxide nitride oxide)막을 유전체로 사용하던 이전의 방법에서 원자층 증착방법(ALD; Atomic layer deposition)을 통한 알루미나(Al2O3), 하프늄옥사이드(HfO2)를 이용하는 방법으로 변화하고 있다. 또한, 캐패시터의 전극 구조도 실리콘-절연체-실리콘(SIS; Silicon-insulator-silicon) 구조에서 금속-절연체-금속(MIM; Metal-insulator-metal) 구조로 변화하여 기생 캐패시터를 감소시켜 정전용량을 확보하는 방향으로 연구가 진행되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 비록 도면에 도시되지는 않았으나, 반도체 기판(100)에 소자분리막과 트랜지스터 및 비트라인 등의 하부 구조물(도시하지 않음)을 형성한다. 다음에 하부 구조물 전 표면상에 상기 하부 구조물과 하부전극을 연결하는 하부전극용 컨택플러그(120)를 포함하는 층간절연막(110)을 형성한다. 그리고 하부전극용 컨택플러그(120) 및 층간절연막 전면에 컨택홀(도시하지 않음)을 포함하는 캐패시터용 희생절연막(130)을 형성한다. 다음에 캐패시터용 희생절연막(130) 전면에 화학적 기상증착(CVD; Chemical vapor deposition)방법을 이용하여 티타늄나이트라이드(TiN) 패턴으로 된 하부전극(140)을 형성한다. 다음에 하부전극(140) 표면에 유전막(150)을 형성하고, 화학적 기상증착방법을 통해 티타늄나이트라이드(TiN) 패턴으로 된 상부전극(160)을 형성한다.
이때, 유전막(150)은 높은 유전상수(k)를 갖는 물질, 예를 들어 하프늄옥사이드(HfO2) 화합물을 이용하여 형성할 수 있다. 하프늄옥사이드(HfO2) 화합물은 다른 절연막에 비하여 절연 특성이 뛰어나고, 유전율(k)이 k=25로 매우 높아서 캐패시터의 정전용량을 크게 증가시키는 장점이 있어 고집적 소자 제조에 적합하여 상기 트랜지스터의 게이트 절연막, 또는 캐패시터의 하부전극과 상부전극 사이에 위치하는 유전막에 적용하고 있다.
그런데, 하프늄옥사이드(HfO2) 화합물은 결정화 온도가 낮아 반도체 소자의 제조를 위한 공정 중 고온의 열로 인해 과도한 열적 버짓(Thermal budget)이 가해지는 경우, 예를 들면, 급속열처리(RTA; Rapid thermal annealing) 공정을 진행하 게 되면, 비정질(amorphous) 구조에서 결정화(crystallization)가 진행되어 그레인 바운더리(grain boundary)가 형성되면서 물질의 특성이 열화되는 문제를 유발시킨다. 이에 따라 하프늄옥사이드(HfO2) 화합물의 특성이 열화하는 것을 방지하기 위하여 열적 한계를 최소화하는 방향으로 공정을 진행하고 있다.
또한, 상, 하부전극(160, 140)으로서 티타늄나이트라이드(TiN)막을 증착시, 소자의 고집적화에 따른 축소에 의한 컨택 높이의 증가 및 컨택홀의 개방 영역의 감소로 인하여 컨택 내의 전도성 물질의 균일한 증착이 어려워져 스텝 커버리지 특성이 우수한 사염화티타늄(TiCl4)을 이용하고 있다. 그러나 사염화티타늄(TiCl4)을 이용할 경우, 티타늄나이트라이드(TiN)막 내에 염소(Cl)가 잔여함에 따라 비저항이 급격하게 증가하여 컨택저항이 상승하는 문제가 발생한다. 이에 따라 상기 잔여 염소(Cl)를 제거하기 위해 티타늄나이트라이드(TiN)막의 증착 온도를 550-700℃로 높일 경우, 낮은 결정화 온도를 갖는 하프늄옥사이드(HfO2) 화합물이 결정 구조로 변화하고, 그레인 바운더리(grain boundary)가 형성되면서 누설전류가 증가하는 문제가 발생한다.
이에 따라 하프늄옥사이드(HfO2)를 단일막으로 이용하지 않고, 비결정성이 높아 누설전류가 작은 알루미나(Al2O3)막을 적층하여 하프늄옥사이드/알루미나/하프늄옥사이드의 적층구조로 이루어진 유전막(150)을 이용하고 있다. 그러나 이 경우, 유전상수가 작은 알루미나(Al2O3)를 적층하여 이용하기 때문에, 정전용량이 감소하 는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 캐패시터 형성방법을 개선하여 하프늄옥사이드(HfO2)막이 결정화하는 것을 제어하고, 하프늄옥사이드(HfO2) 단일막으로 유전막을 형성할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터는, 트랜지스터 및 비트라인을 포함하는 하부 구조물이 형성된 반도체 기판과; 상기 반도체 기판 상에 배치되고 텅스텐 질화막(WN)을 포함하고 있는 하부전극과; 상기 하부전극 위에 배치되고 하프늄옥사이드(HfO2) 단일막으로 형성되어 있는 유전체막과; 그리고 상기 유전체막 위에 배치되고 텅스텐질화막(WN)을 포함하고 있는 상부전극을 포함한다.
본 발명에 있어서, 상기 텅스텐질화막(WN)은 다원계화합물을 포함할 수 있다.
상기 텅스텐질화막(WN)은 250-350Å의 두께로 형성하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 텅스텐질화막(WN) 하부전극, 고유전율을 갖는 유전막, 및 텅스텐질화막(WN) 상부전극이 순차적으로 배치되는 구조의 캐패시터 제조방법에 있어서, 상기 텅스텐질화막(WN) 하부전극을 저온에서 형성하는 단계; 상기 유전막을 원자층 증착방법을 이용하여 형성하는 단계; 및 상기 텅스텐질화막(WN) 상부전극을 저온에서 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 텅스텐질화막(WN) 하부전극 및 상부전극을 형성하는 단계는, 디보란(B2H6)가스를 소스 가스로 공급하는 단계; 퍼지 가스를 이용하여 정화하는 단계; 육불화텅스텐(WF6) 가스를 제1 환원가스로 공급하는 단계; 퍼지 가스를 이용하여 정화하는 단계; 및 암모니아(NH3)가스를 제2 환원가스로 공급하여 단일층을 형성하는 단계를 포함할 수 있다.
상기 텅스텐질화막(WN) 하부전극 및 상부전극은 100-400℃의 온도에서 형성하는 것이 바람직하다.
상기 퍼지 가스는, 헬륨(He), 아르곤(Ar), 질소(N₂)가스 가운데 하나를 이용하는 것이 바람직하다.
상기 유전체막은 하프늄옥사이드(HfO2)막을 포함할 수 있다.
상기 하프늄옥사이드(HfO2)막은 단일막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분 에 대해서는 동일한 도면 부호를 붙였다.
이하에서는 본 발명에 따른 반도체 소자의 캐패시터 및 그 형성방법을 설명하기 위해 실린더 타입의 캐패시터를 예로 설명하기로 하지만, 실린더 타입의 캐패시터로 한정되지 않는 것은 자명하다.
도 2는 본 발명에 따른 반도체 소자의 캐패시터 구조를 설명하기 위해 나타내보인 도면이다.
도 2를 참조하면, 본 발명에 따른 반도체 소자의 캐패시터에서는 트랜지스터 및 비트라인을 포함하는 하부 구조물이 형성된 반도체 기판(200) 상에 상기 하부 구조물과 하부전극을 연결하는 컨택플러그(220)를 포함하는 층간절연막(210)이 형성되어 있으며, 컨택플러그(220)는 폴리실리콘을 포함하는 도전막 물질로 이루어져 있다.
그리고 컨택플러그(220) 및 층간절연막(210) 전면에 상기 컨택플러그(220)를 노출하는 컨택홀(도시하지 않음)을 포함하는 캐패시터용 희생절연막(230)이 형성되어 있다.
다음에 캐패시터용 희생절연막(230)의 컨택홀 전면에 배치되는 하부전극(240)과 상기 하부전극(240) 및 상기 캐패시터용 희생절연막(230) 위에 하프늄옥사이드(HfO2) 단일막으로 유전체막(250)이 형성되어 있다. 그리고 상기 유전체막(250) 위에 상부전극(260)이 형성되어 있다. 여기서 캐패시터용 희생절연막(230)의 컨택홀 전면에 배치된 하부전극(240) 및 상기 유전체막(250) 위에 배치된 상부전극(260)은 텅스텐질화막(WN)으로 형성되어 있다. 이때, 하부전극(240) 및 상부전극은 250-350Å의 두께로 형성된다.
추후에도 설명하겠지만, 상기 텅스텐질화막(WN)은 낮은 온도에서도 증착이 가능하다. 이에 따라 하프늄옥사이드(HfO2)막의 결정화를 최소화할 수 있으며, 이 때문에 하프늄옥사이드(HfO2) 단일막으로 캐패시터의 유전체막(250)을 형성해도 누설전류가 발생하는 것을 방지할 수 있다. 또한, 하프늄옥사이드(HfO2)를 유전체막(250)으로 이용함으로써 정전용량을 극대화할 수 있다.
이하, 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 보다 상세하게 설명한다.
도 3 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 3을 참조하면, 트랜지스터 및 비트라인(도시하지 않음)의 제조 공정이 완료된 반도체 기판(200) 상에 층간절연막(210)을 증착하고, 소정의 공정을 진행하여 반도체 기판(200)을 선택적으로 노출시킨다. 다음에 노출 영역을 포함한 층간절연막(210) 전면에 도전막을 형성한 후, 에치백(etch-back) 공정을 수행하여 노출 영역이 매립되는 컨택플러그(220)를 형성한다. 여기서 층간절연막(210)은 PETEOS(Plasma Enhanced TEOS)막을 포함하여 형성할 수 있고, 컨택플러그(220)는 폴리실리콘(poly silicon) 등의 도전성 물질로 형성할 수 있다.
다음에 도 4를 참조하면, 층간절연막(210) 및 컨택플러그(220) 상에 캐패시터용 희생절연막(300)을 형성한다. 이때, 캐패시터용 희생절연막(300)은 캐패시터 가 형성될 높이만큼 PSG(Phosphorus Silicate Glass) 산화막 및 PETEOS 막의 이중막으로 형성할 수 있다. 다음으로 캐패시터용 희생절연막(300) 상에 감광막을 도포 및 패터닝하여 감광막 패턴(도시하지 않음)을 형성한다. 다음에 감광막 패턴을 마스크로 층간절연막(210) 및 컨택플러그(220)를 선택적으로 노출시키도록 캐패시터용 희생절연막(300)을 제거하여 컨택홀(310)을 형성한다.
다음에 도 5를 참조하면, 컨택홀(310)을 포함하는 캐패시터용 희생절연막(300) 전면에 원자층 증착(ALD; Atomic layer deposition)방법을 이용하여 텅스텐질화막(WN)(도시하지 않음)을 증착한다. 다음에 텅스텐질화막(WN)상에 평탄화 공정, 예를 들어 에치백 또는 화학적 기계적 평탄화(CMP; Chemical mechanical polishing)방법을 이용하여 분리해 하부전극으로서 제1 텅스텐질화막(WN)(400)을 형성한다.
도 8은 본 발명에 따라 원자층 증착방법을 이용하여 텅스텐질화막(WN)을 증착하는 공정을 순차적으로 나타내 보인 흐름도이다.
도 8을 참조하면, 본 발명에 따른 텅스텐 질화막(WN)을 증착하는 공정은 소스 가스 및 퍼지 가스를 주입하고, 제1 환원 가스 및 퍼지 가스를 주입한 후, 제2 환원 가스 및 퍼지 가스를 주입하는 단계를 포함하여 이루어진다.
이를 위해 먼저 컨택홀(310)이 형성되어 있는 반도체 기판(200)을 공정온도를 250-300℃로 하는 반응챔버에 로딩한다(단계 810). 그리고 디보란(Diborane; B2H6)을 포함하는 소스가스를 반응챔버 내에 주입하여 캐패시터용 희생절연막(300) 의 노출영역에 디보란(B2H6) 소스가 흡착하도록 한다(단계 820).
그리고 반응 챔버에 퍼지 가스(purge gas)를 주입한다(단계 830). 그러면 캐패시터용 희생절연막(300)의 노출영역 표면 이외에 잔존하는 디보란(B2H6)을 포함하는 소스가스는 배기되거나 정화된다. 이때, 반응챔버 내부의 가스를 배기할 수도 있다. 반응챔버의 내부를 정화하는 퍼지 가스는 비활성 계열의 가스로서 헬륨(He), 아르곤(Ar), 질소(N₂)등을 사용할 수 있다.
다음에 반응챔버에 제1 환원가스를 주입한다(단계　840). 이때, 디보란(B2H6)의 환원가스로는 육불화텅스텐(WF6) 가스를 사용할 수 있다. 그러면 캐패시터용 희생절연막(300)의 노출영역 표면에 흡착되어 있던 디보란(B2H6) 소스가스가 제1 환원가스인 육불화텅스텐(WF6) 가스와 반응하여 단원자층의 텅스텐(W)막(도시하지 않음)이 증착된다. 그리고 반응 챔버에 퍼지 가스(purge gas)를 주입한다(단계 850). 그러면 캐패시터용 희생절연막(300)의 노출영역 표면에 증착된 텅스텐(W)막을 제외한 나머지 부산물이 배기되거나 정화된다. 이때, 반응챔버 내부의 가스를 배기할 수도 있다. 반응챔버의 내부를 정화하는 퍼지 가스는 비활성 계열의 가스로서 헬륨(He), 아르곤(Ar), 질소(N₂)등을 사용할 수 있다.
다음에 상기 캐패시터용 희생절연막(300)의 노출영역 표면에 증착된 텅스텐(W)막에 제2 환원가스를 주입한다(단계 860). 이때, 텅스텐(W)막의 환원가스로는 암모니아(NH3) 가스를 이용할 수 있다. 그러면 텅스텐(W)막이 환원가스인 암모니아 (NH3) 가스와 반응하여 텅스텐질화막(WN)으로 환원된다. 그리고 반응챔버 내부를 정화하기 위하여 퍼지가스를 주입한다.(단계 870) 반응챔버의 내부를 정화하는 퍼지가스는 비활성 계열의 가스로서 헬륨(He), 아르곤(Ar), 질소(N₂)등을 사용할 수 있다. 이때, 반응챔버 내부의 가스를 배기할 수도 있다. 그러면 캐패시터용 희생절연막(300)의 노출영역 표면에 증착된 텅스텐질화막(WN)을 제외한 나머지 반응 부산물 및 반응챔버의 기상에 잔존하는 환원가스는 제거되므로 원자층 증착(ALD)방법은 싸이클(cycle)당 증착되는 막이 제한되며, 소스가스가 모두 소진되면 더 이상 진행되지 않는 자기한계공정(self-limiting process)이다.
상기의 일련의 단계를 반복하여 캐패시터용 희생절연막(300)의 노출영역에 텅스텐질화막(WN)이 소정의 두께, 바람직하게는 250-350Å의 두께로 증착되면 종료한다(단계 880).
다음에 도 6을 참조하면, 제1 텅스텐질화막(WN)(400) 위에 유전체막(500)을 형성한다. 유전체막(500)은 원자층 증착(ALD)방법을 이용하여 하프늄옥사이드(HfO2)막으로 형성할 수 있다. 여기서 종래에는 하프늄옥사이드(HfO2)막이 낮은 온도에서 결정화(crystallization)하고, 두께가 증가함에 따라 결정화가 진행되어 누설전류가 발생하여 하프늄옥사이드(HfO2)막을 단독으로 이용하지 않고, 비결정성이 높은 알루미나(Al2O3)막을 적층하여 하프늄옥사이드(HfO2)/알루미나(Al2O3)/하프늄옥사이드(HfO2)/의 적층구조로 이루어진 유전체막(150, 도1 참조)을 이용하였으나, 본 발 명에서는 원자층 증착(ALD) 방법을 이용한 저온 증착이 가능한 텅스텐질화막(WN)을 캐패시터의 하부전극 및 상부전극으로 이용하여 캐패시터 형성 공정을 저온으로 진행할 수 있으므로 하프늄옥사이드(HfO2)막이 결정화하는 것을 방지할 수 있어 상기 하프늄옥사이드(HfO2) 단일막으로 유전체막(500)을 형성할 수 있다.
다음에 도 7을 참조하면, 유전체막(500) 위에 상부전극으로서 제2 텅스텐질화막(WN)(600)을 형성하여, 하부전극(400), 유전막(500) 및 상부전극(600)을 포함하는 캐패시터(610)를 형성한다. 여기서 제2 텅스텐질화막(WN)(600)은 상술한 원자층 증착(ALD)방법을 이용하여 형성할 수 있다. 보다 상세하게 설명하면, 도 7에 도시한 바와 같이, 제2 텅스텐 질화막(WN)(600)을 증착하는 공정은 소스 가스를 주입하여 소스 가스가 유전체막(500) 상에 흡착하도록 하고, 퍼지 가스를 주입하여 반응한 소스 가스를 제외한 부산물을 정화시킨다. 다음에 제1 환원 가스를 주입하여, 소스가스와 반응시켜 텅스텐(W)막을 형성하고 퍼지 가스를 주입하여 정화시킨 후, 제2 환원 가스를 주입하여 제2 텅스텐질화막(WN)(600)을 형성하고, 퍼지 가스를 주입하여 정화시키는 단계를 포함하여 이루어진다. 여기서 소스 가스는 디보란(B2H6)을 사용할 수 있고, 제1 환원 가스는 육불화텅스텐(WF6)가스를 이용할 수 있으며, 제2 환원 가스는 암모니아(NH3)가스를 이용할 수 있다. 또한, 원자층 증착(ALD) 방법을 진행하는 동안 반응챔버 내부를 정화시키는 퍼지 가스는 비활성 계열의 가스로서 헬륨(He), 아르곤(Ar), 질소(N₂)등을 사용할 수 있다. 이때, 반응챔버 내부의 가스를 배기할 수도 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
예를 들어, 상술한 실시예에서는 실린더 타입의 캐패시터 형성방법에 대하여 기술하였으나, 실린더 타입에 국한되지 않는다. 또한, 상술한 실시예에서는 반도체 소자의 캐패시터의 상, 하부전극을 텅스텐질화막(WN)을 이용하여 저온에서 형성하는 방법에 대하여 기술하였으나, 상기 캐패시터는 금속배선의 배리어막을 형성하는 경우에도 이용할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 형성방법에 의하면, 캐패시터의 상, 하부전극을 텅스텐질화막(WN)을 이용하여 저온에서 형성하는 방법을 이용함으로써 후속 공정에서 하프늄옥사이드(HfO2)막이 결정화하는 것을 제어하여 하프늄옥사이드(HfO2) 단일막으로 유전체막을 형성할 수 있고, 누설전류가 발생하는 것을 방지할 수 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 텅스텐질화막(WN) 하부전극, 고유전율을 갖는 유전체막, 및 텅스텐질화막(WN) 상부전극이 순차적으로 배치되는 구조의 캐패시터 제조방법에 있어서,
    상기 텅스텐질화막(WN) 하부전극을 300℃보다 낮은 온도에서 형성하는 단계;
    상기 유전체막을 원자층 증착방법을 이용하여 형성하는 단계; 및
    상기 텅스텐질화막(WN) 상부전극을 300℃보다 낮은 온도에서 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
  5. 제4항에 있어서, 상기 텅스텐질화막(WN) 하부전극 및 상부전극을 형성하는 단계는,
    디보란(B2H6)가스를 소스 가스로 공급하는 단계;
    퍼지 가스를 이용하여 정화하는 단계;
    육불화텅스텐(WF6) 가스를 제1 환원가스로 공급하는 단계;
    퍼지 가스를 이용하여 정화하는 단계; 및
    암모니아(NH3)가스를 제2 환원가스로 공급하여 단일층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제5항에 있어서,
    상기 텅스텐질화막(WN) 하부전극 및 상부전극은 250-300℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제5항에 있어서,
    상기 퍼지 가스는, 헬륨(He), 아르곤(Ar), 질소(N₂)가스 가운데 하나를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제4항에 있어서,
    상기 유전체막은 하프늄옥사이드(HfO2)막을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제8항에 있어서,
    상기 하프늄옥사이드(HfO2)막은 단일막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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