KR100688499B1 - 결정화 방지막을 갖는 유전막을 포함하는 ｍｉｍ 캐패시터및 그 제조방법 - Google Patents
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Abstract
유전막의 결정화로 인한 누설 전류를 방지할 수 있는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터는, 금속 물질로 된 하부 전극, 상기 하부 전극 상에 형성되는 유전막, 상기 유전막 상부에 형성되는 금속 물질로 된 상부 전극을 포함한다. 상기 유전막은 그 내부에 상기 유전막과 상이한 물질로 된 결정화 방지막을 포함한다.
결정화 방지막, ALD, 하프늄 산화막, 알루미늄 산화막, 티타늄 질화막, 누설 전류
Description
도 1은 종래의 캐패시터 유전막의 결정 피크를 설명하기 위한 그래프이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 MIM 캐패시터를 설명하기 위한 단면도이다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 MIM 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 CVD 방식에 의해 티타늄 질화막을 형성하는 방법을 설명하기 위한 도면이다.
도 5는 ALD 방식에 의해 티타늄 질화막을 형성하는 방법을 설명하기 위한 도면이다.
도 6은 SFD 방식에 의해 티타늄 질화막을 형성하는 방법을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 유전막 증착 방법을 설명하기 위한 도면이다.
도 8a 및 도 8b는 본 발명의 결정화막 방지막 증착방법을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 캐패시터 유전막의 결정화 피크를 보여주는 그래프이다.
도 10은 본 발명의 실시예에 따른 캐패시터 유전막의 누설 전류를 나타낸 그래프이다.
도 11은 본 발명의 실시예에 따른 MIM 캐패시터의 누설 전류를 나타낸 그래프이다.
도 12는 본 발명의 실시예에 따른 캐패시터의 수율을 나타낸 그래프이다.
도 13은 본 발명의 또 다른 실시예에 따른 캐패시터의 단면도이다.
도 14는 제 1 및 제 2 하프늄 산화막의 두께를 변화시켜 캐패시터 유전막의 누설 전류를 측정한 그래프이다.
도 15 내지 도 17은 본 발명의 다른 실시예를 설명하기 위한 캐패시터 유전막을 확대한 단면도이다.
도 18은 하프늄 질산화막을 유전막으로 사용한 경우 캐패시터 누설 전류를 나타낸 그래프이다.
도 19는 본 발명의 또 다른 실시예를 나타낸 유전막의 확대 단면도이다.
본 발명은 MIM(metal-insulator-metal) 캐패시터 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 결정화 방지막을 갖는 유전막을 포함하는 MIM 캐패시터 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM(dynamic random access memory) 소자의 정보를 저장하는 캐패시터의 경우 역시 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 용량을 가질 것이 요구되고 있다.
이에따라, 캐패시터의 용량을 증대시키기 위한 기술이 지속적으로 연구되고 있으며, 최근에는 고유전율을 갖는 유전막을 캐패시터에 채용하는 기술이 주류를 이루고 있다.
고유전율을 갖는 유전막은 대개 산소 친화력이 큰 금속으로부터 얻어지는 금속 산화물이다. 이러한 고유전막은 유전율은 높으나, 불안정하여 누설 전류가 크다. 그러므로, 불안정한 고유전율을 갖는 유전막을 사용하려면 불가피하게 높은 일함수를 갖는 금속이 캐패시터 전극으로 이용되어야 한다. 이러한 구조의 캐패시터를 일반적으로 MIM 캐패시터라 한다.
종래의 MIM 캐패시터의 유전막으로는 유전율(ε)이 약 25 정도인 탄탈륨 산화막(Ta2O5)이 일반적으로 이용되고 있다. 이러한 탄탈륨 산화막은 유전율은 높은 반면, 자체적인 누설 전류가 매우 크다. 이에따라, 탄탈륨 산화막을 유전막으로 사용하는 경우, 다른 금속보다도 베리어(barrier) 특성이 탁월한 루테늄(Ru) 금속을 캐패시터의 전극으로 사용하는 것이 통상적이다. 그러나, 상기 루테늄 금속은 캐패시터의 전극 물질로 우수한 특성을 갖지만, 알려진 바와 같이 귀금속류이므로 가격 이 매우 높아 대량 생산에 문제가 있다.
종래에는 루테늄 금속에 비해 가격이 낮으면서, 반도체 제조 공정에서 많이 이용되고 있는 금속 질화막, 예컨대 티타늄 질화막(TiN)을 캐패시터 전극 물질로 사용하는 기술이 제안되었다. 티타늄 질화막은 알려진 바와 같이 반응성이 낮으며 누설 전류 특성이 안정하고, 우수한 도전 특성을 갖는 것으로 알려져 있다. 그러나, 티타늄 질화막은 상기 루테늄 금속막에 비하여 베리어 특성이 낮으므로, 티타늄 질화막을 전극으로 사용하는 경우, 누설 전류가 큰 탄탈륨 산화막을 유전막으로 사용할 수 없다.
이에따라, 티타늄 질화막을 캐패시터 전극으로 사용하는 경우, 탄탈륨 산화막 보다는 누설 전류 특성이 좋은 하프늄 산화막(HfO2)을 유전막으로 사용하는 기술이 제안되었다. 하프늄 산화막은 탄탈륨 산화막과는 거의 유사한 유전율(ε≒20∼25)을 가지면서 탄탈륨 산화막보다 고 신뢰도를 갖는 것으로 알려져 있다. 티타늄 질화막/하프늄 산화막/티타늄 질화막으로 구성된 캐패시터는 루테늄/탄탈륨 산화막/루테늄으로 구성된 캐패시터보다 가격이 저렴하고, 낮은 누설 전류를 가지면서 높은 캐패시턴스를 구현할 수 있으므로, 100nm 이하 디자인 룰의 DRAM 소자의 적용에 적합하다. 이러한 하프늄 산화막을 유전막으로 사용하는 기술은 미합중국 특허 6,348,386B1호 및 6,420,279호에 개시되어 있다.
그러나, 상기한 티타늄 질화막/하프늄 산화막/티타늄 질화막은 다음과 같은 문제점이 있다.
티타늄 질화막/하프늄 산화막/티타늄 질화막으로 구성된 캐패시터는 형성 당시에, 누설 전류가 매우 낮다. 하지만, 캐패시터의 제작을 완료한 후, 층간 절연막(도시되지 않음) 형성공정, 베리어 금속막(도시되지 않음) 및 금속간 절연막(도시되지 않음)을 형성하는 공정등과 같은 반도체 소자의 백-엔드(Back-end) 공정의 진행하게 되면, 특히, 고온에서 진행되는 베리어 금속막의 증착 공정을 진행하게 되면, 다량의 누설 전류가 발생됨이 관찰되었다. 이러한 누설 전류는 베리어 금속막 증착공정과 같은 고온 공정시, 하프늄 산화막이 결정화됨으로써 기인된다. 즉, 유전막인 하프늄 산화막이 상기 고온 공정으로 결정화되면, 하프늄 산화막내에 결정 결함이 발생될 수 있어, 누설 전류가 발생된다.
도 1은 캐패시터 유전막으로 하프늄 산화막을 사용하는 경우, 캐패시터의 유전막의 결정 피크(peak)를 보여준다. 그래프의 (a)는 증착시 하프늄 산화막의 결정 피크를 나타내고, (b),(c),(d)는 백-엔드 공정후 하프늄 산화막의 결정 피크를 나타낸다. 보다 구체적으로, (b)는 500℃ 온도에서 열처리된 하프늄 산화막의 결정 피크를 나타낸 것이고, (c)는 537℃ 온도에서 열처리된 하프늄 산화막의 결정 피크를 나타낸 것이고, (d)는 550℃ 온도에서 열처리된 하프늄 산화막의 결정 피크를 나타낸 것이다.
상기 그래프에 의하면, 캐패시터 유전막으로 하프늄 산화막이 사용되는 경우, 캐패시터를 형성한 직후, 하부 전극 즉, 티타늄 질화막의 결정 피크 외에 어떠한 피크도 존재하지 않았다(그래프의 (a) 참조).
하지만, 백-엔드 공정을 진행하게 되면, (b), (c) 및 (d)에서 같이, 유전막 내에 결정 피크가 존재하였으며, 이로 인해 유전막의 결정 결함이 유발됨을 예측할 수 있다.
또한, 하프늄 산화막은 100nm 이하의 디자인 룰의 DRAM 소자에 적용하기 위하여, 약 10nm 정도의 두께로 형성되어야 한다. 그러나, 하프늄 산화막은 평탄면에서는 상기한 두께로 고르게 증착되나, 3차원적인 하부 전극 표면상에 균일한 두께로 형성되기 어려워, 캐패시터의 추가적인 누설 전류가 유발된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 유전막의 누설 전류를 방지할 수 있는 MIM 캐패시터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는, 누설 전류를 방지하면서, 스텝 커버리지 특성을 개선할 수 있는 MIM 캐패시터의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 것으로, 본 발명의 일 실시예에 따른 MIM 캐패시터는, 금속 물질로 된 하부 전극, 상기 하부 전극 상에 형성되는 유전막, 상기 유전막 상부에 형성되는 금속 물질로 된 상부 전극 및 상기 유전막내에 형성되는 결정화 방지막을 포함한다. 상기 결정화 방지막은 상기 유전막과 물질이 상이함이 바람직하다.
본 발명의 다른 실시예에 따른 MIM 캐패시터는, 금속 물질로 된 하부 전극, 상기 하부 전극 상에 형성되는 제 1 유전막, 상기 제 1 유전막 상부에 형성되는 결정화 방지막, 상기 결정화 방지막 상부에 형성되는 제 2 유전막, 및 상기 유전막 상부에 형성되는 금속 물질로 된 상부 전극을 포함한다. 상기 결정화 방지막은 상기 제 1 및 제 2 유전막과 서로 상이한 물질이고, 상기 제 1 및 제 2 유전막에 비하여 얇은 두께를 가지며, 상기 제 1 및 제 2 유전막보다 낮은 결정화 온도를 갖는 막이다.
본 발명의 또 다른 실시예에 따른 MIM 캐패시터는, 금속 질화막으로 형성된 실린더 형상의 하부 전극, 상기 하부 전극 표면에 형성되는 제 1 유전막, 상기 제 1 유전막 상부에 형성되며 상기 제 1 유전막과 상이한 물질로 형성되는 결정화 방지막, 상기 결정화 방지막 상부에 형성되는 제 2 유전막, 상기 제 2 유전막 상부에 형성되는 상부 전극, 및 상기 상부 전극 표면에 형성되는 캡핑층을 포함한다. 이때, 상기 제 1 유전막은 상기 제 2 유전막에 비해 두꺼운 두께를 갖음이 바람직하다.
상기 제 1 및 제 2 유전막 중 적어도 하나는 질소를 포함할 수 있다. 또한, 상기 제 1 및 제 2 유전막은 각각 1 내지 10nm의 두께를 갖을 수 있다. 상기 결정화 방지막은 0.1 내지 2nm의 두께를 갖을 수 있다.
바람직하게는 상기 제 1 및 제 2 유전막은 하프늄 산화막이고, 상기 결정화 방지막은 알루미늄 산화막이다.
상기 캡핑층은 폴리실리콘막, 실리콘 게르마늄층 또는 텅스텐층이다.
본 발명의 다른 견지에 따른 MIM 캐패시터의 제조방법은 다음과 같다. 먼저, 금속 질화막으로 하부 전극을 형성하고, 상기 하부 전극 상부에 제 1 유전막을 형성한다. 상기 제 1 유전막 상부에 상기 제 1 유전막과 상이한 물질로 결정화 방지 막을 형성하고, 상기 결정화 방지막 상부에 제 2 유전막을 형성한다. 상기 제 2 유전막 상부에 금속 질화막으로 상부 전극을 형성한다.
본 발명의 다른 실시예에 따른 MIM 캐패시터의 제조방법은 다음과 같다. 금속 질화막으로 하부 전극을 형성한다음, 상기 하부 전극 상부에 ALD 방식으로 제 1 유전막을 형성한다. 그후, 상기 제 1 유전막 상부에 상기 제 1 유전막과 상이한 막으로 ALD 방식에 의해 결정화 방지막을 형성하고, 상기 결정화 방지막 상부에 ALD 방식으로 제 2 유전막을 형성한다. 상기 제 2 유전막 상부에 금속 질화막으로 상부 전극을 형성한다. 상기 제 1 유전막, 결정화 방지막 및 제 2 유전막을 형성하는 단계에 있어서, 상기 제 1 유전막, 결정화 방지막 및 제 2 유전막을 형성하기 위한 공정 사이클 전 및/또는 후에 펌핑 공정을 더 수행한다.
본 발명의 또 다른 실시예에 따른 MIM 캐패시터의 제조방법은 다음과 같다. 반도체 기판상에 콘택 플러그를 갖는 층간 절연막을 형성한다음, 상기 층간 절연막 상부에 하부 전극 영역이 한정된 절연막을 형성한다. 그후, 상기 하부 전극 영역에 상기 콘택 플러그와 콘택되도록 금속 질화막으로 하부 전극을 형성하고, 상기 하부 전극 상부에 ALD 방식에 의해 제 1 유전막을 형성한다. 상기 제 1 유전막 상부에 상기 제 1 유전막과 상이한 물질로 ALD 방식에 의해 결정화 방지막을 형성하고, 상기 결정화 방지막 상부에 ALD 방식에 의해 제 2 유전막을 형성한다. 그후, 상기 제 2 유전막 상부에 금속 질화막으로 상부 전극을 형성한다음, 상기 상부 전극 상부에 캡핑층을 형성한다. 이때, 상기 제 1 유전막, 결정화 방지막 및 제 2 유전막을 형성하는 단계에 있어서, 상기 제 1 유전막, 결정화 방지막 및 제 2 유전막을 형성하 기 위한 공정 사이클 전 및/또는 후에 펌핑 공정을 더 수행하고, 제 1 유전막은 상기 제 2 유전막보다 두껍게 형성한다.
상기 금속 질화막을 형성하는 단계는, 상기 금속 질화막이 증착될 반응 챔버내에 질소 포함 소스를 공급하는 단계, 상기 질소 포함 소스를 일정시간 공급한 후, 상기 질소 포함 소스의 공급과 동시에 금속 소스를 일정시간 공급하고 중단하는 단계, 및 상기 질소 포함 소스를 일정 시간 동안 공급한 후 중단하는 단계를 포함한다.
상기 제 1 및/또는 제 2 유전막을 형성하는 단계는, 반응 챔버를 내부를 펌핑시키는 단계, 상기 반응 챔버내에 제 1 반응 소스를 공급하는 단계, 상기 반응 챔버 내부를 퍼지시키는 단계, 상기 반응 챔버내에 제 2 반응 소스를 공급하는 단계, 상기 반응 챔버 내부를 퍼지시키는 단계, 및 상기 반응 챔버 내부를 펌핑시키는 단계를 포함한다. 이때, 상기 퍼지시키는 단계와 상기 제 2 반응 소스를 공급하는 단계 사이에 펌핑시키는 단계를 더 포함할 수 있다.
상기 결정화 방지막을 형성하는 단계는, 반응 챔버 내부를 펌핑시키는 단계,상기 반응 챔버내에 제 1 반응 소스를 공급하는 단계, 상기 반응 챔버 내부를 퍼지시키는 단계, 상기 반응 챔버내에 제 2 반응 소스를 공급하는 단계, 상기 반응 챔버 내부를 퍼지 시키는 단계, 및 상기 반응 챔버 내부를 펌핑시키는 단계를 포함한다. 이때, 상기 퍼지하는 단계와, 상기 제 2 반응 소스를 공급하는 단계 사이에, 상기 반응 챔버 내부를 펌핑시키는 단계를 더 포함함이 바람직하다.
상기 제 1 유전막을 형성하는 단계와 상기 결정화 방지막을 형성하는 단계 사이, 및/또는 제 2 유전막을 형성하는 단계와 상기 상부 전극을 형성하는 단계 사이에, 상기 제 1 및/또는 제 2 유전막을 질소 포함 플라즈마 처리하는 단계를 더 포함함이 바람직하다.
상기 제 2 유전막을 형성하는 단계와, 상기 상부 전극을 형성하는 단계 사이에, 산소 포함 플라즈마 처리하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2a 내지 도 2c는 본 발명의 캐패시터 구조를 설명하기 위한 단면도이다.
도 2a를 참조하여, 반도체 기판(100) 상부에 하부 전극용 도전층(110)을 형성한다. 하부 전극용 도전층(110)은 티타늄 질화막(TiN), 텅스텐 질화막(WN) 또는 탄탈륨 질화막(TaN)과 같은 금속 질화막일 수 있다. 하부 전극용 도전층(110)은 CVD(chemical vapor deposition) 방식, ALD(atomic layer deposition) 방식 또는 SFD(sequential flow deposition) 방식으로 형성될 수 있다.
도 2b에 도시된 바와같이, 하부 전극용 도전층(110) 상부에 캐패시터 유전막 (120)을 형성한다. 본 실시예에서 캐패시터 유전막(120)은 제 1 유전막(112), 제 2 유전막(116), 및 제 1 및 제 2 유전막(112,116) 사이에 개재되는 결정화 방지막(114)을 포함한다. 제 1 및 제 2 유전막(112,116)은 고유전율을 갖는 유전막, 예컨대, 티타늄 금속막과의 접합에서 누설 전류가 낮은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2) 및 란타늄 산화막(La2O5) 중 선택되는 어느 하나로 형성될 수 있다. 또한, 제 1 및 제 2 유전막(112,116)은 서로 동일한 물질로 형성될 수 있다. 아울러, 제 1 및 제 2 유전막(112,116) 중 적어도 하나는 질소 성분을 포함할 수 있다. 제 1 및 제 2 유전막(112,116)은 동일한 두께를 갖거나, 하부 전극용 도전층(110)에 인접한 제 1 유전막(112)의 두께를 제 2 유전막(116)보다 두껍게 형성함이 바람직하다.
한편, 결정화 방지막(114)은 제 1 및 제 2 유전막(112,116)의 결정화 온도를 낮추는 역할을 하는 막으로서, 상기 제 1 및 제 2 유전막(112,116)과는 다른 성분을 갖는 유전막일 수 있다. 결정화 방지막(114)은 제 1 및 제 2 유전막(112,116)과 다른 성분을 가지면서, 제 1 및 제 2 유전막(112,116)보다 결정화 온도가 높은 유전막임이 바람직하다. 또한, 결정화 방지막(114)은 제 1 및 제 2 유전막(112,116)과 다른 성분을 가지면서 제 1 및 제 2 유전막(112,116)에 비해 상대적으로 얇은 두께를 갖음이 바람직하다. 알려진 바와 같이, 유전막은 그 두께가 두꺼울수록 결정화 온도가 낮아진다. 즉, 유전막의 두께가 두꺼울수록, 결정화가 쉽게 나타난다. 이에따라, 본 실시예와 같이, 유전막 내부에 유전막과 상이한 물질인 결정화 방지 막이 개재되면, 유전막의 두께가 분할되는 효과가 있어, 유전막의 결정화 온도가 낮아진다. 또한, 이러한 결정화 방지막(114)이 유전막(112,116)의 결정화 온도 보다 더 높은 결정화 온도를 갖는다면, 유전막(112,116)의 결정화 온도가 보상되어, 유전막의 결정화 온도가 상승된다. 더욱이, 결정화 방지막(114)이 유전막(112,116)보다 박막의 두께를 갖는다면, 유전막의 유전율 증가가 방지된다.
이와같은 결정화 방지막(114)은 상기 유전막(112,116)에 비해 결정화 온도가 상대적으로 높은 알루미늄 산화막(Al2O5), 알루미늄 질화막(AlN) 또는 실리콘 질화막(Si3N4)이 이용될 수 있다. 또한, 결정화 방지막(114)으로 유전율 특성이 우수한 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 란타늄 산화막(La2O
5), 탄탈륨 산화막(Ta2O5)과 같은 금속 산화물이 이용될 수 있다.
상기한 캐패시터 유전막(120)은 예컨대, 100nm 이하의 디자인 룰을 갖는 DRAM 소자에 적용시, 25Å의 등가 산화막을 가질 수 있도록, 5 내지 12nm의 두께로 형성됨이 바람직하다. 이때, 제 1 및 제 2 유전막(112,116)은 예를 들어 1 내지 10nm의 두께로 형성될 수 있고, 결정화 방지막(114)은 예를 들어 0.1 내지 2nm의 두께로 형성될 수 있다. 제 1 유전막(112), 결정화 방지막(114) 및 제 2 유전막(116)은 상기와 같이 얇은 두께를 가질 수 있도록 ALD(atomic layer deposition) 방식으로 형성됨이 바람직하다.
도 2c를 참조하여, 캐패시터 유전막(120) 상부에 상부 전극용 도전층(130)을 형성한다. 상부 전극용 도전층(130)은 하부 전극용 도전층(110)과 동일하게 금속 질화막으로 형성할 수 있다. 상부 전극용 도전층(130)의 형성으로, 캐패시터(150)가 완성된다.
본 실시예에 따르면, 유전막(112,116)내에 결정화 방지막(114)을 개재하여, 유전막(112,116)의 결정화 온도를 상승시킨다. 이에따라, 백-엔드 고온 공정시 유전막(120)이 결정화가 방지 또는 지연된다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3a를 참조하여, 반도체 기판(200) 상부에 층간 절연막(210)을 형성한다. 반도체 기판(200)과 층간 절연막(210) 사이에는 도전층(도시되지 않음), 예컨대, MOS 트랜지스터, 도전 패드, 비트 라인 등이 형성되어 있을 수 있다. 층간 절연막(210)의 소정 부분에 콘택 플러그(215)를 공지의 방법으로 형성한다. 콘택 플러그(215)는 예를 들어, 도핑된 폴리실리콘막 또는 티타늄 질화막등으로 형성될 수 있으며, 이러한 콘택 플러그(215)는 MOS 트랜지스터의 소오스(도시되지 않음) 또는 상기 소오스와 전기적으로 연결되는 도전 패드(도시되지 않음)와 전기적으로 연결될 수 있다.
층간 절연막(210) 및 콘택 플러그(215) 상부에 에치 스톱퍼(220) 및 제 1 절연막(225)을 순차적으로 증착한다. 에치 스톱퍼(220)는 제 1 절연막(225)과 식각 선택비를 갖는 막이 이용될 수 있고, 예컨대 실리콘 질화막이 이용될 수 있다. 제 1 절연막(225)은 캐패시터의 형태를 한정하기 위한 몰딩용 산화막으로서, 예를 들어, 캐패시터의 하부 전극의 높이 정도의 두께로 형성될 수 있다. 제 1 절연막 (225) 및 에치 스톱퍼(220)는 콘택 플러그(215)가 노출되도록 소정 부분 식각하여 하부 전극 영역(230)을 한정한다.
상기 콘택 플러그(215)가 도핑된 폴리실리콘막으로 형성되는 경우, 하부 전극 영역(230) 및 제 1 절연막(225) 표면에 티타늄, 탄탈륨 또는 텅스텐등과 같은 전이 금속막(도시되지 않음)을 증착한다. 본 실시예에서 전이 금속막은 티타늄 금속막이 이용되었고, 예를 들어 600 내지 650℃의 온도에서 CVD 방식에 의해 형성될 수 있고, 약 80 내지 90Å 두께로 형성될 수 있다. 그후, 상기 전이 금속막을 열처리하여, 폴리실리콘으로 된 콘택 플러그(215) 표면에 실리사이드막(235a)을 형성한다. 상기 열처리가 질소 분위기에서 진행되는 경우, 상기 전이 금속막이 질화되어, 금속 질화막(235b) 형태로 하부 전극 영역(230) 및 몰드 산화막(225) 상부에 잔류된다. 한편, 그 밖의 다른 가스 분위기에서 열처리되는 경우, 잔류하는 전이 금속막은 제거할 수 있다.
도 3b를 참조하여, 하부 전극 영역(230) 및 제 1 절연막(225) 상부에 하부 전극용 금속막으로서, 금속 질화막(240)을 형성한다. 금속 질화막(240)은 예를 들어, 티타늄 질화막, 탄탈륨 질화막 또는 텅스텐 질화막일 수 있으며, 본 실시예에서는 예컨대, 티타늄 질화막을 이용한다. 바람직하게는, 금속 질화막(240)은 상기 잔류하는 전이 금속 질화막(235b)과 동일할 수 있다. 금속 질화막(240)은 CVD 방식, ALD 방식 또는 SFD 방식으로 형성될 수 있다.
CVD 방식으로 금속 질화막, 예컨대 티타늄 질화막을 형성하는 방법은, 도 4 에 도시된 바와 같이, 티타늄 소스 예컨대, 티타늄 클로라이드 소스(TiCl4)와 질산 소스(NH3)를 챔버내에 동시에 일정 시간 공급하는 스텝을 포함한다.
ALD 방식으로 티타늄 질화막을 형성하는 방법은, 도 5에 도시된 바와 같이, 티타늄 클로라이드 소스를 일정 시간 공급하는 스텝, 퍼지(purge)하는 스텝, 질산 소스를 공급하는 스텝 및 퍼지하는 스텝을 포함한다.
한편, SFD 방식으로 티타늄 질화막을 형성하는 방법은, 도 6에 도시된 바와 같이, 질산 소스를 공급하는 스텝, 질산 소스가 일정 시간 공급한 상태에서 질산 소스와 티타늄 클로라이드 소스를 동시에 공급하는 스텝, 및 티타늄 클로라이드 소스의 공급을 멈추고 질산 소스만을 일정 시간 공급하는 스텝을 포함한다. 이러한 SFD 방식은 티타늄 클로라이드 소스 주입전에 질산 소스를 일정 시간 주입함으로써, 상기 티타늄 클로라이드의 클로라이드기(Cl)가 하부, 예컨대 층간 절연막(210) 및 콘택 플러그(215)쪽으로 침투되지 못하게 하는 분위기를 조성한다. 또한, 티타늄 클로라이드 소스의 공급을 마친 후, 질산 소스만을 일정 시간 공급하는 것은 티타늄 클로라이드 소스 공급시 발생되는 클로라이드기(Cl)를 제거하기 위함이다(H+Cl→HCl↑).
알려진 바와 같이, 금속 질화막을 형성하기 위한 금속 소스는 대부분 클로라이드기를 포함하며, 이러한 클로라이드기는 층간 절연막(210) 및 콘택 플러그(215)쪽으로 침투되거나, 금속 질화막 자체내에서 스트레스, 디펙트(defect) 또는 크랙(crack)등의 문제를 유발한다. 아울러, 이러한 클로라이드기는 금속 질화막과 에치 스톱퍼(220)간의 계면 특성을 열화시키는 문제를 가지고 있다. 하지만, 상기 SFD 방식에 의해 금속 질화막(240)을 증착하게 되면, 클로라이드기를 포함하는 금속 소스 주입 전후에 클로라이드를 제거할 수 있는 소스를 공급하므로써, 클로라이드로 인한 문제를 감소시킬 수 있다.
또한, 금속 질화막(240)은 300 내지 600℃의 온도 및 1 내지 10 Torr 미만, 바람직하게는 2 내지 3 Torr의 압력에서 증착됨이 바람직하다.
도 3c를 참조하여, 금속 질화막(240) 상부에 제 2 절연막(250)을 증착한다. 제 2 절연막(250)은 희생층으로, 예를 들어, 실리콘 산화막이 이용될 수 있다. 제 2 절연막(250) 및 금속 질화막(240)은 제 1 절연막(225)이 노출될 때까지 평탄화하여, 하부 전극(245)을 형성한다. 평탄화 방법은 CMP(chemical mechanical polishing) 또는 에치백(etchback) 방식이 이용될 수 있다.
도 3d에 도시된 바와 같이, 제 1 및 제 2 절연막(225,250)을 습식 식각 방식으로 제거한다. 다음, 에치 스톱퍼(220) 및 하부 전극(245) 표면에 제 1 유전막으로서 제 1 하프늄 산화막(262)을 증착한다. 제 1 하프늄 산화막(262)은 100nm 이하의 디자인 룰의 DRAM 소자에 적용시, 약 1 내지 10nm 두께로 형성될 수 있고, ALD 방식으로 형성됨이 바람직하다.
이때, 제 1 하프늄 산화막(262)을 ALD 방식으로 형성하는 경우, 단일의 하프늄 산화막을 얻기 위한 한 사이클은 도 7a에 도시된 바와 같이, 반응 챔버내에 하프늄 소스를 공급하는 스텝, 반응 챔버 내부를 퍼지(purge)하는 스텝, 오존(O3)을 공급하는 스텝 및 퍼지하는 스텝으로 구성된다. 이때, 제 1 하프늄 산화막(262)은 어스펙트 비(aspect ratio)가 큰 하부 전극 표면에 형성되므로, 스텝 커버리지 특성이 좋아야 한다.
본 실시예에서는 제 1 하프늄 산화막(262)의 스텝 커버리지 특성을 개선하기 위하여, 반응 소스 공급전에, 펌핑 공정을 수행한다. 즉, 도 7b에 도시된 바와 같이, 하프늄 소스를 공급하기 전, 하부 전극(245) 표면에 잔류하는 불순물을 제거하기 위하여, 반응 챔버(도시되지 않음) 내부를 펌핑한다. 그후, 하프늄 소스를 공급한다음, 하부 전극(245) 표면에 단일의 하프늄 원자층이 잔류될 수 있도록 아르곤 소스(Ar)를 공급하여 결과물 표면을 퍼지시킨다. 퍼지 공정후, 결과물 표면에 잔류할 수 있는 불순물 및 아르곤 성분을 제거하기 위하여, 추가로 펌핑 공정을 수행할 수 있다. 그후, 오존(O3)을 공급하여, 결과물 표면에 단일 하프늄 산화막을 형성한다. 그후, 다시 아르곤을 공급하여, 단일 하프늄 산화막 표면에 잔류하는 반응 부산물들을 퍼지시킨다. 이로써 단일의 하프늄 산화막을 형성하기 위한 한 사이클이 마무리된다. 그후, 다음 사이클에 들어가기 전에, 하프늄 산화막 상부에 잔류하는 아르곤 성분을 제거하여 다음 사이클의 공정이 용이하게 진행될 수 있도록 펌핑 공정을 진행한다.
알려진 바와 같이, 퍼지 공정시 도입되는 아르곤 가스는 화학적 흡착이 일어나지 않은 성분을 제거하는 역할을 한다. 그러나, 이러한 아르곤 가스는 다른 가스와 반응성이 매우 낮아, 아르곤 가스가 완전히 제거되지 않고 결과물 상부에 잔류 하게 되면, 후속으로 공급되는 반응 소스가 결과물 표면에 고르게 흡착되지 않게 된다. 이에따라, 본 발명과 같이, 반응 소스의 공급전에 잔류할 수 있는 아르곤 가스 또는 잔류물을 제거하기 위한 펌핑 공정을 수행하게 되면, 반응 소스들이 결과물 표면에 화학적 흡착이 고르게 이루어져, 하프늄 산화막(262)의 스텝 커버리지 특성이 개선되는 것이다. 이때, 한 사이클을 구성하는 각 스텝들은 0.1 내지 10초 범위내에서 진행되며, 한 사이클은 20초가 넘지 않는 범위에서 진행됨이 바람직하다. 아울러, 상기 펌핑 공정은 상술한 바와 같이, 반응 소스를 공급하기 전에 진행됨이 바람직하기는 하지만, 쓰루풋(throughput)을 고려하여, 싸이클의 시작 단계 및 종료 단계에서만 진행할 수도 있다. 이때, 상기 하프늄 소스로는 TEMAH(tetrakis-ethyl metyl amino hafnium, Hf[NC2H5CH3]4
), TDEAH(Tetrakis dietyl amino hafnium,Hf[N(C2H5)2]4), TDMAH(tetrakis-dimethyl amino hafnium, Hf[N(CH3)2]4), Hf[N(C3H7)2]
4 또는 Hf[N(C4H9)2]4가 이용될 수 있다.
제 1 하프늄 산화막(262) 상부에 결정화 방지막으로서 알루미늄 산화막(264)을 증착한다. 알루미늄 산화막(264)은 상기 제 1 하프늄 산화막(262)보다는 얇은 두께, 예컨대, 약 0.1 내지 2nm 두께로 형성될 수 있고, 제 1 하프늄 산화막(262)과 마찬가지로 ALD 방식으로 형성된다.
ALD 방식으로 알루미늄 산화막(264)을 형성하는 경우, 단일의 알루미늄 산화막(264)을 형성하기 위한 일반적인 사이클은 도 8a에 도시된 바와 같이, 반응 챔버내에 알루미늄 소스를 공급하는 스텝, 반응 챔버 내부를 퍼지하는 스텝, 오존(O3)을 공급하는 스텝 및 퍼지하는 스텝으로 구성된다.
상기 제 1 하프늄 산화막(262)과 마찬가지로, 알루미늄 산화막(264) 증착시, 스텝 커버리지 특성을 개선하기 위하여, 반응 소스 공급전에 펌핑 공정을 수행함이 바람직하다. 즉, 도 8b에 도시된 바와 같이, 알루미늄 소스를 공급하기 전, 제 1 하프늄 산화막(262) 표면에 잔류하는 불순물을 제거하기 위하여, 펌핑 공정을 수행한다. 그후, 알루미늄 소스를 공급한다음, 제 1 하프늄 산화막(262) 표면에 단일의 알루미늄 원자층이 흡착되도록 아르곤 소스를 공급하여 결과물 표면을 퍼지시킨다. 퍼지 공정후, 결과물 표면에 잔류할 수 있는 아르곤 성분을 제거하기 위하여, 재차 펌핑 공정을 수행한다. 그후, 오존(O3)을 공급하여, 결과물 표면에 단일 알루미늄 산화막을 형성한다. 다시 반응 챔버내에 아르곤을 공급하여, 단일 알루미늄 산화막 표면에 잔류하는 반응 부산물들을 퍼지시킨다. 이로써 단일의 알루미늄 산화막을 형성하기 위한 한 사이클이 마무리된다. 그후, 다음 사이클에 들어가기 전에, 알루미늄 산화막 상부에 잔류하는 아르곤 성분을 제거하여 다음 사이클의 공정이 용이하게 진행될 수 있도록 펌핑 공정을 진행한다. 이와같이, 반응 소스, 예컨대, 알루미늄 소스 및 오존을 공급하기 전에 펌핑 스텝을 추가하면, 결과물 표면에 잔류하는 불순물을 제거할 수 있어, 스텝 커버리지 특성이 개선된다. 아울러, 이러한 펌핑 스텝의 추가에 의하여, 증착이 어려운 부분, 예컨대 모서리 부분에 원자 전달이 용이해진다. 이에 따라 스텝 커버리지가 개선된다. 본 실시예에 있어서, 오존 공급 스텝 및 퍼지 스텝은 종래 보다 길게, 예를 들어 2배 이상 연장함이 바람직하다(종 래: 1-5초, 본 실시예: 2 내지 10초). 오존 공급 스텝 및 퍼지 스텝의 진행 시간을 연장시킴에 따라, 알루미늄 소스 및 오존이 전달이 취약한 부분으로의 침투성이 개선되어, 스텝 커버리지 특성이 한층 더 개선된다.
알루미늄 산화막(264) 상부에 제 2 하프늄 산화막(266)을 증착하여, 캐패시터 유전막(260)을 형성한다. 제 2 하프늄 산화막(264)은 약 1 내지 10nm 두께로 형성될 수 있고, 제 1 하프늄 산화막(262)과 동일한 방식으로 형성될 수 있다. 이러한 제 1 하프늄 산화막(262), 알루미늄 산화막(264) 및 제 2 하프늄 산화막(266)은 1 내지 10 Torr의 압력에서 증착될 수 있다.
또한, 제 1 하프늄 산화막(262) 및 제 2 하프늄 산화막(266)은 서로 동일한 두께로 형성하거나, 서로 상이한 두께로 형성할 수 있다. 바람직하게는, 도 13에 도시된 바와 같이, 제 1 하프늄 산화막(262a)을 제 2 하프늄 산화막(266a) 보다 두껍게 형성한다. 일반적으로 하부 전극(220)은 실린더(혹은 콘케이브) 형태로 형성됨에 따라, 모서리 부분에 전계가 집중될 수 있으며, 그 표면이 불안정할 수 있다. 이러한 하부 전극(220) 표면에 제 1 하프늄 산화막(262a)을 제 2 하프늄 산화막(266a)에 비해 두껍게 형성하면, 하부 전극(220)의 모서리 부분의 전계 집중을 완화시킬 수 있고, 유전막의 안정성을 개선할 수 있다. 이에따라, 캐패시터 유전막(260)의 누설 전류가 개선된다.
유전막(260)을 형성한다음, 유전막(260)을 후처리한다. 후처리 공정은 예를 들어 플라즈마 처리일 수 있다. 상기 플라즈마는 다이렉트 플라즈마(direct plasma), 리모트 플라즈마(remote plasma) 혹은 MMT(modified magnetron type) 플 라즈마등이 이용될 수 있다. 또한, 플라즈마 처리는 150 내지 400℃, 바람직하게는 약 250℃의 온도 및 수 Torr(예컨대, 1.5Torr)에서 3 내지 8분간 진행할 수 있으며, 산소(O2), 질소(N2), 질산(NH3), 수소(H2) 및 질산(N
2O) 가스 분위기에 진행될 수 있다. 이때, 특히 산소 플라즈마 처리를 진행하면, 유전막(260)에 산소가 공급되어, 유전막(260)의 산소 결핍 현상을 방지할 수 있다. 이에따라, 캐패시터의 전기적 특성을 개선시킬 수 있다.
도 3e를 참조하여, 캐패시터 유전막(260) 상부에 상부 전극(270)을 형성하여, 캐패시터(275)가 형성된다. 상부 전극(270)은 예컨대, 금속 질화막이 이용된다. 상부 전극(270)용 금속 질화막은 상기 하부 전극(245)과 동일한 물질일 수 있으며, 하부 전극용 금속 질화막(240)과 동일한 방식으로 형성됨이 바람직하다.
도 3f를 참조하여, 상부 전극(270) 상부에 캡핑층(280)을 형성한다. 캡핑층(280)은 상부 전극(270)과 이후 형성될 절연막(도시되지 않음)과 접착 특성을 개선하기 위하여 제공되는 층으로, 예를 들어, 실리콘 게르마늄층(SiGe), 폴리실리콘막 또는 텅스텐층(W)이 이용될 수 있다. 특히, 실리콘 게르마늄층은 폴리실리콘막에 비해 저온, 예컨대 450℃ 이하의 온도에서 형성되므로, 캡핑층 증착시 하부 캐패시터(275)에 열적 영향을 주지 않는다.
도 9는 본 발명의 실시예에 따른 캐패시터 유전막의 결정 피크를 보여주는 그래프이다. 도 7의 (A) 내지 (D)는 하프늄 산화막/알루미늄 산화막/하프늄 산화막 을 캐패시터 유전막으로 이용한 경우이다. 이때, 하프늄 산화막들 각각은 30Å 두께로 형성되고, 알루미늄 산화막을 2Å 두께로 형성하였다 .또한, (A)는 증착 직후의 캐패시터 유전막의 결정 피크를 보여주고, (B)는 증착 후 500℃ 온도에서 열처리된 캐패시터 유전막의 결정 피크를 보여준다. (C)는 증착 후, 537℃ 온도에서 열처리된 캐패시터 유전막의 결정 피크를 보여주며, (D)는 증착 후, 550℃ 온도에서 열처리된 캐패시터 유전막의 결정 피크를 보여준다.
본 실시예와 같이, 하프늄 산화막/알루미늄 산화막/하프늄 산화막을 캐패시터 유전막으로 이용하면, 백-엔드 열처리 공정 후에도 (B) 내지 (D)에서와 같이 결정 피크가 보여지지 않는 것이 확인된다. 이에따라, 캐패시터 유전막의 결정 결함으로 인한 누설 전류가 발생되지 않음을 예측할 수 있다.
도 10은 본 발명의 실시예에 따른 캐패시터 유전막의 누설 전류를 나타낸 그래프이다. 도 10에서, (E) 및 (G)는 캐패시터 유전막으로 단일의 하프늄 산화막(60Å)을 이용한 경우이고, (F) 및 (H)는 캐패시터 유전막으로 하프늄 산화막(30Å)/알루미늄 산화막(2Å)/하프늄 산화막(30Å)을 이용한 경우이다. 또한, (E) 및 (F)는 증착 직후의 캐패시터 유전막의 누설 전류를 나타내고, (G) 및 (H)는 500℃온도에서 백-엔드 공정이 진행된 후 캐패시터 유전막의 누설 전류를 나타낸 것이다.
상기 그래프에 의하면, 증착 직후에는 단일의 하프늄 산화막 및 하프늄 산화막/알루미늄 산화막/하프늄 산화막 구조 모두 낮은 누설 전류를 보였다. 한편, 500℃ 온도에서 백-엔드 공정을 진행하게 되면, 본 발명의 하프늄 산화막/알루미늄 산화막/하프늄 산화막은 증착 직후와 마찬가지로 낮은 누설 전류를 보였으나, 종래의 하프늄 산화막은 상대적으로 높은 누설 전류를 보임을 알 수 있다.
이에따라, 본 발명과 같이 하프늄 산화막/알루미늄 산화막/하프늄 산화막 유전체를 채택하는 경우, 캐패시터 누설 특성이 개선됨을 알 수 있다.
도 11은 본 발명의 실시예에 따른 캐패시터 누설 전류를 나타낸 그래프이다.
도 11에 있어서, (I)는 티타늄 질화막/하프늄 산화막/티타늄 질화막 구조의 캐패시터를 나타내고, (J)는 티타늄 질화막/하프늄 산화막(35Å),알루미늄 산화막(5Å),하프늄 산화막(35Å)/티타늄 질화막 구조의 캐패시터를 나타내고, (K)는 티타늄 질화막/하프늄 산화막(35Å), 알루미늄 산화막(2Å), 하프늄 산화막(35Å)/티타늄 질화막 구조의 캐패시터를 나타낸다.
상기 캐패시터들이 백-엔드 처리되면, (J) 및 (K)는 낮은 누설 전류를 나타내는 반면, 단일의 하프늄 산화막을 캐패시터 유전막으로 사용하는 (I)의 경우, 누설 전류가 증대됨을 알 수 있다.
도 12는 본 발명에 따른 캐패시터의 수율을 나타낸 그래프이다. 도 10은 캐패시터에 "0"을 기입한후 테스트를 진행하는 데이터 "0"(D0) 테스트 후, 페일(fail)이 발생된 분포(수율)를 나타낸 그래프이다. 본 발명의 실시예와 같이 캐패시터 유전막으로 하프늄 산화막/알루미늄 산화막/하프늄 산화막을 사용하게 되면, 도 12와 같이 50% 기준으로 페일된 비트가 거의 없음을 알 수 있다. 이러한 D0 테스트에서 50% 기준으로 페일된 비트가 없다는 것은 캐패시터의 신뢰성이 상당히 우수함을 보여주는 결과이다.
이러한 그래프를 통하여, 본 실시예와 같이, 티타늄 질화막/하프늄 산화막, 알루미늄 산화막, 하프늄 산화막/티타늄 질화막 구조로 캐패시터는 고집적 DRAM 소자에서 신뢰성이 매우 우수함을 알 수 있다.
도 14는 제 1 및 제 2 하프늄 산화막의 두께를 변화시켜 캐패시터 유전막의 누설 전류를 측정한 그래프이다. 도 14에 있어서, (L)은 제 1 하프늄 산화막을 25Å 두께로 형성하고 알루미늄 산화막을 2Å두께로 형성하고 제 2 하프늄 산화막을 30Å 두께로 형성한 경우이다. (M)은 제 1 하프늄 산화막을 30Å 두께로 형성하고 알루미늄 산화막을 2Å두께로 형성하고 제 2 하프늄 산화막을 25Å 두께로 형성한 경우이다. (N)은 제 1 하프늄 산화막을 35Å 두께로 형성하고 알루미늄 산화막을 2Å두께로 형성하고 제 2 하프늄 산화막을 20Å 두께로 형성한 경우이다.
상기 그래프에 의하면, 제 1 하프늄 산화막을 상대적으로 두껍게 형성한 (N)의 경우가 누설 전류 특성면에서 가장 안정함을 알 수 있다. 이는 상술한 바와 같이, 하부 전극(220)과 접하는 제 1 하프늄 산화막(262a)의 두께가 상대적으로 두껍게 형성됨에 따라, 하부 전극(220)의 모서리 부분의 전계 집중 부분을 완화시킬 수 있기 때문이다.
도 15 내지 도 17은 본 발명의 다른 실시예를 설명하기 위한 캐패시터 유전막을 확대한 단면도이다. 본 실시예에서 있어서, 제 1 및 제 2 하프늄 산화막 중 적어도 하나는 질소 성분을 포함하는 하프늄 질산화막(HfON)막일 수 있다.
즉, 본 실시예의 유전막은 도 15와 같이, 하프늄 질산화막(263)/알루미늄 산화막(264)/하프늄 산화막(266)의 적층구조이거나, 도 16에 도시된 바와 같이, 하프늄 산화막(262)/알루미늄 산화막(264)/하프늄 질산화막(267)의 적층 구조이거나, 도 17에 도시된 바와 같이, 하프늄 질산화막(263)/알루미늄 산화막(264)/하프늄 질산화막(267)의 적층구조일 수 있다.
하프늄 질산화막(263 또는 267)은 하프늄 산화막의 질화 처리에 의해 얻어진다. 질화 처리 되기전 하프늄 산화막은 펌핑 공정을 포함하는 ALD 방식으로 형성된다. 보다 구체적으로 설명하면, 펌핑 공정을 포함하는 ALD 방식으로 하프늄 산화막을 증착한다음, 질소 포함 플라즈마 처리 예컨대 NH3 플라즈마 처리를 하여 하프늄 질산화막(263 또는 267)을 얻을 수 있다.
도 18은 하프늄 질산화막을 유전막으로 사용한 경우 캐패시터 누설 전류를 나타낸 그래프이다. 도 16에 있어서, (O)는 하프늄 질산화막(35Å)/알루미늄 산화막(5Å)/하프늄 산화막(35Å)을 유전막으로 사용한 경우이고, (P)는 하프늄 산화막(35Å)/알루미늄 산화막(5Å)/하프늄 산화막(35Å)을 유전막으로 사용한 경우이다.
상기 그래프에 의하면, (O) 및 (P) 모두 누설 전류 측면에서는 모두 안정하였고, (O)의 경우, Vtoff 전압이 약 0.4V 감소하는 특성을 보였다. 또한, 본 실시예와 같이 하프늄 질산화막을 사용한 경우 등가 산화막이 약 0.3Å 정도 감소되는 효과를 보였다. 이와 같은 하프늄 질산화막은 상기 막내에 반응성이 낮은 질소 성분이 포함되어 있으므로, 보다 안정한 특성을 갖는다.
도 19는 본 발명의 또 다른 실시예를 나타낸 유전막의 확대 단면도이다.
도 19에 도시된 바와 같이, 유전막(360)은 하프늄 산화막(362) 및 알루미늄 산화막(364)이 다수번 번갈아 적층된 구조를 갖는다. 유전막(360)내에 결정화 온도 가 높은 알루미늄 산화막(364)을 적어도 한 층이상 형성하므로써, 유전막의 결정화 온도를 더욱 낮출 수 있다.
본 발명은 상기한 실시예들에 한정하는 것만은 아니다. 상기 실시예에서 제 1 및 제 2 유전막으로 하프늄 산화막을 예를 들어 사용하였지만, 지르코늄 산화막, 란타늄 산화막, 또는 이들 산화막에 질소를 첨가한 산화막을 모두 제 1 및 제 2 유전막으로 사용할 수 있다. 또한, 본 실시예에서 결정화 방지막으로 알루미늄 산화막을 예를 들어 사용하였지만, 상기 제 1 및 제 2 유전막과 성분이 상이한 유전막 예컨대, 지르코늄 산화막, 란타늄 산화막, 하프늄 산화막 또는 이들 산화막에 질소를 첨가한 산화막을 이용하거나, 또는 상기 제 1 및 제 2 유전막보다 결정화 온도가 낮은 절연막, 예컨대, 알루미늄 질화막 또는 실리콘 질화막을 이용할 수도 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 티타늄 질화막/하프늄 산화막/티타늄 질화막으로 된 MIM 캐패시터의 유전막내에 결정화 방지막을 삽입한다. 결정화 방지막은 하프늄 산화막 보다 결정화 온도가 높은 알루미늄 산화막을이용한다.
이와같이 유전막내에 결정화 방지막이 개재됨에 따라, 캐패시터 유전막 및 캐패시터의 누설 전류를 감소시킬 수 있다. 나아가, 결정화 방지막을 갖는 유전막, 즉, 하프늄 산화막은 그 유전 특성을 결정하는 등가 산화막의 두께가 다른 유전막에 비해 우수하여, 100nm 이하의 디자인 룰을 갖는 DRAM 소자의 유전막으로 사용할 수 있다.
또한, 가격이 저렴한 티타늄 질화막을 하부 전극으로 사용하므로써 원가 절감의 효과가 있다.
또한, 본 발명의 유전막 증착시, 펌핑 공정을 추가함으로써, 유전막의 스텝 커버리지 특성을 한 층 더 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (64)
- 금속 물질로 된 하부 전극;상기 하부 전극 상에 형성되는 유전막;상기 유전막 상부에 형성되는 금속 물질로 된 상부 전극; 및상기 유전막내에 형성되는 결정화 방지막을 포함하며,상기 결정화 방지막은 상기 유전막과 물질이 상이한 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 하부 전극 및 상부 전극은 티타늄 질화막, 탄탈륨 질화막 및 텅스텐 질화막과 같은 금속 질화막인 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 유전막은 하프늄 산화막, 지르코늄 산화막 및 란타늄 산화막과 같은 고 유전막, 또는 질소를 포함하는 상기 고유전막들 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 결정화 방지막은 상기 유전막의 결정화 온도 보다 높은 결정화 온도를 갖는 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 결정화 방지막은 그것의 상부 및 하부에 위치된 유전막보다 그 두께가 얇은 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 결정화 방지막은 하프늄 산화막, 지르코늄 산화막, 란타늄 산화막, 알루미늄 산화막, 알루미늄 질화막 및 실리콘 질화막 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 유전막은 제 1 유전막 및 상기 제 1 유전막 상부에 형성되는 제 2 유전막을 포함하며, 상기 결정화 방지막은 제 1 및 제 2 유전막 사이에 개재되는 것을 특징으로 하는 MIM 캐패시터.
- 제 7 항에 있어서, 상기 제 1 유전막의 두께는 제 2 유전막 두께와 같거나 큰 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 결정화막은 상기 유전막내에 복수층으로 형성되는 MIM 캐패시터.
- 금속 물질로 된 하부 전극;상기 하부 전극 상에 형성되는 제 1 유전막;상기 제 1 유전막 상부에 형성되는 결정화 방지막;상기 결정화 방지막 상부에 형성되는 제 2 유전막; 및상기 유전막 상부에 형성되는 금속 물질로 된 상부 전극을 포함하며,상기 결정화 방지막은 상기 제 1 및 제 2 유전막과 서로 상이한 물질이며, 상기 제 1 및 제 2 유전막에 비하여 얇은 두께를 가지며, 상기 제 1 및 제 2 유전막보다 낮은 결정화 온도를 갖는 막인 것을 특징으로 하는 MIM 캐패시터.
- 제 10 항에 있어서, 상기 하부 전극 및 상부 전극은 티타늄 질화막, 탄탈륨 질화막 및 텅스텐 질화막과 같은 금속 질화막인 것을 특징으로 하는 MIM 캐패시터.
- 제 11 항에 있어서, 상기 제 1 및 제 2 유전막은 하프늄 산화막, 지르코늄 산화막 또는 란타늄 산화막과 같은 고유전막인 것을 특징으로 하는 MIM 캐패시터.
- 제 12 항에 있어서, 상기 제 1 및 제 2 유전막중 적어도 하나는 질소 성분을 포함하는 막인 것을 특징으로 하는 MIM 캐패시터.
- 제 10 항에 있어서, 상기 제 1 유전막의 두께는 제 2 유전막의 두께와 같거나 큰 것을 특징으로 하는 MIM 캐패시터.
- 제 10 항에 있어서, 상기 결정화 방지막은 알루미늄 산화막, 알루미늄 질화막 및 실리콘 질화막 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
- 제 10 항에 있어서, 상기 상부 전극 상부에 캡핑층을 더 포함하는 것을 특징으로 하는 MIM 캐패시터.
- 제 16 항에 있어서, 상기 캡핑층은 실리콘 게르마늄층, 폴리실리콘층 및 텅스텐층중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
- 금속 질화막으로 형성된 실린더 형상의 하부 전극;상기 하부 전극 표면에 형성되는 제 1 유전막;상기 제 1 유전막 상부에 형성되며, 상기 제 1 유전막과 상이한 물질로 형성되는 결정화 방지막;상기 결정화 방지막 상부에 형성되는 제 2 유전막;상기 제 2 유전막 상부에 형성되는 상부 전극; 및상기 상부 전극 표면에 형성되는 캡핑층을 포함하며,상기 제 1 유전막은 상기 제 2 유전막에 비해 두꺼운 두께를 갖는 것을 특징으로 하는 MIM 캐패시터.
- 제 18 항에 있어서, 상기 제 1 및 제 2 유전막은 하프늄 산화막, 지르코늄 산화막 및 란타늄 산화막 중 선택되는 하나의 막인 것을 특징으로 하는 MIM 캐패시터.
- 제 19 항에 있어서, 상기 제 1 및 제 2 유전막 중 적어도 하나는 질소를 포함하는 것을 특징으로 하는 MIM 캐패시터.
- 제 18 항에 있어서, 상기 제 1 및 제 2 유전막은 각각 1 내지 10nm의 두께를 갖는 것을 특징으로 하는 MIM 캐패시터.
- 제 18 항에 있어서, 상기 결정화 방지막은 상기 제 1 및 제 2 유전막 보다 결정화 온도가 높은 것을 특징으로 하는 MIM 캐패시터.
- 제 18 항에 있어서, 상기 결정화 방지막은 제 1 및 제 2 유전막에 비해 박막으로 형성되는 것을 특징으로 하는 MIM 캐패시터.
- 제 18 항에 있어서, 상기 결정화 방지막은 하프늄 산화막, 지르코늄 산화막, 란타늄 산화막, 알루미늄 산화막, 알루미늄 질화막 및 실리콘 질화막 중 선택되는 하나의 막인 것을 특징으로 하는 MIM 캐패시터.
- 제 18 항에 있어서, 상기 결정화 방지막은 0.1 내지 2nm의 두께를 갖는 것을 특징으로 하는 MIM 캐패시터.
- 제 18 항에 있어서, 상기 제 1 및 제 2 유전막은 하프늄 산화막이고,상기 결정화 방지막은 알루미늄 산화막인 것을 특징으로 하는 MIM 캐패시터.
- 제 18 항에 있어서, 상기 캡핑층은 폴리실리콘막, 실리콘 게르마늄층 또는 텅스텐층인 것을 특징으로 하는 MIM 캐패시터.
- 금속 질화막으로 하부 전극을 형성하는 단계;상기 하부 전극 상부에 제 1 유전막을 형성하는 단계;상기 제 1 유전막 상부에 상기 제 1 유전막과 상이한 물질로 결정화 방지막을 형성하는 단계;상기 결정화 방지막 상부에 제 2 유전막을 형성하는 단계; 및상기 제 2 유전막 상부에 금속 질화막으로 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 28 항에 있어서, 상기 하부 전극 및 상부 전극은 티타늄 질화막, 탄탈륨 질화막 및 텅스텐 질화막과 같은 금속 질화막으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 29 항에 있어서, 상기 하부 전극 및 상부 전극은 CVD, ALD 또는 SFD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 28 항에 있어서, 상기 제 1 및 제 2 유전막은 하프늄 산화막, 지르코늄 산화막 및 란타늄 산화막과 같은 고유전막중 선택되는 하나로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 31 항에 있어서, 상기 제 1 및 제 2 유전막은 ALD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 31 항에 있어서, 상기 제 1 및 제 2 유전막을 형성하는 단계는,반응 챔버내에 상기 제 1 및 제 2 유전막을 형성하기 위한 제 1 반응 소스를 공급하는 단계;상기 반응 챔버 내부를 퍼지시키는 단계;상기 반응 챔버내에 제 2 반응 소스를 공급하는 단계; 및상기 반응 챔버 내부를 퍼지시키는 단계를 포함하며,상기 제 1 또는 제 2 반응 소스를 공급하는 단계 이전에, 상기 반응 챔버 내부를 펌핑시키는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 28 항에 있어서, 상기 결정화 방지막은 하프늄 산화막, 지르코늄 산화막, 란타늄 산화막, 알루미늄 산화막, 알루미늄 질화막 및 실리콘 질화막 중 선택되는 하나로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 34 항에 있어서, 상기 결정화 방지막은 ALD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 35 항에 있어서, 상기 결정화 방지막을 형성하는 단계는,반응 챔버내에 상기 결정화 방지막을 형성하기 위한 제 1 반응 소스를 공급하는 단계;상기 반응 챔버 내부를 퍼지시키는 단계;상기 반응 챔버 내부에 제 2 반응 소스를 공급하는 단계; 및상기 반응 챔버를 퍼지시키는 단계를 포함하며,상기 제 1 또는 제 2 반응 소스를 공급하는 단계 이전에, 상기 반응 챔버 내부를 펌핑시키는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 28 항에 있어서, 상기 제 1 유전막은 상기 제 2 유전막보다 두껍게 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 28 항에 있어서, 상기 제 1 유전막을 형성하는 단계와 상기 결정화 방지막을 형성하는 단계 사이, 또는 상기 제 2 유전막을 형성하는 단계와 상기 상부 전극을 형성하는 단계 사이에 상기 제 1 유전막 또는 제 2 유전막에 질소 성분을 첨가하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 금속 질화막으로 하부 전극을 형성하는 단계;상기 하부 전극 상부에 ALD 방식으로 제 1 유전막을 형성하는 단계;상기 제 1 유전막 상부에 상기 제 1 유전막과 상이한 막으로 ALD 방식에 의해 결정화 방지막을 형성하는 단계;상기 결정화 방지막 상부에 ALD 방식으로 제 2 유전막을 형성하는 단계; 및상기 제 2 유전막 상부에 금속 질화막으로 상부 전극을 형성하는 단계를 포함하며,상기 제 1 유전막, 결정화 방지막 및 제 2 유전막을 형성하는 단계에 있어서, 상기 제 1 유전막, 결정화 방지막 및 제 2 유전막을 형성하기 위한 단위 사이클 전 또는 후에 펌핑 공정을 추가로 수행하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 39 항에 있어서, 상기 하부 전극 또는 상부 전극을 형성하는 단계는,반응 챔버내에 질소 포함 소스를 공급하는 단계;상기 질소 포함 소스를 일정시간 공급한 후, 상기 질소 포함 소스의 공급과 동시에 금속 소스를 일정시간 공급하고 중단하는 단계; 및상기 질소 포함 소스를 일정 시간 더 공급하고 중단하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 39 항에 있어서, 상기 제 1 및 제 2 유전막은 하프늄 산화막, 지르코늄 산화막 및 란타늄 산화막과 같은 고유전막으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 41 항에 있어서, 상기 제 1 또는 제 2 유전막을 형성하기 위한 단계는,반응 챔버를 내부를 펌핑시키는 단계;상기 반응 챔버내에 제 1 반응 소스를 공급하는 단계;상기 반응 챔버 내부를 제 1 퍼지하는 단계;상기 반응 챔버내에 제 2 반응 소스를 공급하는 단계;상기 반응 챔버 내부를 제 2 퍼지하는 단계; 및상기 반응 챔버 내부를 펌핑시키는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 42 항에 있어서, 상기 제 1 퍼지하는 단계와 상기 제 2 반응 소스를 공급하는 단계 사이에 펌핑시키는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 39 항에 있어서, 상기 결정화 방지막은 하프늄 산화막, 지르코늄 산화막, 란타늄 산화막, 알루미늄 산화막, 알루미늄 질화막 및 실리콘 질화막 중 선택되는 하나로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 44 항에 있어서, 상기 결정화 방지막을 형성하는 단계는,반응 챔버 내부를 펌핑시키는 단계;상기 반응 챔버내에 제 1 반응 소스를 공급하는 단계;상기 반응 챔버 내부를 제 1 퍼지하는 단계;상기 반응 챔버내에 제 2 반응 소스를 공급하는 단계;상기 반응 챔버 내부를 제 2 퍼지하는 단계; 및상기 반응 챔버 내부를 펌핑시키는 단계를 포함하는 MIM 캐패시터의 제조방법.
- 제 45 항에 있어서, 상기 제 1 퍼지하는 단계와, 상기 제 2 반응 소스를 공급하는 단계 사이에, 상기 반응 챔버 내부를 펌핑시키는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 42 항에 있어서, 상기 제 1 유전막을 형성하는 단계와 상기 결정화 방지막을 형성하는 단계 사이, 또는 제 2 유전막을 형성하는 단계와 상기 상부 전극을 형성하는 단계 사이에, 상기 제 1 또는 제 2 유전막에 질소 성분을 첨가하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 47 항에 있어서, 상기 제 1 또는 제 2 유전막에 질소를 첨가하는 단계는, 상기 제 1 또는 제 2 유전막을 질소 포함 플라즈마 처리하는 단계인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 39 항에 있어서, 상기 제 2 유전막을 형성하는 단계와 상기 상부 전극을 형성하는 단계 사이에, 산소 포함 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 39 항에 있어서, 상기 상부 전극을 형성하는 단계 이후에,상기 상부 전극 상부에 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 50 항에 있어서, 상기 캡핑층은 폴리실리콘막, 실리콘 게르마늄 또는 텅스텐 층으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 반도체 기판상에 콘택 플러그를 갖는 층간 절연막을 형성하는 단계;상기 층간 절연막 상부에 하부 전극 영역이 한정된 절연막을 형성하는 단계;상기 하부 전극 영역에 상기 콘택 플러그와 콘택되도록 금속 질화막으로 하부 전극을 형성하는 단계;상기 하부 전극 상부에 ALD 방식에 의해 제 1 유전막을 형성하는 단계;상기 제 1 유전막 상부에 상기 제 1 유전막과 상이한 물질로 ALD 방식에 의해 결정화 방지막을 형성하는 단계;상기 결정화 방지막 상부에 ALD 방식에 의해 제 2 유전막을 형성하는 단계;상기 제 2 유전막 상부에 금속 질화막으로 상부 전극을 형성하는 단계; 및상기 상부 전극 상부에 캡핑층을 형성하는 단계를 포함하며,상기 제 1 유전막, 결정화 방지막 및 제 2 유전막을 형성하는 단계에 있어서, 상기 제 1 유전막, 결정화 방지막 및 제 2 유전막을 형성하기 위한 공정 사이클 전 또는 후에 펌핑 공정을 더 수행하고,제 1 유전막은 상기 제 2 유전막보다 두껍게 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 52 항에 있어서, 상기 절연막을 형성하는 단계는,상기 층간 절연막 상부에 에치 스톱퍼를 형성하는 단계;상기 에치 스톱퍼 상부에 몰드 산화막을 형성하는 단계; 및상기 콘택 플러그가 노출되도록 몰드 산화막 및 에치 스톱퍼를 소정 부분 식각하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 52 항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 하부 전극 영역 및 상기 절연막 상부에 금속 질화막을 형성하는 단계;상기 금속 질화막 상부에 희생층을 형성하는 단계; 및상기 희생층 및 상기 금속 질화막을 상기 절연막이 노출되도록 평탄화하는 단계를 포함하며,상기 희생층은 상기 절연막을 제거하는 단계에서 동시에 제거되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 52 항에 있어서, 상기 금속 질화막을 형성하는 단계는,상기 금속 질화막이 증착될 반응 챔버내에 질소 포함 소스를 공급하는 단계;상기 질소 포함 소스를 일정시간 공급한 후, 상기 질소 포함 소스의 공급과 동시에 금속 소스를 일정시간 공급하고 중단하는 단계; 및상기 질소 포함 소스를 일정 시간 동안 공급한 후 중단하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 52 항에 있어서, 상기 제 1 및 제 2 유전막은 하프늄 산화막, 지르코늄 산화막 및 란타늄 산화막과 같은 고유전막으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 52 항에 있어서, 상기 제 1 또는 제 2 유전막을 형성하기 위한 단계는,반응 챔버를 내부를 펌핑시키는 단계;상기 반응 챔버내에 제 1 반응 소스를 공급하는 단계;상기 반응 챔버 내부를 제 1 퍼지하는 단계;상기 반응 챔버내에 제 2 반응 소스를 공급하는 단계;상기 반응 챔버 내부를 제 2 퍼지하는 단계; 및상기 반응 챔버 내부를 펌핑시키는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 57 항에 있어서, 상기 제 1 퍼지하는 단계와 상기 제 2 반응 소스를 공급하는 단계 사이에 펌핑시키는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 52 항에 있어서, 상기 결정화 방지막은 하프늄 산화막, 지르코늄 산화막, 란타늄 산화막, 알루미늄 산화막, 알루미늄 질화막 및 실리콘 질화막 중 선택되는 하나로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 59 항에 있어서, 상기 결정화 방지막을 형성하는 단계는,반응 챔버 내부를 펌핑시키는 단계;상기 반응 챔버내에 제 1 반응 소스를 공급하는 단계;상기 반응 챔버 내부를 제 1 퍼지하는 단계;상기 반응 챔버내에 제 2 반응 소스를 공급하는 단계;상기 반응 챔버 내부를 제 2 퍼지하는 단계; 및상기 반응 챔버 내부를 펌핑시키는 단계를 포함하는 MIM 캐패시터의 제조방법.
- 제 60 항에 있어서, 상기 제 1 퍼지하는 단계와, 상기 제 2 반응 소스를 공급하는 단계 사이에, 상기 반응 챔버 내부를 펌핑시키는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 42 항에 있어서, 상기 제 1 유전막을 형성하는 단계와 상기 결정화 방지막을 형성하는 단계 사이 또는 제 2 유전막을 형성하는 단계와 상기 상부 전극을 형성하는 단계 사이에, 상기 제 1 또는 제 2 유전막을 질소 포함 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 52 항에 있어서, 상기 제 2 유전막을 형성하는 단계와, 상기 상부 전극을 형성하는 단계 사이에, 산소 포함 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 52 항에 있어서, 상기 캡핑층은 폴리실리콘막, 실리콘 게르마늄 또는 텅스텐 층으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
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