JP2004119832A

JP2004119832A - 半導体装置

Info

Publication number: JP2004119832A
Application number: JP2002283523A
Authority: JP
Inventors: Hisami Okuwada; 奥和田　久美; Masahiro Kiyotoshi; 清利　正弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-09-27
Filing date: 2002-09-27
Publication date: 2004-04-15
Also published as: CN1492510A; US20040061157A1; TW200409178A

Abstract

【課題】特性や信頼性に優れたキャパシタを備えた半導体装置を提供する。
【解決手段】半導体基板１０と、半導体基板の上方に設けられ、金属性を有する下部電極３１と、金属性を有する上部電極３３と、下部電極と上部電極との間に設けられた誘電体領域３２とを含むキャパシタとを備えた半導体装置であって、誘電体領域は、シリコンと酸素とハフニウム及びジルコニウムの中から選択された少なくとも一つの元素とを含有する第１の誘電体膜を含む。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、ＲＦ回路等のアナログ回路とＣＭＯＳ回路等のロジック回路を同一チップ内に集積化したＬＳＩが検討されている。このようなアナログ回路とロジック回路にはいずれも、トランジスタの他にキャパシタが含まれている。したがって、アナログ回路とロジック回路を同一チップ内に集積化するためには、それぞれの回路に要求されるキャパシタ特性を同時に満たすことが必要になる。
【０００３】
このような要求に対し、金属電極間に誘電体膜（絶縁膜）を挟んだＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタが提案されている。このＭＩＭキャパシタは、電極材料にポリシリコン等の半導体を用いたキャパシタに比べて、金属電極を用いるため高いＱ値を得ることができる等のメリットがある。また、誘電体膜にＳｉＯ_２やＳｉＮよりも誘電率の高い材料を用いることで、電気容量を高めることが可能である。
【０００４】
従来技術として、特許文献１には、キャパシタの誘電体領域として複数の誘電体膜を設けた構造が開示されている。誘電体膜としては、ＺｒＯ_２膜やＴａ_２Ｏ_５膜等が開示されている。
【０００５】
特許文献２には、電極と誘電体膜との間に拡散バリア層を設けたキャパシタが開示されている。電極としてはチタン窒化物等が、誘電体膜としてはタンタル酸化物やジルコニウム酸化物等が、拡散バリア層としてはジルコニウム窒化物やジルコニウム炭化物等が記載されている。
【０００６】
特許文献３には、複数の誘電体膜を有する多層誘電体スタックが開示されている。誘電体膜としては、ＺｒＯ_２膜、ＨｆＯ_２膜及びＴａ_２Ｏ_５膜等が開示されている。
【０００７】
しかしながら、誘電体膜としてＺｒＯ_２膜、ＨｆＯ_２膜或いはＴａ_２Ｏ_５膜を用いた場合、以下に述べるように、リーク電流が大きいといった問題や、電気容量の変動が大きいといった問題が生じ得る。
【０００８】
例えば、ＭＩＭキャパシタの電極には、拡散バリア性や平滑性に優れたＴｉＮ膜やＷＮ膜等の金属窒化物膜が用いられることが多い。しかしながら、このような金属窒化物膜を電極として用いた場合、Ｔａ_２Ｏ_５膜（誘電体膜）と金属窒化物膜（電極）との界面において金属窒化物膜の酸化反応が生じやすい。その結果、誘電体膜に酸素欠損が生じ、リーク電流増大の原因になる。この界面反応は、成膜時には無視できる程度の大きさであるが、その後の熱工程において加速される。したがって、素子の高温動作を保証する上で大きな問題となる。
【０００９】
また、誘電体膜としてＺｒＯ_２膜或いはＨｆＯ_２膜を用いた場合には、リーク電流の抑制は可能であるが、電気容量の電圧依存性や温度依存性が高いため、電気容量の変動が大きいという問題が生じ得る。
【００１０】
【特許文献１】
特開２０００−１８３２８９号公報
【００１１】
【特許文献２】
特開２０００−２０８７２０号公報
【００１２】
【特許文献３】
特開２００１−２６７５６６号公報
【００１３】
【発明が解決しようとする課題】
このように、従来のキャパシタは、リーク電流が大きいといった問題や、電気容量の変動が大きいといった問題があった。したがって、従来は、特性や信頼性に優れたキャパシタを備えた半導体装置を得ることが困難であった。
【００１４】
本発明は上記従来の課題に対してなされたものであり、特性や信頼性に優れたキャパシタを備えた半導体装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、金属性を有する下部電極と、金属性を有する上部電極と、前記下部電極と上部電極との間に設けられた誘電体領域とを含むキャパシタと、を備えた半導体装置であって、前記誘電体領域は、シリコンと酸素とハフニウム及びジルコニウムの中から選択された少なくとも一つの元素とを含有する第１の誘電体膜を含むことを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１７】
（基本構成）
まず、本発明の実施形態に係る半導体装置の基本的な構成について、図１及び図２を参照して説明する。
【００１８】
図１は、本実施形態に係る半導体装置の全体的な構成例を模式的に示した断面図である。
【００１９】
図１に示した半導体装置は、半導体基板１０と、半導体基板１０上に設けられた中間領域２０と、中間領域２０上に設けられたキャパシタ３０とを備えている。半導体基板１０には例えばシリコン基板が用いられ、半導体基板１０の表面部にはＭＩＳトランジスタ１１等の能動素子が設けられている。中間領域２０には層間絶縁膜の他、配線及びプラグ等が含まれる。キャパシタ３０は、下部電極３１、下部電極３１上に設けられた誘電体領域３２、及び誘電体領域３２上に設けられた上部電極３３によって形成されている。
【００２０】
図２（ａ）〜図２（ｄ）は、図１に示したキャパシタ３０の構成例を模式的に示した断面図である。
【００２１】
図２（ａ）に示した例は、誘電体領域３２として、シリコンと酸素とハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）の少なくとも一方の元素とを含有する誘電体膜（第１の誘電体膜）３２ａを設けたものであり、誘電体膜３２ａの下面及び上面がそれぞれ下部電極３１及び上部電極３３に接触している。以下、ハフニウムを含有した膜をＨｆＳｉＯ_２膜（或いはＨｆＳｉＯ膜）、ジルコニウムを含有した膜をＺｒＳｉＯ_２膜（或いはＺｒＳｉＯ膜）、ハフニウム及びジルコニウムを含有した膜を（Ｈｆ，Ｚｒ）ＳｉＯ_２膜（或いは（Ｈｆ，Ｚｒ）ＳｉＯ膜）と表す。誘電体膜３２ａには、さらに窒素が含有されていてもよく、この場合には、ＨｆＳｉＯＮ膜、ＺｒＳｉＯＮ膜、（Ｈｆ，Ｚｒ）ＳｉＯＮ膜と表す。なお、誘電体膜３２ａに含有されたシリコンの原子数をＮ_Ｓｉ、上記少なくとも一方の元素の原子数をＮ_ｅｌとすると、Ｎ_Ｓｉ＜Ｎ_ｅｌ／２であることが望ましい。このようにシリコンの原子数の比率を設定することで、高い誘電率を有する誘電体膜を得ることが可能である。
【００２２】
図２（ｂ）に示した例は、誘電体領域３２として、誘電体膜３２ａ上に、誘電体膜３２ａとは異なる誘電体膜（第２の誘電体膜）３２ｂを設けたものであり、誘電体膜３２ａの下面が下部電極３１に接触している。誘電体膜３２ｂには、誘電体膜３２ａよりも比誘電率が高い誘電体材料、特に比誘電率が２０以上の誘電体材料を用いることが望ましい。例えば、誘電体膜３２ｂとして、Ｔａ_２Ｏ_５膜やＨｆＯ_２膜等を用いることができる。
【００２３】
図２（ｃ）に示した例は、誘電体領域３２として、誘電体膜３２ａ下に誘電体膜３２ｂを設けたものであり、誘電体膜３２ａの上面が上部電極３３に接触している。
【００２４】
図２（ｄ）に示した例は、誘電体領域３２として、誘電体膜３２ａ上に誘電体膜３２ｂ、誘電体膜３２ｂ上に誘電体膜３２ｃ（第３の誘電体膜）を設けたものであり、誘電体膜３２ａの下面が下部電極３１に、誘電体膜３２ｃの上面が上部電極３３に接触している。誘電体膜３２ｃには、上述した誘電体膜３２ａと同様の誘電体材料を用いることができる。
【００２５】
なお、上述した各例において、下部電極３１及び上部電極３３には、金属性を有する導電膜（金属伝導を示す導電膜）として、例えば金属窒化物膜（ＴｉＮ膜、ＷＮ膜、ＴａＮ膜等）或いは金属窒化物膜と金属膜との積層膜を用いることができる。
【００２６】
このように、本実施形態によれば、キャパシタの誘電体膜として、シリコンと酸素とハフニウム及びジルコニウムの少なくとも一方の元素とを含有する誘電体膜を設けている。このような構成により、誘電体膜と電極との界面における酸化還元反応が抑制され、リーク電流の低減をはかることができるとともに、電気容量の電圧依存性や温度依存性を低減することができ、電気容量の変動を抑制することができる。よって、特性や信頼性に優れたキャパシタを得ることが可能となる。また、上記誘電体膜にさらに窒素が含有されている場合には、誘電率を高めることが可能となるとともに、結晶化し難くなるためにリーク電流をより低減することが可能となる。また、Ｔａ_２Ｏ_５膜やＨｆＯ_２膜等の誘電体膜を組み合わせることで、誘電体領域全体の誘電率を高めることが可能であり、また誘電体領域全体の成膜速度の向上をはかることが可能となる。
【００２７】
以下、本発明の具体的な実施形態として、実施形態１〜実施形態３について説明する。
【００２８】
（実施形態１）
図３（ａ）〜図３（ｅ）は、第１の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。
【００２９】
まず、図３（ａ）に示すように、半導体基板（図示せず）上の層間絶縁膜２１内にスルーホールを形成する。層間絶縁膜２１内には、予め配線層が形成されていてもよい。続いて、全面にＣｕ膜を堆積し、さらにＣＭＰ等によって平坦化処理を行う。これにより、スルーホールにＣｕ膜が埋め込まれたプラグ２２が形成される。続いて、全面に絶縁膜としてＳｉＮ膜２３を形成する。このＳｉＮ膜２３を設けることにより、後の熱処理工程においてＣｕの拡散を防止することが可能である。
【００３０】
次に、図３（ｂ）に示すように、下部電極膜３１としてＴｉＮ膜をスパッタリングによって形成する。続いて、下部電極膜３１上に誘電体膜（誘電体領域）３２を厚さ５０ｎｍ形成する。本例では、誘電体膜３２としてＨｆＳｉＯ_２膜を用いた試料と、ＨｆＳｉＯＮ膜を用いた試料を作製した。ＨｆＳｉＯ_２膜を用いた試料は、酸素を含む雰囲気でのスパッタリングにより、ＨｆＳｉＯＮ膜を用いた試料は、酸素及び窒素を含む雰囲気でのスパッタリングにより形成した。いずれの試料も、Ｈｆ：Ｓｉ＝８：２（原子数比）のターゲットを用いた。このターゲット中にはＺｒが５００ｐｐｍ含有されており、形成された膜中からも対応する比率のＺｒが検出された。また、ＨｆＳｉＯＮ膜について、酸素と窒素の比率をオージェ電子分光法で評価した結果、Ｏ：Ｎ＝８：２（原子数比）であった。続いて、誘電体膜３２上に上部電極膜３３としてＴｉＮ膜をスパッタリングによって形成する。
【００３１】
次に、図３（ｃ）に示すように、レジスト膜３４を形成する。さらに、レジスト膜３４をマスクとして、上部電極膜３３をエッチングする。
【００３２】
次に、図３（ｄ）に示すように、レジスト膜３５を形成する。さらに、レジスト膜３５をマスクとして、誘電体膜３２及び下部電極膜３１をエッチングする。これにより、ＭＩＭキャパシタ構造が形成される。
【００３３】
次に、図３（ｅ）に示すように、ＭＩＭキャパシタ構造を層間絶縁膜４１で覆う。続いて、層間絶縁膜４１内にスルーホールを形成した後、全面にＣｕ膜を堆積する。さらに、ＣＭＰ等によって平坦化処理を行うことで、スルーホールにＣｕ膜が埋め込まれたプラグ４２及びプラグ４３が形成される。プラグ４２はキャパシタの電極に、プラグ４３はプラグ２２に接続されるものである。続いて、全面に絶縁膜としてＳｉＮ膜４４を形成する。このＳｉＮ膜４４を設けることにより、Ｃｕの拡散が防止されるとともに、外部からの水分の侵入を防止することができる。
【００３４】
以上の工程により、下部電極３１、誘電体膜３２及び上部電極３３が積層されたキャパシタを有する半導体装置が得られる。
【００３５】
以上のようにして得られたキャパシタの特性を測定した。その結果、誘電体膜３２としてＨｆＳｉＯ_２膜を用いた試料では、リーク電流は±３Ｖまで１０^−１０Ａ／ｍｍ^２以下、電気容量は４．０ｆＦ／μｍ^２、電気容量の電圧変動は７０ｐｐｍ／Ｖ、２５〜８５℃における電気容量の温度変動は９０ｐｐｍ／℃であった。誘電体膜３２としてＨｆＳｉＯＮ膜を用いた試料では、リーク電流は±３Ｖまで１０^−１０Ａ／ｍｍ^２以下、電気容量は４．２ｆＦ／μｍ^２、電気容量の電圧変動は６０ｐｐｍ／Ｖ、２５〜８５℃における電気容量の温度変動は８０ｐｐｍ／℃であった。ＨｆＳｉＯＮ膜を用いた場合には、ＨｆＳｉＯ_２膜を用いた場合よりも誘電率を向上させることが可能である。またＮを加えることで、アニールを施しても結晶化し難くなるため、リーク電流の抑制に有効である。
【００３６】
（比較例１）
比較例として、誘電体膜３２としてＨｆＯ_２膜を用いた試料を作製した。ＨｆＯ_２膜は、厚さ５０ｎｍであり、Ｈｆターゲットを用いたスパッタリングにより形成した。誘電体膜３２としてＨｆＯ_２膜を用いた以外は、第１の実施形態のキャパシタと同様である。
【００３７】
キャパシタの特性を測定したところ、リーク電流は±３Ｖまで１０^−１０Ａ／ｍｍ^２以下、電気容量は４．５ｆＦ／μｍ^２であったが、電気容量の電圧変動は２５０ｐｐｍ／Ｖ、２５〜８５℃における電気容量の温度変動は２００ｐｐｍ／℃であり、本実施形態に比べて特性が大きく劣っていた。
【００３８】
（実施形態２）
本実施形態は、キャパシタの誘電体領域３２を積層構造とするものである。誘電体領域３２以外の基本的な構成及び製造工程については、第１の実施形態と同様である。キャパシタの基本的な構成は、図２（ｄ）で示したものに対応している。すなわち、上層誘電体膜と下層誘電体膜との間に中間誘電体膜を挟んだ構造に対応している。
【００３９】
誘電体領域３２の上層誘電体膜及び下層誘電体膜に、ＨｆＳｉＯ_２膜を用いた試料（試料Ａ）、ＨｆＳｉＯＮ膜を用いた試料（試料Ｂ）、ＺｒＳｉＯ_２膜を用いた試料（試料Ｃ）、及びＺｒＳｉＯＮ膜を用いた試料（試料Ｄ）を作製した。いずれの試料も、スパッタリングにより形成し、上層誘電体膜及び下層誘電体膜の厚さは５ｎｍとした。試料Ａ及び試料ＢについてはＨｆ：Ｓｉ＝８：２のターゲットを、試料Ｃ及び試料ＤについてはＺｒ：Ｓｉ＝６：４のターゲットを用いた。いずれの試料も、中間誘電体膜にはＴａ_２Ｏ_５膜を用いた。Ｔａ_２Ｏ_５膜は、厚さ４０ｎｍであり、Ｔａターゲットを用いたスパッタリング法によって形成した。また、いずれの試料も、上層誘電体膜、中間誘電体膜及び下層誘電体膜を、試料を大気に晒さずに連続的に形成した。なお、ＨｆＳｉＯ_２膜、ＨｆＳｉＯＮ膜、ＺｒＳｉＯ_２膜、ＺｒＳｉＯＮ膜及びＴａ_２Ｏ_５膜の比誘電率はそれぞれ、１８、２０、１６、１８及び２７である。
【００４０】
作製した各試料（試料Ａ〜試料Ｄ）について、キャパシタの特性を測定した。その結果、いずれの試料も、リーク電流は±３Ｖまで１０^−１０Ａ／ｍｍ^２以下であった。電気容量は、試料Ａでは４．０ｆＦ／μｍ^２、試料Ｂでは４．２ｆＦ／μｍ^２、試料Ｃでは３．７ｆＦ／μｍ^２、試料Ｄでは３．９ｆＦ／μｍ^２であった。電気容量の電圧変動は、試料Ａでは１００ｐｐｍ／Ｖ、試料Ｂでは８０ｐｐｍ／Ｖ、試料Ｃでは６０ｐｐｍ／Ｖ、試料Ｄでは４０ｐｐｍ／Ｖであった。２５〜８５℃における電気容量の温度変動は、試料Ａでは８０ｐｐｍ／℃、試料Ｂでは９０ｐｐｍ／℃、試料Ｃでは４５ｐｐｍ／℃、試料Ｄでは３８ｐｐｍ／℃であった。
【００４１】
（比較例２）
比較例として、誘電体領域３２としてＴａ_２Ｏ_５膜のみを用いた試料を作製した。Ｔａ_２Ｏ_５膜は、厚さ４０ｎｍであり、Ｔａターゲットを用いたスパッタリングにより形成した。誘電体領域３２としてＴａ_２Ｏ_５膜を用いた以外は、第１の実施形態のキャパシタと同様である。
【００４２】
キャパシタの特性を測定したところ、リーク電流は±３Ｖにおいて１０^−８Ａ／ｍｍ^２程度、電気容量の電圧変動は４８０ｐｐｍ／Ｖ、２５〜８５℃における電気容量の温度変動は２００ｐｐｍ／℃であり、本実施形態に比べて特性が大きく劣っていた。
【００４３】
（実施形態３）
図４（ａ）〜図４（ｅ）は、第３の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。
【００４４】
まず、図４（ａ）に示すように、半導体基板（図示せず）上の層間絶縁膜２１内にスルーホールを形成する。層間絶縁膜２１内には、予め配線層が形成されていてもよい。続いて、全面にＷ膜を堆積し、さらにＣＭＰ等によって平坦化処理を行う。これにより、スルーホールにＷ膜が埋め込まれたプラグ２２が形成される。
【００４５】
次に、図４（ｂ）に示すように、下部電極膜３１として、ＴｉＮ膜／Ｔｉ膜／ＴｉＮ膜の積層膜をスパッタリングによって連続的に形成する。続いて、下部電極膜３１上に誘電体膜（誘電体領域）３２を、以下のようにして形成する。まず、下部電極膜３１上に、Ｈｆ（ＯＢｕ）_４及びＳｉ（ＯＥｔ）_４を用いた有機溶剤（Ｈｆ：Ｓｉ＝５：１）をスピン塗布する。続いて、Ｏ_２存在下で励起波長１７２ｎｍの光を用いてＵＶ−Ｏ_３処理を行う。その後、酸素雰囲気中で４００℃の熱処理を行うことで、厚さ８ｎｍのＨｆＳｉＯ_２膜を形成する。これらの塗布工程、ＵＶ−Ｏ_３処理工程及び熱処理工程を３回繰り返し、総厚２４ｎｍの誘電体膜（ＨｆＳｉＯ_２膜）３２を形成する。Ｘ線回折により、結晶性を確認したところ、ＨｆＳｉＯ_２膜はアモルファスであった。続いて、上部電極膜３３として、ＴｉＮ膜／Ｔｉ膜／ＴｉＮ膜の積層膜をスパッタリングによって連続的に形成する。
【００４６】
次に、図４（ｃ）に示すように、レジスト膜３４を形成する。さらに、レジスト膜３４をマスクとして、上部電極膜３３をエッチングする。
【００４７】
次に、図４（ｄ）に示すように、レジスト膜３５を形成する。さらに、レジスト膜３５をマスクとして、誘電体膜３２及び下部電極膜３１をエッチングする。
【００４８】
次に、図４（ｅ）に示すように、レジスト膜３５を除去することで、下部電極３１、誘電体膜３２及び上部電極３３が積層されたＭＩＭキャパシタ構造が形成される。その後の工程は、図示しないが、ＭＩＭキャパシタ構造を覆う層間絶縁膜の形成工程、スルーホールの形成工程、スルーホール内へのＡｌプラグの形成工程等を行う。
【００４９】
以上のようにして得られたキャパシタの特性を測定したところ、リーク電流は±３Ｖまで１０^−１０Ａ／ｍｍ^２以下、電気容量は７．０ｆＦ／μｍ^２、電気容量の電圧変動は８０ｐｐｍ／Ｖ、２５〜８５℃における電気容量の温度変動は１００ｐｐｍ／℃であった。このように、キャパシタの誘電体膜に塗布膜を用いた場合にも、第１及び第２の実施形態と同様、特性に優れたキャパシタを得ることが可能である。
【００５０】
また、塗布膜の原料（Ｈｆ（ＯＢｕ）_４及びＳｉ（ＯＥｔ）_４を用いた有機溶剤）に含まれるＨｆとＳｉの比率（Ｈｆ：Ｓｉ）を変えた試料も作製した。Ｓｉの量が相対的に増加するとともに誘電体膜の誘電率は下がり、Ｈｆ：Ｓｉ＝５：５の試料では比誘電率が１０以下であった。したがって、ある程度以上の誘電率を持った誘電体膜を得るためには、誘電体膜に含有されたＳｉ原子数の比率をある程度小さくすることが望ましい。
【００５１】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００５２】
【発明の効果】
本発明によれば、リーク電流や電気容量変動を抑制することができ、特性や信頼性に優れたキャパシタを得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の全体的な構成例を模式的に示した断面図である。
【図２】図１に示したキャパシタの構成例を模式的に示した断面図である。
【図３】本発明の第１及び第２の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図４】本発明の第３の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。
【符号の説明】
１０…半導体基板
１１…ＭＩＳトランジスタ
２０…中間領域
２１、４１…層間絶縁膜
２２、４２、４３…プラグ
２３、４４…ＳｉＮ膜
３０…キャパシタ
３１…下部電極
３２…誘電体領域
３２ａ、３２ｂ、３２ｃ…誘電体膜
３３…上部電極
３４、３５…レジスト膜

Claims

半導体基板と、
前記半導体基板の上方に設けられ、金属性を有する下部電極と、金属性を有する上部電極と、前記下部電極と上部電極との間に設けられた誘電体領域とを含むキャパシタと、
を備えた半導体装置であって、
前記誘電体領域は、シリコンと酸素とハフニウム及びジルコニウムの中から選択された少なくとも一つの元素とを含有する第１の誘電体膜を含む
ことを特徴とする半導体装置。
前記第１の誘電体膜は、窒素をさらに含有する
ことを特徴とする請求項１に記載の半導体装置。
前記誘電体領域は、前記上部電極と前記第１の誘電体膜との間又は前記下部電極と前記第１の誘電体膜との間に設けられ、前記第１の誘電体膜とは異なる第２の誘電体膜をさらに含む
ことを特徴とする請求項１又は２に記載の半導体装置。
前記誘電体領域は、前記上部電極と前記第１の誘電体膜との間に設けられ、前記第１の誘電体膜とは異なる第２の誘電体膜と、前記上部電極と前記第２の誘電体膜との間に設けられ、シリコンと酸素とハフニウム及びジルコニウムの中から選択された少なくとも一つの元素とを含有する第３の誘電体膜と、をさらに含む
ことを特徴とする請求項１又は２に記載の半導体装置。
前記第２の誘電体膜の誘電率は、前記第１の誘電体膜の誘電率よりも高い
ことを特徴とする請求項３に記載の半導体装置。
前記第２の誘電体膜の誘電率は、前記第１の誘電体膜及び第３の誘電体膜の誘電率よりも高い
ことを特徴とする請求項４に記載の半導体装置。
前記第２の誘電体膜の比誘電率は２０以上である
ことを特徴とする請求項３又は４に記載の半導体装置。
前記下部電極及び上部電極の少なくとも一方は、金属窒化物膜を含む
ことを特徴とする請求項１又は２に記載の半導体装置。
前記第１の誘電体膜に含有されたシリコンの原子数は、前記第１の誘電体膜に含有された前記少なくとも一つの元素の原子数の１／２よりも少ない
ことを特徴とする請求項１又は２に記載の半導体装置。
前記第１の誘電体膜は、塗布膜で形成されている
ことを特徴とする請求項１又は２に記載の半導体装置。