JP2007081265A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 電極からの電子の熱放出に起因するリーク電流及びトンネル効果に起因するリーク電流の両方を抑制でき、且つ高い比誘電率を維持できるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】 下部電極１６、容量絶縁膜１８及び上部電極２０を順次積層して形成したキャパシタを備えた半導体装置において、容量絶縁膜１８はＨｆ酸化物又はＺｒ酸化物からなり、下部電極１６と容量絶縁膜１８との間に、Ａｌ又はＳｉの少なくとも一方を含むＨｆ酸化物又はＺｒ酸化物からなるバリア膜１７が形成されている。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、キャパシタを有する半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に、高誘電体膜を容量絶縁膜に使用したＭＩＭ（Metal-Insulator-Metal ）キャパシタを用いる技術が提案されている。
半導体装置の微細化及び高密度化を図る上で、チップ中のキャパシタ占有面積の縮小化は必須要件である。しかし、メモリ部の安定動作のためには、一定以上の容量値が必要とされる。そのため、高い誘電率を有するＨｆ酸化物（ＨｆＯx ）又はＺｒ酸化物（ＺｒＯx ）を容量絶縁膜に使用したキャパシタの開発が進められている。
しかしながら、ＨｆＯx 又はＺｒＯx を容量絶縁膜に使用したキャパシタにおいては、動作温度が高くなるにつれてリーク電流が増大するという問題がある。これは、ＨｆＯx 及びＺｒＯx のそれぞれの電極に対するバンド障壁が低いことに起因して、温度が高くなるにつれて電極からの電子の熱放出に基づくリーク電流が増大するためである。
そこで、バンドギャップの高いＡｌ酸化物（ＡｌＯx ）からなるバリア膜を、ＨｆＯx 又はＺｒＯx からなる容量絶縁膜と電極との界面に形成することにより、電極と容量絶縁膜との間のバンド障壁を高くし、それによって電極からの電子の熱放出に基づくリーク電流を抑制する技術が提案されている（特許文献１参照）。
図６（ａ）〜（ｆ）は、特許文献１に開示されている、従来のＡｌＯx バリア膜を用いたＭＩＭキャパシタの製造方法の各工程を示す断面図である。
まず、図６（ａ）に示すように、シリコン基板６０の上に第１の層間絶縁膜６１を成膜した後、第１の層間絶縁膜６１を貫通する第１のホール６２を形成する。続いて、第１のホール６２をタングステン、チタン又は窒化チタン等によって埋めることにより、導体膜プラグ６３を形成した後、第１の層間絶縁膜６１の上及び導体膜プラグ６３の上に第２の層間絶縁膜６４を成膜する。その後、第２の層間絶縁膜６４を貫通して導体膜プラグ６３に到達する第２のホール６５を形成する。
次に、図６（ｂ）に示すように、第２のホール６５の内部を含む第２の層間絶縁膜６４の上に全面に亘って、窒化チタン膜等の下部電極材料膜６６Ａを成膜する。
次に、図６（ｃ）に示すように、ＣＭＰ（chemical mechanical polishing ）処理又は全面エッチバック処理を行うことにより、第２のホール６５の外側において第２の層間絶縁膜６４の上に形成されている下部電極材料膜６６Ａを除去する。これにより、第２のホール６５内に、３次元構造を有する下部電極６６が形成される。
次に、図６（ｄ）に示すように、ＡＬＤ（Atomic Layer Deposition ）法により、下部電極６６の上にＡｌＯx 膜６７を成膜する。
図７は、ＡＬＤ法によりＡｌＯx 膜及び後述するＨｆＯx 膜を成膜するシーケンスを示している。
図７に示すように、まず、成膜チャンバー内に雰囲気ガス（Ｎ2 ）を導入した後、シリコン基板（ウェハ）６０を昇温する。続いて、Ａｌ供給源であるＴＭＡ（テトラメチルアルミニウム）ガスをパルス状にチャンバー内に導入して、第２の層間絶縁膜６４表面及び下部電極６６表面にＴＭＡ又はその活性種を化学吸着させる。次に、ＴＭＡガスを遮断した後、パージガス（Ｎ2 ）をパルス状にチャンバー内に導入し、それによって、チャンバー内に残留しているＴＭＡガスを除去する。次に、パージガスを遮断した後、オゾン（Ｏ3 ）ガスをパルス状にチャンバー内に導入する。このとき、当該オゾンガスと、第２の層間絶縁膜６４表面及び下部電極６６表面に吸着した上記ＴＭＡ又はその活性種とが熱反応し、それによって１原子層分のＡｌＯx が形成される。その後、再びパージガスをパルス状にチャンバー内に導入し、それによって、チャンバー内に残留しているオゾンガスを除去する。以上に説明した成膜シーケンスを複数回繰り返すことによって、下部電極６６上に、所望の厚さを有するＡｌＯx 膜６７を成膜することができる。
次に、図６（ｅ）に示すように、ＡＬＤ法により、ＡｌＯx 膜６７の上にＨｆＯx 膜６８を成膜する。
具体的には、図７に示すように、まず、Ｈｆ供給源であるＴＥＭＡ−Ｈｆ（テトラエチルメチルアミノハフニウム）ガスをパルス状にチャンバー内に導入して、ＡｌＯx 膜６７表面にＴＥＭＡ−Ｈｆ又はその活性種を化学吸着させる。次に、ＴＥＭＡ−Ｈｆガスを遮断した後、パージガスをパルス状にチャンバー内に導入し、それによって、チャンバー内に残留しているＴＥＭＡ−Ｈｆガスを除去する。次に、パージガスを遮断した後、オゾンガスをパルス状にチャンバー内に導入する。このとき、当該オゾンガスと、ＡｌＯx 膜６７表面に吸着した上記ＴＥＭＡ−Ｈｆ又はその活性種とが熱反応し、それによって１原子層分のＨｆＯx が形成される。その後、再びパージガスをパルス状にチャンバー内に導入し、それによって、チャンバー内に残留しているオゾンガスを除去する。以上に説明した成膜シーケンスを複数回繰り返すことによって、ＡｌＯx 膜６７上に、所望の厚さを有するＨｆＯx 膜６８を成膜することができる。
次に、図６（ｆ）に示すように、ＨｆＯx 膜６８の上に、窒化チタン膜等の上部電極材料膜６９を成膜した後、図示は省略しているが、当該上部電極材料膜６９を所望の形状に加工することによって上部電極を形成する。
以上の工程を経て、ＡｌＯx 膜６７からなるバリア膜を有するＭＩＭキャパシタがシリコン基板６０上に形成される。
特開２００２−２２２９３４号公報
今後、キャパシタ占有面積の縮小化がさらに進行すると、容量値確保のために容量絶縁膜の薄膜化を行う必要がある。しかしながら、ＨｆＯx 又はＺｒＯx と比べて比誘電率が低いＡｌＯx バリア膜を用いると、容量絶縁膜の薄膜化によって容量値を確保することが困難になる。
例えば、ＡｌＯx バリア膜の厚さが０．５ｎｍであるとすると、Ｔｅｑ（Thickness Equivalent：酸化膜換算膜厚）＝１．２ｎｍの要求を満たすためには、ＨｆＯx 膜の厚さを約３．８ｎｍにしなければならない（ＡｌＯx の比誘電率：約９、ＨｆＯx の比誘電率：約２０）。このとき、ＡｌＯx バリア膜の厚さを含めた容量絶縁膜（ＨｆＯx 膜）の厚さが５ｎｍに満たないため、トンネル効果に起因するリーク電流が増大してしまう。以上のように、ＡｌＯx バリア膜を使用したＭＩＭキャパシタにおいて、Ｔｅｑ＝１．２ｎｍ以下の容量値を確保することは非常に困難である。
前記に鑑み、本発明は、電極からの電子の熱放出に起因するリーク電流及びトンネル効果に起因するリーク電流の両方を抑制でき、且つ高い比誘電率を維持できるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供することを目的とする。
前記の目的を達成するために、本願発明者らは、ＡｌＯx バリア膜に代わる新たなバリア膜、具体的には、電極に対して高いバンド障壁を持ち且つ比誘電率の高い材料からなるバリア膜として、Ａｌ又はＳｉを含有するＨｆ酸化物又はＺｒ酸化物からなるバリア膜が最適であることを見出し、以下に述べる発明を想到するに至った。
具体的には、本発明に係る半導体装置は、下部電極、容量絶縁膜及び上部電極を基板上に順次積層して形成したキャパシタを備えた半導体装置であって、前記容量絶縁膜はＨｆ酸化物又はＺｒ酸化物からなり、前記下部電極と前記容量絶縁膜との間に、Ａｌ又はＳｉの少なくとも一方を含むＨｆ酸化物又はＺｒ酸化物からなる第１のバリア膜が形成されている。
本発明の半導体装置において、前記上部電極と前記容量絶縁膜との間に、Ａｌ又はＳｉの少なくとも一方を含むＨｆ酸化物又はＺｒ酸化物からなる第２のバリア膜が形成されていることが好ましい。この場合、前記第２のバリア膜は非晶質であることが好ましい。また、前記第２のバリア膜におけるＡｌ又はＳｉの含有率は１ａｔｍ％以上で且つ２５ａｔｍ％未満であることが好ましい。
本発明の半導体装置において、前記第１のバリア膜は非晶質であることが好ましい。
本発明の半導体装置において、前記第１のバリア膜におけるＡｌ又はＳｉの含有率は１ａｔｍ％以上で且つ２５ａｔｍ％未満であることが好ましい。
本発明の半導体装置において、前記下部電極及び前記上部電極は、ＴｉＮ、Ｔｉ、Ａｌ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ及びＲｕのうちの少なくとも１つからなることが好ましい。
本発明に係る半導体装置の製造方法は、基板上に容量下部電極を形成する工程（ａ）と、前記容量下部電極の上に、Ａｌ又はＳｉの少なくとも一方を含有するＨｆ酸化物又はＺｒ酸化物からなる第１のバリア膜を形成する工程（ｂ）と、前記第１のバリア膜の上に、Ｈｆ酸化物又はＺｒ酸化物からなる容量絶縁膜を形成する工程（ｃ）と、前記容量絶縁膜の上に容量上部電極を形成する工程（ｄ）とを備えている。
本発明の半導体装置の製造方法において、前記工程（ｃ）と前記工程（ｄ）との間に、前記容量絶縁膜の上に、Ａｌ又はＳｉの少なくとも一方を含有するＨｆ酸化物又はＺｒ酸化物からなる第２のバリア膜を形成する工程（ｅ）をさらに備えていることが好ましい。この場合、前記工程（ｅ）において前記第２のバリア膜はＡＬＤ法を用いて形成されることが好ましい。
本発明の半導体装置の製造方法において、前記工程（ｂ）において前記第１のバリア膜はＡＬＤ法を用いて形成されることが好ましい。
本発明の半導体装置の製造方法において、前記工程（ｃ）において前記容量絶縁膜はＡＬＤ法を用いて形成されることが好ましい。
本発明の半導体装置の製造方法において、前記工程（ｃ）よりも後に、前記容量絶縁膜に対してプラズマ酸化処理を行う工程（ｆ）をさらに備えていることが好ましい。
本発明の半導体装置の製造方法において、前記下部電極及び前記上部電極は、ＴｉＮ、Ｔｉ、Ａｌ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ及びＲｕのうちの少なくとも１つからなることが好ましい。
本発明によると、容量絶縁膜を構成するＨｆＯx 又はＺｒＯx と電極との界面に、Ａｌ又はＳｉの少なくとも一方を含有するＨｆ酸化物又はＺｒ酸化物からなるバリア膜を設ける。このため、容量絶縁膜と電極との間のバンド障壁を高くできるので、電極からの電子の熱放出に起因するリーク電流を抑制することができる。また、バリア膜においてもＨｆＯx 又はＺｒＯx に匹敵する高い比誘電率が得られるので、容量値を確保しながら物理的厚さをある程度保つことができ、それによって、トンネル効果に起因するリーク電流を抑制することができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図１（ａ）に示すように、例えばシリコンよりなる半導体基板１０の上に、例えば厚さ３００ｎｍの第１の層間絶縁膜１１を堆積する。その後、第１の層間絶縁膜１１を貫通して半導体基板１０に到達する例えば口径１５０ｎｍの第１のホール１２を形成した後、第１のホール１２内に例えばタングステン、チタン又は窒化チタン等の導体を埋め込むことにより、導体膜プラグ１３を形成する。その後、第１の層間絶縁膜１１の上に、例えば厚さ５００ｎｍの第２の層間絶縁膜１４を堆積した後、第２の層間絶縁膜１４を貫通して導体膜プラグ１３に到達する例えば口径４００ｎｍの第２のホール１５を形成する。
次に、図１（ｂ）に示すように、第２のホール１５の内部を含む第２の層間絶縁膜１４の上に全面に亘って、例えば窒化チタン膜等の下部電極材料膜１６Ａを堆積する。
次に、例えば、第２のホール１５をレジスト（図示省略）によって埋めることにより第２のホール１５内の下部電極材料膜１６Ａを保護しながら、全面エッチバック処理を行い、それによって、図１（ｃ）に示すように、第２のホール１５の外側において第２の層間絶縁膜１４の上に形成されている下部電極材料膜１６Ａを除去する。これにより、第２のホール１５内に、例えば窒化チタン膜からなる下部電極１６が形成される。
次に、図１（ｄ）に示すように、下部電極１６表面上及び第２の層間絶縁膜１４表面上に第１のバリア膜１７を堆積する。第１のバリア膜１７は、例えばＡｌを含有する非晶質のＨｆ酸化物（ＨｆxＡｌyＯz ）からなり、その膜厚は例えば約０．５ｎｍである。また、第１のバリア膜１７の形成には例えば原子層成長（ＡＬＤ：Atomic Layer Deposition ）法を用いる。ＡＬＤ法による成膜においては、チャンバー（反応室）内に反応ガスをパルス状に且つ断続的に導入する。図２は、本実施形態のＡＬＤ法によるＨｆxＡｌyＯz 膜の成膜工程における反応ガスの導入のシーケンスを示している。
具体的には、図２に示すように、まず、チャンバー内に雰囲気ガス（例えば窒素（Ｎ2 ）ガス）を導入した後、半導体基板１０を例えば２００〜４００℃程度に昇温する。このとき、チャンバー内のガス圧力を１００Ｐａ程度に設定する。また、雰囲気ガスとして、窒素ガス以外にも、アルゴン等の不活性ガスを用いることができる。続いて、Ｈｆ供給源である例えばＴＥＭＡ−Ｈｆ（テトラエチルメチルアミノハフニウム）ガスをパルス状にチャンバー内に導入して、第２の層間絶縁膜１４表面及び下部電極１６表面にＴＥＭＡ−Ｈｆ又はその活性種を化学吸着させる。次に、ＴＥＭＡ−Ｈｆガスを遮断した後、パージガスをパルス状にチャンバー内に導入し、それによって、チャンバー内に残留しているＴＥＭＡ−Ｈｆガスを除去する。ここで、パージガスとしては、例えば窒素ガス、アルゴンガス又はヘリウムガス等を用いることができる。次に、パージガスを遮断した後、オゾン（Ｏ3 ）ガスをパルス状にチャンバー内に導入する。このとき、当該オゾンガスと、第２の層間絶縁膜１４表面及び下部電極１６表面に吸着した上記ＴＥＭＡ−Ｈｆ又はその活性種とが熱反応し、それによって１原子層分のＨｆＯx が形成される。その後、再びパージガスをパルス状にチャンバー内に導入し、それにより、チャンバー内に残留しているオゾンガスを除去する。
本実施形態では、以上に説明したＨｆＯx の成膜シーケンスを例えば２〜３回繰り返すことによって、例えば２〜３原子層分のＨｆＯx 膜を形成した後、以下に述べる、ＡｌをＨｆＯx 膜に添加するシーケンスを行う。
すなわち、ＨｆＯx 膜の成膜後、図２に示すように、Ａｌ供給源であるＴＭＡ（テトラメチルアルミニウム）ガスをパルス状にチャンバー内に導入して、ＨｆＯx 膜表面にＴＭＡ又はその活性種を化学吸着させる。次に、ＴＭＡガスを遮断した後、パージガス（例えば窒素ガス）をパルス状にチャンバー内に導入し、それによって、チャンバー内に残留しているＴＭＡガスを除去する。次に、パージガスを遮断した後、オゾンガスをパルス状にチャンバー内に導入する。このとき、当該オゾンガスと、ＨｆＯx 膜表面に吸着した上記ＴＭＡ又はその活性種と、下地のＨｆＯx との３者間で熱反応が行われ、その結果、非晶質のＨｆxＡｌyＯz 膜が形成される。その後、再びパージガスをパルス状にチャンバー内に導入し、それによって、チャンバー内に残留しているオゾンガスを除去する。
本実施形態では、上記のＨｆＯx の成膜シーケンス２〜３回と、上記のＨｆＯx にＡｌを添加するシーケンス１回とによって非晶質ＨｆxＡｌyＯz 膜を形成する工程を例えば２回行うことにより、例えば厚さ０．５ｎｍ程度の非晶質ＨｆxＡｌyＯz 膜からなる第１のバリア膜１７を形成する。このとき、第１のバリア膜１７のＡｌ含有率は例えば約１５％であり、その比誘電率は約１５である。尚、本実施形態においては、上記のＨｆＯx の成膜シーケンスの回数と、上記のＨｆＯx にＡｌを添加するシーケンスの回数との比を変えることによって、第１のバリア膜１７のＡｌ含有率を任意に設定することができる。
次に、図１（ｅ）に示すように、例えばＡＬＤ法により、第１のバリア膜１７の表面上に、例えばＨｆＯx からなる容量絶縁膜１８を成膜する。具体的には、図２に示すＨｆＯx の成膜シーケンスを例えば３０回程度行うことにより、例えば厚さ４．８ｎｍ程度のＨｆＯx 膜からなる容量絶縁膜１８を形成する。
次に、図１（ｆ）に示すように、容量絶縁膜１８表面上に第２のバリア膜１９を堆積する。本実施形態では、第２のバリア膜１９は、第１のバリア膜１７と同様に、例えばＡｌを含有する非晶質のＨｆ酸化物（ＨｆxＡｌyＯz ）からなり、その膜厚は例えば約０．５ｎｍである。また、第２のバリア膜１９の形成方法は、例えば図２に示す第１のバリア膜１７の形成方法と同様である。
尚、本実施形態において、第１のバリア膜１７である厚さ０．５ｎｍのＨｆxＡｌyＯz 膜と、容量絶縁膜１８である厚さ４．８ｎｍのＨｆＯx 膜と、第２のバリア膜１９である厚さ０．５ｎｍのＨｆxＡｌyＯz 膜との積層体は、Ｔｅｑ＝１．２ｎｍの要求を満たすことができる。
次に、第１のバリア膜１７、容量絶縁膜１８及び第２のバリア膜１９に対して、プラズマ酸化処理を行い、それによって、第１のバリア膜１７、容量絶縁膜１８及び第２のバリア膜１９のそれぞれの膜中の酸素欠損部分に酸素を供給する。
次に、図１（ｇ）に示すように、第２のバリア膜１９の上に、例えば窒化チタン膜等からなる厚さ５０ｎｍ程度の上部電極材料膜２０を成膜した後、図示は省略しているが、当該上部電極材料膜２０を所望の形状に加工することによって上部電極を形成する。
以上の工程を経て、ＨｆxＡｌyＯz 膜からなるバリア膜を有する本実施形態のＭＩＭキャパシタが半導体基板１０上に形成される。
本実施形態によると、容量絶縁膜１８を構成するＨｆＯx と下部電極１６との界面にＨｆxＡｌyＯz 膜つまりＡｌを含有するＨｆ酸化物からなる第１のバリア膜１７を設けると共に、容量絶縁膜１８を構成するＨｆＯx と上部電極との界面にＨｆxＡｌyＯz 膜（Ａｌを含有するＨｆ酸化物）からなる第２のバリア膜１９を設ける。このため、容量絶縁膜１８と各電極との間のバンド障壁を高くできるので、各電極からの電子の熱放出に起因するリーク電流を抑制することができる。また、バリア膜１７及び１９においてもＨｆＯx に匹敵する高い比誘電率が得られるので、容量値を確保しながら物理的厚さをある程度保つことができ、それにより、トンネル効果に起因するリーク電流を抑制することができる。
図３は、ＨｆＯx 容量絶縁膜を用いると共にＨｆxＡｌyＯz バリア膜（ＡＨＯバリア膜）を下部電極と容量絶縁膜との間に用いた、本発明に係るＭＩＭ構造キャパシタの電気特性を、ＨｆＯx 容量絶縁膜を用いると共にＡｌＯx バリア膜を下部電極と容量絶縁膜との間に用いた、従来のＭＩＭ構造キャパシタの電気特性と比較して示している。図３において、横軸はキャパシタのＴｅｑ（酸化膜換算膜厚）を示し、縦軸はメモリセル当たりのリーク電流を示している。
図３に示すように、ＡｌＯx バリア膜を用いた従来のＭＩＭ構造キャパシタにおいては、Ｔｅｑが約１．４ｎｍ以下になると、リーク電流が著しく増大するので、Ｔｅｑ＝１．２ｎｍの要求を満たすことができない。
一方、ＨｆxＡｌyＯz バリア膜を用いた本発明のＭＩＭ構造キャパシタにおいては、Ｔｅｑが約１．０ｎｍまでリーク電流の増加が抑制されているので、Ｔｅｑ＝１．２ｎｍの要求を十分に満たすことができる。すなわち、本発明のＨｆxＡｌyＯz バリア膜は、電極からの電子の熱放出に起因するリーク電流を抑制するために十分なバンド障壁を有している。
また、本実施形態によると、容量絶縁膜１８の下地である第１のバリア膜１７が非晶質（アモルファス）であるため、容量絶縁膜１８をアモルファス又はアモルファスライクに形成することができるので、キャパシタのリーク電流をより一層低減することができる。
また、本実施形態によると、第１のバリア膜１７及び第２のバリア膜１９の成膜にＡＬＤ法を用いるため、下部電極１６表面に第１のバリア膜１７となる非晶質ＨｆxＡｌyＯz 膜を確実に形成できると共に、容量絶縁膜１８表面に第２のバリア膜１９となる非晶質ＨｆxＡｌyＯz 膜を確実に形成できるので、前述の効果を確実に得ることができる。
尚、本実施形態において、第１のバリア膜１７及び第２のバリア膜１９として用いるＨｆxＡｌyＯz 膜の組成について、ｘ＋ｙ＋ｚ＝１、０．１１５＜ｘ≦０．３２、０．０１≦ｙ＜０．２５、０．６３５≦ｚ≦０．６７であることが好ましい。すなわち、第１のバリア膜１７又は第２のバリア膜１９におけるＡｌ含有率は１ａｔｍ％以上で且つ２５ａｔｍ％未満であることが好ましい。このようにすると、各バリア膜の比誘電率の低下を防止しつつ、各バリア膜の電極に対するバンド障壁をＨｆＯx と比べて高くすることができる。
図４は、本発明のＨｆxＡｌyＯz バリア膜におけるＡｌ含有率と比誘電率との相関関係を示している。尚、図４において、横軸は、ＨｆxＡｌyＯz バリア膜におけるＡｌ含有率を示しており、縦軸は比誘電率を示している。図４に示すように、Ａｌ含有率が２５ａｔｍ％未満であれば、ＨｆxＡｌyＯz バリア膜の比誘電率として、１２〜１３以上の実用的な値が得られる。
また、本実施形態において、第１のバリア膜１７又は第２のバリア膜１９として、ＨｆxＡｌyＯz 膜に代えて、ＨｆxＳｉyＯz 膜（Ｓｉを含有するＨｆ酸化物）、又はＡｌ及びＳｉの両方を含有するＨｆ酸化物を用いてもよい。ＨｆxＳｉyＯz 膜を用いる場合、その組成について、ｘ＋ｙ＋ｚ＝１、０．１１５＜ｘ≦０．３２、０．０１≦ｙ＜０．２５、０．６３５≦ｚ≦０．６７であることが好ましい。すなわち、第１のバリア膜１７又は第２のバリア膜１９におけるＳｉ含有率は１ａｔｍ％以上で且つ２５ａｔｍ％未満であることが好ましい。このようにすると、各バリア膜の比誘電率の低下を防止しつつ、各バリア膜の電極に対するバンド障壁をＨｆＯx と比べて高くすることができる。
また、本実施形態において、第１のバリア膜１７と第２のバリア膜１９とが異なる材料から構成されていてもよい。また、第１のバリア膜１７又は第２のバリア膜１９のいずれか一方を設けなくてもよい。
また、本実施形態において、容量絶縁膜１８となるＨｆＯx 膜におけるＡｌ又はＳｉの含有率は、比誘電率の低下を防止する観点から、１ａｔｍ％未満であることが好ましい。尚、容量絶縁膜１８として、ＨｆＯx 膜に代えて、ＺｒＯx 膜を用いてもよい。
また、本実施形態において、基板上の絶縁膜に設けられた凹部に形成されたＭＩＭキャパシタを対象としたが、これに代えて、他のタイプのＭＩＭキャパシタを対象としてもよい。
また、本実施形態において、下部電極１６及び上部電極として窒化チタン（ＴｉＮ）膜を用いたが、これに限られず、下部電極１６及び上部電極が、ＴｉＮ、Ｔｉ、Ａｌ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ及びＲｕのうちの少なくとも１つから構成されていてもよい。また、下部電極１６と上部電極とが異なる材料から構成されていてもよい。
また、本実施形態において、第１のバリア膜１７、容量絶縁膜１８及び第２のバリア膜１９のそれぞれをＡＬＤ法を用いて形成する際に、１原子層ずつ成膜を行ったが、これに代えて、２〜３原子層ずつ成膜を行ってもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
第２の実施形態が第１の実施形態と大きく異なっている点は、容量絶縁膜としてＨｆＯx に代えてＺｒＯx を用いると共にバリア膜としてＨｆxＡｌyＯz 膜に代えてＺｒxＡｌyＯz を用いることである。
第２の実施形態に係る半導体装置の製造方法においては、まず、図１（ａ）〜（ｃ）に示す第１の実施形態と同様の工程、つまり半導体基板１０上にキャパシタの下部電極１６を形成するまでの工程を実施する。
次に、図１（ｄ）に示すように、下部電極１６表面上及び第２の層間絶縁膜１４表面上に第１のバリア膜１７を堆積する。本実施形態では、第１のバリア膜１７は、例えばＡｌを含有する非晶質のＺｒ酸化物（ＺｒxＡｌyＯz ）からなり、その膜厚は例えば約０．５ｎｍである。また、第１のバリア膜１７の形成には例えば原子層成長（ＡＬＤ）法を用いる。ＡＬＤ法による成膜においては、チャンバー（反応室）内に反応ガスをパルス状に且つ断続的に導入する。図５は、本実施形態のＡＬＤ法によるＺｒxＡｌyＯz 膜の成膜工程における反応ガスの導入のシーケンスを示している。
具体的には、図５に示すように、まず、チャンバー内に雰囲気ガス（例えば窒素ガス）を導入した後、半導体基板１０を例えば２００〜４００℃程度に昇温する。このとき、チャンバー内のガス圧力を１００Ｐａ程度に設定する。また、雰囲気ガスとして、窒素ガス以外にも、アルゴン等の不活性ガスを用いることができる。続いて、Ｚｒ供給源である例えばＺｒＣｌ4 （四塩化ジルコニウム）ガスをパルス状にチャンバー内に導入して、第２の層間絶縁膜１４表面及び下部電極１６表面にＺｒＣｌ4 又はその活性種を化学吸着させる。次に、ＺｒＣｌ4 ガスを遮断した後、パージガスをパルス状にチャンバー内に導入し、それによって、チャンバー内に残留しているＺｒＣｌ4 ガスを除去する。ここで、パージガスとしては、例えば窒素ガス、アルゴンガス又はヘリウムガス等を用いることができる。次に、パージガスを遮断した後、Ｈ2 Ｏ（気体）をパルス状にチャンバー内に導入する。このとき、当該Ｈ2 Ｏと、第２の層間絶縁膜１４表面及び下部電極１６表面に吸着した上記ＺｒＣｌ4 又はその活性種とが熱反応し、それによって１原子層分のＺｒＯx が形成される。その後、再びパージガスをパルス状にチャンバー内に導入し、それにより、チャンバー内に残留しているＨ2 Ｏを除去する。
本実施形態では、以上に説明したＺｒＯx の成膜シーケンスを例えば２〜３回繰り返すことによって、例えば２〜３原子層分のＺｒＯx 膜を形成した後、以下に述べる、ＡｌをＺｒＯx 膜に添加するシーケンスを行う。
すなわち、ＺｒＯx 膜の成膜後、図５に示すように、Ａｌ供給源であるＴＭＡ（テトラメチルアルミニウム）ガスをパルス状にチャンバー内に導入して、ＺｒＯx 膜表面にＴＭＡ又はその活性種を化学吸着させる。次に、ＴＭＡガスを遮断した後、パージガス（例えば窒素ガス）をパルス状にチャンバー内に導入し、それによって、チャンバー内に残留しているＴＭＡガスを除去する。次に、パージガスを遮断した後、Ｈ2 Ｏ（気体）をパルス状にチャンバー内に導入する。このとき、当該Ｈ2 Ｏと、ＺｒＯx 膜表面に吸着した上記ＴＭＡ又はその活性種と、下地のＺｒＯx との３者間で熱反応が行われ、その結果、非晶質のＺｒxＡｌyＯz 膜が形成される。その後、再びパージガスをパルス状にチャンバー内に導入し、それによって、チャンバー内に残留しているＨ2 Ｏを除去する。
本実施形態では、上記のＺｒＯx の成膜シーケンス２〜３回と、上記のＺｒＯx にＡｌを添加するシーケンス１回とによって非晶質ＺｒxＡｌyＯz 膜を形成する工程を例えば２回行うことにより、例えば厚さ０．５ｎｍ程度の非晶質ＨｆxＡｌyＯz 膜からなる第１のバリア膜１７を形成する。このとき、第１のバリア膜１７のＡｌ含有率は例えば約１５％であり、その比誘電率は約１５である。尚、本実施形態においては、上記のＺｒＯx の成膜シーケンスの回数と、上記のＺｒＯx にＡｌを添加するシーケンスの回数との比を変えることによって、第１のバリア膜１７のＡｌ含有率を任意に設定することができる。
次に、図１（ｅ）に示すように、例えばＡＬＤ法により、第１のバリア膜１７の表面上に、例えばＺｒＯx からなる容量絶縁膜１８を成膜する。具体的には、図５に示すＺｒＯx の成膜シーケンスを例えば３０回程度行うことにより、例えば厚さ４．８ｎｍ程度のＺｒＯx 膜からなる容量絶縁膜１８を形成する。
次に、図１（ｆ）に示すように、容量絶縁膜１８表面上に第２のバリア膜１９を堆積する。本実施形態では、第２のバリア膜１９は、第１のバリア膜１７と同様に、例えばＡｌを含有する非晶質のＺｒ酸化物（ＺｒxＡｌyＯz ）からなり、その膜厚は例えば約０．５ｎｍである。また、第２のバリア膜１９の形成方法は、例えば図５に示す第１のバリア膜１７の形成方法と同様である。
尚、本実施形態において、第１のバリア膜１７である厚さ０．５ｎｍのＺｒxＡｌyＯz 膜と、容量絶縁膜１８である厚さ４．８ｎｍのＺｒＯx 膜と、第２のバリア膜１９である厚さ０．５ｎｍのＺｒxＡｌyＯz 膜との積層体は、Ｔｅｑ＝１．２ｎｍの要求を満たすことができる。
次に、第１のバリア膜１７、容量絶縁膜１８及び第２のバリア膜１９に対して、プラズマ酸化処理を行い、それによって、第１のバリア膜１７、容量絶縁膜１８及び第２のバリア膜１９のそれぞれの膜中の酸素欠損部分に酸素を供給する。
次に、図１（ｇ）に示すように、第２のバリア膜１９の上に、例えば窒化チタン膜等からなる厚さ５０ｎｍ程度の上部電極材料膜２０を成膜した後、図示は省略しているが、当該上部電極材料膜２０を所望の形状に加工することによって上部電極を形成する。
以上の工程を経て、ＺｒxＡｌyＯz 膜からなるバリア膜を有する本実施形態のＭＩＭキャパシタが半導体基板１０上に形成される。
本実施形態によると、容量絶縁膜１８を構成するＺｒＯx と下部電極１６との界面にＺｒxＡｌyＯz 膜つまりＡｌを含有するＺｒ酸化物からなる第１のバリア膜１７を設けると共に、容量絶縁膜１８を構成するＺｒＯx と上部電極との界面にＺｒxＡｌyＯz 膜（Ａｌを含有するＺｒ酸化物）からなる第２のバリア膜１９を設ける。このため、容量絶縁膜１８と各電極との間のバンド障壁を高くできるので、各電極からの電子の熱放出に起因するリーク電流を抑制することができる。また、バリア膜１７及び１９においてもＺｒＯx に匹敵する高い比誘電率が得られるので、容量値を確保しながら物理的厚さをある程度保つことができ、それにより、トンネル効果に起因するリーク電流を抑制することができる。
また、本実施形態によると、容量絶縁膜１８の下地である第１のバリア膜１７が非晶質（アモルファス）であるため、容量絶縁膜１８をアモルファス又はアモルファスライクに形成することができるので、キャパシタのリーク電流をより一層低減することができる。
また、本実施形態によると、第１のバリア膜１７及び第２のバリア膜１９の成膜にＡＬＤ法を用いるため、下部電極１６表面に第１のバリア膜１７となる非晶質ＺｒxＡｌyＯz 膜を確実に形成できると共に、容量絶縁膜１８表面に第２のバリア膜１９となる非晶質ＺｒxＡｌyＯz 膜を確実に形成できるので、前述の効果を確実に得ることができる。
尚、本実施形態において、第１のバリア膜１７及び第２のバリア膜１９として用いるＺｒxＡｌyＯz 膜の組成について、ｘ＋ｙ＋ｚ＝１、０．１１５＜ｘ≦０．３２、０．０１≦ｙ＜０．２５、０．６３５≦ｚ≦０．６７であることが好ましい。すなわち、第１のバリア膜１７又は第２のバリア膜１９におけるＡｌ含有率は１ａｔｍ％以上で且つ２５ａｔｍ％未満であることが好ましい。このようにすると、各バリア膜の比誘電率の低下を防止しつつ、各バリア膜の電極に対するバンド障壁をＺｒＯx と比べて高くすることができる。
また、本実施形態において、第１のバリア膜１７又は第２のバリア膜１９として、ＺｒxＡｌyＯz 膜に代えて、ＺｒxＳｉyＯz 膜（Ｓｉを含有するＺｒ酸化物）、又はＡｌ及びＳｉの両方を含有するＺｒ酸化物を用いてもよい。ＺｒxＳｉyＯz 膜を用いる場合、その組成について、ｘ＋ｙ＋ｚ＝１、０．１１５＜ｘ≦０．３２、０．０１≦ｙ＜０．２５、０．６３５≦ｚ≦０．６７であることが好ましい。すなわち、第１のバリア膜１７又は第２のバリア膜１９におけるＳｉ含有率は１ａｔｍ％以上で且つ２５ａｔｍ％未満であることが好ましい。このようにすると、各バリア膜の比誘電率の低下を防止しつつ、各バリア膜の電極に対するバンド障壁をＺｒＯx と比べて高くすることができる。
また、本実施形態において、第１のバリア膜１７と第２のバリア膜１９とが異なる材料から構成されていてもよい。また、第１のバリア膜１７又は第２のバリア膜１９のいずれか一方を設けなくてもよい。
また、本実施形態において、容量絶縁膜１８となるＺｒＯx 膜におけるＡｌ又はＳｉの含有率は、比誘電率の低下を防止する観点から、１ａｔｍ％未満であることが好ましい。尚、容量絶縁膜１８として、ＨｆＯx 膜に代えて、ＺｒＯx 膜を用いてもよい。
また、本実施形態において、基板上の絶縁膜に設けられた凹部に形成されたＭＩＭキャパシタを対象としたが、これに代えて、他のタイプのＭＩＭキャパシタを対象としてもよい。
また、本実施形態において、下部電極１６及び上部電極として窒化チタン（ＴｉＮ）膜を用いたが、これに限られず、下部電極１６及び上部電極が、ＴｉＮ、Ｔｉ、Ａｌ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ及びＲｕのうちの少なくとも１つから構成されていてもよい。また、下部電極１６と上部電極とが異なる材料から構成されていてもよい。
また、本実施形態において、第１のバリア膜１７、容量絶縁膜１８及び第２のバリア膜１９のそれぞれをＡＬＤ法を用いて形成する際に、１原子層ずつ成膜を行ったが、これに代えて、２〜３原子層ずつ成膜を行ってもよい。
本発明は、キャパシタを有する半導体装置及びその製造方法に関し、容量絶縁膜を構成するＨｆＯx 又はＺｒＯx と電極との界面に、容量絶縁膜と電極との間のバンド障壁を高くでき且つ比誘電率の低下を抑制できるバリア膜を設けることによって、電極からの電子の熱放出に起因するリーク電流を抑制できる効果、及び容量値を確保しながら物理的厚さをある程度保つことによりトンネル効果に起因するリーク電流を抑制できる効果が得られ、非常に有用である。
図１（ａ）〜（ｇ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図２は、本発明の第１の実施形態に係る半導体装置の製造方法のうち、ＡＬＤ法によるＨｆxＡｌyＯz 膜の成膜工程における反応ガスの導入のシーケンスを示す図である。 図３は、ＨｆＯx 容量絶縁膜を用いると共にＨｆxＡｌyＯz バリア膜を下部電極と容量絶縁膜との間に用いた、本発明に係るＭＩＭ構造キャパシタの電気特性を示す図である。 図４は、本発明のＨｆxＡｌyＯz バリア膜におけるＡｌ含有率と比誘電率との相関関係を示す図である。 図５は、本発明の第２の実施形態に係る半導体装置の製造方法のうち、ＡＬＤ法によるＺｒxＡｌyＯz 膜の成膜工程における反応ガスの導入のシーケンスを示す図である。 図６（ａ）〜（ｆ）は、従来のＭＩＭキャパシタの製造方法の各工程を示す断面図である。 図７は、従来のＭＩＭキャパシタの製造方法のうち、ＡＬＤ法によりＡｌＯx 膜及び後述するＨｆＯx 膜を成膜するシーケンスを示す図である。
符号の説明
１０ 半導体基板
１１ 第１の層間絶縁膜
１２ 第１のホール
１３ 導体膜プラグ
１４ 第２の層間絶縁膜
１５ 第２のホール
１６ 下部電極
１６Ａ 下部電極材料膜
１７ 第１のバリア膜
１８ 容量絶縁膜
１９ 第２のバリア膜
２０ 上部電極材料膜

Claims (14)

  1. 下部電極、容量絶縁膜及び上部電極を基板上に順次積層して形成したキャパシタを備えた半導体装置であって、
    前記容量絶縁膜はＨｆ酸化物又はＺｒ酸化物からなり、
    前記下部電極と前記容量絶縁膜との間に、Ａｌ又はＳｉの少なくとも一方を含むＨｆ酸化物又はＺｒ酸化物からなる第１のバリア膜が形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記上部電極と前記容量絶縁膜との間に、Ａｌ又はＳｉの少なくとも一方を含むＨｆ酸化物又はＺｒ酸化物からなる第２のバリア膜が形成されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第２のバリア膜は非晶質であることを特徴とする半導体装置。
  4. 請求項２又は３に記載の半導体装置において、
    前記第２のバリア膜におけるＡｌ又はＳｉの含有率は１ａｔｍ％以上で且つ２５ａｔｍ％未満であることを特徴とする半導体装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記第１のバリア膜は非晶質であることを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記第１のバリア膜におけるＡｌ又はＳｉの含有率は１ａｔｍ％以上で且つ２５ａｔｍ％未満であることを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記下部電極及び前記上部電極は、ＴｉＮ、Ｔｉ、Ａｌ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ及びＲｕのうちの少なくとも１つからなることを特徴とする半導体装置。
  8. 基板上に容量下部電極を形成する工程（ａ）と、
    前記容量下部電極の上に、Ａｌ又はＳｉの少なくとも一方を含有するＨｆ酸化物又はＺｒ酸化物からなる第１のバリア膜を形成する工程（ｂ）と、
    前記第１のバリア膜の上に、Ｈｆ酸化物又はＺｒ酸化物からなる容量絶縁膜を形成する工程（ｃ）と、
    前記容量絶縁膜の上に容量上部電極を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記工程（ｃ）と前記工程（ｄ）との間に、前記容量絶縁膜の上に、Ａｌ又はＳｉの少なくとも一方を含有するＨｆ酸化物又はＺｒ酸化物からなる第２のバリア膜を形成する工程（ｅ）をさらに備えていることを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記工程（ｅ）において前記第２のバリア膜はＡＬＤ法を用いて形成されることを特徴とする半導体装置の製造方法。
  11. 請求項８〜１０のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）において前記第１のバリア膜はＡＬＤ法を用いて形成されることを特徴とする半導体装置の製造方法。
  12. 請求項８〜１１のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｃ）において前記容量絶縁膜はＡＬＤ法を用いて形成されることを特徴とする半導体装置の製造方法。
  13. 請求項８〜１２のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｃ）よりも後に、前記容量絶縁膜に対してプラズマ酸化処理を行う工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
  14. 請求項８〜１３のいずれか１項に記載の半導体装置の製造方法において、
    前記下部電極及び前記上部電極は、ＴｉＮ、Ｔｉ、Ａｌ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ及びＲｕのうちの少なくとも１つからなることを特徴とする半導体装置の製造方法。
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