CN108630686B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN108630686B
CN108630686B CN201810083257.6A CN201810083257A CN108630686B CN 108630686 B CN108630686 B CN 108630686B CN 201810083257 A CN201810083257 A CN 201810083257A CN 108630686 B CN108630686 B CN 108630686B
Authority
CN
China
Prior art keywords
bottom electrode
layer
plasma
plasma process
nitrogen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810083257.6A
Other languages
English (en)
Other versions
CN108630686A (zh
Inventor
金范庸
李勋
吉德信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN108630686A publication Critical patent/CN108630686A/zh
Application granted granted Critical
Publication of CN108630686B publication Critical patent/CN108630686B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种用于制造半导体器件的方法包括：形成高宽高比的底电极；通过在底电极的表面上顺序地执行第一等离子体工艺和第二等离子体工艺来形成界面层；在界面层之上形成电介质层；以及在电介质层之上形成顶电极。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2017年3月17日提交的申请号为10-2017-0033829的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括电容器的半导体器件以及制造所述半导体器件的方法。
背景技术
例如动态随机存取存储器(DRAM)的存储器件可以包括电容器。每个电容器可以包括底电极、电介质层和顶电极。底电极的高表面能可以造成电介质层的氧损失。电介质层的氧损失可以降低电容器的电容，并增加电容器内的泄漏电流。
发明内容
本发明的实施例涉及一种包括改进的电容器的改进的半导体器件以及一种制造该具有改进的电容器的半导体器件的方法。
改进的电容器呈现出低的泄漏电流、提高的电容和优异的可靠性。
根据本发明的一个实施例，一种用于制造半导体器件的方法包括：形成具有高宽高比的底电极；通过在底电极的表面上顺序地执行第一等离子体工艺和第二等离子体工艺来形成界面层；在界面层之上形成电介质层；以及在电介质层之上形成顶电极。
形成界面层的步骤可以包括：在低压下在离子等离子体主导的氛围中执行第一等离子体工艺，以及在高压下在自由基等离子体主导的氛围中执行第二等离子体工艺。
第二等离子体工艺可以在比执行第一等离子体工艺的压力更高的压力下执行。
第二等离子体工艺可以是在比大约1托更高的压力下执行，以及第一等离子体工艺可以在比大约100毫托更低的压力下执行。
形成界面层的步骤可以包括：在低压下在氮离子等离子体主导的氛围中执行第一等离子体工艺，以及在高压下在氧自由基等离子体主导的氛围中执行第二等离子体工艺。
第一等离子体工艺可以包括低压等离子体氮化，以及第二等离子体工艺可以包括高压等离子体氧化。
底电极可以包括具有至少大约1:10或更高的宽高比的圆筒形。
底电极可以包括具有至少大约1:10或更高的宽高比的柱形。
底电极可以包括下底电极和上底电极，并且第一等离子体工艺可以局部氮化上底电极的表面，以及第二等离子体工艺可以氧化下底电极和上底电极的氮化表面。
底电极可以包括金属氮化物。
底电极可以包括氮化钛或者氮化钽。
界面层可以包括金属氧化物。
界面层可以包括氧化钛或氧化钽。
电介质层可以包括ZAZ(ZrO2/Al2O3/ZrO2)或者HAH(HfO2/Al2O3/HfO2)。
根据本发明的另一个实施例，一种用于制造半导体器件的方法包括：在下结构之上形成模具层；通过刻蚀模具层来形成开口；在开口内部形成包括金属氮化物的底电极；通过去除模具层来暴露出底电极；通过顺序地将底电极暴露于低压等离子体氮化工艺和高压等离子体氧化工艺而在底电极之上形成界面层；在界面层之上形成电介质层；以及在电介质层之上形成顶电极。
低压等离子体氮化工艺可以在低压下在氮离子等离子体主导的氛围中执行，以及高压等离子体氧化工艺可以在高压下在氧自由基等离子体主导的氛围中执行。
高压等离子体氧化工艺可以在比大约1托更高的压力下执行，并且低压等离子体氮化工艺可以在比大约100毫托更低的压力下执行。
底电极可以包括具有至少大约1:10或更高的宽高比的圆筒形或柱形。
底电极可以包括氮化钛或者氮化钽。
界面层可以包括氧化钛或氧化钽。
附图说明
图1A是示出根据本发明的一个实施例的半导体器件的示意性截面图。
图1B和图1C是示出根据本发明的一个实施例的一个改进示例的半导体器件的示意性截面图。
图1D和图1E示出了根据本发明的一个实施例的另一个改进示例的半导体器件。
图2A至图2E是描述根据本发明的一个实施例的用于形成在图1A中所示的界面层的方法的示意性截面图。
图3A和图3B是示出表面氮化的TiN表面和表面氧化的TiN表面的化学状态的X-射线光电子光谱(XPS)分析结果的曲线图。
图3C是示出沿着线A-A’截取的图2E所示的电容器的透射电子显微镜(TEM)照片的图。
图4A至图4C是示出独立地执行等离子氧化的比较示例的图。
图5是示出用于在氮化钽底电极的表面上形成氧化钽的方法的图。
图6是示出根据本发明的一个实施例的半导体器件的截面图。
图7A至图7D是示出用于形成图6中所示的界面层的方法的示例的截面图。
图8A至图8C是示出根据本发明的一个实施例的半导体器件的图。
图9A至图9H是示出根据本发明的一个实施例的用于制造半导体器件的方法的第一示例的截面图。
图10A至图10F是示出根据本发明的一个实施例的用于制造半导体器件的方法的第二示例的截面图。
图11A至图11G是示出根据本发明的一个实施例的用于制造半导体器件的方法的第三示例的截面图。
图12A至图12G示出了根据本发明的一个实施例的用于制造半导体器件的方法的第四示例。
具体实施方式
下面将通过参照附图来更详细地描述本发明的示例性实施例。然而，本发明可以采用不同的形式实施，并且不应被解释为限制于本文中所阐述的实施例。相反，提供这些实施例使得本公开将全面和完整，并将本发明的范围充分地传达给本领域的技术人员。在整个公开中，贯穿本发明的各个附图和实施例，相同的附图标记指代相同的部分。
附图不一定按比例绘制，在某些情况下，为了清楚地示出实施例的特征，比例可能被夸大。当第一层被称为在第二层“上”或在衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况，而且还指在第一层和第二层或衬底之间存在第三层的情况。
参照附图，在下文中详细地描述本发明的实施例。为了简化描述，以动态随机存取存储器(DRAM)作为示例来描述本发明的实施例，但是本发明的构思和精神不仅仅限于DRAM，而且本发明的技术可以应用于其它的存储器件或半导体器件。
图1A是示出根据本发明的一个实施例的半导体器件100的简化截面图。
参见图1A，半导体器件100可以包括下结构110和形成在下结构110上的电容器120。电容器120可以包括：底电极111、界面层112、电介质层113和顶电极114。界面层112、电介质层113和顶电极114可以顺序地层叠在底电极111之上。
底电极111可以具有高宽高比。这里，宽高比可以指宽度与高度之比。高宽高比可以指大于大约1:1的宽高比。例如，底电极111可以具有大约1:10或更高的宽高比。在一个示例中，底电极111可以是圆筒形的。在另一个示例中，底电极111可以是除了圆筒形以外的柱形。底电极111可以被称为储存节点。底电极111可以由包括至少一种金属元素的金属材料组成。例如，适合用于底电极111的金属材料包括氮化钛(TiN)、氮化钽(TaN)或其组合。如上所述，底电极111可以包括金属氮化物，该金属氮化物包括至少一种金属元素和氮。金属元素可以优选地为过渡金属。底电极111可以是具有化学计量组成比的金属氮化物。例如，金属元素和氮的组成比可以为大约1:1。例如，底电极111可以由氮化钛(TiN)或氮化钽(TaN)组成。底电极111可以通过原子层沉积工艺形成(ALD-TiN)。底电极111可以包括下部111L和上部111U。这里，下部111L和上部111U是为了方便描述而给出的，并且下部111L高度和上部111U的高度可以是彼此相同的或不同的。在下文中，下部111L可以称为下底电极111L，而上部111U可以称为上底电极111U。底电极具有U形。
界面层112可以共形地形成在底电极111之上。界面层112可以由包括被包括在底电极111中的相同金属元素的金属材料组成。例如，界面层112可以是底电极的金属元素的氧化物。界面层112可以通过氧化底电极111的表面形成。界面层112可以是包括至少一种金属元素和氧的金属氧化物。界面层112和底电极111可以包括相同的金属元素。例如，当底电极111是氮化钛时，界面层112可以是氧化钛。当底电极111是氮化钽时，界面层112可以是氧化钽。
界面层112可以通过对底电极111的表面执行至少两次等离子工艺而形成。通过等离子体工艺，界面层112可以在底电极111之上形成为具有均匀的厚度。尽管底电极111具有高宽高比，但是界面层112也可以形成为具有均匀的厚度。基于底电极111的位置，界面层112可以包括第一界面层112U和第二界面层112L。第一界面层112U可以形成在上底电极111U之上。第二界面层112L可以形成在下底电极111L之上。通过执行多次等离子体工艺所形成的第一界面层112U和第二界面层112L可以优选地具有相同的厚度。第一界面层112U可以具有第一厚度D1，而第二界面层112L可以具有第二厚度D2。第一厚度D1和第二厚度D2可以是相同的。被执行多次的等离子体工艺可以包括顺序执行的等离子体氮化工艺和等离子体氧化工艺。例如，第一界面层112U可以经由等离子体氮化工艺和等离子体氧化工艺形成，以及第二界面层112L可以经由等离子体氧化工艺形成。随后可以描述用于形成界面层112的方法。在连续的底电极层111之间的界面层112的一部分可以与下结构110直接接触。
电介质层113可以形成在界面层112之上，以符合界面层112的形状。在一些实施例中，电介质层113可以由高k材料组成。电介质层113可以具有比氧化硅更高的介电常数。适合的高k材料可以包括：氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)，氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)、或钛酸锶(SrTiO3)。电介质层113可以形成为单层，或者可以形成为包括上述高k材料的两个或多个层的复合层。
顶电极114可以形成在电介质层113之上。顶电极114可以由金属基材料组成。例如，顶电极114可以由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(IR)、氧化铱(IrO2)、铂(Pt)、或它们的组合组成。在一个实施例中，顶电极114可以由氮化钛组成。顶电极114可以经由原子层沉积工艺形成(ALD-TiN)。例如，在一个实施例中，顶电极114可以由经由ALD-TiN工艺形成的氮化钛组成。顶电极114可以包括包括有与底电极111的材料相同材料的材料。
顶电极114可以具有单层或多层结构。在多层结构中，顶电极114可以通过顺序地层叠第一含金属层、硅锗层和第二含金属层形成。适合的第一含金属层和第二含金属层可以包括：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(IR)、氧化铱(IrO2)、铂(Pt)、或它们的组合。例如，第一含金属层可以是氮化钽(TaN)，以及第二含金属层可以是氮化钨(WN)和钨(W)层叠的氮化钨层/钨层(WN/W)。硅锗层可以用掺杂剂(例如，硼)掺杂。顶电极114可以具有平坦的顶表面。
在一些实施例中，电介质层113可以由具有优异的泄漏电流特性同时充分降低等效氧化层厚度(EOT)的氧化锆基材料形成。例如，电介质层113可以由ZAZ(ZrO2/Al2O3/ZrO2)组成。另外，电介质层113可以由HAH(HfO2/Al2O3/HfO2)组成。
图1B和图1C示出了根据本发明的一个实施例的一个改进示例的半导体器件的电容器120。
参见图1B，当界面层112包括氧化钛(TiO2)并且电介质层113包括ZAZ(ZrO2/Al2O3/ZrO2)时，由TZAZ(TiO2/ZrO2/Al2O3/ZrO2)形成的电介质层叠层可以形成在底电极111之上。
参见图1C，当界面层112包括氧化钛(TiO2)并且电介质层113包括HAH(HfO2/Al2O3/HfO2)时，由THAH(TiO2/HfO2/Al2O3/HfO2)形成的电介质层叠层可以形成在底电极111之上。
以这种方式，电容器120的电容可以由界面层112和电介质层113的层叠来增加。通过使用界面层112甚至可以更大地增加电容，从而抑制电介质层113的氧损失。
图1D和图1E是示出根据本发明的一个实施例的另一个改进示例的半导体器件的电容器120的简化截面图。在图1D和图1E的改进示例中，底电极111’和顶电极114’可以包括氮化钽(TaN)。
在一些实施例中，底电极111’可以包括氮化钽(TaN)，以及顶电极114’可以包括氮化钛(TiN)。界面层112’可以包括氧化钽(Ta2O5)。
参见图1D，当界面层112’包括氧化钽(Ta2O5)并且电介质层113包括ZAZ(ZrO2/Al2O3/ZrO2)时，由TZAZ(Ta2O5/ZrO2/Al2O3/ZrO2)形成的电介质层叠层可以形成在底电极111’之上。
参见图1E，当界面层112’包括氧化钽(Ta2O5)并且电介质层113包括HAH(HfO2/Al2O3/HfO2)时，由THAH(Ta2O5/HfO2/Al2O3/HfO2)形成的电介质层叠层可以形成在底电极111’之上。
图2A至图2E是示出根据本发明的一个实施例的用于形成图1A中所示的界面层112的方法的简化截面图。
参见图2A，底电极111可以形成在下结构110之上。底电极111可以包括氮化钛。
底电极111可以暴露于第一等离子体工艺131。第一等离子体工艺131可以在低压下执行。由于第一等离子体工艺131在低压条件下执行，所以可以形成大量的氮离子等离子体131N。这里，为了提高氮离子等离子体131N的效率，可以添加附加气体。附加气体的非限制性示例包括氩气(Ar)或氦气(He)。
第一等离子体工艺131可以包括低压等离子体氮化(LPPN)。第一等离子体工艺131可在低压下在含氮气体的氛围中执行。例如，第一等离子体工艺131可以在大约100毫托或更低的压力下使用氮气(N2)或氨气(NH3)来执行。
在一些实施例中，当在低压下在氮气的氛围中执行第一等离子体工艺131时，高反应性的氮离子等离子体131N可以被轰击(bombard)131B到底电极111的上部中。如上所述，第一等离子体工艺131可以在低压下在氮离子等离子体131N主导的氛围中执行。
参见图2B，作为第一等离子体工艺131的结果，可以形成富氮层132。例如，当底电极111由氮化钛形成时，富氮层132可以包括富氮氮化钛(富N TixNy)。底电极111的上部可以不完全地转化为富氮层132。底电极111可以包括下底电极111L和上底电极111U。上底电极111U可以包括富氮层132和非等离子体处理部分132N。非等离子体处理部分132N可以限定为位于上底电极111U的内部，以及富氮层132可以限定为上底电极111U的表面。富氮层132可以具有覆盖非等离子体处理部分132N的形式。下底电极111L不受等离子体工艺的影响。简言之，下底电极111L不包括富氮层132。
富氮层132经由第一等离子体工艺131而局部形成在上底电极111U中。因此，由于富氮层132，底电极111可以具有不均匀的氮分布。下底电极111L可以保持为氮化钛，以及上底电极111U可以包括混合在一起的氮化钛和富氮氮化钛。因此，下底电极111L可以由具有化学计量组成比的氮化钛形成，以及上底电极111U可以由富氮氮化钛形成。
如上所述，上底电极111U和下底电极111L可以由具有不同氮含量的氮化钛形成。下底电极111L可以由具有化学计量组成比的氮化钛形成，以及上底电极111U可以由富氮氮化钛形成。
参见图2C，形成有富氮层132的底电极111可以暴露于第二等离子体工艺133。第二等离子体工艺133可以在比第一等离子体工艺131更高的压力下执行。例如，第二等离子体工艺133可以在比大约1托更高的压力下执行。第二等离子体工艺133可以在氧的氛围中执行。第二等离子体工艺133可以包括高压等离子体氧化(HPPO)。
氧离子等离子体在高压下很容易失去能量。因此，氧离子等离子体133I的量可能减少，氧自由基等离子体133R可能仍然占主导。与氧离子等离子体133I不同，氧自由基等离子体133R是中性物种，这有利于均匀氧化。如前所述，第二等离子体工艺133可以在高压下在氧自由基等离子体133R主导的氛围中执行。
尽管事实如此，但是高反应性的氧离子等离子体133I可以仍然维持微少量。由于氧等离子体粒子133R/133I被注入至上底电极111U中，所以氧等离子体粒子可以接触上底电极111U多过接触下底电极111L。
由于富氮层132存在于上底电极111U中，所以在上底电极111U发生氧化之前可能会发生还原。换言之，随着富氮层132中的氮133N被氧取代，TiN的氧化被延迟。当TiN的氧化被延迟时，向下的氧自由基等离子体133R’可以达到下底电极111L。
通过第二等离子体工艺133，如图2D所示，第一界面层112U可以形成在上底电极111U之上，以及第二界面层112L可以形成在下底电极111L之上。参见图2C和图2D，第一界面层112U经由如图2C所示的氮还原反应/氧取代反应133A而形成在上底电极111U中。换言之，第一界面层112U可以通过氧等离子体粒子133I/133R对富氮层132的氮原子133N的取代反应133A而形成。第二界面层112L经由氧化反应133B而形成在下底电极111L中。第一界面层112U可以具有第一厚度D1，以及第二界面层112L可以具有第二厚度D2。第一厚度D1和第二厚度D2可以是相同的。
第一界面层112U和第二界面层112L可以基于以下原则形成。这里，假定底电极111由氮化钛(TiN)形成。在上底电极111U中，富氮层132(即为富氮氮化钛(富NTixNy))中的氮被氧取代。因此，当富氮层132被还原时，氧化钛(TiO2)可以形成为第一界面层112U。在下底电极111L中，氮化钛经由氧化反应133B而被氧化，并且氧化钛(TiO2)可以形成为第二界面层112L。
通过顺序地执行包括低压第一等离子体工艺131和高压第二等离子体工艺133的一系列工艺，可以在底电极111的表面上形成具有均匀厚度的界面层112。界面层112可以包括第一界面层112U和第二界面层112L。第一界面层112U和第二界面层112L可以包括氧化物。第一界面层112U和第二界面层112L可以是包括底电极111的金属元素的氧化物。例如，当底电极111是氮化钛时，第一界面层112U和第二界面层112L可以包括氧化钛(TiO2)。
图3A和图3B示出了表面氮化的TiN表面和表面氧化的TiN表面的化学状态的X射线光电子光谱(XPS)分析结果。
在等离子体氮化之后，可以存在不同的非化学计量组分。非化学计量组分的非限制性示例可以包括TiOxNy、TiOx、Ti2O3、TiNx等。相反，当执行等离子体氧化时，可以看出，在氧化钛(TiO2)组分增加的同时亚相组分可以减少。简言之，当氮被氧取代时，可以形成具有优异膜质量的氧化钛(TiO2)。这是因为在热力学方面，在该取代反应中，Ti-O键的吉布斯(Gibb)自由能(|ΔG|)大于Ti-N键的吉布斯自由能。
参见图2E，电介质层113和顶电极114可以形成在形成有均匀厚度的界面层112的底电极111之上。
图3C是沿线A-A’截取的图2E中的电容器的透射电子显微镜(TEM)照片。图3C示出在底电极111的表面上以均匀的厚度形成薄的界面层112。
当界面层112厚时，电容器的总电容可能更加降低。因此，界面层112可以形成得薄，厚度大约为2纳米或更小。为了将界面层112的厚度控制为薄，等离子体氧化可能比热氧化更有利。此外，为了在底电极111的上部和下部以均匀的厚度形成界面层112，可以顺序地执行低压等离子体氮化和高压等离子体氧化。
图4A至图4C示出了独立地执行等离子氧化的比较示例。
参见图4A，可以形成底电极111和电介质层113。底电极111可以包括氮化钛(TiNx)，而电介质层113可以包括氧化锆(ZrO2)。
底电极111的表面上可能存在多种表面缺陷。换言之，可能存在从电介质层113中夺去氧的缺陷。
底电极111可以具有柱状结构。因此，底电极111可以包括多个晶界GB。应用为底电极111的氮化钛(TiN)可以具有高结晶度，并且可以生长成柱状结构。柱状结构的氮化钛可以包括多个不稳定晶界GB，即TiNx。结果，由于表面能高，所以可能从随后的电介质层113中夺去氧。
存在于底电极111的表面上的自然氧化物(TiOxNy)，也可以具有大量的氧空位Vo，因而有可能从电介质层113中夺去氧(参见附图标记‘113A’)。
在底电极111和电介质层113之间的界面上可能存在非化学计量化合物。例如，可能存在TiOxNy、TiOx、TiNx等。由于非化学计量化合物具有很强的吸收氧的能力，所以它可能会导致电介质层113的氧损失。
电介质层113的氧损失可能会导致寄生电容113B。例如，电介质层113的氧损失可能会引起锆氧化物(ZrOx)和钛氧化物(TiOx)的寄生电容113D。电介质层113的氧损失可能降低电介质层113的电容并增加电容器中的泄漏电流。
为了抑制电介质层113的氧损失，底电极111的表面被氧化。然而，如果底电极111的表面被过度氧化，则可能形成厚的氧化物，从而可能降低电容器的电容。因此，重要的是将氧化物厚度控制为薄。
参照图4B，当独立地执行等离子体氧化时，可以去除底电极111的表面缺陷以抑制电介质层113的氧损失。
例如，氧可以预先占据氮化钛(TiN)的晶界GB以形成稳定的氮氧化钛(TiON)(TiNx→TiON)，并且当氮在氮化钛(TiN)的表面上被取代时，可以形成氧化钛(TiO2)(TiOx→TiO2)。
经由以上所述的等离子体氧化，界面层112T可以形成在底电极111的表面上。终究，经由等离子体氧化可以抑制ZrOx和TiOx的形成，从而增加电容器的总电容并降低电容器中的泄漏电流。
然而，当单独地执行等离子体氧化时，难以在底电极111的上部和下部中形成具有均匀厚度的界面层112T。
随着DRAM缩放比例的扩展，形成电容器的工艺的复杂性急剧增加。具体说来，底电极111的宽高比可能会增加，而且当输入源气体的入口变得狭窄时，难以使上底电极111U和下底电极111L保持均匀状态。
参见图4C，当经由等离子体氧化工艺执行表面氧化时，因为没有很好地氧化下底电极111L，所以厚氧化物D1’可以形成在上底电极111U之上，而薄氧化物D2’可以形成在下底电极111L之上。
由于在氧化物的厚度不均匀，所以电容可以更加降低。此外，底电极111可能会由于在上底电极111U之上形成的厚氧化物D1’而倒塌，这是有问题的。
与比较示例不同，在本发明的实施例中，如图2A至图2E所示，通过将低压等离子体氮化和高压等离子体氧化相结合，可以在具有高宽高比的底电极111的表面上均匀地形成界面层112。利用界面层112，可以改善电容器的电容，可以降低电容器中的泄漏电流，以及形成具有优异可靠性的电容器。
根据另一个比较示例，可以单独地执行等离子体氮化。在这种情况下，难以抑制电介质层113的氧损失。
在图1D和图1E中所示的底电极111’可以包括氮化钽(TaN)。与氮化钛(TiN)相比，因为氮化钽(TaN)具有高功函数，所以氮化钽(TaN)的使用可能有利于降低泄漏电流。此外，在具有高的膜密度的情况下，可以形成稳定的结构。当底电极111’是氮化钽(TaN)时，界面层112’可以包括氧化钽(Ta2O5)。
图5示出了用于在氮化钽底电极的表面上形成氧化钽的方法。
参见图5，氮化钽底电极111’可以暴露于图2A的低压第一等离子体工艺131。结果，富氮层132’局部地形成在氮化钽底电极111’的上底电极111U’之上。富氮层132’可以是富氮氮化钽(富N TaxNy)。
形成有富氮层132’的氮化钽底电极111’可以暴露于高压第二等离子体工艺133’。高压第二等离子体工艺133’可以与图2C的高压第二等离子体工艺133相同。结果，第一界面层112U’可以形成在氮化钽底电极111’的上底电极111U’之上，而第二界面层112L’可以形成在氮化钽底电极111’的下底电极111L’之上。第一界面层112U’可以经由氮还原反应/氧取代反应133A而形成在氮化钽底电极111’的上底电极111U’之上。
第二界面层112L’可以经由氧化反应133B而形成在氮化钽底电极111’的下底电极111L’之上。第一界面层112U’和第二界面层112L’可以优选地具有相同的厚度。第一界面层112U’和第二界面层112L’可以为氧化钽(Ta2O5)。对于形成第一界面层112U’和第二界面层112L’的原理，可以参照图2C以及图2C的描述。
图6示出了根据本发明的一个实施例的半导体器件100M。
参见图6，半导体器件100M可以包括下结构110和电容器120P。电容器120P可以包括：底电极111P、界面层112P、电介质层113和顶电极114。界面层112P、电介质层113和顶电极114可以顺序地层叠在底电极111P之上。
底电极111P可以具有高宽高比。这里，宽高比可以指其宽度与高度之比。底电极111的高宽高比可以指比大约1:1更大的宽高比。例如，底电极111P可以具有大约1:10或更大的宽高比。底电极111P可以是柱形。底电极111P可以称为储存节点。底电极111P可以由包括至少一种金属元素的金属材料组成。例如，底电极111P可以由氮化钛(TiN)、氮化钽(TaN)、或它们的组合组成。如上所述，底电极111P可以由包括至少一种金属元素和氮的金属氮化物组成。底电极111P可以是具有化学计量组成比的金属氮化物。例如，金属元素和氮的组成比可以为大约1:1。在该实施例中，底电极111P可以包括氮化钛或氮化钽。例如，底电极111P可以包括经由原子层沉积工艺形成的氮化钛(ALD-TiN)。底电极111P可以包括下底电极111L和上底电极111U。
界面层112P可以形成在底电极111P之上。界面层112P可以包括在底电极111P中包含的金属元素。例如，界面层112P可以是金属元素的氧化物。界面层112P可以是通过氧化底电极111P而获得的氧化物。界面层112P可以是包括至少一种金属元素和氧的金属氧化物。界面层112P和底电极111P可以包括相同的金属元素。当底电极111P是氮化钛时，界面层112P可以是氧化钛。当底电极111P是氮化钽时，界面层112P可以是氧化钽。
如图2A和2C所示，界面层112P可以通过执行等离子体工艺至少两次而形成。经由等离子体工艺，界面层112P可以具有均匀的厚度。界面层112P可以以均匀的厚度形成在具有高宽高比的底电极111P之上。基于底电极111P的位置，界面层112P可以包括第一层界面层112U和第二界面层112L。第一界面层112U可以形成在上底电极111U之上。第二界面层112L可以形成在下底电极111L之上。通过执行多次等离子体工艺形成的第一界面层112U和第二界面层112L可以优选地具有相同的厚度。第一界面层112U可以具有第一厚度D11，以及第二界面层112L可以具有第二厚度D12。第一厚度D11和第二厚度D12可以是相同的。被执行多次的等离子体工艺可以包括顺序地执行的等离子体氮化工艺和等离子体氧化工艺。
电介质层113可以形成在界面层112P之上。电介质层113可以由介电率高于氧化硅的高k材料组成。高k材料可以包括：氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)、或钛酸锶(SrTiO3)。可选地，电介质层113可以由包括上述高k材料的两个或多个层的复合层形成。
顶电极114可以形成在电介质层113之上。顶电极114可以由金属基材料组成。例如，顶电极114可以包括：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、或它们的组合。在一些实施例中，顶电极114可以包括经由原子层沉积工艺形成的氮化钛(ALD-TiN)。顶电极114可以包括包括有与底电极111P的材料相同的材料的材料。
可选地，顶电极114可以具有多层结构。顶电极114可以通过顺序地层叠第一含金属层、硅锗层和第二含金属层而形成。第一含金属层和第二含金属层可以包括：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、或它们的组合。例如，第一含金属层可以是氮化钽(TaN)，并且第二含金属层可以是氮化钨(WN)和钨(W)层叠的WN/W。可以用适当的掺杂剂(例如，硼)来掺杂硅锗层。在一些实施例中，电介质层113可以由具有优异的泄漏电流特性同时充分降低等效氧化层厚度(EOT)的氧化锆基材料形成。例如，电介质层113可以包括ZAZ(ZrO2/Al2O3/ZrO2)。可选地，电介质层113可以包括HAH(HfO2/Al2O3/HfO2)。
电介质层113可以包括图1B至图1E中示出的多层电介质层。
图7A至图7D示出了用于形成图6中所示的界面层113的方法的示例。
参见图7A，底电极111P可以形成在下结构110之上。底电极111P可以包括氮化钛。底电极111P可以具有柱状晶体结构。例如，底电极111P可以具有柱形。
参见图7B，底电极111P可以暴露于第一等离子体工艺131P。第一等离子体工艺131P可以采用与执行图2A的第一等离子体工艺131相同的方式执行。第一等离子体工艺131P可以在低压下执行。第一等离子体工艺131P可以包括低压等离子体氮化(LPPN)。第一等离子体工艺131P可以在低压下在含氮气体的氛围中执行。例如，第一等离子体工艺131P可以在大约100毫托或更低的压力下使用氮气(N2)或者氨气(NH3)执行。
在一些实施例中，当第一等离子体工艺131P在低压下在氮的氛围中执行时，可以形成富氮层132P。例如，当底电极111P由氮化钛形成时，富氮层132P可以包括富氮氮化钛(富N TixNy)。底电极111P的上部可以不完全转化为富氮层132P。底电极111P可以包括下底电极111L和上底电极111U。上底电极111U可以包括富氮层132P和非等离子体处理部分132N。非等离子体处理部分132N可以限定为上底电极111U的内部，而富氮层132P可以限定为上底电极111U的表面。下底电极111L不受等离子体工艺的影响。简言之，下底电极111L可以不包括富氮层132P。
富氮层132P经由第一等离子体工艺131P而局部地形成在上底电极111U中。由于富氮层132P，底电极111P可以具有不均匀的氮分布。下底电极111L可以保持为氮化钛，而上底电极111U可以包括混合在一起的氮化钛和富氮氮化钛。因此，上底电极111U和下底电极111L可以包括不同氮含量的氮化钛。
参见图7C，形成有富氮层132P的底电极111P可以暴露于第二等离子体工艺133P。第二等离子体工艺133P可以与图2C的第二等离子体工艺133相同地执行。第二等离子体工艺133P可以在比执行第一等离子体工艺131P的压力更高的压力下执行。例如，第二等离子体工艺133P可以在比大约1托更高的压力下执行。第二等离子体工艺133P可以在氧的氛围中执行。第二等离子体工艺133P可以包括等离子体氧化。
经由第二等离子体工艺133P，通过如图5所示的氮还原反应/氧取代反应133A，在上底电极111U中形成氧化底电极111的表面的第一界面层112U。第二界面层112L经由氧化反应形成在下底电极111L中。第一层界面层112U和第二界面层112L可以优选地具有相同的厚度(D11＝D12)。
通过顺序地执行包括低压第一等离子体工艺131P和高压第二等离子体工艺133P的一系列工艺，可以在底电极111P的表面上形成具有均匀厚度的界面层112P。界面层112P可以包括第一界面层112U和第二界面层112L。第一界面层112U和第二界面层112L可以包括氧化物。第一界面层112U和第二界面层112L可以是包括底电极111P的金属元素的氧化物。在一些实施例中，当底电极111P是氮化钛时，第一界面层112U和第二界面层112L可以包括氧化钛(TiO2)。可选地，当底电极111P包括氮化钽(TaN)时，第一界面层112U和第二界面层112L可以包括氧化钽(Ta2O5)。
参见图7D，电介质层113和顶电极114可以形成在界面层112P之上。
图8A至图8C示出了根据本发明的一个实施例的半导体器件200。在本发明的一个实施例中，描述了诸如DRAM的具有存储单元的半导体器件。图8A是根据本发明的一个实施例的半导体器件200的平面图。图8B是沿着线A-A’截取的图8A的半导体器件200的截面图。图8C是沿着线B-B’截取的图8A的半导体器件200的截面图。
参见图8A至图8C，半导体器件200可以包括多个存储单元。每个存储单元可以包括单元晶体管T(其包括掩埋字线205)、位线212和电容器300。
以下可以详细地描述半导体器件200。
隔离层202I和有源区202可以形成在衬底201中。多个有源区202可以由隔离层202I限定。衬底201可以是适合于半导体工艺的材料。衬底201可以包括半导体衬底。衬底201可以由含硅材料形成。衬底201可以包括：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合，或者包括它们中的两个或更多个的多层。衬底201可以包括另一种半导体材料，例如锗。衬底201可以包括III/V族半导体衬底，例如化合物半导体衬底，例如III/V族半导体衬底。衬底201可以包括绝缘体上硅(SOI)衬底。隔离层202I可以经由浅沟槽隔离(STI)工艺形成。
栅沟槽203可以形成在衬底201中。栅绝缘层204可以形成在栅沟槽203的表面上。填充栅沟槽203的一部分的掩埋字线205可以形成在栅绝缘层204之上。密封层206可以形成在掩埋字线205之上。密封层206可以具有与衬底201的顶表面相同的高度。掩埋字线205的水平可以低于衬底201的表面。掩埋字线205可以由低电阻金属材料形成。例如，掩埋字线205可以包括顺序层叠的氮化钛和钨。在另一个示例中，掩埋字线205可以仅由氮化钛形成(仅TiN)。
第一源极/漏极区207和第二源极/漏极区208可以形成在衬底201中。第一源极/漏极区207和第二源极/漏极区208可以通过栅沟槽203而彼此间隔开。结果，掩埋字线205、第一源极/漏极区207和第二源极/漏极区208可以形成单元晶体管T。单元晶体管T可以能够通过掩埋字线205来改善短沟道效应。
位线接触插塞209可以形成在衬底201之上。位线接触插塞209可以耦接至第一源极/漏极区207。位线接触插塞209可以位于位线接触孔210的内部。位线接触孔210可以形成在硬掩模层211中。硬掩模层211可以形成在衬底201之上。位线接触孔210可以暴露出第一源极/漏极区207。位线接触插塞209的下表面可以比衬底201的上表面更低。位线接触插塞209可以由多晶硅或金属材料形成。位线接触插塞209的一部分可以具有比位线接触孔210的直径更短的线宽。结果，可以在位线接触插塞209的两侧上形成间隙G。间隙G可以独立地形成在位线接触插塞209的两侧上。在位线接触孔210的内部，可以设置一个位线接触插塞209和一对间隙G。该对间隙G可以通过位线接触插塞209分开。间隙G可以设置在位线接触插塞209与硅插塞216之间。
位线结构BL可以形成在位线接触插塞209之上。位线结构BL可以包括位线212和在位线212之上的位线覆盖层213。位线结构BL可以具有在与掩埋字线205交叉的方向上延伸的延长线性形状。位线212的一部分可以耦接至位线接触插塞209。从A-A’方向的角度来看，位线212和位线接触插塞209可以具有相同的线宽。因此，位线212可以在一个方向上延伸，同时覆盖位线接触插塞209。位线212可以包括金属材料。位线覆盖层213可以包括绝缘材料。
间隔元件214可以形成在位线结构BL的侧壁上。间隔元件214可以包括多个间隔件。间隔元件214的底部可以填充在位线接触插塞209的两侧上的间隙G。间隔元件214可以包括氧化硅、氮化硅或它们的组合。间隔元件214可以包括氮化物-氧化物-氮化物(NON)结构。可选地，间隔元件214可以包括空气间隙。例如，间隔元件214可以包括氮化物-空气间隙-氮化物(NAN)结构。
可以在相邻的位线结构BL之间形成储存节点接触结构(SNC)。储存节点接触结构(SNC)可以形成在储存节点接触孔215中。储存节点接触孔215可以具有高宽高比。储存节点接触结构(SNC)可以耦接至第二源极/漏极区208。储存节点接触结构(SNC)可以包括硅插塞216和金属插塞218。金属插塞218的上部可以延伸以与位线结构BL的上表面部分重叠。金属插塞218可以与位线212相邻。硅插塞216可以与位线接触插塞209相邻。从平行于位线结构BL的方向(图8A的C-C’方向)的角度来看，可以在相邻的储存节点接触结构(SNC)之间形成插塞隔离层219。插塞隔离层219可以形成在相邻的位线结构BL之间，并且为储存节点接触孔215提供硬掩模层211。
储存节点接触结构(SNC)还可以包括在硅插塞216与金属插塞218之间的界面掺杂层217和金属硅化物层220。
硅插塞216可以包括多晶硅层或外延硅层。外延硅层可以经由选择性外延生长(SEG)形成。外延硅层可以包括SEG SiP。
金属插塞218可以包括钨。金属硅化物层220可以包括硅化钴。
界面掺杂层217可以包括掺杂有硼的多晶硅层或掺杂有硼的外延硅层。
覆盖层221可以形成在储存节点接触结构(SNC)的金属插塞218与位线结构BL的上部之间。
电容器300可以形成在储存节点接触结构(SNC)之上。
电容器300可以包括图1A至图1E中所示的圆筒形的电容器120。可选地，电容器300可以包括图6中所示的柱形的电容器120P。
图9A至图9H是示出根据本发明的一个实施例的用于制造半导体器件的方法的第一示例的截面图。在下文中，为了便于说明，对于形成设置在图8A至图8C中所示的半导体器件200的构成元件之中的电容器300的下部中的下结构的方法，可以参考已知的方法。
参见图9A，可以形成下结构200L。下结构200L可以包括衬底11和形成在衬底11之上的储存节点接触结构12。储存节点接触结构12可以穿通层间电介质层13以耦接至衬底11。储存节点接触结构12可以对应于图8A至图8C的储存节点接触结构(SNC)。尽管未示出，但是下结构200L还可以包括单元晶体管、位线接触插塞和位线。关于下结构200L的构成元件，可以参见图8A至图8C。
随后，刻蚀停止层14可以形成在下结构200L之上。模具层15可以形成在刻蚀停止层14之上。模具层15可以包括电介质材料。模具层15可以例如由硅氧化物组成。模具层15可以是单层或包括至少两层或更多层的多层。例如，模具层15可以包括彼此层叠的第一模具层和第二模具层。第一模具层和第二模具层可以由不同的硅氧化物形成。
刻蚀停止层14可以由相对于模具层15具有刻蚀选择性的材料形成。例如，刻蚀停止层14可以包括氮化硅。
随后，例如通过刻蚀模具层15可以形成开口16。用于形成开口16的刻蚀工艺可以在刻蚀停止层14处停止。开口16可以被称为要形成有底电极(或储存节点)的孔。开口16可以具有高宽高比。开口16可以具有至少大约1:1的宽高比。例如，开口16可以具有大约1:10或更高的宽高比。宽高比可以是其宽度W与高度H的比值。
随后，可以通过刻蚀刻蚀停止层14来暴露出在开口16下面的储存节点接触结构12的上表面。
参见图9B，底电极层17A可以形成在开口16的内部。底电极层17A可以共形地形成在开口16的轮廓之上。
为了在开口16中形成底电极层17A，底电极层17A可以通过使用具有优异的台阶覆盖性的膜形成技术来形成。例如，底电极层17A可以经由化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。底电极层17A可以包括金属、金属氮化物、或它们的组合。底电极层17A可以包括选自钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)，氧化铱(IrO2)、铂(Pt)和它们的组合中的至少一种。在一些实施例中，底电极层17A可以包括氮化钛(TiN)。底电极层17A可以包括经由原子层沉积工艺形成的氮化钛(ALD-TiN)。底电极层17A可以具有化学计量组成比的氮化钛。化学计量组成比可以是氮与钛的组成比，大约是1:1。
参见图9C，可以形成底电极17。底电极17可以设置在开口16的内部。底电极17可以通过对底电极层17A执行选择性刻蚀工艺来形成。选择性刻蚀工艺可以是化学机械抛光(CMP)工艺或回蚀工艺。例如，填充开口16的保护层(未示出)形成在底电极层17A之上，然后可以执行化学机械抛光(CMP)工艺，直到暴露出模具层15的表面。
底电极17可以具有圆筒形。底电极17可以电连接至储存节点接触结构12。
参见图9D，可以去除模具层15。例如，模具层15可以经由湿法浸出工艺来去除。当模具层15被去除时，刻蚀停止层14可以保护下结构200L免受破坏。
由于模具层15被去除，底电极17的内壁和外壁两者都可以被暴露出。底电极17的底部的周围区域可以由刻蚀停止层14来支撑。
底电极17可以具有高宽高比。底电极17可以与开口16具有相同的宽高比。例如，底电极17可以具有大约1:10或更高的宽高比。
参见图9E，富氮层19可以经由第一等离子体工艺18形成。第一等离子体工艺18可以对应于图2A的第一等离子体工艺131。第一等离子体工艺18可以在低压下执行。由于第一等离子体工艺18在低压下执行，所以可以形成大量的离子等离子体。这里，可以添加附加气体以提高离子等离子体的效率。附加气体可以包括氩气(Ar)或氦气(He)。
第一等离子体工艺18可以包括低压等离子体氮化(LPPN)。第一等离子体工艺18可以在低压下在含氮气体的氛围中执行。例如，第一等离子体工艺18可以在大约100毫托或更低的压力下使用氮气(N2)或氨气(NH3)来执行。
在一些实施例中，当第一等离子体工艺18在低压下在氮的氛围中执行时，高反应性的氮离子等离子体可以被轰击至底电极17的上部。作为第一等离子体工艺18的结果，可以形成富氮层19。例如，当底电极17由氮化钛形成时，富氮层19可以包括富氮氮化钛(富NTixNy)。底电极17的上部可以不完全转化为富氮层19。底电极17可以包括下底电极17L和上底电极17U。富氮层19可以形成在上底电极17U的表面上。下底电极17L不受等离子体工艺的影响。简言之，下底电极17可以不包括富氮层19。
富氮层19可以经由第一等离子体工艺18局部地形成在上底电极17U中。由于富氮层19，底电极17可能具有不均匀的氮分布。下底电极17L可以保持为氮化钛，而上底电极17U可以包括混合在一起的氮化钛和富氮氮化钛。因此，上底电极17U和下底电极17L可以由不同氮含量的氮化钛形成。另外，下底电极17L可以由具有化学计量组成比的氮化钛形成，以及上底电极17U可以由富氮氮化钛形成。
上底电极17U和下底电极17L可以具有相同的高度或不同的高度。
参见图9F，在第一等离子体工艺18之后，可以在第一等离子体工艺18之后执行第二等离子体工艺20。第二等离子体工艺20可以对应于图2C的第二等离子体工艺133。第二等离子体工艺20可以在比执行第一等离子体工艺18的压力更高的压力下执行。例如，第二等离子体工艺20可以在比大约1托更高的压力下执行。第二等离子体工艺20可以在氧的氛围中执行。第二等离子体工艺20可以包括高压等离子体氧化(HPPO)。
经由第二等离子体工艺20，如图9G所示，第一界面层21U经由氮还原反应/氧取代反应形成在上底电极17U中。第二界面层21L经由氧化反应形成在下底电极17L中。第一界面层21U和第二界面层21L可以优选地具有相同的厚度。
通过顺序地执行包括低压第一等离子体工艺18和高压第二等离子体工艺20的一系列工艺，可以在底电极17的表面上形成具有均匀厚度的界面层21。界面层21可以包括通过氧化底电极17的表面而获得的氧化物。当底电极17包括金属氮化物时，界面层21可以是金属氧化物。当底电极17包括氮化钛时，界面层21可以是氧化钛(TiO2)。
参见图9H，可以形成电介质层22。电介质层22可以形成在界面层21之上。电介质层22可以由介电率高于氧化硅的高k材料组成。高k材料包括：氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)、或钛酸锶(SrTiO3)。可选地，电介质层22可以由包括上述高k材料的两个或更多个层的复合层形成。
在一些实施例中，电介质层22可以由具有优异的泄漏电流特性同时充分地降低等效氧化层厚度(EOT)的氧化锆基材料形成。例如，电介质层22可以包括ZAZ(ZrO2/Al2O3/ZrO2)。可选地，电介质层22可以包括HAH(HfO2/Al2O3/HfO2)。当界面层112包括氧化钛(TiO2)并且电介质层22包括ZAZ(ZrO2/Al2O3/ZrO2)时，由TZAZ(TiO2/ZrO2/Al2O3/ZrO2)形成的电介质层叠层可以形成在底电极17之上。可以通过参照图1B至图1E来描述不同的电介质层叠层。
电介质层22可以经由具有优异的台阶覆盖性的化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。
在形成电介质层22之后，可以在电介质层22之上形成顶电极23。顶电极23可以包括与底电极17的材料相同的材料。顶电极23可以由金属基材料组成。例如，顶电极23可以包括：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)，或它们的组合。顶电极23可以经由低压化学气相沉积(LPCVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、或者原子层沉积(ALD)工艺来形成。可选地，顶电极23可以包括经由原子层沉积工艺形成的氮化钛(ALD-TiN)。
在一些实施例中，顶电极23可以具有多层结构。顶电极23可以通过顺序地层叠第一含金属层、硅锗层和第二含金属层来形成。第一含金属层和第二含金属层可以包括：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、或它们的组合。例如，第一含金属层可以是氮化钛(TiN)，以及第二含金属层可以是氮化钨(WN)和钨(W)层叠的WN/W。可以用适合的掺杂剂(例如，硼)来掺杂硅锗层。
顶电极23可以通过沉积顶电极(未示出)并执行顶电极图案化工艺来形成。
图10A至图10F是示出根据本发明的一个实施例的用于制造半导体器件的方法的第二示例的简化截面图。在下文中，为了便于描述，对于形成设置在图8A至图8C中所示的半导体器件200的构成元件之中的电容器300的下部中的下结构的方法，可以参考已知的方法。
首先，如图9A所示，开口16可以形成在下结构200L之上。
随后，参见图10A，底电极层31A可以形成在开口16的内部。底电极层31A可以形成在模具层15之上并且填充开口16的内部。底电极层31A可以由金属、金属氮化物、或它们的组合组成。例如，底电极层31A可以包括选自钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、和它们的组合中的至少一种。在一些实施例中，底电极层31A可能包括氮化钛(TiN)。可选地，底电极层31A可以包括经由原子层沉积工艺(ALD)形成的氮化钛(ALD-TiN)。底电极层31A可以是具有化学计量组成比的氮化钛。化学计量组成比可以是氮与钛的组成比，大约是1:1。
参见图10B，可以形成底电极31。底电极31可以设置在开口16的内部。底电极31可以通过对底电极层31A执行选择性刻蚀工艺来形成。选择性刻蚀工艺可以是化学机械抛光(CMP)工艺或回蚀工艺。例如，可以对底电极层31A执行化学机械抛光(CMP)工艺，直到暴露出模具层15的表面。
底电极31可以具有填充开口16的柱形。底电极31可以电连接至储存节点接触结构12。
参见图10C，模具层15可以被去除。例如，模具层15可以通过湿法浸出工艺来去除。当模具层15被去除时，刻蚀停止层14可以保护下结构200L免受破坏。
由于模具层15被去除，所以可以暴露出底电极31的外壁。底电极31的底部的周围区域可以由刻蚀停止层14支撑。
底电极31可以具有高宽高比。底电极31可以与开口16具有相同的宽高比。例如，底电极31可以具有大约1:10或更高的高宽高比。
参见图10D，可以执行第一等离子体工艺32。第一等离子体工艺32可以分别对应于图2A的第一等离子体工艺131和图7B的第一等离子体工艺131P。第一等离子体工艺32可以在低压下执行。第一等离子体工艺32可以包括低压等离子体氮化(LPPN)。第一等离子体工艺32可以在低压下在含氮气体的氛围中执行。例如，第一等离子体工艺32可以在大约100毫托或更低的压力下使用氮气(N2)或氨气(NH3)执行。
作为第一等离子体工艺32的结果，可以形成富氮层33。例如，当底电极31由氮化钛形成时，富氮层33可以包括富氮氮化钛(富N TixNy)。底电极31可以包括下底电极31L和上底电极31U。上底电极31U可以不完全转化为富氮层33。富氮层33可以形成在上底电极31U的表面上。下底电极31L不受等离子体工艺的影响。简言之，下底电极31L可以不包括富氮层33。
如上所述，富氮层33经由第一等离子体工艺32而局部地形成在上底电极31U中。由于富含氮层33，底电极31可能具有不均匀的氮分布。下底电极31L可以保持为氮化钛，而上底电极31U可以包括混合在一起的氮化钛和富氮氮化钛。因此，上底电极31U和下底电极31L可以由不同氮含量的氮化钛形成。此外，下底电极31L可以由具有化学计量组成比的氮化钛形成，而上底电极31U可以由富氮氮化钛形成。
参见图10E，界面层35可以经由第二等离子体工艺34形成。第二等离子体工艺34可以分别对应于图2C的第二等离子体工艺133和图7C的第二等离子体工艺133P。第二等离子体工艺34可以在比第一等离子体工艺32更高的压力下执行。例如，第二等离子体工艺34可以在大约1托或更高的压力下执行。第二等离子体工艺34可以在氧的氛围中执行。第二等离子体工艺34可以包括高压等离子体氧化(HPPO)。
第一界面层35U经由氮还原反应/氧取代反应而形成在上底电极31U中。第二界面层35L经由氧化反应而形成在下底电极31L中。第一界面层35U和第二界面层35L可以优选地具有相同的厚度。第一界面层35U和第二界面层35L可以是连续的层。第一界面层35U和第二界面层35L可以形成在底电极31的上表面和外壁之上。
通过顺序地执行包括低压第一等离子体工艺32和高压第二等离子体工艺34的一系列工艺，可以在底电极31的表面上形成具有均匀厚度的界面层35。界面层35可以包括通过氧化底电极31的表面而获得的氧化物。当底电极31包括金属氮化物时，界面层35可以是金属氧化物。当底电极31包括氮化钛时，界面层35可以是氧化钛(TiO2)。
参见图10F，可以形成电介质层36。电介质层36可以形成在界面层35之上。电介质层36可以由介电率高于氧化硅的高k材料组成。电介质层36可以包括ZAZ(ZrO2/Al2O3/ZrO2)。另外，电介质层36可以包括HAH(HfO2/Al2O3/HfO2)。当界面层35包括氧化钛(TiO2)并且电介质层36包括ZAZ(ZrO2/Al2O3/ZrO2)时，由TZAZ(TiO2/ZrO2/Al2O3/ZrO2)形成的电介质层叠层可以形成在底电极31之上。
在形成电介质层36之后，可以在电介质层36之上形成顶电极37。顶电极37可以包括与底电极31的材料相同的材料。顶电极37可以由金属基材料组成。在一些实施例中，顶电极37可以包括经由原子层沉积工艺形成的氮化钛(ALD-TiN)。可选地，顶电极37可以具有多层结构。顶电极37可以通过顺序地层叠第一含金属层、硅锗层和第二含金属层而形成。例如，第一含金属层可以是氮化钽(TaN)，而第二含金属层可以是氮化钨(WN)和钨(W)层叠的WN/W。可以用适合的掺杂剂(例如，硼)来掺杂硅锗层。
图11A至图11G示出了根据本发明的一个实施例的用于制造半导体器件的方法的第三示例。为了便于描述，对于用于形成设置在图8A至图8C所示的半导体器件200的构成元件之中的电容器300的下部中的下结构200L的方法，可以参考已知的方法。
参见图11A，可以形成下结构200L。下结构200L可以包括衬底11和形成在衬底11之上的储存节点接触结构12。储存节点接触结构12可以穿通层间电介质层13以耦接至衬底11。储存节点接触结构12可以对应于图8A至图8C的储存节点接触结构(SNC)。尽管未示出，但是下结构200L还可以包括单元晶体管、位线接触插塞和位线。关于下结构200L的构成元件，可以参考图8A至图8C。
随后，可以在下结构200L之上形成刻蚀停止层14。第一模具层15L、第一支撑件层S1’、第二模具层15U和第二支撑件层S2’可以层叠在刻蚀停止层14之上。第一模具层15L和第二模具层15U可以包括电介质材料。第一模具层15L和第二模具层15U可以包括硅氧化物。第一模具层15L和第二模具层15U可以由不同的硅氧化物形成。第一支撑件层S1’和第二支撑件层S2’可以由相对于第一模具层15L和第二模具层15U具有刻蚀选择性的材料形成。第一支撑件层S1’和第二支撑件层S2’可以包括氮化硅、硅碳氮(SiCN)、或它们的组合。
刻蚀停止层14可以由相对于第一模具层15L和第二模具层15U具有刻蚀选择性的材料形成。刻蚀停止层14可以包括氮化硅。
随后，可以形成开口16。开口16可以通过刻蚀第二支撑件层S2’、第二模具层15U、第一支撑件层S1’和第一模具层15L而形成。用于形成开口16的刻蚀工艺可以在刻蚀停止层14处停止。开口16可以被称为要形成有底电极(或储存节点)的孔。开口16可以具有高宽高比。开口16可以具有至少大约1:1的宽高比。例如，开口16可以具有大约1:10或更高的高宽高比。
随后，可以通过刻蚀刻蚀停止层14来暴露出在开口16下面的储存节点接触结构12的上表面。
参见图11B，底电极层17A可以形成在开口16的内部。底电极层17A可以共形地形成在开口16的轮廓之上。
为了在开口16中形成底电极层17A，底电极层17A可以通过使用具有优异的台阶覆盖性的膜形成技术来形成。例如，底电极层17A可以经由化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。底电极层17A可以包括金属、金属氮化物、或它们的组合。底电极层17A可以包括选自钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)，氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)，氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、和它们的组合中的至少一种。在一些实施例中，底电极层17A可以包括氮化钛(TiN)。底电极层17A可以包括经由原子层沉积工艺形成的氮化钛(ALD-TiN)。底电极层17A可以是具有化学计量组成比的氮化钛。化学计量组成比可以是氮与钛的组成比，大约是1:1。
参见图11C，可以形成底电极17。底电极17可以设置在开口16的内部。底电极17可以通过对底电极层17A执行选择性刻蚀工艺来形成。选择性刻蚀工艺可以是化学机械抛光(CMP)工艺或回蚀工艺。例如，在底电极层17A之上形成填充开口16的保护层(未示出)，然后可以执行化学机械抛光(CMP)工艺，直到暴露出第二支撑件层S2’的表面。
底电极17可以具有沿着开口16的底部和侧壁设置的圆筒形。底电极17可以电连接至储存节点接触结构12。
参见图11D，可以形成第二支撑件S2和第一支撑件S1。第二支撑件S2和第一支撑件S1可以通过选择性地刻蚀第二支撑件层S2’和第一支撑件层S1’而形成。例如，可以通过刻蚀第二支撑件层S2’来形成支撑件开口S0和第二支撑件S2，并且可以通过支撑件开口S0来去除第二模具层15U。随后，在通过刻蚀第一支撑件层S1’形成第一支撑件S1之后，第一模具层15L可以被去除。第二模具层15U和第一模具层15L可以经由湿法浸出工艺来去除。第二支撑件S2可以形成在底电极17的一个侧壁上，以与另一个相邻的底电极17的一个侧壁接触。因此，第二支撑件S2可以能够支撑多个底电极17的上部。第一支撑件S1可以形成在底电极17的一个侧壁上，以与另一个相邻的底电极17的一个侧壁接触。因此，第一支撑件S1可以能够支撑多个底电极17的下部。当第一模具层15L和第二模具层15U被去除时，刻蚀停止层14可以被暴露出。
因为第一模具层15L和第二模具层15U被去除，所以底电极17的内壁和外壁两者都可以被暴露出。底电极17的底部的周围区域可以由刻蚀停止层14支撑。
底电极17可以具有高宽高比。底电极17可以与开口16具有相同的宽高比。例如，底电极17可以具有大约1:10或更高的高宽高比。
第一支撑件S1和第二支撑件S2可以增加底电极17的结构稳定性。
参见图11E，富氮层42可以经由第一等离子体工艺41形成。第一等离子体工艺41可以对应于图2A的第一等离子体工艺131。第一等离子体工艺41可以在低压下执行。由于第一等离子体工艺41在低压下执行，所以可以形成大量的离子等离子体。这里，可以添加附加气体以提高离子等离子体的效率。附加气体可以包括氩气(Ar)或氦气(He)。
第一等离子体工艺41可以包括低压等离子体氮化(LPPN)。第一等离子体工艺41可以在低压下在含氮气体的氛围中执行。例如，第一等离子体工艺41可以在大约100毫托或更低的压力下使用氮气(N2)或氨气(NH3)来执行。
在一些实施例中，当第一等离子体工艺41在低压下在氮的氛围中执行时，高反应性氮离子等离子体可以被轰击至底电极17的上部。作为第一等离子体工艺41的结果，可以形成富氮层42。例如，当底电极17由氮化钛形成时，富氮层42可以包括富氮氮化钛(富NTixNy)。底电极17可以包括下底电极17L和上底电极17U。上底电极17U可以不完全地转化为富氮层42。富氮层42可以形成在上底电极17U的表面上。下底电极17L不受等离子体工艺的影响。简言之，下底电极17可以不包括富氮层42。
富氮层42经由第一等离子体工艺41而局部地形成在上底电极17U中。由于富氮层42，底电极17可能具有不均匀的氮分布。下底电极17L可以保持为氮化钛，而上底电极17U可以包括混合在一起的氮化钛和富氮氮化钛。因此，上底电极17U和下底电极17L可以由不同氮含量的氮化钛形成。此外，上底电极17U可以由富氮氮化钛形成，而下底电极17L可以由具有化学计量组成比的氮化钛形成。
在一些实施例中，富氮层42可以形成在不与第二支撑件S2接触的上底电极17U的一部分中。可选地，富氮层42可以形成在接触第二支撑件S2的一部分和不与第二支撑件S2接触的一部分中。
尽管未示出，但是第二支撑件S2可以被暴露于第一等离子体工艺41，以被氮化。
参见图11F，界面层44可以通过执行第二等离子体工艺43来形成。第二等离子体工艺43可以对应于图2C的第二等离子体工艺133。第二等离子体工艺43可以在比执行第一等离子体工艺41的压力更高的压力下执行。例如，第二等离子体工艺43可以在比大约1托更高的压力下执行。第二等离子体工艺43可以在氧的氛围中执行。第二等离子体工艺43可以包括等离子体氧化。
第一界面层44U经由氮还原反应/氧取代反应而形成在底电极17的上部中。例如，第一界面层44可能受到富氮层42的影响。第二界面层44L经由氧化反应而形成在下底电极17的下部中。第一层界面层44U和第二界面层44L可以优选地具有相同的厚度。
通过顺序地执行包括低压第一等离子体工艺41和高压第二等离子体工艺43的一系列工艺，可以在底电极17的表面上形成具有均匀厚度的界面层44。界面层44可以包括通过氧化底电极17的表面而获得的氧化物。当底电极17包括金属氮化物时，界面层44可以是金属氧化物。当底电极17包括氮化钛时，界面层44可以是氧化钛(TiO2)。
在一些实施例中，第一界面层44U可以形成在不与第二支撑件S2接触的上底电极17U的一部分中。换言之，第一界面层44U可以不形成在底电极17与第二支撑件S2之间的界面上。第二界面层44L可以形成在不与第一支撑件S1接触的下底电极17L的一部分中。换言之，第二界面层44L可以不形成在底电极17与第一支撑件S1之间的界面上。
尽管未示出，但是第一支撑件S1和第二支撑件S2的表面可以通过第二等离子体工艺43而氧化。
参见图11G，可以形成电介质层22。电介质层22可以形成在界面层44之上。电介质层22可以能够覆盖刻蚀停止层14、第一支撑件S1和第二支撑件S2。
在形成电介质层22之后，可以在电介质层22之上形成顶电极23。
图12A至图12G示出了根据本发明的一个实施例的制造半导体器件的方法的第四示例。为了便于描述，对于形成设置在图8A至图8C所示的半导体器件200的构成元件之中的电容器300的下部中的下结构200L的方法，可以参考已知的方法。
参见图12A，刻蚀停止层14可以形成在下结构200L之上。第一模具层15L、第一支撑件层S1’、第二模具层15U和第二支撑件层S2’可以层叠在刻蚀停止层14之上。第一模具层15L和第二模具层15U可以包括介电材料。第一模具层15L和第二模具层15U可以包括硅氧化物。第一模具层15L和第二模具层15U可以由不同的硅氧化物形成。第一支撑件层S1’和第二支撑件层S2’可以由相对于第一模具层15L和第二模具层15U具有刻蚀选择性的材料形成。第一支撑件层S1’和第二支撑件层S2’可以包括氮化硅、硅碳氮(SiCN)、或它们的组合。
刻蚀停止层14可以由相对于第一模具层15L和第二模具层15U具有刻蚀选择性的材料形成。刻蚀停止层14可以包括氮化硅。
随后，可以形成开口16。开口16可以通过刻蚀第二支撑件层S2’、第二模具层15U、第一支撑件层S1’和第一模具层15L而形成。用于形成开口16的刻蚀工艺可以在刻蚀停止层14处停止。开口16可以被称为要形成有底电极(或储存节点)的孔。开口16可以具有高宽高比。开口16可以具有至少大约1:1的宽高比。例如，开口16可以具有大约1:10或更高的高宽高比。
随后，可以通过刻蚀刻蚀停止层14来暴露出在开口16之下的储存节点接触结构12的上表面。
参见图12B，底电极层31A可以形成在开口16的内部。底电极层31A可以填充开口16的内部。底电极层31A可以形成在第二支撑件层S2’之上同时填充开口16的内部。底电极层31A可以包括金属、金属氮化物或它们的组合。底电极层31A可以包括选自钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、和它们的组合中的至少一种。在一些实施例中，底电极层31A可以包括氮化钛(TiN)。在一些实施例中，底电极层17A可以包括经由原子层沉积工艺形成的氮化钛(ALD-TiN)。底电极层31A可以是具有化学计量组成比的氮化钛。化学计量组成比可以是氮与钛的组成比，大约是1:1。
参见图12C，可以形成底电极31。底电极31可以设置在开口16的内部。底电极31可以通过对底电极层31A执行选择性刻蚀工艺来形成。选择性刻蚀工艺可以是化学机械抛光(CMP)工艺或回蚀工艺。例如，可以对底电极层31A执行化学机械抛光(CMP)工艺，直到暴露出模具层15的表面。
底电极31可以具有填充开口16的内部的柱形。底电极31可以电连接至储存节点接触结构12。
参见图12D，可以形成第二支撑件S2和第一支撑件S1。第二支撑件S2和第一支撑件S1可以通过选择性刻蚀第二支撑件层S2’和第一支撑件层S1’而形成。例如，可以通过刻蚀第二支撑件层S2’来形成支撑开口S0和第二支撑件S2，并且可以经由支撑开口S0来去除第二模具层15U。随后，在通过刻蚀第一支撑件层S1’而形成第一支撑件S1之后，第一模具层15L可以被去除。第二模具层15U和第一模层15L可以经由湿法浸出工艺来去除。第二支撑件S2可以形成在底电极31的一个侧壁上，以与另一个相邻的底电极31的一个侧壁接触。因此，第二支撑件S2可以能够支撑多个相邻的底电极31的上部。第一支撑件S1可以形成在底电极31的一个侧壁上，以与另一个相邻的底电极31的一个侧壁接触。因此，第一支撑件S2可以能够支撑多个底电极31的下部。由于去除第一模具层15L和第二模具层15U，因此刻蚀停止层14可以被暴露出。
因为第一模具层15L和第二模具层15U被去除，所以底电极31的所有外壁可以被暴露出。底电极31的底部的周围区域可以由刻蚀停止层14支撑。
底电极31可以具有高宽高比。底电极31可以与开口16具有相同的宽高比。例如，底电极31可以具有大约1:10或更高的高宽高比。
第一支撑件S1和第二支撑件S2可以增加底电极31的结构稳定性。
照此，支撑件可以具有两层的结构。可选地，支撑件可以具有多于三层的多层结构。
参见图12E，富氮层52可以经由第一等离子体工艺51而形成。第一等离子体工艺51可以分别对应于图2A的第一等离子体工艺131和图7B的第一等离子体工艺131P。第一等离子体工艺51可以在低压下执行。第一等离子体工艺51可以包括低压等离子体氮化(LPPN)。第一等离子体工艺51可以在低压下在含氮气体的氛围中执行。例如，第一等离子体工艺51可以在大约100毫托或更低的压力下使用氮气(N2)或氨气(NH3)执行。
在一些实施例中，当第一等离子体工艺51在低压下在氮的氛围中执行时，高反应性的氮离子等离子体可以被轰击至底电极31的上部。作为第一等离子体工艺51的结果，可以形成富氮层52。例如，当底电极31由氮化钛形成时，富氮层52可以包括富氮氮化钛(富NTixNy)。底电极31可以包括下底电极31L和上底电极31U。上底电极31U可以不完全地转化为富氮层52。富氮层52可以形成在上底电极31U的表面上。下底电极31L不受等离子体工艺的影响。简言之，下底电极31L可以不包括富氮层52。
富氮层52经由第一等离子体工艺51而局部地形成在上底电极31U中。由于富氮层52，底电极31可以具有变化的(即，非均匀的)氮分布。下底电极31L可以保持为氮化钛，而上底电极31U可以包括混合在一起的氮化钛和富氮氮化钛。因此，上底电极31U和下底电极31L可以由不同氮含量的氮化钛形成。此外，上底电极31U可以由富氮氮化钛形成，而下底电极31L可以由具有化学计量组成比的氮化钛形成。
参见图12F，界面层54可以通过执行第二等离子体工艺53来形成。第二等离子体工艺53可以对应于图2C的第二等离子体工艺133。第二等离子体工艺53可以在比执行第一等离子体工艺51的压力更高的压力下执行。例如，第二等离子体工艺53可以在比大约1托更高的压力下执行。第二等离子体工艺53可以在氧的氛围中执行。第二等离子体工艺53可以包括等离子体氧化。
第一界面层54U经由氮还原反应/氧取代反应而形成在上底电极31U中。第二界面层54L经由氧化反应而形成在下底电极31L中。第一界面层54U和第二界面层54L可以优选地具有相同的厚度。
通过顺序地执行包括低压第一等离子体工艺51和高压第二等离子体工艺53的一系列工艺，可以在底电极31的表面上形成具有均匀厚度的界面层54。界面层54可以包括通过氧化底电极31的表面而获得的氧化物。当底电极31包括金属氮化物时，界面层54可以是金属氧化物。当底电极31包括氮化钛时，界面层54可以包括氧化钛(TiO2)。
在一些实施例中，第一界面层54U可以形成在不与第二支撑件S2接触的上底电极31U的一部分中。换言之，第一界面层54U可以不形成在底电极31与第二支撑件S2之间的界面上。
第二界面层54L可以形成在不与第一支撑件S1接触的下底电极31L的一部分中。换言之，第二界面层54L可以不形成在底电极31与第一支撑件S1之间的界面上。
尽管未示出，但是第一支撑件S1的表面和第二支撑件S2的表面可以经由第二等离子体工艺53而被氧化。
参见图12G，可以在界面层54之上形成电介质层36。电介质层36可以能够覆盖刻蚀停止层14、第一支撑件S1和第二支撑件S2。
在形成电介质层36之后，可以在电介质层36之上形成顶电极37。
根据如上所述的本发明的实施例，可以通过在高宽高比的底电极的顶部上形成薄的且具有均匀厚度的氧化物的界面层来抑制电介质层的氧损失，从而增加电容。
根据本发明的实施例，由于存在稳定的界面层，因此可以减少缺陷，从而提高电容器的可靠性。
根据本发明的实施例，能够通过均匀地氧化具有三维结构的底电极的表面来抑制底电极的倒塌和/或变形以及底电极之间桥的产生。
尽管已经参照特定的实施例描述了本发明，但是对于本领域的技术人员来说显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (19)

1.一种制造半导体器件的方法，其包括：
形成具有高宽高比的底电极；
通过在底电极的表面上顺序地执行第一等离子体工艺和第二等离子体工艺来形成界面层；
在界面层之上形成电介质层；以及
在电介质层之上形成顶电极，
其中，底电极包括下底电极和上底电极，以及
第一等离子体工艺局部氮化上底电极的表面，以及
第二等离子体工艺氧化下底电极和上底电极的氮化表面。
2.根据权利要求1所述的方法，其中，形成界面层的步骤包括：
在低压下在离子等离子体主导的氛围中执行第一等离子体工艺，以及
在高压下在自由基等离子体主导的氛围中执行第二等离子体工艺。
3.根据权利要求1所述的方法，其中，在比执行第一等离子体工艺的压力更高的压力下执行第二等离子体工艺。
4.根据权利要求1所述的方法，其中，第二等离子体工艺在比1托更高的压力下执行，以及第一等离子体工艺在比100毫托更低的压力下执行。
5.根据权利要求1所述的方法，其中，形成界面层的步骤包括：
在低压下在氮离子等离子体主导的氛围中执行第一等离子体工艺，以及
在高压下在氧自由基等离子体主导的氛围中执行第二等离子体工艺。
6.根据权利要求1所述的方法，其中，第一等离子体工艺包括低压等离子体氮化，以及
第二等离子体工艺包括高压等离子体氧化。
7.根据权利要求1所述的方法，其中，底电极包括具有1:10的宽高比的圆筒形。
8.根据权利要求1所述的方法，其中，底电极包括具有1:10的宽高比的柱形。
9.根据权利要求1所述的方法，其中，底电极包括金属氮化物。
10.根据权利要求1所述的方法，其中，底电极包括氮化钛或氮化钽。
11.根据权利要求1所述的方法，其中，界面层包括金属氧化物。
12.根据权利要求1所述的方法，其中，界面层包括氧化钛或氧化钽。
13.根据权利要求1所述的方法，其中，电介质层包括ZAZ（ZrO2/Al2O3/ZrO2）或者HAH（HfO2/Al2O3/HfO2）。
14.一种制造半导体器件的方法，其包括：
在下结构之上形成模具层；
通过刻蚀模具层来形成开口；
在开口内部形成包括金属氮化物的底电极；
通过去除模具层来暴露出底电极；
通过将底电极顺序地暴露于低压等离子体氮化工艺和高压等离子体氧化工艺而在底电极之上形成界面层；
在界面层之上形成电介质层；以及
在电介质层之上形成顶电极，
其中，底电极包括下底电极和上底电极，以及
低压等离子体氮化工艺局部氮化上底电极的表面，以及
高压等离子体氧化工艺氧化下底电极和上底电极的氮化表面。
15.根据权利要求14所述的方法，其中，低压等离子体氮化工艺在低压下在氮离子等离子体主导的氛围中执行，以及
高压等离子体氧化工艺在高压下在氧自由基等离子体主导的氛围中执行。
16.根据权利要求14所述的方法，其中，高压等离子体氧化工艺在比1托更高的压力下执行，以及低压等离子体氮化工艺在比100毫托更低的压力下执行。
17.根据权利要求14所述的方法，其中，底电极包括具有1:10的宽高比的圆筒形或柱形。
18.根据权利要求14所述的方法，其中，底电极包括氮化钛或氮化钽。
19.根据权利要求14所述的方法，其中，界面层包括氧化钛或氧化钽。
CN201810083257.6A 2017-03-17 2018-01-29 半导体器件及其制造方法 Active CN108630686B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0033829 2017-03-17
KR1020170033829A KR102372096B1 (ko) 2017-03-17 2017-03-17 반도체장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN108630686A CN108630686A (zh) 2018-10-09
CN108630686B true CN108630686B (zh) 2022-12-13

Family

ID=63520092

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810083257.6A Active CN108630686B (zh) 2017-03-17 2018-01-29 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US10672772B2 (zh)
KR (1) KR102372096B1 (zh)
CN (1) CN108630686B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102372096B1 (ko) * 2017-03-17 2022-03-17 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
JP2018157114A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置
CN109920760B (zh) * 2017-12-12 2021-01-12 联华电子股份有限公司 半导体装置的形成方法
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
KR102656701B1 (ko) * 2018-10-04 2024-04-11 삼성전자주식회사 반도체 소자의 제조 방법
KR102633069B1 (ko) * 2019-02-20 2024-02-05 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102645594B1 (ko) * 2019-03-29 2024-03-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20200122175A (ko) * 2019-04-17 2020-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20210384197A1 (en) * 2019-06-14 2021-12-09 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
US11152371B2 (en) * 2019-08-13 2021-10-19 Micron Technology, Inc. Apparatus comprising monocrystalline semiconductor materials and monocrystalline metal silicide materials, and related methods, electronic devices, and electronic systems
KR20210026529A (ko) * 2019-08-30 2021-03-10 에스케이하이닉스 주식회사 캐패시터 및 그 제조 방법
US11133314B2 (en) 2019-11-01 2021-09-28 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR102668685B1 (ko) * 2020-03-20 2024-05-24 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US11812606B2 (en) * 2021-03-05 2023-11-07 Micron Technology, Inc. Semiconductor device having gate trench

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030042528A1 (en) * 2001-08-30 2003-03-06 Leonard Forbes Sram cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7238574B1 (en) * 2005-12-29 2007-07-03 Hynix Semiconductor Inc. Flash memory device and method of manufacturing the same
KR100806130B1 (ko) * 2006-07-12 2008-02-22 삼성전자주식회사 불휘발성 메모리 장치의 제조방법
CN102543964A (zh) * 2010-11-15 2012-07-04 三星电子株式会社 电容器及其形成方法、半导体存储器装置及其制造方法
CN103840002A (zh) * 2012-11-21 2014-06-04 三星电子株式会社 具有支撑物的半导体器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180481B1 (en) * 1998-01-09 2001-01-30 Micron Technology, Inc. Barrier layer fabrication methods
US8871645B2 (en) * 2008-09-11 2014-10-28 Applied Materials, Inc. Semiconductor devices suitable for narrow pitch applications and methods of fabrication thereof
US20120235276A1 (en) 2011-03-18 2012-09-20 Intermolecular, Inc. Electrode treatments for enhanced dram performance
KR20140136143A (ko) * 2013-05-20 2014-11-28 삼성전자주식회사 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
JP2014229680A (ja) 2013-05-21 2014-12-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR102372096B1 (ko) * 2017-03-17 2022-03-17 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030042528A1 (en) * 2001-08-30 2003-03-06 Leonard Forbes Sram cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7238574B1 (en) * 2005-12-29 2007-07-03 Hynix Semiconductor Inc. Flash memory device and method of manufacturing the same
KR100806130B1 (ko) * 2006-07-12 2008-02-22 삼성전자주식회사 불휘발성 메모리 장치의 제조방법
CN102543964A (zh) * 2010-11-15 2012-07-04 三星电子株式会社 电容器及其形成方法、半导体存储器装置及其制造方法
CN103840002A (zh) * 2012-11-21 2014-06-04 三星电子株式会社 具有支撑物的半导体器件

Also Published As

Publication number Publication date
US10910383B2 (en) 2021-02-02
KR20180106149A (ko) 2018-10-01
CN108630686A (zh) 2018-10-09
US10672772B2 (en) 2020-06-02
US20200258888A1 (en) 2020-08-13
US20180269211A1 (en) 2018-09-20
KR102372096B1 (ko) 2022-03-17

Similar Documents

Publication Publication Date Title
CN108630686B (zh) 半导体器件及其制造方法
US8344439B2 (en) Integrated circuit capacitors having composite dielectric layers therein containing crystallization inhibiting regions and methods of forming same
US7700454B2 (en) Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities
US7164165B2 (en) MIS capacitor
CN110970404B (zh) 半导体器件以及用于制造其的方法
US11251260B2 (en) Capacitor and method for fabricating the same
US9466660B2 (en) Semiconductor structures including molybdenum nitride, molybdenum oxynitride or molybdenum-based alloy material, and method of making such structures
JP2006339632A (ja) キャパシタ及びそれの製造方法
US20080164582A1 (en) Semiconductor devices and methods of manufacture thereof
JP3993972B2 (ja) 半導体装置の製造方法と半導体装置
KR100604845B1 (ko) 질소를 포함하는 씨앗층을 구비하는 금속-절연체-금속캐패시터 및 그 제조방법
US20060154436A1 (en) Metal-insulator-metal capacitor and a fabricating method thereof
US20030020122A1 (en) Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby
JP2008288408A (ja) 半導体装置及びその製造方法
CN114725070A (zh) 半导体器件及其制造方法
KR102633069B1 (ko) 반도체장치 및 그 제조 방법
JP4784065B2 (ja) キャパシタおよびキャパシタの製造方法および半導体装置
US20220359643A1 (en) Semiconductor device and method for fabricating the same
US20230215910A1 (en) Semiconductor device and method for manufacturing the same
KR20240015018A (ko) 반도체 소자의 제조 방법
CN114725100A (zh) 集成电路电容器件及其制备方法
JP2007306003A (ja) 半導体装置の製造方法と半導体装置
KR20030000655A (ko) 캐패시터 형성 방법
JP2005109520A (ja) 半導体装置の製造方法と半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant