CN114725100A - 集成电路电容器件及其制备方法 - Google Patents

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苏星松
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Abstract

本发明公开了一种集成电路电容器件及其制备方法，制备方法包括：提供衬底；于衬底的上表面形成交替层叠的牺牲层及支撑层，并在支撑层及牺牲层内形成电容孔；于电容孔的侧壁及底部形成下电极；于支撑层上形成开口，开口暴露出牺牲层，并基于开口去除牺牲层；于下电极的表面形成包括交替层叠的电介质层结构和界面层的叠层结构，电介质层结构包括第一电介质材料层，界面层包括具有比第一电介质材料层的带隙能量高的第二电介质材料层；对叠层结构进行热处理，热处理后的第一电介质材料层为晶态相，热处理后的第二电介质材料层为非晶态相；于叠层结构的表面形成上电极；其中，上电极或下电极与电介质层结构之间至少具有界面层。

Description

集成电路电容器件及其制备方法
技术领域
本发明涉及半导体器件及制造领域，尤其涉及一种集成电路电容器件及其制备方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。随着DRAM的电容尺寸缩减，在相同高度的前提下，电容容量随之降低。因此，选择更高K值的介电材料成了研究的主流方向，高K值介电材料需要在热处理的条件下才可以形成所需要的晶格结构，然而，热处理后大多数超薄高K电介质沉积后会生成多晶结构并伴有大量晶界形成，大量晶界的产生就会造成较大的漏电流，需要抑制漏电。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种集成电路电容器件及其制备方法，解决高K电介质层易漏电的问题。
为解决上述技术问题，本申请的第一方面提出一种集成电路电容器件的制备方法，包括：
提供衬底；
于所述衬底的上表面形成交替层叠的牺牲层及支撑层，并在所述支撑层及所述牺牲层内形成电容孔；
于所述电容孔的侧壁及底部形成下电极；
于所述支撑层上形成开口，所述开口暴露出所述牺牲层，并基于所述开口去除所述牺牲层；
于所述下电极的表面形成包括交替层叠的电介质层结构和界面层的叠层结构，所述电介质层结构包括第一电介质材料层，所述界面层包括具有比所述第一电介质材料层的带隙能量高的第二电介质材料层；
对所述叠层结构进行热处理，热处理后的所述第一电介质材料层为晶态相，热处理后的所述第二电介质材料层为非晶态相；
于叠层结构的表面形成上电极；
其中，所述上电极或所述下电极与所述电介质层结构之间至少具有所述界面层。
于上述实施例提供的集成电路电容器件的制备方法中，在去除牺牲层和形成下电极的步骤之后，于下电极的表面形成包括交替层叠的电介质层结构和界面层的叠层结构，并对形成的叠层结构进行热处理；于叠层结构的表面形成上电极，上电极或下电极与电介质层结构之间至少具有界面层；热处理后的第一电介质材料层呈现晶态相，比第一电介质材料层的带隙能量高的热处理后的第二电介质材料呈现非晶态相，替代传统阻挡层材料氧化铝，以确保在叠层结构热处理后依然能够稳定存在，且界面层有效避免产生氧空位，可以有效降低在使用高K值电介质时的漏电流，增强DRAM器件的性能。
在其中一个实施例中，于所述叠层结构内形成氧化铍层、氧化铟层或氧化硼层作为所述界面层。
进一步地，采用原子沉积工艺形成所述界面层；沉积温度为200℃～500℃，沉积压力包括0.2torr～0.6torr。
在其中一个实施例中，所述界面层的厚度为
Figure BDA0002882458830000031
所述界面层的带隙能量大于等于6eV，所述第一电介质材料层的厚度为3nm～10nm，所述第一电介质材料层的带隙能量为3eV～6eV。
在其中一个实施例中，所述制备方法还包括：
在还原气体氛围条件下，于所述第一电介质材料层的表面形成所述电介质层结构内的第三电介质材料层，所述第三电介质材料层中的材料至少含有所述第二电介质材料层中的材料。
进一步地，所述还原气体氛围包括氨气氛围、等离子体氮化氛围或等离子体氧化氛围，所述还原气体的处理温度为300℃～800℃。
进一步地，所述第三电介质材料层的厚度为1nm～2nm，所述第三电介质材料层的材料包括氧化钽、氧化钛、氧化铌、氧化铝、氧化硅、氧化锡、氧化锗、二氧化钼、三氧化钼、氧化铱、氧化钌中的任意一种或其组合，且所述第三电介质材料层的材料至少含有氧化铍。
在其中一个实施例中，所述支撑层包括从上至下依次间隔叠置的顶层支撑层、中间支撑层及底层支撑层，所述于所述支撑层上形成开口，所述开口暴露出所述牺牲层，并基于所述开口去除所述牺牲层包括：
于所述顶层支撑层的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开口图形，所述开口图形定义出所述开口的形状及位置；
基于所述图形化掩膜层刻蚀所述顶层支撑层，以于所述顶层支撑层内形成第一开口，所述第一开口暴露出位于所述顶层支撑层与所述中间支撑层之间的所述牺牲层；
基于所述第一开口去除位于所述顶层支撑层与所述中间支撑层之间的所述牺牲层；
基于所述第一开口于所述中间支撑层内形成第二开口，所述第二开口暴露位于所述中间支撑层与所述底层支撑层之间的所述牺牲层；
去除位于所述中间支撑层与所述底层支撑层之间的所述牺牲层，并于所述底层支撑层内形成第三开口。
在其中一个实施例中，所述形成所述上电极之后还包括于所述上电极的表面形成填充层的步骤，所述填充层覆盖所述上电极并填满所述上电极之间的间隙。
本申请的第二方面提出一种集成电路电容器件，包括：
下电极；
上电极；
位于所述下电极和所述上电极之间的电介质层结构；和
至少位于所述下电极或所述上电极与所述电介质层结构之间的界面层；
所述电介质层结构包括第一电介质材料层，所述界面层包括具有比所述第一电介质材料层的带隙能量高的第二电介质材料层，且所述第一电介质材料层为晶态相，所述第二电介质材料层为非晶态相。
在其中一个实施例中，所述界面层包括氧化铍层、氧化铟层或氧化硼层。
在其中一个实施例中，所述界面层的厚度为
Figure BDA0002882458830000041
所述界面层的带隙能量大于等于6eV，所述第一电介质材料层的厚度为3nm～10nm，所述第一电介质材料层的带隙能量为3eV～6eV。
在其中一个实施例中，所述电介质层结构还包括第三电介质材料层，所述第三电介质材料层形成在所述第一电介质材料层的表面，且所述第三电介质材料层的材料至少包含所述第二电介质材料层中的材料。
在其中一个实施例中，所述集成电路电容器件还包括：
填充层，覆盖所述上电极并填满所述上电极之间的间隙。
本申请的第三方面提出一种存储器，包括：一种存储器，所述存储器包括如上述的集成电路电容器件。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的集成电路电容器件的制备方法的流程示意图；
图2为本申请一实施例中提供的衬底的局部截面结构示意图；
图3为本申请一实施例中提供的形成交替层叠的牺牲层和支撑层的局部截面结构示意图；
图4为本申请一实施例中提供的形成电容孔的局部截面结构示意图；
图5为本申请一实施例中提供的形成下电极的局部截面结构示意图；
图6至图7为本申请一实施例中提供的于支撑层上形成开口及去除牺牲层后的结构示意图，其中，图7为去除牺牲层得到的电容结构的俯视图，图6为沿图7中AA方向的局部截面结构示意图；
图8为本申请一实施例中提供的形成叠层结构的局部截面结构示意图；
图9为本申请一实施例中提供的于第一电介质材料层上形成第三电介质材料层的局部截面结构示意图；
图10为本申请一实施例中提供的于叠层结构上形成上电极的局部截面结构示意图；
图11为本申请另一实施例中提供的于叠层结构上形成上电极的局部截面结构示意图；
图12为本申请一实施例中提供的于上电极形成填充层的局部截面结构示意图；
图13为本申请另一实施例中提供的于上电极形成填充层的局部截面结构示意图。
附图标记说明：21-衬底，211-焊盘，22-牺牲层，23-支撑层，231-顶层支撑层，2311-开口，232-中间支撑层，233-底层支撑层，24-电容孔，25-下电极，26- 叠层结构，261-电介质层结构，2611-第一电介质材料层，2612-第三电介质材料层，262-界面层，27-下电极，28-填充层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
为了说明本申请上述的技术方案，下面通过具体实施例来进行说明。
在本申请的一个实施例中提供的一种集成电路电容器件的制备方法中，如图1所示，包括如下步骤：
步骤S10：提供衬底；
步骤S20：于所述衬底的上表面形成交替层叠的牺牲层及支撑层，并在所述支撑层及所述牺牲层内形成电容孔；
步骤S30：于所述电容孔的侧壁及底部形成下电极；
步骤S40：于所述支撑层上形成开口，所述开口暴露出所述牺牲层，并基于所述开口去除所述牺牲层；
步骤S50：于所述下电极的表面形成包括交替层叠的电介质层结构和界面层的叠层结构，所述电介质层结构包括第一电介质材料层，所述界面层包括具有比所述第一电介质材料层的带隙能量高的第二电介质材料层；
步骤S60：对所述叠层结构进行热处理，热处理后的所述第一电介质材料层为晶态相，热处理后的所述第二电介质材料层为非晶态相；
步骤S70：于叠层结构的表面形成上电极；
其中，所述上电极或所述下电极与所述电介质层结构之间至少具有所述界面层。
于上述实施例提供的集成电路电容器件的制备方法中，在去除牺牲层和形成下电极的步骤之后，于下电极的表面形成包括交替层叠的电介质层结构和界面层的叠层结构，并对形成的叠层结构进行热处理；于叠层结构的表面形成上电极，上电极或下电极与电介质层结构之间至少具有界面层；热处理后的第一电介质材料层呈现晶态相，比第一电介质材料层的带隙能量高的热处理后的第二电介质材料呈现非晶态相，替代传统阻挡层材料氧化铝，以确保在叠层结构热处理后依然能够稳定存在，且界面层有效避免产生氧空位，可以有效降低在使用高K值电介质时的漏电流，增强DRAM器件的性能。
在一个实施例中，如图2所示，步骤S10中提供的衬底21，衬底21中形成有内存数组结构、内存数组结构包括有多个焊盘211。内存数组结构还包括有晶体管字符线(Wordline)及位线(Bitline)，焊盘211电性连接内存数组结构内的晶体管源极。
作为示例，焊盘211可以但不仅限于呈六方阵列排布，与后续制作的集成电路电容器件的排布相对应。
具体地，焊盘211之间通过间隔层进行隔离，间隔层的材料可以为氮化硅 (SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，间隔层的材料可选用SiN。
在一个实施例中，如图3-4所示，步骤S20中于衬底21的上表面形成交替层叠的牺牲层22及支撑层23，并在支撑层23及牺牲层22内形成电容孔24。
作为示例，可采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)形成牺牲层22及支撑层23。
作为示例，牺牲层22与支撑层的材料不同，且在同一刻蚀制程中牺牲层22 的刻蚀速率与支撑层的刻蚀速率不同，具体表现为同一刻蚀制程中，牺牲层22 的刻蚀速率远远大于支撑层的刻蚀速率，使得当牺牲层22被完全去除时，支撑层几乎被完全保留。
优选地，牺牲层的材料可选用多晶硅或氧化硅，支撑层的材料可选用氮化硅。
在一个实施例中，可在交替叠置的牺牲层22及支撑层23的上表面形成光刻胶作为掩膜层，当然，在其他示例中也可以形成其他材料的掩膜层(譬如，氮化硅硬掩膜层等等)；然后，采用光刻工艺将掩膜层图形化，以得到用于定义电容孔的图形化掩膜层；最后，可依据用于定义电容孔的图形化掩膜层采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合的工艺刻蚀支撑层及牺牲层22，以在支撑层及所述牺牲层22内形成上下贯通的电容孔25，电容孔24暴露出底部焊盘211。
在一个实施例中，如图5所示，步骤S30中于电容孔24的侧壁及底部形成下电极25。作为示例，首先，采用原子层沉积工艺(Atomic Layer Deposition) 或等离子蒸气沉积工艺(Chemical Vapor Deposition)于电容孔24的侧壁及底部沉积下电极25。优选地，下电极25包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(TitaniumNitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)。
在一个实施例中，如图6所示，支撑层23包括从上至下依次间隔叠置的顶层支撑层231、中间支撑层232及底层支撑层233，步骤S40中于支撑层23上形成开口2311，开口2311暴露出牺牲层22，并基于开口2311去除牺牲层22 的步骤，包括：
步骤S41：基于图形化掩膜层刻蚀顶层支撑层231，以于顶层支撑层231内形成第一开口，第一开口暴露出位于顶层支撑层231与中间支撑层232之间的牺牲层22；
步骤S42：基于第一开口去除位于顶层支撑层231与中间支撑层232之间的牺牲层22；
步骤S43：基于第一开口于中间支撑层232内形成第二开口，第二开口暴露位于中间支撑层232与底层支撑层233之间的牺牲层22；
步骤S44：去除位于中间支撑层232与底层支撑层233之间的牺牲层22，并于底层支撑层233内形成第三开口。
作为示例，一个开口2311仅与一个电容孔24交叠，或者一个开口2311同时与多个电容孔24交叠(如图7所示，图7以一个开口2311与三个电容孔25 交叠作为示例)，并不作对本申请的限定。
在一个实施例中，如图8所示，步骤S50中于下电极25的表面形成包括交替层叠的电介质层结构261和界面层262的叠层结构26，其中，电介质层结构 261包括第一电介质材料层2611，界面层262包括具有比第一电介质材料层2611 的带隙能量高的第二电介质材料层。一方面，制备厚度小于1nm的界面层，在叠层结构热处理后，依然呈现非晶形态，起到钝化抑制漏电流的同时，保持稳定的晶界阻挡能力，另一方面界面层相较于第一电介质材料层更高的带隙能量，进一步有效抑制漏电流，增强DRAM器件的性能。
作为示例，第一电介质材料层可采用相应的有机反应物或无机反应物的制备，为本领域所熟知的技术，此处不再赘述。
作为示例，本申请打破原生长位置的局限，如图8中依次形成电介质层结构261(即第一电介质材料层2611)和界面层262，或依次形成界面层262和电介质层结构261，当然，并不限于此，譬如，形成的叠层结构26还可以为电介质层结构261、界面层262及电介质层结构261或界面层262、电介质层结构261 及界面层262等等。
在一个实施例中，对形成有电介质层结构261和界面层262的叠层结构26 进行热处理，热处理的温度为500℃～900℃。具体地，热处理的温度可以为500℃、 600℃、700℃、800℃或900℃等等。
在一个实施例中，于叠层结构26内形成氧化铍层(BeO)、氧化铟层(In2O3) 或氧化硼层(B2O3)作为界面层262。
作为示例，采用原子沉积工艺形成所述界面层；沉积温度为200℃～500℃，沉积压力包括0.2torr～0.6torr。具体地，沉积温度可以为200℃、300℃、400℃或500℃等等，沉积压力可以为0.2torr、0.3torr、0.4torr、0.5torr或0.6torr等等。形成氧化铍层的反应气体包括二甲基铍及水蒸气，而氧化硼层和氧化铟层也可通过原子沉积工艺制备得到，工艺条件与制备氧化铍层的工艺参数相似，相应的反应气体可根据合成条件相应调整。
在一个实施例中，界面层262的厚度为
Figure BDA0002882458830000111
界面层262的带隙能量大于等于6eV，第一电介质材料层2611的厚度为3nm～10nm，第一电介质材料层 2611的带隙能量为3eV～6eV。具体地，界面层262的厚度可以为
Figure BDA0002882458830000112
Figure BDA0002882458830000113
或
Figure BDA0002882458830000114
等等，界面层262的带隙能量可以为6eV、7eV、7.87eV、7.89eV、 7.90eV、7.91eV、8eV或9eV等等，第一电介质材料层2611的厚度可以为3nm、 5nm、7nm、9nm或10nm等等，第一电介质材料层2611的带隙能量可以为3eV、 4eV、5eV或6eV等等。热处理后的第一电介质材料层2611呈现为晶态相，热处理后的第二电介质材料层呈现为非晶态相。界面层的厚度不宜过薄，也不宜过厚。如果界面层的厚度过薄，阻挡漏电流的效果变差；如果过厚，在对叠层结构热处理时，难以保持非晶形态。此外，第一电介质材料层需足够的厚度，在对叠层结构热处理时，第一电介质材料层才可以形成晶态相，且晶态相的介电常数更高。相较于第一电介质材料层更高带隙能量的第二电介质材料层，可以有效降低更高K值电介质在外加电场的情况下产生的漏电流，从而增强 DRAM的性能。
在一个实施例中，如图9所示，集成电路电容器件的制备方法还包括：
步骤S51：在还原气体氛围条件下，于所第一电介质材料层2611的表面形成电介质层结构261内的第三电介质材料层2612，第三电介质材料层2612中的材料至少含有第二电介质材料层中的材料，一方面可以防止第一电介质材料层的表面被氧化所导致的晶面缺陷的增加，还可以使得第一电介质材料层的表面粗糙度增加，以增加第三电介质材料层与第一电介质材料层的粘附性。
需要说明的是，后续沉积上电极和填充层的图示以图8和图9所呈现的结构上制备，仅以此阐述清楚上电极和填充层的沉积，并不以此为限。
作为示例，还原气体氛围包括氨气氛围、等离子体氮化氛围或等离子体氧化氛围，还原气体的处理温度为300℃～800℃。具体地，还原气体的处理温度可以为300℃、400℃、500℃、600℃、700℃或800℃等等。
在一个实施例中，第三电介质材料层2612的厚度为1nm～2nm；具体地，第三电介质材料层2612的厚度可以为1nm、1.2nm、1.4nm、1.6nm、1.8nm或2nm 等等。第三电介质材料层的材料包括氧化钽(Ta2O5)、氧化钛(TiO2)、氧化铌(Nb2O5)、氧化铝(Al2O3)、氧化硅(SiO2)、氧化锡(SnO2)、氧化锗(GeO2)、二氧化钼(MoO2)、三氧化钼(MoO3)、氧化铱(IrO2)、氧化钌(RuO2)或中的任意一种或其组合，且第三电介质材料层的材料至少含有氧化铍(BeO)，一方面可以有效防止第一电介质材料层漏电，另一方面可增进第三电介质材料层与第二电介质材料层晶面交界处的界面结合性，从而抑制因大量晶界造成的漏电流现象。
在一个实施例中，如图10和图11所示，步骤S70中于叠层结构26的表面形成上电极27；其中，上电极27或下电极25与电介质层结构261之间至少具有界面层262。
具体地，上电极27或下电极25与电介质层结构261之间至少具有界面层 262，包括以下两种情况，界面层262位于上电极27与电介质层结构261之间，或界面层262位于下电极25与电介质层结构261之间。
作为示例，上电极层27的材料可以包括钨、钛、镍、铝、铂、氮化钛、N 型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层。
在一个实施例中，如图12和图13所示，集成电路电容器件的制备方法还包括：
步骤S70：于上电极27的表面形成填充层28，填充层28覆盖上电极27并填满上电极27之间的间隙。
作为示例，可采用低压化学气相沉积法，向炉管内同时通入锗源气体、硼源气体及硅源气体进行反应，以在上电极层27的外表面形成填充层28。填充层28的材料包括但不仅限于锗化硅(SiGe)等等。
在本申请的一个实施例中提供的一种集成电路电容器件中，请继续参考图 13，电容器件包括下电极；上电极；位于所述下电极和所述上电极之间的电介质层结构；和至少位于所述下电极或所述上电极与所述电介质层结构之间的界面层；所述电介质层结构包括第一电介质材料层，所述界面层包括具有比所述第一电介质材料层的带隙能量高的第二电介质材料层，且所述第一电介质材料层为晶态相，所述第二电介质材料层为非晶态相。
作为示例，衬底21中形成有内存数组结构、内存数组结构包括有多个焊盘 211。内存数组结构还包括有晶体管字符线及位线，焊盘211电性连接内存数组结构内的晶体管源极。
在一个实施例中，界面层262包括氧化铍层、氧化铟层或氧化硼层。
在一个实施例中，界面层262的厚度为
Figure BDA0002882458830000141
界面层262的带隙能量大于等于6eV，第一电介质材料层2611的厚度为3nm～10nm，第一电介质材料层2611的带隙能量为3eV～6eV。具体地，界面层262的厚度可以为
Figure BDA0002882458830000142
Figure BDA0002882458830000143
或
Figure BDA0002882458830000144
等等，界面层262的带隙能量可以为6eV、7eV、7.87eV、7.89eV、 7.90eV、7.91eV、8eV或9eV等等，第一电介质材料层2611的厚度可以为3nm、 5nm、7nm、9nm或10nm等等，第一电介质材料层2611的带隙能量可以为3eV、 4eV、5eV或6eV等等。
在一个实施例中，电介质层结构261还包括第三电介质材料层2612，第三电介质材料层2612形成在第一电介质材料层2611的表面，且第三电介质材料层2612的材料至少包含第二电介质材料层中的材料。
在一个实施例中，请继续参考图12和图13，集成电路电容器件还包括：填充层28，覆盖上电极27并填满上电极27之间的间隙。
在本申请的一个实施例中提供的一种存储器中，存储器包括如上所述的集成电路电容器件。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种集成电路电容器件的制备方法，其特征在于，包括：
提供衬底；
于所述衬底的上表面形成交替层叠的牺牲层及支撑层，并在所述支撑层及所述牺牲层内形成电容孔；
于所述电容孔的侧壁及底部形成下电极；
于所述支撑层上形成开口，所述开口暴露出所述牺牲层，并基于所述开口去除所述牺牲层；
于所述下电极的表面形成包括交替层叠的电介质层结构和界面层的叠层结构，所述电介质层结构包括第一电介质材料层，所述界面层包括具有比所述第一电介质材料层的带隙能量高的第二电介质材料层；
对所述叠层结构进行热处理，热处理后的所述第一电介质材料层为晶态相，热处理后的所述第二电介质材料层为非晶态相；
于叠层结构的表面形成上电极；
其中，所述上电极或所述下电极与所述电介质层结构之间至少具有所述界面层。
2.根据权利要求1所述的集成电路电容器件的制备方法，其特征在于，于所述叠层结构内形成氧化铍层、氧化铟层或氧化硼层作为所述界面层。
3.根据权利要求2所述的集成电路电容器件的制备方法，其特征在于，采用原子沉积工艺形成所述界面层；沉积温度为200℃～500℃，沉积压力包括0.2torr～0.6torr。
4.根据权利要求1所述的集成电路电容器件的制备方法，其特征在于，所述界面层的厚度为
Figure FDA0002882458820000011
所述界面层的带隙能量大于等于6eV，所述第一电介质材料层的厚度为3nm～10nm，所述第一电介质材料层的带隙能量为3eV～6eV。
5.根据权利要求1所述的集成电路电容器件的制备方法，其特征在于，还包括：
在还原气体氛围条件下，于所述第一电介质材料层的表面形成所述电介质层结构内的第三电介质材料层，所述第三电介质材料层中的材料至少含有所述第二电介质材料层中的材料。
6.根据权利要求5所述的集成电路电容器件的制备方法，其特征在于，所述还原气体氛围包括氨气氛围、等离子体氮化氛围或等离子体氧化氛围，所述还原气体的处理温度为300℃～800℃。
7.根据权利要求5所述的集成电路电容器件的制备方法，其特征在于，所述第三电介质材料层的厚度为1nm～2nm，所述第三电介质材料层的材料包括氧化钽、氧化钛、氧化铌、氧化铝、氧化硅、氧化锡、氧化锗、二氧化钼、三氧化钼、氧化铱、氧化钌中的任意一种或其组合，且所述第三电介质材料层的材料至少含有氧化铍。
8.根据权利要求1所述的集成电路电容器件的制备方法，其特征在于，所述支撑层包括从上至下依次间隔叠置的顶层支撑层、中间支撑层及底层支撑层，所述于所述支撑层上形成开口，所述开口暴露出所述牺牲层，并基于所述开口去除所述牺牲层包括：
于所述顶层支撑层的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开口图形，所述开口图形定义出所述开口的形状及位置；
基于所述图形化掩膜层刻蚀所述顶层支撑层，以于所述顶层支撑层内形成第一开口，所述第一开口暴露出位于所述顶层支撑层与所述中间支撑层之间的所述牺牲层；
基于所述第一开口去除位于所述顶层支撑层与所述中间支撑层之间的所述牺牲层；
基于所述第一开口于所述中间支撑层内形成第二开口，所述第二开口暴露位于所述中间支撑层与所述底层支撑层之间的所述牺牲层；
去除位于所述中间支撑层与所述底层支撑层之间的所述牺牲层，并于所述底层支撑层内形成第三开口。
9.根据权利要求1所述的集成电路电容器件的制备方法，其特征在于，所述形成所述上电极之后还包括于所述上电极的表面形成填充层的步骤，所述填充层覆盖所述上电极并填满所述上电极之间的间隙。
10.一种集成电路电容器件，其特征在于，包括：
下电极；
上电极；
位于所述下电极和所述上电极之间的电介质层结构；和
至少位于所述下电极或所述上电极与所述电介质层结构之间的界面层；
所述电介质层结构包括第一电介质材料层，所述界面层包括具有比所述第一电介质材料层的带隙能量高的第二电介质材料层，且所述第一电介质材料层为晶态相，所述第二电介质材料层为非晶态相。
11.根据权利要求10所述的集成电路电容器件，其特征在于，所述界面层包括氧化铍层、氧化铟层或氧化硼层。
12.根据权利要求10所述的集成电路电容器件，其特征在于，所述界面层的厚度为
Figure FDA0002882458820000031
所述界面层的带隙能量大于等于6eV，所述第一电介质材料层的厚度为3nm～10nm，所述第一电介质材料层的带隙能量为3eV～6eV。
13.根据权利要求10所述的集成电路电容器件，其特征在于，所述电介质层结构还包括第三电介质材料层，所述第三电介质材料层形成在所述第一电介质材料层的表面，且所述第三电介质材料层的材料至少包含所述第二电介质材料层中的材料。
14.根据权利要求10所述的电容器阵列结构，其特征在于，还包括：
填充层，覆盖所述上电极并填满所述上电极之间的间隙。
15.一种存储器，其特征在于，所述存储器包括如权利要求10至14中任一项所述的集成电路电容器件。
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