JP2007073926A

JP2007073926A - 誘電膜及びその形成方法並びに誘電膜を備えた半導体メモリ素子及びその製造方法

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Publication number: JP2007073926A
Application number: JP2006129808A
Authority: JP
Inventors: Deok-Sin Kil; ▲ドク▼ 信吉; Ken Ko; 權洪; 勝振 ▲廉▼; Seung-Jin Yeom
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-09-08
Filing date: 2006-05-09
Publication date: 2007-03-22
Also published as: US20070051998A1; TW200711108A; TWI297947B; KR100648860B1; DE102006012772A1

Abstract

【課題】静電容量を確保し、且つ漏れ電流特性を改善することができる誘電膜及びその形成方法並びに半導体メモリ素子及びその製造方法を提供すること。
【解決手段】誘電膜（５０）は、少なくとも２５の比誘電率を有する第１誘電膜（１０）と、第１誘電膜（１０）よりも結晶化率が低い物質を用いて第１誘電膜（１０）の上に形成された第２誘電膜（２０）と、第１誘電膜（１０）と同じ物質を用いて第２誘電膜（２０）の上に形成された第３誘電膜（３０）とを備えており、半導体メモリ素子は、下部電極が形成された基板と、下部電極の上に形成された誘電膜（５０）と、誘電膜（５０）の上に形成された上部電極とを備える。
【選択図】図１

Description

本発明は、半導体メモリ素子の誘電膜に関し、特に、誘電膜及びその形成方法並びに誘電膜を備えた半導体メモリ素子及びその製造方法に関する。

半導体メモリ素子、例えばＤＲＡＭ（Dynamic Random Access Memory）素子の場合、集積度が高くなるにつれて、情報の基本単位である１ビットを記憶するメモリセルの面積が次第に小さくなっている。しかし、メモリセルの面積の減少に比例してキャパシタの面積を減少させることはできない。これは、ソフトエラー（soft error）を防止して安定した動作を維持するために、単位セル当り一定以上の静電容量が必要であるためである。したがって、制限されたセル面積内に、メモリのキャパシタの容量を適正値以上に維持させるための研究が行われている。このような研究は、大きく分類して、次の３種類の方法に関して行われてきた。第１に、誘電膜の厚さを減少させる方法、第２に、キャパシタの有効面積を増加させる方法、第３に、比誘電率が高い誘電膜を用いる方法である。

このような方法の中で、比誘電率が高い誘電膜を用いる第３の方法に関して具体的に説明すると次の通りである。従来、キャパシタに利用される誘電膜は、ＳｉＯ_２から、誘電率がＳｉＯ_２の約２倍であるＳｉ_３Ｎ_４を用いたＮＯ（Nitride-Oxide）または、ＯＮＯ（Oxide-Nitride-Oxide）薄膜に移り、これらが主流であった。

しかし、ＳｉＯ_２、ＮＯ及びＯＮＯなどの薄膜は、物質自体の誘電率が小さいため、静電容量を増大させるためには、誘電膜の厚さを薄くしたり、表面積を広くしたりすることが必要であるが、こうした方法では静電容量を増大させるには限界がある。よって、誘電率が高い物質を用いることが、現状では不可欠である。

その結果、高集積ＤＲＡＭでは、従来の誘電膜に代わる物質として、ＨｆＯ_２、ＳｉＯＮ、Ａｌ_２Ｏ_３及びＳｒＴｉＯ_３などの高誘電膜が導入された。これらのうち、ＳｉＯＮ及びＡｌ_２Ｏ_３の場合には、その厚さが薄くなれば漏れ電流が急激に増加するため、ＳｉＯＮ及びＡｌ_２Ｏ_３を利用して約４０Å以下の厚さを有する誘電膜を形成することが難しい。

これに対し、高誘電率を有するＳｒＴｉＯ_３（比誘電率ε≒２００）薄膜の場合、２００Å以上の厚さで高い静電容量及び優れた漏れ電流特性を確保することができる。しかし、１００ｎｍ以下の微細素子に適用されるキャパシタの誘電膜の場合、１００Å以下の厚さを有することが要求され、ＳｒＴｉＯ_３薄膜は、その厚さが１００Å以下になると、誘電率及び漏れ電流特性が急激に悪くなることが報告されている。

一方、ＨｆＯ_２は、比誘電率が２５と大きいが、結晶化の温度が比較的低いことが原因である熱の安定性の問題によって漏れ電流が大きく、単独で適用するのは難しいという問題があった。このような問題を解決するために、従来では、ＨｆＯ_２の上にＡｌ_２Ｏ_３膜を積層した構造が導入されたが、Ａｌ_２Ｏ_３の低い比誘電率（ε≒９）のため、十分な静電容量を実現できないという問題が発生した。

本発明は、上記した従来の問題点を解決するためになされたものであって、その目的は、第１に、静電容量を確保し、且つ漏れ電流特性を改善することができる誘電膜及びその形成方法を提供することにある。

第２に、上記の誘電膜を具備することによって、静電容量を確保し、且つ漏れ電流特性を改善することができる半導体メモリ素子及びその製造方法を提供することにある。

前記目的を達成するために、本発明の第１の側面によれば、少なくとも２５の比誘電率を有する第１誘電膜と、該第１誘電膜よりも結晶化率が低い物質を用いて前記第１誘電膜の上に形成された第２誘電膜と、前記第１誘電膜と同じ物質を用いて前記第２誘電膜の上に形成された第３誘電膜とを備える誘電膜を提供する。

前記目的を達成するために、本発明の第２の側面によれば、少なくとも２５の比誘電率を有する第１誘電膜を形成する第１ステップと、前記第１誘電膜の上に前記第１誘電膜よりも結晶化率が低い第２誘電膜を形成する第２ステップと、前記第２誘電膜の上に前記第１誘電膜と同じ物質の第３誘電膜を形成する第３ステップとを含む誘電膜の形成方法を提供する。

前記目的を達成するために、本発明の第３の側面によれば、下部電極が形成された基板と、前記下部電極の上に前記第１の側面によって提供された誘電膜と、該誘電膜の上に形成された上部電極とを備える半導体メモリ素子を提供する。

前記目的を達成するために、本発明の第４の側面によれば、下部電極が形成された基板を提供するステップと、前記下部電極の上に、前記第２の側面によって提供される誘電膜の形成方法を利用して誘電膜を形成するステップと、前記誘電膜の上に上部電極を形成するステップとを含む半導体メモリ素子の製造方法を提供する。

前記目的を達成するために、本発明の第５の側面によれば、基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたフローティングゲートと、前記フローティングゲートの上に前記第１の側面によって提供される誘電膜と、該誘電膜の上部に形成されたコントロールゲートとを備える半導体メモリ素子を提供する。

前記目的を達成するために、本発明の第６の側面によれば、基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の上にフローティングゲートを形成するステップと、前記フローティングゲートの上に、前記第２の側面によって提供される誘電膜の形成方法を利用して誘電膜を形成するステップと、前記誘電膜の上にコントロールゲートを形成するステップとを含む半導体メモリ素子の製造方法を提供する。

本発明によれば、少なくとも２５の比誘電率を有する同じ物質からなる第１誘電膜及び第３誘電膜の間に、これらと異なる物質からなり、これらよりも結晶化率が低い第２誘電膜を挿入することによって、誘電膜の結晶化を防止することができる。これによって、高い比誘電率を有する高誘電膜の漏れ電流特性を改善することができる。

また、本発明によれば、第１誘電膜及び第３誘電膜の各々を結晶化しない薄い厚さに形成し、これらの間に結晶化しない第２誘電膜を、これらよりも薄く形成し、最終的な誘電膜全体の厚さが目標値を満足するように形成することによって、誘電膜による静電容量を確保することができる。

したがって、高誘電膜による静電容量を確保し、漏れ電流特性を改善することができる。さらには、キャパシタの静電容量を確保し、漏れ電流特性を改善することができるだけでなく、不揮発性メモリ素子の漏れ電流特性を改善することもできる。

以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。

図１は、本発明の実施の形態に係る誘電膜を示す断面図である。

図１に示しているように、本発明の実施の形態に係る誘電膜５０は、少なくとも２５の比誘電率を有する第１誘電膜１０と、第１誘電膜１０より結晶化率が低い物質で第１誘電膜１０の上に形成された第２誘電膜２０と、第１誘電膜１０と同じ物質で第２誘電膜２０の上に形成された第３誘電膜３０とを備えている。ここで、結晶化率とは、温度を含む様々な外部要因によって、膜が結晶化する割合（確率）をいう。本明細書では、結晶化率とは、同じ温度において膜が結晶化する確率をいう。

膜が結晶化すると、膜の結晶粒界を通して漏れ電流が急激に増加するようになる。したがって、このような漏れ電流を抑制するために、本発明の実施の形態では、第１誘電膜１０及び第３誘電膜３０は結晶化しない厚さに形成される。例えば、第１誘電膜１０及び第３誘電膜３０は、１０Å〜７０Åの厚さに形成される。

この時、第１〜第３誘電膜１０、２０、３０は、全体の厚さが７０Å〜１００Åになるように形成され、第１誘電膜１０及び第３誘電膜３０は、ＺｒＯ_２、ＨｆＯ_２、Ｌａ_２Ｏ_３及びＴａ_２Ｏ_５からなる群の中から選択される何れかからなる。好ましくは、第１誘電膜１０及び第３誘電膜３０は、ＺｒＯ_２からなり、それぞれ３５Å〜４５Åの厚さに形成される。

また、第２誘電膜２０は、第１誘電膜１０よりも低い比誘電率を有するか、少なくとも９００℃の温度で結晶化する物質で形成される。例えば、第２誘電膜２０は、Ａｌ_２Ｏ_３、ＳｉＯ_２及びＴａ_２Ｏ_５からなる群の中から選択される何れかの物質からなる。好ましくは、第２誘電膜２０は、Ａｌ_２Ｏ_３からなり、３Å〜１０Åの厚さに形成される。

従って、本発明の実施の形態に係る誘電膜５０は、同じ物質からなる第１誘電膜１０及び第３誘電膜３０の間に、これら第１誘電膜１０及び第３誘電膜３０と異なる物質からなる第２誘電膜２０が挿入された３層の積層構造を有する。例えば、誘電膜５０は、ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２またはＨｆＯ_２／Ａｌ_２Ｏ_３／ＨｆＯ_２などの積層構造を有する。最も好ましくは、誘電膜５０は、ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２の積層構造を有する。これは、ＨｆＯ_２がＺｒＯ_２に比べてバンドギャップ特性が悪く、漏れ電流特性を低下させる問題があるためである。下記の表１に示しているように、ＨｆＯ_２のバンドギャップエネルギＥｇは５.７ｅＶで、ＺｒＯ_２のバンドギャップエネルギＥｇの７.８ｅＶよりも低い。

このとき、ＺｒＯ_２は、結晶化しない厚さ、例えば、４０Åの厚さに形成され、Ａｌ_２Ｏ_３は、ＺｒＯ_２よりも非常に薄く、例えば、５Åの厚さに形成される。

なお、ＺｒＯ_２のような高誘電膜は、一定温度下で結晶化する。特に、ＺｒＯ_２は、図２に示しているように、５０Å以上の厚さで表面の粗さ（平均の粒径Ｒｍｓ）が急激に増大する特性がある。このような表面の粗さの増大は、ＺｒＯ_２の結晶化によるものである。このことは、ＺｒＯ_２の厚さが５０Å以上になると、漏れ電流が顕著に増加することを示している。図３は、ＺｒＯ_２膜の結晶化に因る漏れ電流特性を説明するためのＳＥＭ（Semiconductor Electron Microscope）写真である。図３に示しているように、１部が結晶化するＺｒＯ_２の結晶粒界に沿って漏れ電流が流れるようになる。

したがって、本発明の実施の形態では、第１誘電膜１０及び第３誘電膜３０の各々の厚さを結晶化しない厚さ、例えば、３５Å〜４５Åの厚さとし、第１誘電膜１０及び第３誘電膜３０の間に、これら第１誘電膜１０及び第３誘電膜３０と異なる物質で結晶化しない第２誘電膜２０が挿入された積層構造に形成する。これによって、誘電膜５０の形成後に行われる熱処理によっても、誘電膜５０が結晶化しないようにする。したがって、誘電膜５０の漏れ電流特性を改善させることができる。

図４は、ＺｒＯ_２の単一膜を８０Åの厚さに形成した場合の表面の粗さを示す顕微鏡写真であり、図５は、本発明の好ましい実施の形態に係るＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２の積層構造を有する誘電膜を、それぞれの層を４０Å、５Å、４０Åの厚さに形成した場合の表面の粗さを示す顕微鏡写真である。図４と図５とを比較すると、本発明の好ましい実施の形態に係る誘電膜５０では、表面の粗さが減少していることが分かる。したがって、全体的に誘電膜５０の漏れ電流を減少させることができる。

以下、図１に示した誘電膜５０の形成方法を簡略に説明する。本発明の実施の形態に係る誘電膜５０の形成方法は、少なくとも２５の比誘電率を有する第１誘電膜１０を形成するステップと、第１誘電膜１０の上に同じ温度下で第１誘電膜１０よりも結晶化率が低い第２誘電膜２０を形成するステップと、第２誘電膜２０の上に第１誘電膜１０と同じ物質の第３誘電膜３０を形成するステップとを含む。

第１誘電膜１０及び第３誘電膜３０は、それぞれ結晶化しない厚さに形成する。好ましくは、１０Å〜７０Åの厚さに形成する。

また、第１誘電膜１０及び第３誘電膜３０は、ＺｒＯ_２、ＨｆＯ_２、Ｌａ_２Ｏ_３、ＴｉＯ_２及びＴａ_２Ｏ_５からなる群の中から選択される何れかの物質で形成する。好ましくは、第１誘電膜１０及び第３誘電膜３０をＺｒＯ_２で、それぞれ３５Å〜４５Åの厚さに形成する。

また、第１誘電膜１０及び第３誘電膜３０は、単原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法または化学気相蒸着（ＣＶＤ：Chemical Vapor Deposition）法を利用して形成する。ここで、単原子層蒸着法を利用し、第１誘電膜１０及び第３誘電膜３０を形成する場合、Ｈ_２Ｏ、Ｏ_３及び酸素プラズマのうちの何れかの酸化反応ガスを利用し、未反応ガスを除去するためのパージガスとしては、Ｎ_２またはＡｒを利用する。

第２誘電膜２０は、第１誘電膜１０よりも低い誘電率を有し、少なくとも９００℃の温度で結晶化する物質として、Ａｌ_２Ｏ_３、ＳｉＯ_２及びＴａ_２Ｏ_５からなる群の中から選択される何れかの物質で形成する。好ましくは、Ａｌ_２Ｏ_３で、３Å〜１０Åの厚さに形成する。

また、第２誘電膜２０は、単原子層蒸着法を利用して形成する。ここで、単原子層蒸着法を利用して第２誘電膜２０を形成する場合、Ｈ_２Ｏ、Ｏ_３及び酸素プラズマのうちの何れかの酸化反応ガスを利用し、未反応ガスを除去するためのパージガスとしては、Ｎ_２またはＡｒを利用する。

第１〜第３誘電膜１０、２０、３０を形成するステップは、全て同じチャンバ内で、すなわち、インシチュー（in-situ）で実施するか、第１誘電膜１０及び第３誘電膜３０を形成するための第１チャンバと第２誘電膜２０を形成するための第２チャンバとをそれぞれ独立に用いて実施できる。同じチャンバ内で第１〜第３誘電膜１０、２０、３０を形成する場合には、２００℃〜３５０℃の工程温度で実施する。

図６は、本発明の好ましい実施の形態に係る誘電膜の形成方法を示すフローチャートである。これを用いて、本発明の好ましい実施の形態に係る誘電膜の形成方法を詳細に説明する。ここでは、説明の便宜上、図５に示したように理想的なＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２の積層構造を有する誘電膜の形成方法についてのみ言及する。

まず、第１誘電膜として、ＺｒＯ_２膜の形成工程を行う。ＺｒＯ_２膜の形成工程は次の通りである。ステップＳ１０において、Ｚｒ（Ｏ−ｔＢｕ）_４、Ｚｒ[Ｎ（ＣＨ_３）_２]_４、Ｚｒ[Ｎ（Ｃ_２Ｈ_５）（ＣＨ_３）]_４、Ｚｒ[Ｎ（Ｃ_２Ｈ_５）_２]_４、Ｚｒ（ｔｍｈｄ）_４、Ｚｒ（ＯｉＣ_３Ｈ_７）_３（ｔｍｈｄ）、Ｚｒ（ＯｔＢｕ）_４及びＺｒ（ＯｔＢｕ）（Ｃ_２Ｈ_５ＣＨ_３）_３からなる群の中から選択される何れかのＺｒソースガスを、２００℃〜３５０℃に維持されたＡＬＤ装備のチャンバ内部に注入し、ウェーハ（図示せず）上にＺｒを吸着させる。そして、ステップＳ１１において、チャンバ内部にＮ_２（または、Ａｒ）ガスを注入し、吸着されないでチャンバ内部に残留するＺｒソースガスを外部に排出（パージ）する。次いで、ステップＳ１２において、チャンバ内部にＯ_３（または、Ｈ_２Ｏまたは酸素プラズマ）を注入し、ウェーハ上に吸着されたＺｒを酸化させて第１誘電膜としてＺｒＯ_２膜を形成する。次いで、ステップＳ１３において、チャンバ内部にＮ_２ガスを再度注入し、反応していないＯ_３を排出する。

このようなステップＳ１０〜Ｓ１３を一周期Ｔ_Ｚｒとする。次に、ステップＳ１４において、ＺｒＯ_２膜の厚さＴ_１が４０Å未満か否かを判断し、Ｔ_１が４０ÅになるまでステップＳ１０〜Ｓ１３を繰り返し実施する。このとき、ＺｒＯ_２膜の厚さＴ_１を４０Åに制限する理由は、ＺｒＯ_２膜の結晶化を防止するためである。一例として、ＺｒＯ_２膜の厚さが５０Åを越えると、ＺｒＯ_２膜の結晶化が容易に行われる。一周期Ｔ_Ｚｒの間でＺｒＯ_２膜の厚さＴ_１は約１Å増大する。したがって、周期Ｔ_Ｚｒを４０回程度繰り返すと、約４０Åの厚さのＺｒＯ_２膜を形成できる。

次いで、第２誘電膜として、Ａｌ_２Ｏ_３膜の形成工程を行う。Ａｌ_２Ｏ_３膜の形成工程は次の通りである。ステップＳ１５において、インシチューでＡｌ（ＣＨ_３）_３ソースガスをチャンバ内部に注入し、ＺｒＯ_２膜の上にＡｌを吸着させる。このとき、ステップＳ１５をインシチューで行わず、ＺｒＯ_２膜の形成に用いたチャンバとは別のチャンバ内で独立して実施することもできる。その次に、ステップＳ１６において、チャンバ内部でＮ_２（または、Ａｒ）ガスを注入して、吸着されず、チャンバ内部に残留するＡｌソースガスを外部に排出する。その次に、ステップＳ１７において、チャンバ内部にＯ_３（または、Ｈ_２Ｏまたは酸素プラズマ）を注入して、吸着されたＡｌを酸化させ、第２誘電膜であるＡｌ_２Ｏ_３を形成する。その次に、ステップＳ１８において、チャンバ内部にＮ_２ガスを注入し、反応していないＯ_３を排出する。このようなステップＳ１５〜Ｓ１８を、一周期Ｔ_Ａｌとする。次に、ステップＳ１９において、Ａｌ_２Ｏ_３膜の厚さＴ_２が５Å未満か否かを判断し、Ｔ_２が５ÅになるまでステップＳ１５〜Ｓ１８を繰り返し実施する。一周期Ｔ_Ａｌの間で、Ａｌ_２Ｏ_３膜の厚さＴ_２は約１Å増大する。したがって、周期Ｔ_Ａｌを５回程度繰り返すと、約５Åの厚さのＡｌ_２Ｏ_３膜を形成できる。

次いで、第１誘電膜と同じＺｒＯ_２の第３誘電膜を形成するために、ステップＳ２０において、ＺｒＯ_２膜の形成ステップＳ１０〜Ｓ１４と同じ処理を実施する。これによって、第３誘電膜として約４０ÅのＺｒＯ_２膜が形成される。

次いで、ステップＳ２１において、ステップＳ１０〜Ｓ２０の一連の処理によって形成されたＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２の積層全体の厚さＴ_{ｆｉｎａｌ}が、好ましい静電容量を確保するための目標値である厚さＴ_ｇｏａｌ以上であるか否かを判断し、Ｔ_{ｆｉｎａｌ}≧Ｔ_ｇｏａｌでない場合には、ＺｒＯ_２膜を形成する１周期Ｔ_ｚｒの処理、即ちステップＳ１０〜Ｓ１３と同じ処理を１回だけ実施する。ステップＳ２１及びＳ２２の処理は、ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２の積層全体の厚さＴ_{ｆｉｎａｌ}が目標値の厚さＴ_ｇｏａｌとほぼ同じになるまで実施される。ここで、目標値の厚さＴ_ｇｏａｌが約８０Åである場合、ステップＳ２２を実行しない。このように、本発明の好ましい実施の形態では、約８０Åの厚さに誘電膜を形成して誘電膜による静電容量を確保することができる。

（第１適用例）
本発明の実施の形態に係る誘電膜は、代表例として半導体メモリ素子、特にＤＲＡＭのキャパシタに適用され得る。図７は、本発明の実施の形態を適用して形成されたキャパシタ（第１適用例）を示す断面図である。ここでは、説明の便宜上、積層型（スタック型）キャパシタを示した。しかし、これは１つの適用例であり、この他にもコンケーブ型またはシリンダ型のキャパシタにも、本発明の実施の形態に係る誘電膜は適用され得る。

図７に示しているように、本発明の第１適用例に係るキャパシタは、トランジスタ及びビットラインの形成工程が完了した基板１００と、基板１００の上にビットラインを覆うように形成された層間絶縁膜１１０と、層間絶縁膜１１０の上に形成された下部電極１２０と、下部電極１２０の上に、上記した本発明の実施の形態によって形成された誘電膜１６０と、誘電膜１６０の上に形成された上部電極１７０とを備えている。

ここで、誘電膜１６０は、上記した実施の形態に係る誘電膜と同じ構造、すなわち、同じ物質で形成された第１誘電膜１３０及び第３誘電膜１５０と、これらとは異なる物質であり、これらの間に挿入された第２誘電膜１４０とからなる。ここで、誘電膜１６０は、上記した実施の形態に係る誘電膜と同じ構成を有しているため、誘電膜１６０の構成の詳細に関する説明は省略する。

ここで、下部電極１２０は、ドープドポリシリコン、ＴｉＮ、Ｒｕ、ＲｕＯ_２、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＲｕＴｉＮ、ＨｆＮ及びＺｒＮからなる群の中から選択される何れかの物質で形成される。

また、上部電極１７０は、ドープドポリシリコン、ＴｉＮ、Ｒｕ、ＲｕＯ_２、Ｐｔ、Ｉｒ、ＩｒＯ_２及びＲｕＴｉＮからなる群の中から選択される何れかの物質で形成される。

以下に、図７に示しているキャパシタの形成方法を説明する。

まず、トランジスタ及びビットライン形成工程が完了した基板１００上にビットラインを覆うように層間絶縁膜１１０（ＩＬＤ：Inter Layer Dielectric）を形成する。このとき、層間絶縁膜１１０は、酸化膜系の物質で形成する。例えば、ＨＤＰ（High Density Plasma）酸化膜、ＢＰＳＧ（Boro-Phospho-Silicate Glass）膜、ＰＳＧ（Phospho-Silicate Glass）膜、ＰＥＴＥＯＳ（Plasma Enhanced Tetraethyl Orthosilicate）膜、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）膜、ＵＳＧ（Undoped Silicate Glass）膜、ＦＳＧ（Fluorinated Silicate Glass）膜、ＣＤＯ（Carbon Doped Oxide）膜及びＯＳＧ（Organic Silicate Glass）膜からなる群の中から選択される何れか１つの膜を利用した単層の膜、または、この群の中から選択される複数の膜が積層された積層膜に形成する。

次いで、マスク工程及びエッチング工程によって層間絶縁膜１１０をエッチングし、基板１００の１部を露出させるコンタクトホール（図示せず）を形成する。その次に、コンタクトホールを埋め込むようにプラグ用の物質を蒸着した後、エッチバック（etch-back）またはＣＭＰ（Chemical Mechanical Polishing）を実施してコンタクトホールに埋め込まれたコンタクトプラグ（図示せず）を形成する。

次いで、コンタクトプラグを含んだ層間絶縁膜１１０の上に、下部電極１２０を形成する。このとき、下部電極１２０は、スパッタリング法、ＡＬＤ法及びＣＶＤ法のうち何れかの方法を利用して形成する。好ましくは、下部電極１２０は、ＡＬＤ法を利用して、ドープドポリシリコン、ＴｉＮ、Ｒｕ、ＲｕＯ_２、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＲｕＴｉＮ、ＨｆＮ及びＺｒＮからなる群の中から選択される何れかの物質で形成する。

次いで、下部電極１２０の上に、図６に示したフローチャートと同様にして誘電膜１６０を形成する。誘電膜１６０は、同じ物質で形成された第１誘電膜１３０及び第３誘電膜１５０の間に、これらとは異なる物質で形成された第２誘電膜１４０が挿入された構造をしている。このとき、第１誘電膜１３０及び第３誘電膜１５０はそれぞれ、結晶化しない厚さ、例えば、１０Å〜７０Åの厚さに形成する。好ましくは、ＺｒＯ_２を４０Åの厚さに形成する。また、第２誘電膜１４０は、結晶化されない誘電膜を３Å〜１０Åの厚さに形成する。好ましくは、Ａｌ_２Ｏ_３を５Åの厚さに形成する。

次いで、熱工程を実施して誘電膜１６０を緻密化する。このとき、結晶化されない誘電膜１６０は、熱工程時にも結晶化せず、漏れ電流発生を抑制できる。

次いで、第３誘電膜１５０の上に上部電極１７０を形成する。このとき、上部電極１７０は、スパッタリング法、ＡＬＤ法及びＣＶＤ法のうち何れかの方法を利用して形成する。好ましくは、上部電極１７０は、ＡＬＤ法を利用してドープドポリシリコン、ＴｉＮ、Ｒｕ、ＲｕＯ_２、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＲｕＴｉＮ、ＨｆＮ及びＺｒＮからなる群の中から選択される何れかの物質で形成する。

（第２適用例）
本発明の好ましい実施の形態に係る誘電膜は、半導体メモリ素子のキャパシタ以外に、不揮発性メモリ素子のＩＰＤ（Inter Poly Dielectric）またはＩＰＯ（Inter Poly Oxide）にも適用され得る。図８は、本発明の実施の形態を適用して形成された不揮発性メモリ素子（第２適用例）を示す断面図である。

ゲート絶縁膜２１０が形成された基板２００と、ゲート絶縁膜２１０上の一部の領域に形成されたフローティングゲート２２０と、上記した本発明の好ましい実施の形態によって形成された誘電膜２６０と、誘電膜２６０の上に形成されたコントロールゲート２７０とを備えている。ここで、誘電膜２６０は、上記した実施の形態と同じ構造、すなわち、同じ物質で形成された第１誘電膜２３０及び第３誘電膜２５０と、これらとは異なる物質であり、これらの間に挿入された第２誘電膜２４０とからなる。ここで、誘電膜２６０は、上記した実施の形態と同じ構成を有しているため、誘電膜２６０の詳細に関する説明は省略する。

また、図８に示している不揮発性メモリ素子の製造方法は、次の通りである。まず、基板２００の上の一部にゲート絶縁膜２１０を形成した後、ゲート絶縁膜２１０の上にフローティングゲート２２０を形成する。そして、フローティングゲート２２０の上に、本発明の好ましい実施の形態によって誘電膜２６０を形成した後、誘電膜２６０の上にコントロールゲート２７０を形成する。

尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で上記した実施の形態を様々に変更することが可能であり、それらも本発明の技術的範囲に属する。

本発明の実施の形態に係る誘電膜を示す断面図である。ＺｒＯ_２膜の形成された厚さに対する表面の粗さ特性を示すグラフである。ＺｒＯ_２膜の結晶化に因る漏れ電流特性を説明するためのＳＥＭ写真である。ＺｒＯ_２の単一膜を８０Åの厚さに形成した場合の表面の粗さを示す顕微鏡写真である。本発明の好ましい実施の形態によって形成された、ＺｒＯ_２（４０Å）／Ａｌ_２Ｏ_３（５Å）／ＺｒＯ_２（４０Å）の積層構造を有する誘電膜の表面の粗さを示す顕微鏡写真である。図１に示している誘電膜の形成方法を示すフローチャートである。本発明の実施の形態を適用して形成した第１適用例に係るキャパシタを示す断面図である。本発明の実施の形態を適用して形成した第２適用例に係る不揮発性メモリ素子を示す断面図である。

符号の説明

１０、１３０、２３０第１誘電膜
２０、１４０、２４０第２誘電膜
３０、１５０、２５０第３誘電膜
５０、１６０、２６０誘電膜
１００、２００基板
１１０層間絶縁膜
１２０下部電極
１７０上部電極
２１０ゲート絶縁膜
２２０フローティングゲート
２７０コントロールゲート

Claims

少なくとも２５の比誘電率を有する第１誘電膜と、
該第１誘電膜よりも結晶化率が低い物質を用いて前記第１誘電膜の上に形成された第２誘電膜と、
前記第１誘電膜と同じ物質を用いて前記第２誘電膜の上に形成された第３誘電膜と
を備えることを特徴とする誘電膜。
前記第１誘電膜及び第３誘電膜が、それぞれ結晶化しない厚さに形成されることを特徴とする請求項１に記載の誘電膜。
結晶化しない前記厚さが、１０Å〜７０Åであることを特徴とする請求項２に記載の誘電膜。
前記第１誘電膜及び第３誘電膜が、ＺｒＯ_２、ＨｆＯ_２、Ｌａ_２Ｏ_３及びＴａ_２Ｏ_５からなる群の中から選択される何れかの物質からなることを特徴とする請求項２に記載の誘電膜。
前記第１〜第３誘電膜の全体の厚さが、７０Å〜１００Åであることを特徴とする請求項４に記載の誘電膜。
前記第１誘電膜及び第３誘電膜の各々が、３５Å〜４５Åの厚さに形成されることを特徴とする請求項５に記載の誘電膜。
前記第２誘電膜が、同じ温度において前記第１誘電膜よりも結晶化率が低い物質からなることを特徴とする請求項１に記載の誘電膜。
前記第２誘電膜が、前記第１誘電膜よりも低い比誘電率を有することを特徴とする請求項１に記載の誘電膜。
前記第２誘電膜が、少なくとも９００℃の温度で結晶化する物質からなることを特徴とする請求項８に記載の誘電膜。
前記第２誘電膜が、Ａｌ_２Ｏ_３、ＳｉＯ_２及びＴａ_２Ｏ_５からなる群の中から選択される何れかの物質で形成されることを特徴とする請求項１または７に記載の誘電膜。
前記第２誘電膜が、３Å〜１０Åの厚さに形成されることを特徴とする請求項１、５、７、８及び９のうちの何れか１項に記載の誘電膜。
少なくとも２５の比誘電率を有する第１誘電膜を形成する第１ステップと、
前記第１誘電膜の上に前記第１誘電膜よりも結晶化率が低い第２誘電膜を形成する第２ステップと、
前記第２誘電膜の上に前記第１誘電膜と同じ物質の第３誘電膜を形成する第３ステップと
を含むことを特徴とする誘電膜の形成方法。
前記第１誘電膜及び第３誘電膜が、それぞれ結晶化しない厚さに形成されることを特徴とする請求項１２に記載の誘電膜の形成方法。
結晶化しない前記厚さが、１０Å〜７０Åとすることを特徴とする請求項１３に記載の誘電膜の形成方法。
前記第１誘電膜及び第３誘電膜が、ＺｒＯ_２、ＨｆＯ_２、Ｌａ_２Ｏ_３及びＴａ_２Ｏ_５からなる群の中から選択される何れかの物質で形成されることを特徴とする請求項１３に記載の誘電膜の形成方法。
前記第１誘電膜及び第３誘電膜の各々が、３５Å〜４５Åの厚さに形成されることを特徴とする請求項１５に記載の誘電膜の形成方法。
前記第１誘電膜を形成する前記第1ステップ及び前記第３誘電膜を形成する前記第３ステップが、単原子層蒸着法または化学気相蒸着法を利用するステップであることを特徴とする請求項１３に記載の誘電膜の形成方法。
前記第１誘電膜を形成する第１ステップ及び前記第３誘電膜を形成する前記第３ステップが、Ｚｒソースガスとして、Ｚｒ（Ｏ−ｔＢｕ）_４、Ｚｒ[Ｎ（ＣＨ_３）_２]_４、Ｚｒ[Ｎ（Ｃ_２Ｈ_５）（ＣＨ_３）]_４、Ｚｒ[Ｎ（Ｃ_２Ｈ_５）_２]_４、Ｚｒ（ｔｍｈｄ）_４、Ｚｒ（ＯｉＣ_３Ｈ_７）_３（ｔｍｈｄ）、Ｚｒ（ＯｔＢｕ）_４及びＺｒ（ＯｔＢｕ）（Ｃ_２Ｈ_５ＣＨ_３）_３からなる群の中から選択される何れかのガスを利用するステップであることを特徴とする請求項１５〜１７の何れか１項に記載の誘電膜の形成方法。
単原子層蒸着法を利用して前記第１誘電膜を形成する前記第１ステップ及び前記第３誘電膜を形成する前記第３ステップが、酸化反応ガスとして、Ｈ_２Ｏ、Ｏ_３及び酸素プラズマからなる群の中から選択される何れかのガスを利用するステップであることを特徴とする請求項１７に記載の誘電膜の形成方法。
単原子層蒸着法を利用して前記第１誘電膜を形成する前記第１ステップ及び前記第３誘電膜を形成する前記第３ステップが、未反応ガスを除去するためのパージガスとして、Ｎ_２またはＡｒを利用するステップであることを特徴とする請求項１７に記載の誘電膜の形成方法。
前記第２誘電膜が、同じ温度において前記第１誘電膜よりも結晶化率が低い物質で形成されることを特徴とする請求項１２に記載の誘電膜の形成方法。
前記第２誘電膜が、前記第１誘電膜よりも低い比誘電率を有することを特徴とする請求項１２に記載の誘電膜の形成方法。
前記第２誘電膜が、少なくとも９００℃の温度で結晶化する物質で形成されることを特徴とする請求項２２に記載の誘電膜の形成方法。
前記第２誘電膜が、Ａｌ_２Ｏ_３、ＳｉＯ_２及びＴａ_２Ｏ_５からなる群の中から選択される何れかの物質で形成されることを特徴とする請求項１２または２１に記載の誘電膜の形成方法。
前記第２誘電膜が、３Å〜１０Åの厚さに形成されることを特徴とする請求項１２、２１、２２及び２３のうち何れか１項に記載の誘電膜の形成方法。
前記第２誘電膜を形成する前記第２ステップが、単原子層蒸着法を利用して行われるステップであることを特徴とする請求項２１〜２３のうち何れか１項に記載の誘電膜の形成方法。
単原子層蒸着法を利用して前記第２誘電膜を形成する前記第２ステップが、酸化反応ガスとして、Ｈ_２Ｏ、Ｏ_３及び酸素プラズマからなる群の中から選択される何れかのガスを利用するステップであることを特徴とする請求項２６に記載の誘電膜の形成方法。
単原子層蒸着法を利用して前記第２誘電膜を形成する前記第２ステップが、未反応ガスを除去するためのパージガスとして、Ｎ_２またはＡｒを利用するステップであることを特徴とする請求項２６に記載の誘電膜の形成方法。
前記第１〜第３誘電膜を形成する前記第１〜第３ステップが、全て同じチャンバ内で実施されることを特徴とする請求項１２、１３、１７、２１及び２２のうち何れか１項に記載の誘電膜の形成方法。
同じ前記チャンバ内において前記第１〜第３誘電膜を形成する前記第１〜第３ステップが、２００℃〜３５０℃の工程温度で実施されることを特徴とする請求項２９に記載の誘電膜の形成方法。
前記第１誘電膜を形成する前記第１ステップ及び前記第３誘電膜を形成する前記第３ステップが、第１チャンバにおいて実施され、
前記第２誘電膜を形成する前記第２ステップが、前記第１チャンバと異なる第２チャンバにおいて実施されることを特徴とする請求項１２、１３、１７、２１及び２２のうち何れか１項に記載の誘電膜の形成方法。
下部電極が形成された基板と、
前記下部電極の上に形成された、請求項１〜９の何れか１項に記載の誘電膜と、
該誘電膜の上に形成された上部電極と
を備えることを特徴とする半導体メモリ素子。
前記下部電極が、ドープドポリシリコン、ＴｉＮ、Ｒｕ、ＲｕＯ_２、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＲｕＴｉＮ、ＨｆＮ及びＺｒＮからなる群の中から選択される何れかの物質で形成されていることを特徴とする請求項３２に記載の半導体メモリ素子。
前記上部電極が、ドープドポリシリコン、ＴｉＮ、Ｒｕ、ＲｕＯ_２、Ｐｔ、Ｉｒ、ＩｒＯ_２及びＲｕＴｉＮからなる群の中から選択される何れかの物質で形成されていることを特徴とする請求項３２に記載の半導体メモリ素子。
下部電極が形成された基板を準備するステップと、
前記下部電極の上に、請求項１２、１３、１７、２１、２２及び２３のうち何れか１項に記載の誘電膜の形成方法を利用して誘電膜を形成するステップと、
前記誘電膜の上に上部電極を形成するステップと
を含むことを特徴とする半導体メモリ素子の製造方法。
前記下部電極が、ドープドポリシリコン、ＴｉＮ、Ｒｕ、ＲｕＯ_２、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＲｕＴｉＮ、ＨｆＮ及びＺｒＮからなる群の中から選択される何れかの物質で形成されることを特徴とする請求項３５に記載の半導体メモリ素子の製造方法。
前記下部電極が、スパッタリング法、化学気相蒸着法及び単原子層蒸着法のうちの何れかの方法を利用して形成されることを特徴とする請求項３５に記載の半導体メモリ素子の製造方法。
前記上部電極が、ドープドポリシリコン、ＴｉＮ、Ｒｕ、ＲｕＯ_２、Ｐｔ、Ｉｒ、ＩｒＯ_２及びＲｕＴｉＮからなる群の中から選択される何れかの物質で形成されることを特徴とする請求項３５に記載の半導体メモリ素子の製造方法。
前記上部電極が、スパッタリング法、化学気相蒸着法及び単原子層蒸着法のうちの何れかの方法を利用して形成される請求項３５に記載の半導体メモリ素子の製造方法。
基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜の上に形成されたフローティングゲートと、
該フローティングゲートの上に形成された、請求項１〜９のうち何れか１項に記載の誘電膜と、
該誘電膜の上に形成されたコントロールゲートと
を備えることを特徴とする半導体メモリ素子。
基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜の上にフローティングゲートを形成するステップと、
前記フローティングゲートの上に、請求項１２、１３、１７、２１、２２及び２３のうち何れか１項に記載の誘電膜の形成方法を利用して誘電膜を形成するステップと、
前記誘電膜の上にコントロールゲートを形成するステップと
を含むことを特徴とする半導体メモリ素子の製造方法。