JP2010045395A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ブロック絶縁膜の高電界リーク電流特性と低電界リーク電流特性の双方を同時に改善し、書き込み・消去及びリテンション特性の優れたメモリセル構造を提供する。
【解決手段】本発明の例に係る不揮発性半導体記憶装置は、チャネル上の第１絶縁膜１０２上に配置される電荷蓄積層１０３と、電荷蓄積層１０３上に配置され、複数層から構成される第２絶縁膜１０７と、第２絶縁膜１０７上に配置される制御ゲート電極１０８，１０９とを備える。第２絶縁膜１０７は、電荷蓄積層１０３の直上に配置される最下層（Ａ）１０４、最下層（Ａ）１０４上に配置される中間層（Ｂ）１１７及び中間層（Ｂ）１１７上に配置される最上層（Ｃ）１０６を含み、中間層（Ｂ）１１７は、(SiO₂)_x(Si₃N₄)_1-x (0.75≦x≦1)で表される材料から構成される。
【選択図】図２０

Description

本発明は、スタックゲート構造のメモリセルを有する不揮発性半導体記憶装置に関し、特に、微細化されたNAND型フラッシュメモリに使用される。

ＮＡＮＤ型フラッシュメモリにおけるメモリセルのスタックゲート構造は、Ｓｉ基板上に形成される第１絶縁膜、その上に形成される電荷蓄積層、さらに、その上に形成される第２絶縁膜から構成される。第１絶縁膜は「トンネル絶縁膜」と呼ばれており、この絶縁膜に高電界を印加することでＳｉ基板と電荷蓄積層との間の電荷のやり取りを行う。

また、電荷蓄積層は、従来は多結晶シリコンで形成される浮遊ゲート電極が用いられていたが、メモリセルの微細化の進行に伴ってシリコン窒化膜などの絶縁膜で形成される電荷蓄積層の導入が進められている。

第２絶縁膜は、電荷蓄積層が多結晶シリコンからなる浮遊ゲート電極の場合には「インターポリ絶縁膜」と呼ばれ、電荷蓄積層が絶縁膜からなる場合には「ブロック絶縁膜」と呼ばれる。いずれの場合でも、第２絶縁膜は、第１絶縁膜と比べて絶縁性が高いことが必要とされる。

金属酸化物で形成される高誘電率(Ｈｉｇｈ−ｋ)絶縁膜は、電気的膜厚を大きくせずに実膜厚(物理膜厚)を大きくすることができるので、高電界領域におけるリーク電流を抑制する効果がある。そのため、これをメモリセルの第２絶縁膜として用いることが検討されている（例えば、特許文献１を参照）。

しかしながら、高誘電率絶縁膜は、シリコン酸化膜系の絶縁膜と比べれば、膜中及び界面に多量の欠陥を含んでいる。そのため、第２絶縁膜に高誘電率絶縁膜を使用したメモリセルでは、書き込み/消去時の閾値電圧の幅が広がる反面、低電界領域のリーク電流によりデータ保持特性(retention characteristics)が劣化する。

このように、従来の第２絶縁膜では、高電界リーク電流特性と低電界リーク電流特性の双方を同時に改善することができない、という問題がある。

特開２００３−６８８９７号公報

G. Lucovsky, Y. Wu, H. Niimi, V. Misra, J. C. Phillips, "Bonding constraints and defect formation at interfaces between crystalline silicon and advanced single layer and composite gate dielectrics," Appl. Phys. Lett. 74, 2005 (1999) "High-k Gate Dielectrics," Edited by M. Houssa, Institute of Physics Publishing Limited (2004), p.339 Z.L. Huo, J.K. Yang, S.H. Lim, S.J. Baik, J. Lee, J.H. Han, I.S. Yeo, U.I. Chung, J.T. Moon, B.I. Ryu, "Band Engineered Charge Trap Layer for highly Reliable MLC Flash Memory," 8B-1, 2007 Symposium on VLSI Technology (2007) K.Iwamoto, A.Ogawa, T.Nabatame, H.Satake and A.Toriumi, "Performance improvement of n-MOSFETs with constituent gradient HfO2/SiO2 interface", Microelectronic Engineering 80, 202(2005) E.Suzuki, Y.Hayashi, K.Ishii and T.Tsuchiya, "Traps created at the interface between the nitride and the oxide on the nitride by thermal oxidation", Appl. Phys. Lett.42, 608(1983)

本発明は、高電界リーク電流特性と低電界リーク電流特性の双方を同時に改善したメモリセル構造について提案する。

本発明の例に係る不揮発性半導体記憶装置は、半導体基板の表面部に離間して配置されるソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に配置される第１絶縁膜と、前記第１絶縁膜上に配置される電荷蓄積層と、前記電荷蓄積層上に配置され、複数層から構成される第２絶縁膜と、前記第２絶縁膜上に配置される制御ゲート電極とを備え、前記第２絶縁膜は、前記電荷蓄積層の直上に配置される最下層（Ａ）、前記最下層（Ａ）上に配置される中間層（Ｂ）及び前記中間層（Ｂ）上に配置される最上層（Ｃ）を含み、前記中間層（Ｂ）は、(SiO₂)_x(Si₃N₄)_1-x (0.75≦x≦1)で表される材料から構成される。

本発明の例に係る不揮発性半導体記憶装置は、半導体基板の表面部に離間して配置されるソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に配置される第１絶縁膜と、前記第１絶縁膜上に配置される電荷蓄積層と、前記電荷蓄積層上に配置される第２絶縁膜と、前記第２絶縁膜上に配置される制御ゲート電極とを備え、前記第２絶縁膜の組成、誘電率及びバリアハイトは、前記電荷蓄積層から前記制御ゲート電極に向かう膜厚方向に連続的に変化し、前記第２絶縁膜は、前記膜厚方向の中間部においてSiO₂になっている。

本発明によれば、高電界リーク電流特性と低電界リーク電流特性の双方を同時に改善し、書き込み、消去及びリテンション特性の優れたメモリセル構造を提供できる。

高電界領域および低電界領域における電気伝導の説明図。 本発明の代表例に関する概念図。 本発明の第２絶縁膜の中間層が高電界領域で果たす役割に関する説明図（ａ）と本発明の第２絶縁膜の実膜厚が小さくセル間相互干渉を防ぐことを示す説明図（ｂ）。 参考例のメモリセル構造を示す断面図。 実施例１のセル構造を示す断面図。 実施例１のセル構造を示す断面図(詳細図)。 実施例１のセル構造の製造方法を示す断面図。 実施例１のセル構造の製造方法を示す断面図。 実施例１のセル構造の製造方法を示す断面図。 実施例１のセル構造の製造方法を示す断面図。 実施例１のセル構造の製造方法を示す断面図。 第２絶縁膜のリーク電流比較のための各種構造の説明図。 第２絶縁膜のリーク電流比較のための各種構造の説明図。 第２絶縁膜のリーク電流比較のための各種構造の説明図。 各種ブロック膜(第２絶縁膜)の電流−電圧特性の特性図。 書き込み/消去特性、データ保持性能の計算を行ったメモリセル構造の説明図。 閾値ウィンドウとデータ保持寿命の計算結果を示す図。 アルミナとシリコン酸化膜の適切な膜厚範囲を示す図。 実施例２のセル構造を示す断面図。 実施例３のセル構造を示す断面図。 アルミナとシリコン酸窒化膜の適切な膜厚範囲を示す図。 アルミナ／シリコン酸窒化膜／アルミナ構造でリーク電流の優位性が得られるアルミナの膜厚範囲と、シリコン酸窒化膜の組成値との関係を示す図。 実施例４のセル構造を示す断面図。 実施例５のセル構造を示す断面図。 実施例６のセル構造を示す断面図。 実施例７のセル構造を示す断面図。 実施例８のセル構造を示す断面図。 実施例９のセル構造を示す断面図。 ハフニアとシリコン酸化膜の適切な膜厚範囲を示す図。 実施例１０のセル構造を示す断面図。 ハフニア／シリコン酸窒化膜／ハフニア構造でリーク電流の優位性が得られるハフニアの膜厚範囲と、シリコン酸窒化膜の組成値との関係を示す図。 実施例１１のセル構造を示す断面図。 実施例１２のセル構造を示す断面図。 シリコン窒化膜とシリコン酸化膜の適切な膜厚範囲を示す図。 ゲート電極仕事関数とゲート界面のシリコン窒化膜の膜厚との関係を示す図。 実施例１３のセル構造を示す断面図。 アルミニウム・シリケートの電流−実効電界特性の組成依存性を示す特性図。 アルミニウム・シリケートのリーク電流と制御ゲート電極の仕事関数との関係を示す図。 第２絶縁膜の最上層（Ｃ）としてアルミニウム・シリケートを用いる場合の、組成比と、制御ゲート電極の適切な仕事関数との関係を示す図。 実施例１４のセル構造を示す断面図。 実施例１５のセル構造を示す断面図。 実施例１６のセル構造を示す断面図。 実施例１７のセル構造を示す断面図。 実施例１８のセル構造を示す断面図。 酸窒化膜の組成比とリーク電流との関係を示す図。 ＨｆＡｌＯとＳｉＯ_２の最適膜厚の範囲を示す図。 ハフニウム・アルミネートの組成比と最適膜厚の範囲との関係を示す図。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．本発明の原理
最初に、第２絶縁膜のリーク電流を高電界領域、低電界領域の両方で抑制するための基本的な考え方について説明する。

図１(a)に示したように、高電界領域のリーク電流はトンネル電流が支配的であり、それは第２絶縁膜に電荷が注入される際の「入り口」、すなわちカソード端付近の絶縁膜材料で決まる。したがって、カソード端付近に高誘電率絶縁膜材料を用いるほうが高電界リーク電流の抑制に有利である。

なお、メモリセルの高電界動作は書き込みと消去の両方があり、それぞれ逆方向に電圧を掛けるので、第２絶縁膜の両端に高誘電率絶縁膜を配置するのが良い。

一方、第２絶縁膜のリーク電流を低電界領域で抑制するためには、電気伝導の経路として働く欠陥の密度が少ないシリコン酸化膜系の絶縁膜を第２絶縁膜中に挿入することが考えられる。

図１(b)には、ゼロ電界の極限に対応する電気伝導の模式図を示したが、低電界になればなるほど、シリコン酸化膜系絶縁膜を第２絶縁膜中のどこに配置するかは重要でなくなる。すなわち、膜厚方向の位置には関係せず、シリコン酸化膜系絶縁膜の膜厚が決まれば低電界リーク電流の阻止性能が決まる。

以上のことから、第２絶縁膜は、外側に高誘電率絶縁膜、内側に欠陥の少ないシリコン酸化膜系の中間絶縁膜層を挟んだ構造にするのが望ましい。

この場合、中間領域に配置されるシリコン酸化膜系の絶縁膜は、高誘電率絶縁膜に比べて電位障壁(バリアハイト)が高いので、後述するように、低電界のみならず高電界領域でもさらにリーク電流を低減する効果が期待される。

なお、ここで、「バリアハイト」（若しくは「バンドオフセット」）とは、外部電界が印加されず、エネルギーバンドがフラットな状態において、Ｓｉ基板の伝導帯端のエネルギー位置を基準として測った各層の伝導帯端のエネルギー位置を意味する。

以上の考え方から、本発明では、図２に示すように、高誘電率絶縁膜としての最下層（Ａ）、最上層（Ｃ）の間に、低誘電率絶縁膜としての中間層（Ｂ）を挟んだ構成を取る。

ここで注意すべきは、低電界リーク電流の抑制のためには膜中欠陥の低減が最も重要であり、また、高電界リーク電流の抑制のためには膜の誘電率を上げることが最も重要であることである。

なぜならば、膜中欠陥に起因するリーク電流は、緩い電界依存性を持ち、低電界領域で優勢となるのに対して、膜の誘電率とバリアハイトで決まる真性リーク電流は、急峻な電界依存性を持ち、高電界領域で優勢となるからである。

最下層（Ａ）と最上層（Ｃ）は、主として、高電界領域のリーク電流を抑える機能を果たすので、誘電率の高いことが最優先事項となり、膜中欠陥密度に関してはある程度までは許容される。一方、中間層（Ｂ）は、低電界リーク電流を阻止することが主眼となるので、膜中欠陥密度が低いことを最優先事項として材料選択をすべきである。

なお、膜中欠陥密度が低いことを最優先にして中間層（Ｂ）の材料選択を行うと、中間層（Ｂ）の誘電率は低くなってしまう場合が多い。このことは、高電界リーク電流の低減に逆行するように見えるかもしれないが、実はそうではない。

中間層（Ｂ）としてシリコン酸化膜系の低誘電率の絶縁膜を積極的に用いれば、単に低電界リーク電流が減少するだけでなく、高電界領域のリーク電流も低減するという意外な効果が得られる。

なぜならば、低誘電率の絶縁膜は、一般にバリアハイトが高いので、図３（ａ）に示すように、中間層（Ｂ）のバリアが高電界領域で電子のトンネル障壁として機能するからである。

この効果は、単層の高誘電率絶縁膜から成るブロック絶縁膜では得られず、欠陥密度の少ない低誘電率の中間層（Ｂ）を用いることで、低電界のみならず高電界のリーク電流の低減効果も得られることになる。

また、最下層（Ａ）と最上層（Ｃ）の関係については、最下層（Ａ）のほうが最上層（Ｃ）に比べて高い欠陥密度まで許容できることに注意すべきである。これは、最下層（Ａ）のすぐ下に電荷蓄積層が存在するため、最下層（Ａ）の欠陥は、電荷蓄積層のトラップと一体のものとして機能し得るからである。

それに対して、最上層（Ｃ）は、すぐ上に制御ゲートがあるため、最上層（Ｃ）が電荷の捕獲・放出を行えば、閾値電圧の不安定化、もしくは、データ保持特性の劣化が起きてしまう。したがって、最上層（Ｃ）は、最下層（Ａ）に比べて、欠陥密度を低めに保つべきである。

最上層（Ｃ）の欠陥密度を低く保つための一つの方法は、最上層（Ａ）に比べて誘電率が低い絶縁膜材料を用いることであるが、この場合、それに伴う高電界リーク電流の増加は、制御ゲート電極の仕事関数を深くすることで補償できる。

次に、ここまでの議論で用いてきた膜中の「欠陥密度」の定量化について説明する。

膜中の欠陥密度を直接的に測定・評価するのは難しいが、G. Lucovskyらの研究によれば、絶縁膜中の欠陥密度は、構成原子の結合(bond)に課せられた制約(constraint)と対応していることが分かっている。

この「結合の制約」(bond constraint)は、絶縁膜を構成する原子の平均配位数(average coordination number): N_avに比例する。したがって、この「平均配位数」を欠陥密度に関する定量的指標として用いることができる。また、N_av=３が欠陥密度の多寡の境目(臨界点)になることが知られている（例えば、非特許文献１を参照）。

ここで、各元素の配位数は、例えば、非特許文献２の339ページのTable 4.2.1に示されている。この表を参照すると、本発明で用いる代表的な絶縁膜材料に対する平均配位数は、次のように表される。

シリコン酸窒化膜(シリコン酸化膜、シリコン窒化膜を含む): (SiO₂)_x(Si₃N₄)_1-x (0≦x≦1)の平均配位数は、以下のように算出される。

Ｓｉ原子は、４配位、酸素原子は、２配位、窒素原子は、３配位である。それぞれの原子の存在割合は、[Si]:[O]:[N]= (3-2x)/(7-4x), 2x/(7-4x), 4(1-x)/(7-4x)であるから、シリコン酸窒化膜の平均配位数N_avは、

と表される。

組成比がx=0のシリコン窒化膜(Si₃N₄)の極限ではN_av=24/7=3.43であり、N_av>3となっているので、シリコン窒化膜は欠陥の多い膜の部類に入る。

一方、組成比がx=1のシリコン酸化膜(SiO₂)の極限ではN_av=8/3=2.67であり、N_av<3となっているので、シリコン酸化膜は欠陥のほとんど無い膜であると言える。(1)式においてN_av=3と置けば、対応する組成比ｘは0.75となる。

また、ハフニウム・アルミネート(アルミナ、ハフニアを含む): (HfO₂)_x(Al₂O₃)_1-x (0≦x≦1)の平均配位数は、以下のように算出される。

Ｈｆ原子は、８配位、Ａｌ原子は、4.5配位 (4配位と6配位のAlが3:1の比率で存在)、また、酸素原子は、{3(1-x)+4x}配位(アルミナで3配位、ハフニアで4配位であり、それらの平均値)となる。

それぞれの原子の存在割合は、[Hf]:[Al]:[O]=x/(5-2x), 2(1-x)/(5-2x), (3-x)/(5-2x)であるから、ハフニウム・アルミネートの平均配位数N_avは、

と算出される。

組成比がx=0のアルミナ(Al₂O₃)の極限ではN_av=3.6となり、アルミナは欠陥量が比較的少なめの絶縁膜である。一方、組成比がx=1のハフニア(HfO₂)ではN_av=5.33となり、ハフニアは平均配位数が高く、欠陥が多い膜であることがわかる。

次に、それぞれの層の平均配位数は、どのようにあるべきかについて考察する。

中間層（Ｂ）については、欠陥密度の絶対量の少ない絶縁膜が必要であり、その条件は N_av ≦ 3 であると言える。この平均配位数の条件をシリコン酸窒化膜(SiO₂)_x(Si₃N₄)_1-xで実現するとすれば、その組成範囲は0.75 ≦x ≦ 1である。

したがって、中間層（Ｂ）をシリコン酸窒化膜(シリコン酸化膜を含む)で構成する場合には、0.75 ≦x ≦ 1の組成範囲を取ることが望ましい。

続いて、最下層（Ａ）、最上層（Ｃ）が取るべき平均配位数について考察する。

例えば、非特許文献１に示されるように、欠陥密度は、平均配位数の超過分(over-coordination)のほぼ２乗に比例して増加する。

シリコン酸窒化膜の実験結果を参照してN_av=3の欠陥密度はおおよそ10¹¹cm^-2程度に対応することを考慮すれば、N_avと欠陥密度の対応関係は、表１に示すようになる。

ここで、ブロック絶縁膜中の欠陥密度が10¹³cm^-2のオーダーになると、ブロック絶縁膜の欠陥密度が電荷蓄積層のトラップ密度と同じ程度になり、ブロック絶縁膜と電荷蓄積層との区別がつかなくなることに留意すべきである。

したがって、ブロック絶縁膜中の欠陥密度が10¹³cm^-2程度になることは、ＭＯＮＯＳ(metal/oxide/nitride/oxide/silicon)型フラッシュメモリのデータ保持特性の劣化に対してブロック絶縁膜が及ぼす影響が支配的になることを意味する。そのため、一般的には、平均配位数が4.9(表１参照)よりも高い絶縁膜をブロック絶縁膜として用いるのは難しい。

ただし、最下層（Ａ）については、電荷蓄積層のすぐ上に位置しているために、最下層（Ａ）の欠陥が電荷蓄積層のトラップと一体となって機能し得るという観点から、例外的に4.9以上の高い平均配位数も認められる。

以上の考察から、最上層（Ｃ）の平均配位数はN_av<4.9にすべきである。また、最下層（Ａ）の平均配位数はN_av<4.9が望ましいが、例外的に、それ以上の高い平均配位数を用いることもあり得る。

一例として、最下層（Ａ）および最上層（Ｃ）の絶縁膜材料にハフニウム・アルミネートを採用する場合、(2)式から、平均配位数N_av=4.9は(HfO₂)_x(Al₂O₃)_1-xの組成比でx=0.81に相当する。したがって、最上層（Ｃ）をハフニウム・アルミネート (アルミナを含む)で構成する場合、その組成比は0.81よりも小さくすべきである。

一方、最下層（Ａ）をハフニウム・アルミネート(アルミナ、ハフニアを含む)で構成する場合、その組成比は0.81以下であることが望ましいが、これ以上の組成比を許す場合もあり得る。

なお、最下層（Ａ）と最上層（Ｃ）を同一材料で構成する場合は、最上層（Ｃ）の組成および平均配位数を優先すべきである。例えば、最下層（Ａ）と最上層（Ｃ）を同一組成のハフニウム・アルミネートで構成する場合には、その組成比はいずれも0.81以下にすべきである。

最後に、平均配位数の観点から、最も望ましい最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の組み合わせを表２に示す。

ここで、第１から第４の平均配位数の組み合わせは、本発明がより大きな効果を示す順番に並べている。

第１に望ましいのは、最下層（Ａ）でN_av < 4.9、中間層（Ｂ）でN_av < 3、最上層（Ｃ）でN_av < 4.9の場合である。これは、すべての層で望ましい平均配位数および欠陥密度になっている場合である。

また、第２に望ましいのは、最下層（Ａ）でN_av ≧ 4.9、中間層（Ｂ）でN_av < 3、最上層（Ｃ）でN_av < 4.9の場合である。この場合、最下層（Ａ）の欠陥密度が大きいが、先に述べたように、最下層（Ａ）の欠陥は電荷蓄積層のトラップと一体化して作用し得るので、ＭＯＮＯＳセルとしては比較的良好な特性が得られるからである。

また、第３に望ましいのは、最下層（Ａ）でN_av ≧ 4.9、中間層（Ｂ）でN_av < 3、最上層（Ｃ）でN_av ≧ 4.9の場合である。この場合は、最下層（Ａ）と最上層（Ｃ）の欠陥密度がともに大きくなるが、中間層（Ｂ）の欠陥密度が小さく、最下層（Ａ）と最上層（Ｃ）の欠陥が連結してリーク電流が流れることがないので、ＭＯＮＯＳセルの特性として比較的大きな劣化が見られないためである。

また、第４に望ましいのは、最下層（Ａ）でN_av ＜ 4.9、中間層（Ｂ）でN_av ≧ 3、最上層（Ｃ）でN_av ＜ 4.9の場合である。この場合は、中間層（Ｂ）の欠陥が大きめであるが、最下層（Ａ）と最上層（Ｃ）の欠陥密度が小さいので、欠陥起因のリーク電流が比較的流れにくく、ＭＯＮＯＳセルの特性は許容できる範囲内にあると考えられるからである。

ところで、本発明の第２絶縁膜を単層の高誘電率絶縁膜と比較すると、等価な電気膜厚を示すため、リーク電流を抑制しつつ、実膜厚を小さくすることができる。このことは、本発明の第２絶縁膜を有するメモリセル・ゲートスタック構造の高さを抑えることにつながり、その結果として隣接セル間の相互干渉が減ることになる。したがって、従来よりも微細化したフラッシュメモリセル、および信頼性の高いフラッシュメモリセルを実現することができる。

２．参考例
実施例を説明する前に、本発明の前提となるメモリセルについて説明する。なお、以下の参考例はＭＯＮＯＳ型メモリセルで記載しているが、本発明は、浮遊ゲート型メモリセル及びナノドット型メモリセルにも適用可能である。

図４は、本発明の参考例に係わるメモリセルを示している。

このメモリセルは、電荷蓄積層が絶縁膜から成るＭＯＮＯＳ型メモリセルである。同図（ａ）は、チャネル長方向に沿う断面図、同図（ｂ）は、チャネル幅方向に沿う断面図である。これらの図において、チャネル長方向とは、ビット線が延びるカラム方向のことであり、チャネル幅方向とは、ワード線（コントロールゲート電極）が延びるロウ方向のことである。

まず、同図（ａ）に示すように、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１１の表面部に、２つのソース・ドレイン拡散層２１が互いに離間して配置される。ソース・ドレイン拡散層２１の間は、チャネル領域であり、メモリセルがオン状態になると、チャネル領域には、２つのソース・ドレイン拡散層２１を電気的に導通させるチャネルが形成される。

チャネル領域上には、厚さ約３〜４ｎｍのトンネルＳｉＯ_２膜（第１絶縁膜）１２が配置される。第１絶縁膜１２上には、厚さ約６ｎｍのシリコン窒化膜１３(電荷蓄積層)、厚さ１５ｎｍのアルミナ（第２絶縁膜）１４及び厚さ１００ｎｍのリン・ドープ多結晶シリコン膜（制御ゲート電極）１５がスタックされる。

ソース・ドレイン拡散層２１は、これらスタックされたゲート部をマスクにして、シリコン基板１１内にセルフアラインで不純物をイオン注入することにより形成される。

また、同図（ｂ）に示すように、トンネル酸化膜１２、シリコン窒化膜１３、アルミナ１４及びリン・ドープ多結晶シリコン膜１５からなるスタック構造（ゲート部）はロウ方向に複数形成され、これらはＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層２２により互いに分離される。

素子分離絶縁層２２は、リン・ドープ多結晶シリコン膜１５の上面からシリコン基板１１までの深さ（例えば、約１００ｎｍ）を持つスリット状のトレンチを満たす。

リン・ドープ多結晶シリコン膜１５の上面と素子分離絶縁層２２の上面とは概ね一致している。そして、リン・ドープ多結晶シリコン膜１５上及び素子分離絶縁層２２上には、ロウ方向に延びるワード線２３が配置される。ワード線２３は、例えば、タングステンからなる厚さ約１００ｎｍの導電膜から構成される。

この構造では、第２絶縁膜が高誘電率絶縁膜の一種としてのアルミナであるため、特に、膜中欠陥に起因する低電界領域のリーク電流が無視できず、メモリセルのデータ保持特性が劣化し、ＮＡＮＤフラッシュメモリの長期信頼性を確保できない。

３．実施例
以下、本発明の実施例について図面を用いて詳細に説明する。

(1) 実施例１
図５は、実施例１のメモリセルを示している。

同図（ａ）は、チャネル長方向に沿う断面図、同図（ｂ）は、チャネル幅方向に沿う断面図である。また、図６は、図５（ａ）の構造を詳細に示している。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間は、チャネル領域であり、メモリセルがオン状態になると、チャネル領域には、２つのソース・ドレイン拡散層１１０を電気的に導通させるチャネルが形成される。

チャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ３．９ｎｍのアルミナ膜１０４、厚さ３ｎｍのシリコン酸化膜１０５、厚さ３．９ｎｍのアルミナ膜１０６から成る積層絶縁膜１０７が配置される。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

また、第１絶縁膜（トンネル絶縁膜）１０２、電荷蓄積層１０３、第２絶縁膜（ブロック絶縁膜）１０７、制御ゲート電極１０８は、ロウ方向に複数形成され、これらはＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層１２１により互いに分離される。

低抵抗金属膜１０９は、ロウ方向に延び、ワード線となる。

ここで、本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２の膜厚は２〜８ｎｍ程度が望ましい。また、本実施例では第１絶縁膜(トンネル絶縁膜)１０２としてシリコン酸化膜を用いたが、その代わりにシリコン酸窒化膜を用いてもよい。

トンネル絶縁膜にシリコン酸窒化膜を用いると正孔に対する電位障壁が小さくなるので、メモリセルの消去動作が速くなるという効果が得られる。

あるいはまた、第１絶縁膜として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）などの積層トンネル絶縁膜を用いてもよい。その場合は、書き込み動作及び消去動作が速くなるという効果が得られる。

本実施例で用いた電荷蓄積層１０３としてのシリコン窒化膜の膜厚は３〜１０ｎｍ程度が望ましい。また、電荷蓄積層１０３としてのシリコン窒化膜は、必ずしも化学量論的組成を持つＳｉ₃ Ｎ₄ である必要はなく、膜中トラップ密度を増大させるためにＳｉリッチの組成にしてもよいし、あるいはトラップ準位を深くするために窒素リッチの組成にしてもよい。

また、電荷蓄積層１０３としてのシリコン窒化膜は必ずしも均一な組成の膜である必要はなく、シリコンと窒素の比率が膜厚方向に変化する積層膜もしくは連続膜であってもかまわない。また、電荷蓄積層１０３としては、シリコン窒化膜の代わりに、ある程度の量の酸素を含有したシリコン酸窒化膜を用いてもよい。

さらには、電荷蓄積層１０３として、ＨｆＯ₂、ＨｆＯＮ、ＨｆＳｉＯ_x、ＨｆＳｉＯＮ、ＨｆＡｌＯ_x、ＨｆＡｌＯＮ、ＺｒＯ₂、ＺｒＯＮ、ＺｒＳｉＯ_x、ＺｒＳｉＯＮ、ＺｒＡｌＯ_x、ＺｒＡｌＯＮなどのＨｆおよびＺｒを含有する高誘電率電荷蓄積層を使ってもよいし、そこへ更にＬａを加えたＬａ添加ＨｆＳｉＯ_x、ハフニウム・ランタン・オキサイド（ＨｆＬａＯ_x）などの高誘電率電荷蓄積層を使ってもよい。

また、電荷蓄積層１０３は、シリコン窒化膜と高誘電率電荷蓄積層から成る積層膜もしくは連続膜でも構わない。

制御ゲート電極１０８は、リンまたは砒素をドープしたｎ^＋型多結晶シリコンの代わりに、ボロンをドープしたｐ^＋型多結晶シリコンを用いてもよい。さらには、制御ゲート電極１０８には、ニッケル・シリサイド、コバルト・シリサイド、タンタル・シリサイドなどのシリサイド材料を用いてもよいし、ＴａＮ、ＴｉＮなどの金属系材料を用いてもよい。

次に、図５及び図６のメモリセルの製造方法について説明する。

図７〜図１１において、（ａ）はチャネル長方向に沿う断面図、（ｂ）は、チャネル幅方向に沿う断面図である。

まず、図７に示すように、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１０１の表面を洗浄した後に、８００℃から１０００℃の温度範囲において、熱酸化法によって、厚さ４ｎｍのシリコン酸化膜(第１絶縁膜)１０２を形成する。

続いて、６００℃から８００℃の温度範囲において、ジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）とアンモニア（ＮＨ₃ ）を原料ガスとするＬＰＣＶＤ（low pressure chemical vapor deposition）法で、第１絶縁膜１０２上に厚さ６ｎｍのシリコン窒化膜（電荷蓄積層）１０３を形成する。

続いて、５００℃から８００℃の温度範囲において、ＴＭＡ (Ａｌ(ＣＨ₃)₃)とＨ₂Ｏを原料とするＭＯＣＶＤ(metal organic chemical vapor deposition)法で３．９ｎｍのアルミナ（Ａｌ_２Ｏ_３）膜１０４を形成する。続いて、６００℃から８００℃の温度範囲において、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）と亜酸化窒素（Ｎ_２Ｏ）を原料ガスとするＬＰＣＶＤ法で３ｎｍのシリコン酸化膜（ＳｉＯ_２）膜１０５を形成する。続いて、５００℃から８００℃の温度範囲において、ＴＭＡ（Ａｌ（ＣＨ_３）_３）とＨ_２Ｏを原料とするＭＯＣＶＤ法で３．９ｎｍのアルミナ（Ａｌ_２Ｏ_３）膜１０６を形成する。

以上のようにして、第２絶縁膜となるアルミナ/シリコン酸化膜/アルミナの積層ブロック絶縁膜１０７を形成した。

続いて、５５０℃から７００℃の温度範囲において、シラン（ＳｉＨ_４）とホスフィン（ＰＨ_３）を原料とするＬＰＣＶＤ法で、制御ゲート電極となるリン・ドープの多結晶シリコン膜（温度が低めの場合はアモルファスシリコン膜）１０８を形成する。

そして、この多結晶シリコン膜１０８上に、素子分離領域を加工するためのマスク材１１１を形成する。このマスク材１１１上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ（reactive ion etching）法により、フォトレジストのパターンをマスク材１１１に転写する。この後、フォトレジストを除去する。

この状態で、マスク材１１１をマスクにして、ＲＩＥ法により、制御ゲート電極１０８、第２絶縁膜１０７（１０４，１０５，１０６）、電荷蓄積層１０３、及びトンネル絶縁膜１０２を順次エッチングし、ロウ方向に隣接するメモリセル同士を分離するスリット１１２ａを形成する。

さらに、ＲＩＥ法により、シリコン基板１０１をエッチングし、シリコン基板１０１に、深さ約１００ｎｍの素子分離トレンチ１１２ｂを形成する。

次に、図８に示すように、ＣＶＤ法により、図７のスリット１１２ａ及び素子分離トレンチ１１２ｂを完全に満たすシリコン酸化膜（埋込酸化膜）１２１を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、マスク材１１１が露出するまでシリコン酸化膜１２１を研磨し、シリコン酸化膜１２１の表面を平坦化する。この後、マスク材１１１を選択的に除去する。

次に、図９に示すように、多結晶シリコン（制御ゲート電極）１０８上に、タングステンからなる厚さ約１００ｎｍの低抵抗金属膜（ワード線）１０９を、例えば、４００℃から６００℃の温度範囲で、ＷＦ₆またはＷ(ＣＯ)₆を原料ガスとするＣＶＤ法で形成する。

次に、図１０に示すように、ＣＶＤ法により、低抵抗金属膜１０９上にマスク材１３１を形成する。このマスク材１３１上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ法により、フォトレジストのパターンをマスク材１３１に転写する。その後、フォトレジストを除去する。

次に、図１１に示すように、マスク材１３１をマスクにして、ＲＩＥ法により、低抵抗金属膜１０９、多結晶シリコン膜１０８、第２絶縁膜(ブロック絶縁膜)１０７（１０４，１０５，１０６）、電荷蓄積層１０３、及び第１絶縁膜(トンネル酸化膜)１０２を順次エッチングし、ＭＯＮＯＳゲートスタックの形状を形成する。

これ以降は、ＣＶＤ法により、ＭＯＮＯＳゲートスタックの側面にシリコン酸化膜を形成する処理を行った後、イオン注入法によりセルフアラインで、シリコン基板１０１の表面領域にｎ^＋型ソース・ドレイン拡散層１１０を形成し、メモリセルを完成する。

最後に、ＣＶＤ法により、メモリセルを覆う層間絶縁膜（図示せず）を形成する。

上述の製造法は、一例に過ぎない。これ以外の製造方法により、図５及び図６のメモリセルを形成しても構わない。

例えば、第１絶縁膜（トンネル絶縁膜）の熱酸化の方法は、ドライＯ_２酸化のほかにウェット酸化(水素燃焼酸化)、Ｏ_２もしくはＨ_２Ｏを原料ガスとするプラズマ酸化、など様々な方法を用いることができる。さらに、ＮＯガス、ＮＨ_３ガス、もしくは窒素プラズマを施す工程を熱酸化の前もしくは後に入れて、窒化されたシリコン酸化膜（シリコン酸窒化膜）を形成しても構わない。

また、電荷蓄積層として用いるシリコン窒化膜の組成は、ＬＰＣＶＤの原料ガスであるジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_３）の流量比を調整することにより変化させることができる。

また、第２絶縁膜(ブロック絶縁膜)のうちの１つの層であるＡｌ_２Ｏ_３はＭＯＣＶＤ法で形成する以外に、２００℃から４００℃の温度範囲において、ＴＭＡ（Ａｌ（ＣＨ_３）_３）とＨ_２Ｏ（もしくはＯ_３）を原料ガスとして用いるＡＬＤ (atomic layer deposition)法で形成しても構わない。

同様に、第２絶縁膜(ブロック絶縁膜)のうちの１つの層であるＳｉＯ_２はＭＯＣＶＤ法で形成する以外に、２００℃から５００℃の温度範囲において、ＢＴＢＡＳ［ビス（3級ブチルアミノ）シラン：ＳｉＨ₂(ｔ−ＢｕＮＨ)₂ ］とオゾン（Ｏ₃ ）、もしくは３ＤＭＡＳ（ＳｉＨ(Ｎ(ＣＨ₃)₂)₃）とオゾン（Ｏ₃ ）を原料ガスとして用いるＡＬＤ (atomic layer deposition)法で形成しても構わない。

また、制御ゲート電極として用いる多結晶シリコンはリンをドープしたｎ^＋型多結晶シリコン以外に、ボロンをドープしたｐ^＋型多結晶シリコンを用いても構わない。

さらに、上述のＭＯＮＯＳ型ゲートスタック構造を構成する各膜は、ＣＶＤ法に使用する原料ガスを、他のガスで代替することもできる。また、ＣＶＤ法は、スパッタ法で代用することもできる。また、上記の各層の成膜は、ＣＶＤ法、スパッタ法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより形成することも可能である。

次に、本実施例によれば、これまでに知られている高誘電率絶縁膜の単層もしくは積層膜から成る第２絶縁膜(ブロック絶縁膜)を使ったメモリセルと比較して、書き込み／消去特性とデータ保持特性の両面で優れた性能が得られることを示す。

(1-1) 各種ブロック絶縁膜の電流−電界特性
図１２（ａ）は、本実施例による第２絶縁膜(ブロック絶縁膜)の部分の構造を示している。このブロック絶縁膜の構造を、以下では簡単のために「ＡＯＡ構造」と呼ぶ。

本実施例のＡＯＡ構造では、アルミナ部分の実膜厚の合計が７．８ｎｍ、シリコン酸化膜部分の実膜厚の合計が３ｎｍとなっている。アルミナの比誘電率を１０、シリコン酸化膜の比誘電率を３．９とすれば、本実施例のＡＯＡ構造の電気的等価膜厚(Equivalent Oxide Thickness: ＥＯＴ)は６ｎｍである。

一方、図１２（ｂ）は、これに等しいＥＯＴ(＝６ｎｍ)を持つアルミナ単層膜を示しており、その実膜厚は１５．４ｎｍとなる。また、図１３（ａ），（ｂ）及び図１４（ａ）は、それぞれ、本実施例のＡＯＡ構造に対して、アルミナ及びシリコン酸化膜の合計膜厚が等しく、膜構成が変更されたものである。

図１３（ａ）は、１．５ｎｍのシリコン酸化膜、７．８ｎｍのアルミナ、１．５ｎｍのシリコン酸化膜の積層で構成されており、以下では「ＯＡＯ構造」と呼ぶ。

図１３（ｂ）は、７．８ｎｍのアルミナと３ｎｍのシリコン酸化膜の積層で構成されており、以下では「ＡＯ構造」と呼ぶ。

図１４（ａ）は、３ｎｍのシリコン酸化膜と７．８ｎｍのアルミナの積層で構成されており、以下では「ＯＡ構造」と呼ぶ。

以上の膜構造は、互いにＥＯＴが等しく、その値は６ｎｍである。

次に、これらの膜構造の両端に仕事関数４．０５ｅＶの電極(ｎ^＋多結晶シリコン)を配置した場合の電流−電界特性を、図１５に示す。

この電流特性は、次の仮定のもとに計算されたものである。

低電界領域では、アルミナの欠陥を介したリーク電流として、電界に比例した電流成分が現れる。中央部に欠陥の殆ど無いシリコン酸化膜を挟む場合は、その部分でトンネル伝導となるため、シリコン酸化膜厚に応じて低電界リーク電流が減少する。

一方、高電界領域では、多層膜を流れるトンネル電流が主な電気伝導の機構になっている。この場合のトンネル確率は、ＷＫＢ(Wentzel-Kramers-Brillouin)法を多層膜に適用する方法で求めた。

なお、この計算方法で求められる電流特性のうち、アルミナ単層膜の特性は、実験で得られる電流−電界特性と良く一致することを確認している。

図１５の結果を見ると、低電界領域(典型的には実効電界が５ＭＶ／ｃｍ以下の領域)のリーク電流は、連続して存在するシリコン酸化膜の厚さによって決定し、この例では、連続して３ｎｍのシリコン酸化膜が存在する「ＡＯＡ構造」「ＯＡ構造」「ＡＯ構造」で最も小さくなっている。

一方、高電界領域(典型的には実効電界が１５ＭＶ／ｃｍ程度の領域)のリーク電流は、「ＯＡ構造」「ＯＡＯ構造」が最も大きい。なぜならば、これらの構造では電子の注入端（カソード端）に誘電率の低いシリコン酸化膜が存在するためである。

それに比べてアルミナ単層膜は、何桁もリーク電流が小さくなっており、高電界リーク電流の抑制に向いている。

そして、注目すべきは、本実施例の「ＡＯＡ構造」のブロック絶縁膜では、高電界領域のリーク電流がアルミナ単層膜、および「ＡＯ構造」と比較しても、更に小さくなっていることである。

この理由は、ブロック絶縁膜の中央部に配置されるシリコン酸化膜の電位障壁(バリアハイト)がカソード端から注入される電子のトンネリングを妨げるエネルギー位置に存在し、リーク電流を抑制する機能を果たすからである。

アルミナ単層ではこのような効果はなく、また「ＡＯ構造」でもシリコン酸化膜はアノード端に近い側に位置するのでこのような効果は得られない。

(1-2) メモリセルの性能比較
次に、このようなブロック絶縁膜の電流−電界特性に基づいて、メモリセルの書き込み/消去特性における到達閾値電圧の幅(window)、および書き込み動作後のデータ保持特性における保持寿命(閾値電圧シフト量の半減期)をシミュレーションにより計算した。

計算に用いたメモリセルは、図１６に示した構造であり、ＥＯＴ＝６ｎｍの第２絶縁膜(ブロック絶縁膜)の部分に本実施例の「ＡＯＡ構造」を用いたものの他に、アルミナ単層膜、「ＯＡＯ構造」、「ＡＯ構造」、「ＯＡ構造」で置き換えたものについて、それぞれの特性を比較した。

制御ゲート電極の仕事関数は、４．０５ｅＶ(ｎ^＋多結晶シリコン)である。また、書き込み時の制御ゲート電極には＋１６Ｖの電圧を与え、消去時の制御ゲート電極には−１８Ｖの電圧を与えた。

このシミュレーションによる計算結果を図１７にまとめた。

まず、横軸の到達閾値電圧幅(Vth window)であるが、ＯＡＯ膜はその構造の対称性から書き込み／消去ともにリーク電流が大きく、その結果として到達閾値電圧幅が極めて小さくなる。また、ＡＯ構造、ＯＡ構造はその構造の非対称性から書き込み／消去の一方でリーク電流が小さく他方でリーク電流が大きいため、書き込み／消去を総合した到達閾値電圧の幅としては大きくならない。

それに対して、アルミナ単層膜は、リーク電流抑制の効果から大きい到達閾値電圧幅が得られている。

本実施例は、先に述べたように中間シリコン酸化膜層の効果で高電界リーク電流をさらに抑制できるため、等しいＥＯＴを持つ各種のブロック絶縁膜を有するメモリセルの中では到達閾値電圧幅が最も大きく、書き込み/消去特性に最も優れたメモリセルを実現する。

一方、図１７の縦軸に示したデータ保持寿命は、主に低電界リーク電流特性で決まっているため、中間シリコン酸化膜層で低電界領域の欠陥起因のリーク電流を抑制することのできる「ＡＯＡ構造」、「ＡＯ構造」、「ＯＡ構造」が最も優れたデータ保持特性を示している。

以上の結果に基づいて、本実施例の「ＡＯＡ構造」は、等しいＥＯＴを持つ各種のブロック絶縁層中で、書き込み／消去特性とデータ保持特性を総合して最も優れた性能を発揮するメモリセルを実現すると結論される。

(1-3) 「ＡＯＡ構造」ブロック絶縁膜における各層の最適膜厚
図１７に示したように、ＡＯＡ構造は各種の積層ブロック絶縁膜の中では優れた性能を示したが、どのような膜厚構成の場合にリーク電流を最も抑制した電流−電界特性が得られるかを検討した。

まず、低電界領域について考える。

低電界領域のリーク電流抑制は、中間層としてのシリコン酸化膜の連続した厚さによって決まる。そこで、シリコン酸化膜はできるだけ厚いほうが良いが、あまりにも厚いとメモリセルとしてのＥＯＴが大きくなり、結果として書き込み／消去時の制御ゲート電極の印加電圧が大きくなってしまう。メモリセルとしてのＥＯＴの低減を考慮すれば、中間層のシリコン酸化膜の膜厚は概ね４ｎｍ以下の範囲にすべきである。

次に、高電界領域について考える。

本実施例の「ＡＯＡ構造」のブロック絶縁膜において、両端のアルミナ層の膜厚と中間シリコン酸化膜層の膜厚をそれぞれ独立に０〜９ｎｍの範囲で変化させてＡＯＡ構造のリーク電流を見積もった。この評価において、ＡＯＡ構造は膜厚方向に対称であるとし、上下２つのアルミナ層の膜厚は等しいとした。また、リーク電流を見積もるのに用いた電界は、書き込み/消去動作で用いる典型的な電界である実効電界（ＳｉＯ_２換算電界）１５ＭＶ／ｃｍとした。

図１８のプロットは、本実施例のＡＯＡ構造の１５ＭＶ／ｃｍにおけるリーク電流がアルミナ単層膜(ＥＯＴ＝６ｎｍ)よりも小さくなる膜厚範囲を示している。

この結果から分かるように、高電界領域でＡＯＡ構造のメリットが出る膜厚範囲は、アルミナ層の膜厚が大よそ３〜５ｎｍの範囲であり、また、中間ＳｉＯ_２層の膜厚は０．９ｎｍ以上であればどんな膜厚でもよいことが分かる。

以上のことから、高電界領域と低電界領域を総合して考えると、アルミナ膜厚を３〜５ｎｍ、また中間シリコン酸化膜層の厚さを０．９〜４ｎｍの範囲に取ることで、ＡＯＡ構造の性能を最もよく発揮させることができる。

(2) 実施例２
図１９は、実施例２のメモリセルのチャネル長方向の断面図を示している。なお、図１９において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、第２絶縁膜として、明確に区分された最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の３層を順に配置する代わりに、連続的な組成変化を持つ絶縁膜として構成することにある。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、第２絶縁膜（ブロック絶縁膜）として、Ａｌ、Ｓｉ、Ｏを主成分とし、膜厚方向に連続的に組成が変化する絶縁膜が配置される。この絶縁膜の主組成は、電荷蓄積層に接する最下部においてＡｌ_２Ｏ_３であり、また中間部でＳｉＯ_２、最上部で再びＡｌ_２Ｏ_３となっており、第２絶縁膜全体としての膜厚は１０ｎｍである。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８に関しては、実施例１と同様の変形が可能である。

次に、図１９のメモリセルの製造方法について、実施例１と異なる工程を説明する。

電荷蓄積層の形成までは、実施例１と同様の工程を行う。

続いて、２００℃から５００℃の温度範囲において、ＴＭＡと、Ｏ₃もしくはＨ₂Ｏを原料としてＡｌ_２Ｏ_３を堆積するＡＬＤ法、および、ＢＴＢＡＳもしくは３ＤＭＡＳと、Ｏ₃でＳｉＯ₂を堆積するＡＬＤ法を組み合わせて第２絶縁膜の形成を行う。

具体的には、最下部では前者のＡＬＤサイクルのみ、中間部では後者のＡＬＤサイクルのみ、最上部では再び前者のＡＬＤサイクルのみとし、それぞれの間ではサイクル数比率を連続的に調整しつつ、各ＡＬＤを交互に行う。

以上のようにして、第２絶縁膜となるＡｌ,Ｓｉ,Ｏの連続組成変化膜を形成した。これ以後の工程は、実施例１と同様である。

上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。

例えば、第２絶縁膜(ブロック絶縁膜)は、ＡＬＤ法で形成する以外に、ＭＯＣＶＤ法で形成することも可能である。また、第２絶縁膜の形成以外の工程に関しても、実施例１と同様に、他の製造方法で置き換えて構わない。

(3) 実施例３
図２０は、実施例３のメモリセルのチャネル長方向の断面図を示している。なお、図２０において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、第２絶縁膜の中間層としてシリコン酸化膜（ＳｉＯ₂）の代わりにシリコン酸窒化膜（ＳｉＯＮ: 組成表示では(ＳｉＯ₂)_x(Ｓｉ₃Ｎ₄)_1-x ）を用いたことである。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ３．９ｎｍのアルミナ膜１０４、厚さ３ｎｍで組成が (ＳｉＯ₂)_0.75 (Ｓｉ₃ Ｎ₄)_0.25 のシリコン酸窒化膜１１７、厚さ３．９ｎｍのアルミナ膜１０６から成る積層絶縁膜としての第２絶縁膜１０７が配置される。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８の構成に関する変形例は、実施例１と同様である。

また、図２０のメモリセルの製造方法は、実施例１の製造方法とほぼ同様であるが、第２絶縁膜の中間層としてのシリコン酸窒化膜を形成する工程は異なる。

この工程は、例えば、６００℃から８００℃の温度範囲において、ジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）と亜酸化窒素（Ｎ₂Ｏ）を原料ガスとするＬＰＣＶＤ法でシリコン酸化膜（ＳｉＯ₂）を形成した後に、窒素プラズマ中に当該ウェハを晒す処理をすればよい。

なお、上述の製造法はシリコン酸窒化膜を形成する方法の一例に過ぎず、他の製造方法を用いても構わない。また、第２絶縁膜のシリコン酸窒化膜以外に関しても、実施例１と同様に、他の製造方法で置き換えて構わないことは、もちろんである。

次に、このＡｌ₂Ｏ₃／ＳｉＯＮ／Ａｌ₂Ｏ₃積層ブロック膜における各層の最適膜厚について説明する。

図２１は、中間ＳｉＯＮ膜の組成が(ＳｉＯ₂)_0.75 (Ｓｉ₃ Ｎ₄)_0.25である場合について、Ａｌ₂Ｏ₃／ＳｉＯＮ／Ａｌ₂Ｏ₃積層ブロック膜における２つのアルミナ層の膜厚を等しくした条件下でアルミナ層とＳｉＯＮ層の膜厚を変化させ、実効電界Ｅ_ｅｆｆ＝１５ＭＶ／ｃｍにおけるリーク電流の挙動を調べたものである。

積層ブロック膜のリーク電流が、等しいＥＯＴのアルミナ単層のリーク電流と比べて低減する膜厚の範囲が図２１に示されている。

図２１を見ると、ＳｉＯＮの膜厚に依存せず、アルミナの膜厚を３．６ｎｍから４．２ｎｍの範囲にすることにより、単層アルミナ膜に対してリーク電流が低減する。

このようなリーク電流の優位性が得られるアルミナ膜厚の範囲は、中間層のＳｉＯＮ膜の組成によって異なるので、その状況をまとめてみた。

図２２から分かるように、中間ＳｉＯＮ層としての(ＳｉＯ₂)_x(Ｓｉ₃ Ｎ₄)_1-xの組成値がｘ＜０．６以下の場合は、どのようなアルミナ膜厚でも積層ブロック膜構造のリーク電流を、単層アルミナ膜のリーク電流よりも減らすことはできない。

逆に、組成値がｘ＞０．６の場合は、単層アルミナ膜のリーク電流よりもリーク電流の優位性が得られる膜厚領域が増加する。このアルミナ膜厚領域は、ＳｉＯＮ膜の組成値ｘの関数として、最小膜厚: -3(x-0.6)+4(nm)、最大膜厚: 2.5(x-0.6)+4 (nm)として表すことができる。

なお、ここで、中間層ＳｉＯＮ膜の組成がｘ＞０．６のみで積層ブロック膜の優位性が現れる物理的な理由について考察する。

中間層としてのシリコン酸窒化膜の伝導帯バリアハイトφは、組成ｘの関数として次のように表される。

一方、上端・下端層としてのアルミナ膜の伝導帯バリアハイトは、2.4(eV)である。これらのことから、シリコン酸窒化膜のバリアハイトがアルミナ膜のバリアハイトよりも大きくなる条件として、ｘ＞0.56が得られる。

これは、この積層ブロック膜でリーク電流の優位性が得られる条件とほぼ一致している。したがって、積層ブロック膜におけるリーク電流の優位性は中間層の高いバリアハイトに拠ることがわかる。

(4) 実施例４
図２３は、実施例４のメモリセルのチャネル長方向の断面図を示している。なお、図２３において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、第２絶縁膜の中間層（Ｂ）を組成が膜厚方向に連続的に変化するシリコン酸窒化膜として構成したことである。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の３層から成る第２絶縁膜（ブロック絶縁膜）１０７が配置される。第２絶縁膜の最下層（Ａ）１０４および最上層（Ｃ）１０６は、アルミナ(Ａｌ₂Ｏ₃)であり、それぞれの膜厚は４ｎｍである。また、第２絶縁膜の中間層（Ｂ）１１８の組成は、膜厚方向の中央部でシリコン酸化膜ＳｉＯ₂であり、両端でシリコン酸窒化膜(SiO₂)_x (Si₃N₄)_1-x (x=0.8)となっている。この中間層（Ｂ）１１８の膜厚は４ｎｍである。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８に関しては、実施例１と同様の変形が可能である。

次に、図２３のメモリセルの製造方法について、実施例１と異なる工程を説明する。

電荷蓄積層の形成、および第２絶縁膜の最下層（Ａ）までは、実施例１と同様の工程を行う。

続いて、第２絶縁膜の中間層（Ｂ）は、２００℃から５００℃の温度範囲において、ＢＴＢＡＳとＮＨ₃、もしくは３ＤＭＡＳとＮＨ₃を用いてＳｉ₃Ｎ₄を堆積するＡＬＤ法、および、ＢＴＢＡＳとＯ₃、もしくは３ＤＭＡＳとＯ₃でＳｉＯ₂を堆積するＡＬＤ法とを組み合わせて形成する。

具体的には、中間層（Ｂ）の最下部では前者のＡＬＤサイクルを主として行い、中間層（Ｂ）の中間部では後者のＡＬＤサイクルのみを行い、また、中間層（Ｂ）の最上部では再び前者のＡＬＤサイクルを主として行い、それぞれの間ではサイクル数比率を調整しつつ、各ＡＬＤを交互に行う。

以上のようにして、第２絶縁膜の中間層としてのＳｉ,Ｏ，Ｎの連続組成変化膜を形成した。

第２絶縁膜の最上層（Ｃ）以降の工程は、実施例１と同様である。

上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。例えば、第２絶縁膜(ブロック絶縁膜)はＡＬＤ法で形成する以外にＭＯＣＶＤ法で形成することも可能である。また、第２絶縁膜の形成以外の工程に関しても、実施例１と同様に、他の製造方法で置き換えて構わない。

(5) 実施例５
図２４は、実施例５のメモリセルのチャネル長方向の断面図を示している。なお、図２４において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、第２絶縁膜の最下層（Ａ）、最上層（Ｃ）に窒素を添加したアルミナを用いたことである。アルミナに窒素を添加することで、電界印加時の劣化を低減し、絶縁破壊を抑制するなど、絶縁膜の信頼性向上の効果が得られる。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の３層から成る第２絶縁膜（ブロック絶縁膜）１０７が配置される。第２絶縁膜の最下層（Ａ）１１９および最上層（Ｃ）１２０は、酸窒化アルミニウム(ＡｌＯＮ)であり、膜厚はそれぞれ４ｎｍである。また、第２絶縁膜の中間層（Ｂ）１０５はシリコン酸化膜ＳｉＯ₂であり、その膜厚は３ｎｍである。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８に関しては、実施例１と同様の変形をしてもかまわない。

次に、図２４のメモリセルの製造方法について、実施例１と異なる工程を説明する。

電荷蓄積層の形成までは、実施例１と同様の工程を行う。

続いて、第２絶縁膜の最下層（Ａ）は、以下のようにして形成する。まず、２００℃から４００℃の温度範囲において、ＴＭＡとＯ₃もしくはＨ₂Ｏを用いたＡＬＤ法でアルミナの形成を行う。続いて６００℃から８００℃の温度範囲でＮＨ₃アニールを行うことにより、窒化アルミナ（ＡｌＯＮ）膜を形成する。

次に、第２絶縁膜の中間層（Ｂ）として、６００℃から８００℃の温度範囲で、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）とＮ_２Ｏを用いたＬＰＣＶＤ法でシリコン酸化膜を形成する。

続いて、第２絶縁膜の最上層（Ｃ）は、まず２００℃から４００℃の温度範囲においてＴＭＡとＯ_３もしくはＨ_２Ｏを用いたＡＬＤ法でアルミナの形成を行い、引き続いて６００℃から８００℃の温度範囲でNH₃アニールを行うことで窒化アルミナ（ＡｌＯＮ）膜を形成する。

上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。例えば、第２絶縁膜(ブロック絶縁膜)のＡｌＯＮ膜の製造方法は、Ａｌ_２Ｏ_３とＡｌＮを交互に形成するＡＬＤ法で形成することも可能である。また、第２絶縁膜の形成以外の工程に関しても、実施例１と同様に、他の製造方法で置き換えて構わない。

(6) 実施例６
図２５は、実施例６のメモリセルのチャネル長方向の断面図を示している。なお、図２５において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、第２絶縁膜の最下層（Ａ）、最上層（Ｃ）にＳｉを添加したアルミナを用いたことである。アルミナにＳｉを添加することで、欠陥低減を通じたリーク電流の低減、絶縁破壊耐圧の向上の効果が得られる。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の３層から成る第２絶縁膜（ブロック絶縁膜）１０７が配置される。第２絶縁膜の最下層（Ａ）１２２および最上層（Ｃ）１２３は、Ｓｉを添加したアルミナ(ＡｌＳｉＯ)であり、膜厚は４ｎｍ、膜中のＳｉ濃度は10at.%である。第２絶縁膜の中間層（Ｂ）１０５はシリコン酸化膜ＳｉＯ₂であり、その膜厚は３ｎｍである。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８に関しては、実施例１と同様の変形をしてもかまわない。

次に、図２５のメモリセルの製造方法について、実施例１と異なる工程を説明する。

電荷蓄積層の形成までは、実施例１と同様の工程を行う。

続いて、第２絶縁膜の最下層（Ａ）のシリコン添加アルミナは、２００℃から４００℃の温度範囲において、ＴＭＡと、Ｏ_３もしくはＨ_２Ｏを用いたアルミナ形成のＡＬＤ法、およびＢＴＢＡＳもしくは３ＤＭＡＳと、Ｏ_３を用いたシリコン酸化膜形成のＡＬＤ法を交互に繰り返すことによって形成する。膜中のシリコン濃度は、前者と後者のＡＬＤ法の繰り返しのサイクル比率で調整することができる。

次に、第２絶縁膜の中間層（Ｂ）として、６００℃から８００℃の温度範囲で、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）とＮ_２Ｏを用いたＬＰＣＶＤ法でシリコン酸化膜を形成する。続いて、第２絶縁膜の最上層（Ｃ）は、最下層（Ａ）と同様のＡＬＤ法の繰り返しによって形成する。

上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。

例えば、第２絶縁膜(ブロック絶縁膜)のＡｌＳｉＯ膜の製造方法は、ＡＬＤ法の代わりに、ＭＯＣＶＤ法を用いることも可能である。また、第２絶縁膜の形成以外の工程に関しても、実施例１と同様に、他の製造方法で置き換えて構わない。

(7) 実施例７
図２６は、実施例７のメモリセルのチャネル長方向の断面図を示している。なお、図２６において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、第２絶縁膜の最下層（Ａ）、最上層（Ｃ）にシリコンおよび窒素を添加したアルミナを用いたことである。アルミナにＳｉと窒素を添加することで、リーク電流の低減、絶縁破壊耐圧の増加など、信頼性向上の効果が得られる。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の３層から成る第２絶縁膜（ブロック絶縁膜）１０７が配置される。第２絶縁膜の最下層（Ａ）１２４、および最上層（Ｃ）１２５は、Ｓｉおよび窒素を添加したアルミナ(ＡｌＳｉＯＮ)であり、膜厚は４ｎｍ、膜中のＳｉ濃度は10at.%、窒素濃度は約10at.%である。第２絶縁膜の中間層（Ｂ）はシリコン酸化膜ＳｉＯ₂であり、その膜厚は３ｎｍである。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８に関しては、実施例１と同様の変形をしてもかまわない。

次に、図２６のメモリセルの製造方法について、実施例１と異なる工程を説明する。

電荷蓄積層の形成までは、実施例１と同様の工程を行う。続いて、第２絶縁膜の最下層（Ａ）としては、２００℃から４００℃の温度範囲において、ＴＭＡと、Ｏ_３もしくはＨ_２Ｏを用いたアルミナ形成のＡＬＤ法、およびＢＴＢＡＳもしくは３ＤＭＡＳとＯ_３を用いたシリコン酸化膜形成のＡＬＤ法とを交互に繰り返すことでシリコンを添加したアルミナを形成する。

その後、６００℃から８００℃の温度範囲のＮＨ_３アニールを行うことで膜中に窒素を導入する。なお、膜中のシリコン濃度は、２種類のＡＬＤ法の繰り返しのサイクル比で調整することができ、膜中の窒素濃度はＮＨ_３アニールの温度もしくは時間で調整することができる。

次に、第２絶縁膜の中間層（Ｂ）としては、６００℃から８００℃の温度範囲で、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）とＮ_２Ｏを用いたＬＰＣＶＤ法でシリコン酸化膜を形成する。続いて、第２絶縁膜の最上層（Ｃ）は、最下層（Ａ）と同様の方法で形成することができる。

上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。

例えば、第２絶縁膜(ブロック絶縁膜)のＡｌＳｉＯＮ膜の製造方法は、最初にＡｌＳｉＯを堆積する工程においてＡＬＤ法の代わりに、ＭＯＣＶＤ法を用いてもよい。また、第２絶縁膜の形成以外の工程に関しても、実施例１と同様に、他の製造方法で置き換えて構わない。

(8) 実施例８
図２７は、実施例８のメモリセルのチャネル長方向の断面図を示している。なお、図２７において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、第２絶縁膜の最下層（Ａ）、最上層（Ｃ）にハフニウム・アルミネート膜を用いたことである。ハフニウム・アルミネート膜を用いることで、相対的に信頼性の高いアルミナの性質と、相対的に高電界リーク電流の抑制効果の大きいハフニアの性質を合わせた効果が得られる。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の３層から成る第２絶縁膜（ブロック絶縁膜）１０７が配置される。第２絶縁膜の最下層（Ａ）１２６は、組成が(HfO₂)_0.75(Al₂O₃)_0.25で表されるハフニウム・アルミネートであり、その膜厚は６ｎｍである。また、第２絶縁膜の中間層は、膜厚が３ｎｍのシリコン酸化膜である。また、第２絶縁膜の最上層（Ｃ）１２７は、組成が(HfO₂)_0.5(Al₂O₃)_0.5で表されるハフニウム・アルミネートであり、その膜厚は５ｎｍである。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８に関しては、実施例１と同様の変形をしてもかまわない。

次に、図２７のメモリセルの製造方法について実施例１と異なる工程を説明する。

電荷蓄積層の形成までは、実施例１と同様の工程を行う。

続いて、第２絶縁膜の最下層（Ａ）のハフニウム・アルミネートは、２００℃から４００℃の温度範囲においてＴＭＡとＨ_２Ｏを用いたアルミナ形成のＡＬＤ法、およびＨｆ［Ｎ（ＣＨ_３）_２］_４とＨ_２Ｏを用いたハフニア形成のＡＬＤ法のサイクルを１：３で繰り返して形成する。

次に、第２絶縁膜の中間層（Ｂ）としては、６００℃から８００℃の温度範囲で、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）とＮ_２Ｏを用いたＬＰＣＶＤ法でシリコン酸化膜を形成する。

続いて、第２絶縁膜の最上層（Ｃ）のハフニウム・アルミネートは、２００℃から４００℃の温度範囲においてＴＭＡとＨ_２Ｏを用いたアルミナ形成のＡＬＤ法、およびＨｆ［Ｎ（ＣＨ_３）_２］_４とＨ_２Ｏを用いたハフニア形成のＡＬＤ法のサイクルを２：２で繰り返して形成する。

なお、上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。

例えば、第２絶縁膜(ブロック絶縁膜)のハフニウム・アルミネート膜は、他のプリカーサを用いたＡＬＤ法、もしくはＡＬＤ法の代わりにＭＯＣＶＤ法を用いて形成してもよい。また、第２絶縁膜の形成以外の工程に関しても、実施例１と同様に、他の製造方法で置き換えて構わない。

(9) 実施例９
図２８は、実施例９のメモリセルのチャネル長方向の断面図を示している。なお、図２８において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、第２絶縁膜の最上層（Ｃ）、および最下層（Ａ）としてアルミナ（Ａｌ₂Ｏ₃ ）の代わりにハフニア（ＨｆＯ₂ ）を用いたことである。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ７ｎｍのハフニア膜１２８、厚さ３ｎｍのシリコン酸化膜１０５、厚さ７ｎｍのハフニア膜１２９から成る積層絶縁膜１０７が配置される。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

ここで、本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８の変形例に関しては、実施例１と同様である。

次に、図２８のメモリセルの製造方法について、実施例１と異なる工程を説明する。

電荷蓄積層の形成までは、実施例１と同様の工程を行う。

続いて、５００℃から８００℃の温度範囲において、Ｈｆ[Ｎ(Ｃ₂Ｈ₅)₂]₄とＨ₂Ｏを原料とするＭＯＣＶＤ法で７ｎｍのハフニア（ＨｆＯ₂）膜１１１を形成する。続いて、６００℃から８００℃の温度範囲において、ジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）と亜酸化窒素（Ｎ₂Ｏ ）を原料ガスとするＬＰＣＶＤ法で３ｎｍのシリコン酸化膜（ＳｉＯ₂）膜１０５を形成する。

続いて、５００℃から８００℃の温度範囲において、Ｈｆ[Ｎ(Ｃ₂Ｈ₅)₂]₄とＨ₂Ｏを原料とするＭＯＣＶＤ法で７ｎｍのハフニア（ＨｆＯ₂）膜１１２を形成する。以上のようにして、第２絶縁膜となるハフニア/シリコン酸化膜/ハフニアの積層ブロック絶縁膜１０７を形成した。これ以後の工程は、実施例１と同様である。

上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。

例えば、第２絶縁膜(ブロック絶縁膜)のうちの１つの層であるＨｆＯ₂はＭＯＣＶＤ法で形成する以外に、２００℃から４００℃の温度範囲において、Ｈｆ[Ｎ(Ｃ₂Ｈ₅)₂]₄とＨ₂Ｏ（もしくはＯ₃）を原料ガスとして用いるＡＬＤ (atomic layer deposition)法で形成することもできる。

また、これ以外の工程に関しても、実施例１と同様に、他の製造方法で置き換えて構わない。

次に、この「ＨＯＨ構造」のブロック膜における各層の最適膜厚について説明する。

ハフニア（ＨｆＯ₂）単層膜に比べた電流の低減率は、中間層としてのシリコン酸化膜の連続した厚さで決まる。このことは実施例１と同様である。ＥＯＴ増加と低電界領域のリーク電流の抑制量との兼ね合いを考慮し、中間層のシリコン酸化膜の膜厚は概ね４ｎｍ以下の範囲にすべきである。

また、高電界領域については、本実施例の「ＨＯＨ構造」ブロック絶縁膜において、両端のハフニア層の膜厚と中間シリコン酸化膜層の膜厚をそれぞれ独立に０〜９ｎｍの範囲で変化させてＨＯＨ構造のリーク電流を見積もった。

この評価において、ＨＯＨ構造は膜厚方向に対称であるとし、上下２つのハフニア層の膜厚は等しいとした。また、リーク電流を見積もるのに用いた電界は、書き込み/消去動作で用いる典型的な電界として、実効電界（ＳｉＯ₂換算電界）１５ＭＶ／ｃｍを採用した。

図２９のプロットは、本実施例のＨＯＨ構造の実効電界１５ＭＶ／ｃｍにおけるリーク電流が、等しいＥＯＴを持つハフニア単層膜(ＥＯＴ＝５．５ｎｍ)よりも小さくなる膜厚範囲を示す。この結果から分かるように、高電界領域でＨＯＨ構造ブロック膜のメリットが出るのは、ハフニア層の膜厚が概ね５．１〜１１．４ｎｍの範囲であり、また、ＳｉＯ₂層の膜厚は０．９ｎｍ以上であればどんな膜厚でもよいことが分かる。

以上のことから、高電界領域と低電界領域を総合して考えると、ハフニア膜厚を５．１〜１１．４ｎｍ、また中間シリコン酸化膜層の厚さを０．９〜４ｎｍの範囲に取れば、ＨＯＨ構造の性能が最もよく発揮される。

(10) 実施例１０
図３０は、実施例１０のメモリセルのチャネル長方向の断面図を示している。なお、図３０において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例では、第２絶縁膜の最下層（Ａ）および最上層（Ｃ）としてハフニア（ＨｆＯ₂ ）を用い、中間層（Ｂ）はシリコン酸窒化膜とした。その他は、実施例９と同様である。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ７ｎｍのハフニア膜１２８、厚さ３ｎｍで組成が (ＳｉＯ₂)_0.6 (Ｓｉ₃ Ｎ₄)_0.4 のシリコン酸窒化膜１１７、厚さ７ｎｍのハフニア膜１２９から成る積層絶縁膜１０７が配置される。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８の構成は、実施例１と同様に変形することができる。

また、図３０のメモリセルの製造方法は、実施例１及び実施例９の製造方法とほぼ同様であるが、第２絶縁膜の中間層としてシリコン酸窒化膜を形成する工程が異なる。

この工程は、例えば、６００℃から８００℃の温度範囲において、ジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）と亜酸化窒素（Ｎ₂Ｏ ）を原料ガスとするＬＰＣＶＤ法でシリコン酸化膜（ＳｉＯ₂）を形成した後に、窒素プラズマ中に当該ウェハを晒す処理をすればよい。

なお、この製造方法は、シリコン酸窒化膜を形成する方法の一例に過ぎず、他の製造方法を用いても構わない。また、他の工程に関しても、本実施例の製造方法は、実施例１と同様に、他の製造方法で置き換えて構わない。

次に、このＨｆＯ₂／ＳｉＯＮ／ＨｆＯ₂積層ブロック膜における各層の最適膜厚について説明する。

中間ＳｉＯＮ膜の組成が(ＳｉＯ₂)_x (Ｓｉ₃ Ｎ₄)_1-xであるとして、組成値xの関数として、実効電界Ｅ_eff＝１５ＭＶ／ｃｍにおける積層ブロック膜のリーク電流の挙動を評価した。ただし、上下のハフニア膜の膜厚は等しいとした。そして、この積層ブロック膜のリーク電流が、等しいＥＯＴのハフニア単層のリーク電流と比べて低減するような膜厚の範囲を調査した。

図３１から分かるように、第２絶縁膜の最下層と最上層にハフニアを用いる場合は、中間ＳｉＯＮ層がどんな組成(任意のｘ値)であっても、積層ブロック膜のリーク電流がハフニア単層の場合よりも優位になる膜厚領域が存在する。このハフニア膜厚領域は、ＳｉＯＮ膜の組成ｘの関数として、最小膜厚：-1.5x + 6.5 (nm)、最大膜厚：3.5x² + 7.8 (nm)と表される。

なお、第２絶縁膜の最下層と最上層にハフニアを用いる場合は、ハフニアの伝導帯のバンドオフセットが１．９ｅＶであるのに対して、ＳｉＯＮ膜の伝導帯バンドオフセットは最も低くなった場合(Ｓｉ₃ Ｎ₄膜の極限)でも２．１ｅＶなので、ＳｉＯＮ層のバリアハイトがハフニアに比べて常に高い。そのため、中間層としてのＳｉＯＮ膜を挿入することで常に追加的なバリア性が得られ、リーク電流抑制の効果があるものと考えられる。

(11) 実施例１１
実施例１では、ＡＯＡ構造、実施例９ではＨＯＨ構造を作製したが、それらの変形として、最下層（Ａ）および最上層（Ｃ）の高誘電率絶縁膜層を適宜組み合わせた形のＡＯＨ構造、もしくはＨＯＡ構造を形成しても構わない。この場合、ハフニアではなく、アルミナを制御ゲート電極側に配置することが望ましい。

なぜならば、ハフニアは、イオン性が強いため酸素欠損起因の欠陥を持ちやすいのに対して、アルミナは欠陥が少なく、電荷捕獲・放出の頻度が少ないからである。また、電荷蓄積層に接する層は電荷蓄積層の一部としての機能も果たし得るのでトラップが多い膜でも構わないが、制御ゲート電極に接する層は電荷捕獲・放出を抑制する必要があるからである。

また、書き込み動作と消去動作でのバランスの観点から、ハフニアとアルミナの電気的等価膜厚(ＥＯＴ)はできるだけ近くするのが望ましい。

図３２は、実施例１１のメモリセルのチャネル長方向の断面図を示している。なお、図３２において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ７ｎｍのハフニア膜１２８、厚さ３ｎｍのシリコン酸化膜１０５、厚さ３．９ｎｍのアルミナ膜１０６から成る積層絶縁膜１０７が配置される。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

図３２のメモリセルの製造方法は、実施例１と実施例９を適宜組み合わせたものであるため、ここでは、詳細な説明を省略する。

(12) 実施例１２
図３３は、実施例１２のメモリセルのチャネル長方向の断面図を示している。なお、図３３において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例は、第２絶縁膜のうち、制御ゲート電極に接する最上層（Ｃ）をシリコン窒化膜で形成し、また、制御ゲート電極として仕事関数の大きい材料を採用したことに特徴がある。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ４ｎｍのアルミナ膜１０４、厚さ３ｎｍのシリコン酸化膜１０５、厚さ３ｎｍのシリコン窒化膜１１３から成る積層絶縁膜としての第２絶縁膜１０７が配置される。

この第２絶縁膜１０７上には、例えば、仕事関数の大きい導電性材料として、窒化タングステン(ＷＮ)から構成される制御ゲート電極１１６が配置される。制御ゲート電極１１６の上には、例えば、タングステン（Ｗ）で構成される低抵抗金属膜１０９が配置される。

なお、本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３の変形例に関しては、実施例１と同様である。

制御ゲート電極の変形例に関しては、実施例１において示した変形例としての導電性材料、もしくは他の金属、金属窒化物、金属シリサイドで、仕事関数が４．６ｅＶ以上のものを用いることができる。

例えば、制御ゲート電極は、ＷＮの代わりに、Pt, W, Ir, Ru, Re, Mo, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料、Pt, W, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料の珪化物、W, Ti, Taのうちから選択される１種類以上の元素を含む材料の炭化物、W, Mo, Ti, Taのうちから選択される１種類以上の元素を含む材料の窒化物、Tiを含む材料の珪窒化物、Ir, Ruのうちから選択される１種類以上の元素を含む材料の酸化物、又は、それらの化合物若しくは混合物で構成してもよい。

例えば、制御ゲート電極は、Pt, W, Ir, IrO₂, Ru, RuO₂, Re, TaC, Mo, MoN_x, MoSi_x, TiN, TiC, TiSiN, TiCN, Ni, Ni_xSi, PtSi_x, WC, WN, WSi_xなどで構成しても構わない。

次に、図３３のメモリセルの製造方法について実施例１と異なる工程を説明する。

第１絶縁膜、電荷蓄積層の形成は、実施例１と同様である。

第２絶縁膜の形成工程のうち、中間層のシリコン酸化膜の上には、例えばジクロルシランＳｉＨ₂Ｃｌ₂とアンモニア(ＮＨ₃)を用いた５００〜８００℃のＬＰＣＶＤ法で３ｎｍのシリコン窒化膜１１８を堆積する。次に、制御ゲート電極１１６として、例えば、Ｗ(ＣＯ)₆とＮＨ₃を原料とするＭＯＣＶＤ法で、例えば厚さ１０ｎｍの窒化タングステン(ＷＮ)膜を形成する。

その後、タングステンからなる厚さ約１００ｎｍの低抵抗金属膜（ワード線）１０９を、例えば、４００℃から６００℃の温度範囲で、ＷＦ₆またはＷ(ＣＯ)₆を原料ガスとするＭＯＣＶＤ法で形成する。

なお、上述の製造法は一例に過ぎず、他の製造方法を用いても構わないことは、実施例１と同様である。

ＣＶＤ法に使用する原料ガスに関しては、他の原料ガスで代替することもできる。例えば、シリコン窒化膜１１３はジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）とアンモニア（ＮＨ₃ ）を原料ガスとするＬＰＣＶＤ法の代わりに、シラン（ＳｉＨ₄ ）とアンモニア（ＮＨ₃ ）を原料ガスとするＬＰＣＶＤ法によって形成しても構わない。また、ＢＴＢＡＳとアンモニア（ＮＨ₃ ）もしくは３ＤＭＡＳとアンモニア（ＮＨ₃ ）を用いた４００〜６００℃の温度帯のＡＬＤ(atomic layer deposition)法で形成するなど、様々な形成方法がある。

次に、このＡｌ₂Ｏ₃／ＳｉＯ₂／Ｓｉ₃Ｎ₄積層ブロック膜で、制御ゲート電極側からの電子注入(負のゲート電圧)において、単層アルミナ膜よりもリーク電流が低減する条件について検討した。

ここでは、制御ゲート電極の仕事関数を変化させて、実効電界Ｅ_eff＝１５ＭＶ／ｃｍにおける積層ブロック膜のリーク電流の挙動を評価した。ここで、積層ブロック膜の最下層（Ａ）のアルミナ膜厚は４ｎｍとした。

図３４には、制御ゲート電極の仕事関数が４．７５ｅＶの場合について、等しいＥＯＴ(電気的等価膜厚)のアルミナ単層膜と比べてこの積層ブロック膜のリーク電流が低減するようなシリコン窒化膜とシリコン酸化膜の膜厚範囲をプロットした。

この図から分かるように、中間層（Ｂ）のＳｉＯ_２の膜厚にかかわらずに、最上層（Ｃ）のシリコン窒化膜の膜厚を２．１〜３．６ｎｍの範囲にすることで、アルミナ単層膜と比べてリーク電流低減のメリットが得られる。

図３５は、制御ゲートの仕事関数を変化させた場合に、最適なシリコン窒化膜の膜厚範囲がどのように変化するかを示したものである。

この図から、この積層ブロック膜でリーク電流の優位性を得るためには、制御ゲート電極の仕事関数は少なくとも４．６ｅＶ以上とする必要があることがわかる。また、制御ゲート電極の仕事関数が４．６ｅＶ以上の場合に、最適なシリコン窒化膜の膜厚の範囲は、最小膜厚：-5.2(x-4.6)+3 (nm)、最大膜厚：28(x-4.6)²+ 3 (nm)と表される。

(13) 実施例１３
図３６は、実施例１３のメモリセルのチャネル長方向の断面図を示している。なお、図３６において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例は、第２絶縁膜のうち、制御ゲート電極に接する最上層（Ｃ）をアルミニウム・シリケート(ＡｌＳｉＯ)膜で形成し、また、制御ゲート電極として、仕事関数の比較的大きい材料であるＴａＮを採用したことに特徴がある。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ４ｎｍのアルミナ膜１０４、厚さ３ｎｍのシリコン酸化膜１０５、厚さ３ｎｍで組成が(Ａｌ₂Ｏ₃)_0.5(ＳｉＯ₂)_0.5のアルミニウム・シリケート膜１１４から成る積層絶縁膜としての第２絶縁膜１０７が配置される。

この第２絶縁膜１０７上には、例えば、仕事関数の比較的大きい導電性材料として、窒化タンタル(ＴａＮ)から構成される制御ゲート電極１１５が配置される。制御ゲート電極１１５の上には、例えば窒化タングステン(ＷＮ)から構成されるバリアメタル１１６、タングステン（Ｗ）で構成される低抵抗金属膜１０９が配置される。

なお、本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３の変形例に関しては、実施例１と同様である。

また、制御ゲート電極の変形例に関しては、実施例１と実施例１２において示した変形例としての導電性材料を用いることができる。

例えば、制御ゲート電極は、ＷＮおよびＴａＮのそれぞれの代わりに、Pt, W, Ir, Ru, Re, Mo, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料、Pt, W, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料の珪化物、W, Ti, Taのうちから選択される１種類以上の元素を含む材料の炭化物、W, Mo, Ti, Taのうちから選択される１種類以上の元素を含む材料の窒化物、Tiを含む材料の珪窒化物、Ir, Ruのうちから選択される１種類以上の元素を含む材料の酸化物、又は、それらの化合物若しくは混合物で構成してもよい。

例えば、制御ゲート電極は、Pt, W, Ir, IrO₂, Ru, RuO₂, Re, TaC, Mo, MoN_x, MoSi_x, TiN, TiC, TiSiN, TiCN, Ni, Ni_xSi, PtSi_x, WC, WN, WSi_xなどで構成しても構わない。

次に、図３６のメモリセルの製造方法について実施例１と異なる工程を説明する。

第１絶縁膜、電荷蓄積層の形成は、実施例１と同様である。

第２絶縁膜の形成工程のうち、中間層のシリコン酸化膜の上には、例えばＴＭＡとＢＴＢＡＳとＨ_２Ｏを用いた２００−４００℃のＡＬＤ法で約３ｎｍのアルミニウム・シリケート膜１１４を堆積する。なお、この場合、ＢＴＢＡＳは３ＤＭＡＳに置き換えてもよい。

次に、制御ゲート電極１１５として、例えば、Ｗ(ＣＯ)₆とＮＨ₃を原料とするＭＯＣＶＤ法で、例えば厚さ１０ｎｍの窒化タンタル(ＴａＮ)膜を形成する。その上にバリアメタル１１６として、Ｗ(ＣＯ)_６とＮＨ₃原料とするＭＯＣＶＤ法で、例えば厚さ１０ｎｍの窒化タングステン(ＷＮ)を形成する。

その後、タングステンからなる厚さ約１００ｎｍの低抵抗金属膜（ワード線）１０９を、例えば、４００℃から６００℃の温度範囲で、ＷＦ₆またはＷ(ＣＯ)₆を原料ガスとするＭＯＣＶＤ法で形成する。

なお、上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。また、ＣＶＤ法に使用する原料ガスに関しては、他の原料ガスで代替することもできる。

次に、このＡｌ₂Ｏ₃／ＳｉＯ₂／ＡｌＳｉＯ積層ブロック膜で、ＡｌＳｉＯの組成と制御ゲート電極の仕事関数の関係をどのようにすべきかについて検討する。

図３７は、アルミニウム・シリケート膜 (Ａｌ₂Ｏ₃)_x(ＳｉＯ₂)_1-x の組成値ｘの関数として、電流−実効電界特性を示したものである。このときの電極仕事関数は４．０５ｅＶ(ｎ^＋ｐｏｌｙゲート電極)とした。組成比ｘが増加し、アルミニウム・シリケート中のＡｌ₂Ｏ₃成分の比率が高まるにつれてリーク電流は減少することがわかる。

次に、図３８は、積層ブロック膜に対して制御ゲート電極から電子注入(負のゲート電圧印加)を行う場合に関して、実効電界Ｅ_eff＝１５ＭＶ／ｃｍにおけるリーク電流（ＦＮトンネル電流）の制御ゲート電極仕事関数に対する依存性を示したものである。

比較の基準(Reference)として、制御ゲート電極がｎ⁺多結晶シリコンであり、制御ゲート電極に接する絶縁膜がアルミナ膜である場合のリーク電流(ＦＮトンネル電流)を、横軸方向の平行線として示している。

この結果から分かるように、アルミニウム・シリケートの膜組成がＳｉＯ₂に極めて近い場合(組成値ｘがゼロ近傍の場合)を除くと、制御ゲート電極の仕事関数を増加させることによって、積層ブロック膜のリーク電流をアルミナ単層膜(ｎ^＋ｐｏｌｙゲート電極)の場合よりも低減させることができる。

図３９は、図３８の計算を基にして、制御ゲート電極からの電子注入の場合について、比較基準(アルミナ単層膜、ｎ^＋ｐｏｌｙゲート電極)よりもリーク電流が下回るために必要な制御ゲート電極仕事関数を、アルミニウム・シリケート組成の関数として示したものである。

本実施例のように、アルミニウム・シリケートの組成がｘ＝０．５の場合は、制御ゲート電極の仕事関数が約４．３ｅＶ以上であればよいことが分かり、本実施例の場合のＴａＮ(仕事関数４．５ｅＶ)は、この条件を満たしている。

(14) 実施例１４
図４０は、実施例１４のメモリセルのチャネル長方向の断面図を示している。なお、図４０において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例は、先に説明した実施例１と以下の点で異なる。

ひとつは、第２絶縁膜の最上層（Ａ）および下端層（Ｃ）のアルミナ（Ａｌ₂Ｏ₃ ）の膜厚が異なること、もうひとつは、制御ゲート電極をリン・ドープ多結晶シリコンから窒化タンタル(ＴａＮ)に替えることにより、制御ゲート電極の仕事関数を大きくしたことである。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ３．９ｎｍのアルミナ膜１０４、厚さ３ｎｍのシリコン酸化膜１０５、厚さ１．５ｎｍのアルミナ膜１０６から成る積層絶縁膜としての第２絶縁膜１０７が配置される。

この第２絶縁膜１０７上には、例えば、仕事関数の比較的大きい導電性材料として、窒化タンタル(ＴａＮ)から構成される制御ゲート電極１１５が配置される。制御ゲート電極１１５上には、例えば、窒化タングステン(ＷＮ)で構成されるバリアメタル１１６、その上に、タングステン（Ｗ）で構成される低抵抗金属膜１０９が配置される。

なお、本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３の変形例に関しては、実施例１と同様である。

例えば、制御ゲート電極は、ＷＮおよびＴａＮのそれぞれの代わりに、Pt, W, Ir, Ru, Re, Mo, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料、Pt, W, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料の珪化物、W, Ti, Taのうちから選択される１種類以上の元素を含む材料の炭化物、W, Mo, Ti, Taのうちから選択される１種類以上の元素を含む材料の窒化物、Tiを含む材料の珪窒化物、Ir, Ruのうちから選択される１種類以上の元素を含む材料の酸化物、又は、それらの化合物若しくは混合物で構成してもよい。

例えば、制御ゲート電極は、Pt, W, Ir, IrO₂, Ru, RuO₂, Re, TaC, Mo, MoN_x, MoSi_x, TiN, TiC, TiSiN, TiCN, Ni, Ni_xSi, PtSi_x, WC, WN, WSi_xなどで構成しても構わない。

次に、図４０のメモリセルの製造方法について、実施例１と異なる工程を説明する。

第１絶縁膜、電荷蓄積層、および第２絶縁膜の形成は、実施例１と同様である。

第２絶縁膜の形成工程のうち、２回目のアルミナの堆積時間(もしくはサイクル数)を調整し、厚さ１．５ｎｍのアルミナ膜を堆積する。次に、制御ゲート電極１１５として、Ｔａ [Ｎ(ＣＨ₃)₂]₅を原料とするＭＯＣＶＤ法で、例えば厚さ１０ｎｍの窒化タンタル(ＴａＮ)膜を形成する。

次に、バリアメタル１１６として、Ｗ(ＣＯ)_６とＮＨ₃原料とするＭＯＣＶＤ法で、例えば厚さ１０ｎｍの窒化タングステン(ＷＮ)を形成する。

その後、タングステンからなる厚さ約１００ｎｍの低抵抗金属膜（ワード線）１０９を、例えば、４００℃から６００℃の温度範囲で、ＷＦ₆またはＷ(ＣＯ)₆を原料ガスとするＭＯＣＶＤ法で形成する。

上述の製造法は一例に過ぎず、他の製造方法を用いても構わないことは、実施例１と同様である。

(15) 実施例１５
図４１は、実施例１５のメモリセルのチャネル長方向の断面図を示している。なお、図４１において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、電荷蓄積層の上に極薄界面層を配置したことにある。極薄界面層を配置することで、電荷蓄積層のトラップ密度を増加させる効果が得られる。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ６ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）１０３が配置される。

電荷蓄積層１０３上には、厚さ約０．５ｎｍの極薄界面層１４１が配置される。この極薄界面層１４１の上には、第２絶縁膜(ブロック絶縁膜)として、最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の３層から成る第２絶縁膜１０７が配置される。第２絶縁膜１０７の最下層（Ａ）１０４はアルミナであり、その膜厚は３．９ｎｍである。また、第２絶縁膜の中間層（Ｂ）１０５は、厚さ３ｎｍのシリコン酸化膜である。また、第２絶縁膜の最上層（Ｃ）１０６はアルミナであり、その膜厚は３．９ｎｍである。

この第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８に関しては、実施例１と同様の変形をしてもかまわない。

次に、図４１のメモリセルの製造方法について実施例１と異なる工程を説明する。

電荷蓄積層の形成までは、実施例１と同様の工程を行う。

続いて、２００℃から５００℃の酸化雰囲気にウェハを晒すことによって、電荷蓄積層のシリコン窒化膜の表面に極薄シリコン酸化膜から成る界面層を形成する。

なお、この酸化雰囲気としては、窒化膜上にアルミナを形成するチャンバ内で、ＡＬＤ法によるアルミナの形成前に時間を制御して酸素もしくはオゾンを流し、ウェハ表面をそれらのガスに晒す方法を用いても構わない。

次に、第２絶縁膜の最下層（Ａ）１０４のアルミナは、２００℃から４００℃の温度範囲においてＴＭＡとＯ_３もしくはＨ_２Ｏを用いたＡＬＤ法で形成する。

続いて、第２絶縁膜の中間層（Ｂ）１０５としては、６００℃から８００℃の温度範囲で、ジクロルシラン(ＳｉＨ_２Ｃｌ_２)とＮ_２Ｏを用いたＬＰＣＶＤ法でシリコン酸化膜を形成する。

第２絶縁膜の最上層（Ｃ）１０６のアルミナは、最下層（Ａ）と同様に、２００℃から４００℃の温度範囲においてＴＭＡとＯ_３もしくはＨ_２Ｏを用いたＡＬＤ法で形成する。

なお、上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。

例えば、電荷蓄積層の上の極薄界面層は、酸素もしくはオゾンのかわりにＨ_２Ｏで形成しても構わない。また、第２絶縁膜(ブロック絶縁膜)のアルミナ膜は、他のプリカーサを用いたＡＬＤ法、もしくはＡＬＤ法の代わりにＭＯＣＶＤ法を用いて形成してもよい。

また、第２絶縁膜の形成以外の工程に関しても、実施例１と同様に、他の製造方法で置き換えて構わない。

なお、電荷蓄積層のシリコン窒化膜とその上のアルミナ層の間に、アルミナ層の堆積のために意図せずにシリコン窒化膜が酸化され、極薄の界面酸化膜層が入ることがあるが、界面酸化膜層の膜厚が概ね１ｎｍ以下であれば、本実施例の変形とみなすことができる。

(16) 実施例１６
図４２は、実施例１６のメモリセルのチャネル長方向の断面図を示している。なお、図４２において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

実施例１６では、実施例１において、さらに、第２絶縁膜の上側アルミナ層と、制御ゲート電極との間に、反応防止のための極薄シリコン窒化膜１４２を挿入したものである。

この極薄シリコン窒化膜は、電荷蓄積層のシリコン窒化膜と同じプロセスで形成してもよい。実施例１６は、反応防止層を挿入したこと以外は実施例１と変わらないので、その詳細な説明については省略する。

なお、この例のように第２絶縁膜と制御ゲート電極との間に極薄膜の反応防止層を挿入すること以外に、第２絶縁膜と電荷蓄積層との間に極薄膜の反応防止層を挿入することも考えられる。

(17) 実施例１７
図４３は、実施例１７のメモリセルのチャネル長方向の断面図を示している。なお、図４３において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、電荷蓄積層が複数層から構成されていることである。電荷蓄積層を複数層で構成するとＭＯＮＯＳメモリセルの性能が向上することは、例えば、非特許文献３に記載されている。

本発明の第２絶縁膜と複数層の電荷蓄積層を組み合わせて用いることにより、単に書き込み・消去・データ保持の各性能が向上するだけでなく、第２絶縁膜(ブロック絶縁膜)のリーク電流阻止性能が高い分だけ、複数層から成る電荷蓄積層の各層の膜厚を低減することが可能になり、ＭＯＮＯＳ全体としての電気的等価膜厚を低減し、制御ゲート電圧が下がるという新たな効果も得られる。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）１０２として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）が配置される。第１絶縁膜１０２上には、電荷蓄積層として、例えば、厚さ３ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）２０１、厚さ２ｎｍのＨｆＡｌＯＮ膜２０２、厚さ３ｎｍのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）２０３から成る積層の電荷蓄積層１０３が配置される。

この電荷蓄積層１０３上には、第２絶縁膜(ブロック絶縁膜)１０７として、最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の３層から成る絶縁膜が配置される。第２絶縁膜１０７の最下層（Ａ）はアルミナであり、その膜厚は３．９ｎｍである。また、第２絶縁膜１０７の中間層（Ｂ）は、厚さ３ｎｍのシリコン酸化膜である。また、第２絶縁膜１０７の最上層（Ｃ）はアルミナであり、その膜厚は３．９ｎｍである。

第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、および制御ゲート電極１０８に関しては、実施例１と同様の変形をしてもかまわない。

次に、図４３のメモリセルの製造方法について実施例１と異なる工程を説明する。

電荷蓄積層の下側のシリコン窒化膜は、６００℃から８００℃の温度範囲において、ジクロルシラン(ＳｉＨ_２Ｃｌ_２)とＮＨ_３を用いたＬＰＣＶＤ法で形成する。

続いて、ＨｆＡｌＯＮは、まず２００℃から４００℃の温度範囲においてＴＭＡとＨ_２Ｏを用いたアルミナ形成のＡＬＤ法、およびＨｆ［Ｎ（ＣＨ_３）_２］_４とＨ_２Ｏを用いたハフニア形成のＡＬＤ法のサイクルを３：１で繰り返してハフニウム・アルミネートを形成した後、６００℃から８００℃の温度範囲においてＮＨ_３アニールをすることによって形成する。

次に、電荷蓄積層の上側のシリコン窒化膜は、下側のシリコン窒化膜と同様に、６００℃から８００℃の温度範囲において、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）とＮＨ_３を用いたＬＰＣＶＤ法で形成する。

次に、第２絶縁膜の最下層（Ａ）のアルミナは、２００℃から４００℃の温度範囲においてＴＭＡとＯ_３もしくはＨ_２Ｏを用いたＡＬＤ法で形成する。

続いて、第２絶縁膜の中間層（Ｂ）としては、６００℃から８００℃の温度範囲で、ジクロルシラン(SiH₂Cl₂)とＮ_２Ｏを用いたＬＰＣＶＤ法でシリコン酸化膜を形成する。

第２絶縁膜の最上層（Ｃ）のアルミナは、最下層（Ａ）と同様に、２００℃から４００℃の温度範囲においてＴＭＡとＯ_３もしくはＨ_２Ｏを用いたＡＬＤ法で形成する。

なお、上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。

例えば、ＡＬＤ法におけるプリカーサは他の原料でも構わないし、ＬＰＣＶＤ法はＡＬＤ法で置き換えることも可能である。また、積層電荷蓄積層と第２絶縁膜の形成以外の工程に関しても、実施例１と同様に、他の製造方法で置き換えて構わない。

なお、積層電荷蓄積層は必ずしも３層である必然性はなく、例えば、シリコン窒化膜（Ｓｉ₃ Ｎ₄ ）とＨｆＡｌＯＮ膜の２層から形成されていても構わない。すなわち、上層か下層のいずれか一方のシリコン窒化膜を省略した形の積層電荷蓄積層を形成しても構わず、それらはすべて本実施例の変形とみなすことができる。

(18) 実施例１８
図４４は、実施例１８のメモリセルのチャネル長方向の断面図を示している。なお、図４４において、図６と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、電荷蓄積層が、絶縁膜ではなく、多結晶シリコンで構成されていることにある。

すなわち、本発明は、ＭＯＮＯＳ型メモリだけではなく、浮遊ゲート型フラッシュメモリセルにおいても性能向上の効果が得られる。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１１０が互いに離間して配置される。ソース・ドレイン拡散層１１０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ４ｎｍのシリコン酸化膜（ＳｉＯ₂）１０２が配置される。

第１絶縁膜１０２上には、電荷蓄積層３０１として、例えば、厚さ２０ｎｍのリンドープ多結晶シリコンが配置される。

この電荷蓄積層３０１上には、第２絶縁膜(ブロック絶縁膜)１０７として、最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の３層から成る絶縁膜が配置される。第２絶縁膜１０７の最下層（Ａ）１０４はアルミナであり、その膜厚は３．９ｎｍである。また、第２絶縁膜１０７の中間層（Ｂ）１０５は、厚さ３ｎｍのシリコン酸化膜である。また、第２絶縁膜１０７の最上層（Ｃ）１０６はアルミナであり、その膜厚は３．９ｎｍである。

第２絶縁膜１０７上には、例えば、リン・ドープ多結晶シリコン膜から構成される制御ゲート電極１０８が配置される。制御ゲート電極１０８上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０９が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、および制御ゲート電極１０８に関しては、実施例１と同様の変形をしてもかまわない。

次に、図４４のメモリセルの製造方法について実施例１と異なる工程を説明する。

電荷蓄積層の多結晶シリコンは、例えば５５０℃から７００℃の温度範囲において、シラン(SiH₄)、ホスフィン(PH₃)を原料ガスとするＬＰＣＶＤ法を用いて形成される。

次に、第２絶縁膜の最下層（Ａ）のアルミナは、２００℃から４００℃の温度範囲においてＴＭＡとＯ_３もしくはＨ_２Ｏを用いたＡＬＤ法で形成する。

続いて、第２絶縁膜の中間層（Ｂ）としては、６００℃から８００℃の温度範囲で、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）とＮ_２Ｏを用いたＬＰＣＶＤ法でシリコン酸化膜を形成する。

第２絶縁膜の最上層（Ｃ）のアルミナは、最下層（Ａ）と同様に、２００℃から４００℃の温度範囲においてＴＭＡとＯ_３もしくはＨ_２Ｏを用いたＡＬＤ法で形成する。

なお、上述の製造法は一例に過ぎず、他の製造方法を用いても構わない。

例えば、ＡＬＤ法におけるプリカーサは他の原料でも構わないし、ＬＰＣＶＤ法はＡＬＤ法で置き換えることも可能である。また、積層電荷蓄積層と第２絶縁膜の形成以外の工程に関しても、実施例１と同様に、他の製造方法で置き換えて構わない。

なお、本実施例では電荷蓄積層として単層の多結晶シリコンからなる浮遊ゲートを用いているが、その代わりに、浮遊ゲート電極をいくつかに分割した形態も、本実施例のひとつの変形と見ることができる。例えば、多結晶シリコン(もしくは金属)のドットを電荷蓄積層として用いる場合は、そのようなケースに該当する。

(19) その他
実施例１〜１８に関し、以下に補足説明する。

・ 連続組成のメリット：
上述の実施例のなかで第２絶縁膜を連続組成とする場合のメリットは、第２絶縁膜の最下層（Ａ）、中間層（Ｂ）、最上層（Ｃ）の界面には、形成方法によって欠陥が存在することがあるが、連続組成で形成すれば、それらの界面欠陥を低減できることにある。したがって、連続組成とすることで、高耐圧、低リーク電流の絶縁膜が得られると期待される（例えば、非特許文献４を参照）。

・ シリコン組成を高くする効果：
いわゆるHigh-k絶縁膜（金属酸化物）は、経験的に、シリコン酸化膜中の欠陥が多いことが知られている。さらに、理論的にも、bond constraint theoryによって、平均配位数の多い絶縁膜は歪みが多く、それに伴って、欠陥が多く発生することが知られている（非特許文献１）。High-k絶縁膜は、シリコン酸化膜系の絶縁膜に比べて平均配位数が多い。したがって、必然的に欠陥の多い膜となる。

そのため、第２絶縁膜の中間層（Ｂ）のシリコンの組成を高めることは、この中間層の欠陥密度を低減させるのに有効である。

・ 界面に窒素を偏析させる効果：
フラッシュメモリセルのゲートスタック構造に高温熱工程をかけると、第２絶縁膜の最下層（Ａ）及び最上層（Ｃ）のHigh-k絶縁膜に含まれる金属元素は、中間層（Ｂ）に拡散する。また、逆に、中間層（Ｂ）に含まれるシリコン元素は、最下層（Ａ）及び最上層（Ｃ）に拡散する。

このように、それぞれの原子は、濃度の低い領域へ拡散する傾向にある。最下層（Ａ）と中間層（Ｂ）の界面近傍、および、最上層（Ｃ）と中間層（Ｂ）との界面近傍の窒素濃度を高くすることにより、メモリセル製作時の高温熱工程に起因する相互拡散を防ぎ、制御性の高い第２絶縁膜を作成することが可能である。

なお、Ｈｆは、Ａｌと比べて拡散速度が速いので、最下層（Ａ）と最上層（Ｃ）にＨｆが含まれる場合には、このような窒素分布の配置を行うことが望ましい。

最下層（Ａ）と最上層（Ｃ）のなかに窒素を導入することで、メモリセル製作時の高温熱工程における金属元素の拡散を抑制できる。また、導入された窒素は、適度な量であれば、最下層（Ａ）と最上層（Ｃ）のHigh-k絶縁膜の耐圧を高めたり、欠陥密度を低減して低電界領域のリーク電流を抑制することができる。

膜中にシリコンを導入する場合の効果もほぼ同様である。誘電率が顕著に下がらない程度にシリコンを添加するのが望ましい。

・ 中間層の組成及び膜厚範囲の決定要因：
Ａｌ_２Ｏ_３／ＳｉＯＮ／Ａｌ_２Ｏ_３構造において、中間層（Ｂ）としてのシリコン酸窒化膜(SiO₂)_x(Si₃N₄)_1-xの組成比ｘが０．６以上の場合、高電界リーク電流がＡｌ_２Ｏ_３単層膜よりも小さくなる。その理由は、図４５に示すように、この組成比よりも酸化膜側（ｘが大きい側）で中間層（Ｂ）のバリアハイトがＡｌ_２Ｏ_３のバリアハイトよりも大きくなるからである。

中間層（Ｂ）のシリコン酸化膜の最適膜厚の範囲については、高電界領域のリーク電流を低減させる観点からは、約１ｎｍ以上であれば、どのような膜厚であってもよい。なぜならば、中間層（Ｂ）では、リーク電流は、主として、ＦＮ(Fowler-Nordheim)トンネル電流として流れるので、膜厚依存性を持たないからである。

一方、低電界リーク電流を低減させる観点からは、中間層（Ｂ）は厚いほうが望ましい。特に、ＳｉＯ_２の膜厚換算で１．５ｎｍ以下になると、低電界でもトンネル電流が流れるため、最下層（Ａ）及び最上層（Ｃ）のHigh-k絶縁膜での低電界リーク電流を遮断する効果が失われる。

しかし、中間層（Ｂ）を厚くしすぎると、フラッシュメモリセルの電気的等価膜厚が大きくなり過ぎ、それに伴って、制御ゲート電極に印加する電圧も大きくなるので、中間層（Ｂ）は、ＳｉＯ_２の膜厚換算で４〜５ｎｍ以下にするのが望ましい。

以上の議論から、中間層（Ｂ）のシリコン酸化膜の最適膜厚の範囲は、１．５ｎｍ〜５ｎｍの範囲である。

・ ハフニウム・アルミネート（ＨｆＡｌＯ）を最下層・最上層に使用するメリット：
最下層（Ａ）と最上層（Ｃ）がＡｌ_２Ｏ_３の場合は、膜中欠陥が比較的少ないが、誘電率の高さが限られている。一方、最下層（Ａ）と最上層（Ｃ）がＨｆＯ_２の場合は、誘電率は高いが、膜中欠陥が比較的多い。

そこで、フラッシュメモリが要求する仕様に合わせて、両者の中間となるハフニウム・アルミネートを使用することで、最適な特性を見出すこともできる。

・ ＨｆＡｌＯの最適膜厚範囲：
ＨｆＡｌＯ／ＳｉＯ_２／ＨｆＡｌＯ構造は、ＨｆＡｌＯ単層膜よりも、高電界リーク電流について優位性を得ることができる。

最下層（Ａ）と最上層（Ｃ）のＨｆＡｌＯの組成が等しい場合の、リーク電流優位性が得られるＨｆＡｌＯの最適膜厚の範囲について、図４６及び図４７に示した。

・ 電荷蓄積層上の界面層の効果と最適膜厚:
電荷蓄積層の上には、意図しない界面層が形成されることもある。なぜならば、電荷蓄積層がシリコン窒化膜である場合、第２絶縁膜の最下層（Ａ）の形成は、通常、酸化性雰囲気のなかで行われるために、シリコン窒化膜の表面を酸化してしまうからである。

このような界面層は、制御性よく形成すれば、次の効果をもたらす。

ひとつは、界面層を形成することで、シリコン窒化膜の下地のラフネスを小さくできることである。下地のラフネスが小さくなれば、メモリセルの特性ばらつきを低減できる。また、もうひとつは、界面層を形成することで、シリコン窒化膜と界面層との間にトラップを形成し、シリコン窒化膜の電荷蓄積層としての機能を向上できることである（例えば、非特許文献５を参照）。

しかしながら、低誘電率の界面層が厚すぎると、本発明の効果は薄れてしまう。界面層が存在する場合には、その膜厚は、１ｎｍ以下、望ましくは、０．５ｎｍ以下にする。

・ 反応防止層の材料：
反応防止層は、シリコン窒化膜から構成するのが望ましい。

なぜならば、シリコン窒化膜は、High-k絶縁膜中に含まれるＨｆ，Ａｌのような金属元素、およびシリコンの拡散を防止するからである。

また、制御ゲート電極が、多結晶シリコンではなく、例えば、ニッケル・シリサイドのようなＦＵＳＩ(fully-silicided material)、およびＴａＮのような金属系材料の場合にも、第２絶縁膜の最上層（Ｃ）との間の金属元素およびシリコンの拡散を抑制できる。

３．適用例
本発明の例は、主として、電荷蓄積層が絶縁膜から構成されるメモリセルを有する不揮発性半導体メモリ、その中でも特に、ＮＡＮＤ型の素子構成をしたフラッシュメモリに適用できる。本発明の実施例では、電荷蓄積層としてシリコン窒化膜の例を示したが、電荷蓄積層は必ずしもシリコン窒化膜に限ることはなく、高誘電率(高誘電率)絶縁膜の電荷蓄積層の場合についても本発明の適用が可能である。

例えば、電荷蓄積層がＨｆ系絶縁膜で構成されていてもよいし、そこに窒素が添加されていてもよい。さらに、電荷蓄積層が高誘電率絶縁膜とシリコン窒化膜の積層膜もしくは連続膜で構成される場合についても本発明の適用は可能である。さらにまた、電荷蓄積層が必ずしも有限の厚さを持った絶縁膜層である必要はなく、例えばトンネル絶縁膜とブロック絶縁膜の境界面に存在する電荷捕獲中心を電荷蓄積層の代わりに用いる「界面トラップ型メモリ」に対しても本発明は適用可能である。

さらに、本発明は基本的には電荷蓄積層と制御ゲート電極の間に存在するブロック絶縁膜に対する発明であるので、本発明が適用される対象は必ずしもＭＯＮＯＳ型、ＳＯＮＯＳ型のメモリセルに限らない。

したがって、本発明における第２絶縁膜は、例えば、浮遊ゲート型メモリセルのインターポリ絶縁膜として適用することも可能である。また、ナノドット型メモリセルのブロック絶縁膜としても用いることができる。

また、本発明は、第２絶縁膜の構成方法に特徴があるので、基板側のドーパント不純物分布に関わらず用いることができる。したがって、例えば、メモリセルがソース・ドレイン拡散層を有しないＤ−ｔｙｐｅのＮＡＮＤセルにも有効である。

同様の考察から、また、本発明の例に係わるスタックゲート構造は、必ずしもシリコン(Si)基板上に形成する必要はない。例えば、シリコン基板上に形成されるウェル領域上に本発明のスタックゲート構造を形成してもよい。また、シリコン基板の代わりに、SiGe基板、Ge基板、SiGeC基板などを用いてもよいし、これらの基板内のウェル領域上に本発明のスタックゲート構造を形成してもよい。

さらに、本発明の例では、絶縁膜上に薄膜半導体が形成されるSOI(silicon on insulator)基板、SGOI(silicon-germanium on insulator)基板、GOI(germanium on insulator)基板などを使用することもできるし、これらの基板内のウェル領域上に本発明のスタックゲート構造を形成してもよい。

また、本発明の例では、ｐ型シリコン基板（ウェル領域を含む）上のｎチャネルトランジスタのメモリセル・ゲートスタック構造について述べたが、これを、ｎ型シリコン基板（ウェル領域を含む）上のｐチャネルトランジスタのメモリセル・ゲートスタック構造に置き換えることも可能である。この場合、ソース又はドレイン拡散層の導電型は、ｐ型になる。

また、本発明の例は、メモリセル内の要素技術に関わる発明であり、メモリセルの回路レベルでの接続の仕方には依存しないため、ＮＡＮＤ型の不揮発性半導体メモリ以外に、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型の不揮発性半導体メモリ、ＮＯＲ型とＮＡＮＤ型の良い点を融合した２トラ型フラッシュメモリ、さらには、１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３トラＮＡＮＤ型などにも、広く適用可能である。

さらに、本発明の第２絶縁膜は高電界領域と低電界領域の両方でリーク電流を減らすことに特徴があるため、適用対象は必ずしも不揮発性半導体メモリに限るものではなく、例えば、ＤＲＡＭキャパシタの絶縁膜、ＣＭＯＳトランジスタのゲート絶縁膜等として用いても構わない。

４． その他
本発明の例は、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。

また、本発明の例に係わるスタックゲート構造は、必ずしもシリコン(Si)基板上に形成する必要はない。例えば、シリコン基板上に形成されるウェル領域上に本発明のスタックゲート構造を形成してもよい。また、シリコン基板の代わりに、SiGe基板、Ge基板、SiGeC基板などを用いてもよいし、これらの基板内のウェル領域上に本発明のスタックゲート構造を形成してもよい。

さらに、本発明の例では、絶縁膜上に薄膜半導体が形成されるSOI(silicon on insulator)基板、SGOI(silicon-germanium on insulator)基板、GOI(germanium on insulator)基板などを使用することもできるし、これらの基板内のウェル領域上に本発明のスタックゲート構造を形成してもよい。

また、本発明の例では、ｐ型シリコン基板（ウェル領域を含む）上のｎチャネルトランジスタのメモリセル・ゲートスタック構造について述べたが、これを、ｎ型シリコン基板（ウェル領域を含む）上のｐチャネルトランジスタのメモリセル・ゲートスタック構造に置き換えることも可能である。この場合、ソース又はドレイン拡散層の導電型は、ｐ型になる。

さらに、上述の実施例に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成できる。例えば、上述の実施例に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施例の構成要素を適宜組み合わせてもよい。

１１： シリコン基板、 １２： 第１絶縁膜 (トンネル絶縁膜)、 １３： 電荷蓄積層（シリコン窒化膜）、 １４： 第２絶縁膜(アルミナ)、 １５: 制御ゲート電極 (リン・ドープ多結晶シリコン)、２１： ソース・ドレイン拡散層、 ２２：素子分離絶縁層、 ２３：ワード線 (低抵抗金属膜 (タングステン))、 １０１： シリコン基板、 １０２： 第１絶縁膜、もしくはトンネル絶縁膜、 １０３： 電荷蓄積層、 １０４： 第２絶縁膜の最下層（Ａ）（アルミナ膜）、 １０５： 第２絶縁膜の中間層（Ｂ）（シリコン酸化膜）、 １０６： 第２絶縁膜の最上層（Ｃ）（アルミナ膜）、 １０７： 第２絶縁膜、もしくはブロック絶縁膜、 １０８： 制御ゲート電極(リンドープ多結晶シリコン)、 １０９：低抵抗金属膜(タングステン)、 １１０： ソース・ドレイン拡散層、１１１：マスク材、 １１２ａ：スリット、 １１２ｂ：素子分離トレンチ、 １２１：素子分離絶縁層（埋め込みシリコン酸化膜）、１３１：マスク材、 １１７： シリコン酸窒化膜、 １１８： 第２絶縁膜の中間層（Ｂ）(連続的組成変化のシリコン酸窒化膜)、 １１９：第２絶縁膜の最下層（Ａ）（酸窒化アルミニウム）、１２０：第２絶縁膜の最上層（Ｃ）（酸窒化アルミニウム）、１２２：第２絶縁膜の最下層（Ａ）（Ｓｉ添加アルミナ）、１２３：第２絶縁膜の最上層（Ｃ）（Ｓｉ添加アルミナ）、１２４：第２絶縁膜の最下層（Ａ）（ＳｉおよびＮ添加アルミナ）、１２５：第２絶縁膜の最上層（Ｃ）（ＳｉおよびＮ添加アルミナ）、１２６：第２絶縁膜の最下層（Ａ）（ハフニウム・アルミネート）、１２７：第２絶縁膜の最上層（Ｃ）（ハフニウム・アルミネート）、１２８：第２絶縁膜の最下層（Ａ）（ハフニア）、１２９：第２絶縁膜の最上層（Ｃ）（ハフニア）、 １１３： 第２絶縁膜の最上層（Ｃ）（シリコン窒化膜）、１１４：第２絶縁膜の最上層（Ｃ）（アルミニウム・シリケート）、１１５: 窒化タンタル、１１６：窒化タングステン、 １４１： 極薄界面層、 １４２： 反応防止層(シリコン窒化膜)、 ２０１：積層電荷蓄積層の下層（シリコン窒化膜）、２０２: 積層電荷蓄積層の中間層（窒化ハフニウム・アルミネート）、２０３：積層電荷蓄積層の上層(シリコン窒化膜)、３０１：電荷蓄積層（浮遊ゲート電極 (リンドープ多結晶シリコン)）。

Claims (11)

1. 半導体基板の表面部に離間して配置されるソース・ドレイン拡散層と、
   前記ソース・ドレイン拡散層の間のチャネル上に配置される第１絶縁膜と、
   前記第１絶縁膜上に配置される電荷蓄積層と、
   前記電荷蓄積層上に配置され、複数層から構成される第２絶縁膜と、
   前記第２絶縁膜上に配置される制御ゲート電極とを具備し、
   前記第２絶縁膜は、前記電荷蓄積層の直上に配置される最下層（Ａ）、前記最下層（Ａ）上に配置される中間層（Ｂ）及び前記中間層（Ｂ）上に配置される最上層（Ｃ）を含み、
   前記中間層（Ｂ）は、(SiO₂)_x(Si₃N₄)_1-x (0.75≦x≦1)で表される材料から構成される
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記最下層（Ａ）は、少なくともＡｌの酸化物、酸窒化物、シリケート及び窒化シリケート、Ｈｆの酸化物、及び、ＡｌとＨｆの酸化物のうちの１つから構成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記最上層（Ｃ）は、少なくともＡｌの酸化物、酸窒化物、シリケート及び窒化シリケートのうちの１つから構成されることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記最上層（Ｃ）は、その組成比が(HfO₂)_x(Al₂O₃)_1-x (0≦x<0.81)で表されるアルミナ及びハフニウム・アルミネートのうちの１つから構成されることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
5. 前記電荷蓄積層と前記最下層（Ａ）との間に、シリコン酸化膜の界面層をさらに具備することを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
6. 前記最上層（Ｃ）と前記制御ゲート電極との間に、シリコン窒化膜をさらに具備することを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
7. 前記中間層（Ｂ）の組成、誘電率及びバリアハイトは、前記最下層（Ａ）から前記最上層（Ｃ）に向かう膜厚方向に連続的に変化することを特徴とする請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
8. 前記中間層（Ｂ）は、前記膜厚方向の中央部においてSiO₂になっていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
9. 半導体基板の表面部に離間して配置されるソース・ドレイン拡散層と、
   前記ソース・ドレイン拡散層の間のチャネル上に配置される第１絶縁膜と、
   前記第１絶縁膜上に配置される電荷蓄積層と、
   前記電荷蓄積層上に配置される第２絶縁膜と、
   前記第２絶縁膜上に配置される制御ゲート電極とを具備し、
   前記第２絶縁膜の組成、誘電率及びバリアハイトは、前記電荷蓄積層から前記制御ゲート電極に向かう膜厚方向に連続的に変化し、
   前記第２絶縁膜は、前記膜厚方向の中間部においてSiO₂になっている
   ことを特徴とする不揮発性半導体記憶装置。
10. 前記第２絶縁膜は、前記膜厚方向の最下部においてAl₂O₃になっていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
11. 前記第２絶縁膜は、前記膜厚方向の最上部においてAl₂O₃になっていることを特徴とする請求項９又は１０に記載の不揮発性半導体記憶装置。

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