JPH0817945A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0817945A JPH0817945A JP6144284A JP14428494A JPH0817945A JP H0817945 A JPH0817945 A JP H0817945A JP 6144284 A JP6144284 A JP 6144284A JP 14428494 A JP14428494 A JP 14428494A JP H0817945 A JPH0817945 A JP H0817945A
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Abstract
(57)【要約】
【目的】半導体の不揮発性記憶素子において、その書込
み消去回数の増加と、書込み消去の動作電圧の低電圧化
あるいは低消費電力化を実現し、フラッシュＥＥＰＲＯ
Ｍの性能向上を図る。 【構成】フローティングゲート型トランジスタの不揮発
性記憶素子において、ゲート絶縁膜の一部にシリコン窒
化物を用い、フローティングゲート電極とコントロール
ゲート電極との間の絶縁膜を高誘電率膜で形成し、この
高誘電率膜の組成を連続的あるいは不連続的に変え、あ
るいは２種類以上の高誘電率膜を積層する構造にする。
み消去回数の増加と、書込み消去の動作電圧の低電圧化
あるいは低消費電力化を実現し、フラッシュＥＥＰＲＯ
Ｍの性能向上を図る。 【構成】フローティングゲート型トランジスタの不揮発
性記憶素子において、ゲート絶縁膜の一部にシリコン窒
化物を用い、フローティングゲート電極とコントロール
ゲート電極との間の絶縁膜を高誘電率膜で形成し、この
高誘電率膜の組成を連続的あるいは不連続的に変え、あ
るいは２種類以上の高誘電率膜を積層する構造にする。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性の半導体記憶装
置に関するもので、特に不揮発性記憶素子の構造および
その製造方法に関する。
置に関するもので、特に不揮発性記憶素子の構造および
その製造方法に関する。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭの不揮発性記憶
素子にはフローティングゲート型トランジスタが使用さ
れている。このトランジスタは２層のゲート電極の構造
をしており、第１層ゲート電極であるフローティングゲ
ート電極に記憶情報電荷を蓄積するものである。この構
造では、第１層ゲート電極が半導体基板主面のシリコン
酸化膜上にフローティング状に形成され、この第１層ゲ
ート電極の上部にシリコン酸化膜とシリコン窒化膜の複
合した層間絶縁膜が設けられ、更にこの層間絶縁膜の上
部に第２層ゲート電極であるコントロールゲート電極が
形成される。
素子にはフローティングゲート型トランジスタが使用さ
れている。このトランジスタは２層のゲート電極の構造
をしており、第１層ゲート電極であるフローティングゲ
ート電極に記憶情報電荷を蓄積するものである。この構
造では、第１層ゲート電極が半導体基板主面のシリコン
酸化膜上にフローティング状に形成され、この第１層ゲ
ート電極の上部にシリコン酸化膜とシリコン窒化膜の複
合した層間絶縁膜が設けられ、更にこの層間絶縁膜の上
部に第２層ゲート電極であるコントロールゲート電極が
形成される。
【０００３】このフローティングゲート型トランジスタ
では、情報電荷の書込みは、トランジスタのチャネル領
域に発生するホットエレクトロンを半導体基板主面に形
成した１０ｎｍ程度の膜厚のシリコン酸化膜を通して第
１層ゲート電極に注入することで行われる。情報電荷の
消去は、この第１層ゲート電極にある電子をトランジス
タのソースあるいはチャネル領域に放出することで行わ
れる。この情報電荷の書込み状態が記憶情報の論理１に
相当し、情報電荷の消去状態が記憶情報の論理０に相当
する。
では、情報電荷の書込みは、トランジスタのチャネル領
域に発生するホットエレクトロンを半導体基板主面に形
成した１０ｎｍ程度の膜厚のシリコン酸化膜を通して第
１層ゲート電極に注入することで行われる。情報電荷の
消去は、この第１層ゲート電極にある電子をトランジス
タのソースあるいはチャネル領域に放出することで行わ
れる。この情報電荷の書込み状態が記憶情報の論理１に
相当し、情報電荷の消去状態が記憶情報の論理０に相当
する。
【０００４】以上のように情報電荷の書込み消去動作の
違いにより、フラッシュＥＥＰＲＯＭでの情報電荷の消
去電圧は書込み電圧に較べて高くなる。現在、この消去
電圧は１２Ｖ程度であり書込み電圧の２倍以上になって
いる。又、書込み消去の回数すなわち情報の書き換え回
数は１０5 回程度である。
違いにより、フラッシュＥＥＰＲＯＭでの情報電荷の消
去電圧は書込み電圧に較べて高くなる。現在、この消去
電圧は１２Ｖ程度であり書込み電圧の２倍以上になって
いる。又、書込み消去の回数すなわち情報の書き換え回
数は１０5 回程度である。
【０００５】そこで、この情報の書き換え回数の１０6
回以上への増加と、情報電荷の書込み消去電圧特に消去
電圧の５Ｖ以下への低減とはフラッシュメモリ容量の増
大に伴い強く要求されてきている。
回以上への増加と、情報電荷の書込み消去電圧特に消去
電圧の５Ｖ以下への低減とはフラッシュメモリ容量の増
大に伴い強く要求されてきている。
【０００６】このフローティングゲート型トランジスタ
の書き換え回数の増加と動作電圧の低減とを目的とした
従来技術について図８に基づいて説明する。図８は特開
平４−２０３１７６号公報で提案されたフラッシュＥＥ
ＰＲＯＭメモリセルの略断面図であり、トランジスタの
チャネル幅方向構造断面を示す。
の書き換え回数の増加と動作電圧の低減とを目的とした
従来技術について図８に基づいて説明する。図８は特開
平４−２０３１７６号公報で提案されたフラッシュＥＥ
ＰＲＯＭメモリセルの略断面図であり、トランジスタの
チャネル幅方向構造断面を示す。
【０００７】図８に示すように、ｐ型のシリコン半導体
基板２０１の主面に素子分離酸化膜２０２を形成する。
そして、このトランジスタのｎ+ 型のソース領域とドレ
イン領域（図示せず）を設ける。トランジスタのゲート
絶縁膜２０３はシリコン酸化膜で形成される。そして、
このゲート絶縁膜２０３を介してポリシリコンからなる
フローティングゲート電極２０４が設けられている。こ
のフローティングゲート電極２０４上にポリシリコン熱
酸化膜２０５、薄いシリコン窒化膜２０６、さらにシリ
コン窒化膜２０６の熱酸化により形成されるシリコン酸
化膜２０７からなる積層絶縁膜２０８が形成される。そ
して、電荷の書込み消去を行うインジェクション・イレ
ーズゲート電極２０９が、素子分離酸化膜２０２上およ
びフローティングゲート電極２０４の端部に形成され
る。さらに、フローティングゲート電極２０４上に、前
記の積層絶縁膜２０８を介してポリシリコンからなるコ
ントロールゲート電極２１０が設けられる。
基板２０１の主面に素子分離酸化膜２０２を形成する。
そして、このトランジスタのｎ+ 型のソース領域とドレ
イン領域（図示せず）を設ける。トランジスタのゲート
絶縁膜２０３はシリコン酸化膜で形成される。そして、
このゲート絶縁膜２０３を介してポリシリコンからなる
フローティングゲート電極２０４が設けられている。こ
のフローティングゲート電極２０４上にポリシリコン熱
酸化膜２０５、薄いシリコン窒化膜２０６、さらにシリ
コン窒化膜２０６の熱酸化により形成されるシリコン酸
化膜２０７からなる積層絶縁膜２０８が形成される。そ
して、電荷の書込み消去を行うインジェクション・イレ
ーズゲート電極２０９が、素子分離酸化膜２０２上およ
びフローティングゲート電極２０４の端部に形成され
る。さらに、フローティングゲート電極２０４上に、前
記の積層絶縁膜２０８を介してポリシリコンからなるコ
ントロールゲート電極２１０が設けられる。
【０００８】この構造において情報の書込みは、コント
ロールゲート電極２１０に正電圧を印加しインジェクシ
ョン・イレーズゲート電極２０９を０Ｖにする。これに
対し、情報の消去は、コントロールゲート電極２１０を
０Ｖにし、インジェクション・イレーズ電極２０９に正
電圧を印加する。このようにして、情報電荷である電子
をフローティングゲート電極２０４とインジェクション
・イレーズ電極２０９との間でやりとりすることで情報
の書込み消去は行われる。
ロールゲート電極２１０に正電圧を印加しインジェクシ
ョン・イレーズゲート電極２０９を０Ｖにする。これに
対し、情報の消去は、コントロールゲート電極２１０を
０Ｖにし、インジェクション・イレーズ電極２０９に正
電圧を印加する。このようにして、情報電荷である電子
をフローティングゲート電極２０４とインジェクション
・イレーズ電極２０９との間でやりとりすることで情報
の書込み消去は行われる。
【０００９】このフローティングゲート電極２０４とイ
ンジェション・イレーズ電極２０９との間に介在する積
層絶縁膜２０８は電子の注入に対する耐性が高いため、
先述したように書き換え回数が増加するとされる。
ンジェション・イレーズ電極２０９との間に介在する積
層絶縁膜２０８は電子の注入に対する耐性が高いため、
先述したように書き換え回数が増加するとされる。
【００１０】更に、フローティングゲート電極２０４と
インジェクション・イレーズ電極２０９の重なる面積を
小さくし、フローティングゲート電極２０４とコントロ
ールゲート電極２１０の重なる面積を大きくすること
で、書込み消去の電圧を下げることができる。この理由
は以下の通りである。書込み消去の際にフローティング
ゲート電極２０４とインジェクション・イレーズ電極２
０９との間に印加される電圧Ｖは、コントロールゲート
電極２１０とインジェクション・イレーズ電極２０９間
に印加される電圧ＶGDをその間の容量の比で分割した電
圧になり（１）式で表わされる。
インジェクション・イレーズ電極２０９の重なる面積を
小さくし、フローティングゲート電極２０４とコントロ
ールゲート電極２１０の重なる面積を大きくすること
で、書込み消去の電圧を下げることができる。この理由
は以下の通りである。書込み消去の際にフローティング
ゲート電極２０４とインジェクション・イレーズ電極２
０９との間に印加される電圧Ｖは、コントロールゲート
電極２１０とインジェクション・イレーズ電極２０９間
に印加される電圧ＶGDをその間の容量の比で分割した電
圧になり（１）式で表わされる。
【００１１】
【００１２】ここでＣ1 、Ｓ1 はフローティングゲート
電極２０４とインジェクション・イレーズ電極２０９間
の容量およびそれらの重なる領域の面積であり、Ｃ2 、
Ｓ2はフローティングゲート電極２０４とコントロール
ゲート電極２１０間の容量およびそれらの重なる面積で
ある。
電極２０４とインジェクション・イレーズ電極２０９間
の容量およびそれらの重なる領域の面積であり、Ｃ2 、
Ｓ2はフローティングゲート電極２０４とコントロール
ゲート電極２１０間の容量およびそれらの重なる面積で
ある。
【００１３】書込み消去の電圧Ｖを一定とすると、上の
（１）式よりＳ2 をＳ1 に比べ大きくすることで、ＶGD
が小さくなることが判る。
（１）式よりＳ2 をＳ1 に比べ大きくすることで、ＶGD
が小さくなることが判る。
【００１４】
【発明が解決しようとする課題】通常のフローティング
ゲート型トランジスタにおいては、情報電荷の書込み消
去は図８に示すフローティングゲート電極２０４とシリ
コン半導体基板２０１との間で、ゲート絶縁膜２０３を
通して行われる。これに対し、上述した従来技術では、
この情報電荷の書込み消去をフローティングゲート電極
２０４とインジェクション・イレーズ電極２０９との間
で行う。この従来技術の場合には、情報の書込み消去の
際の電子の移動はフローティングゲート電極２０４上に
形成された積層絶縁膜２０８で起る。ここで、フローテ
ィングゲート電極２０４はポリシリコンで形成されてい
るために、その表面には微小の凹凸が形成される。この
ために電界の集中が生じ易く、この電界集中する領域で
積層絶縁膜２０８の劣化が早まる。これらの理由から、
先述した書込み消去の回数は１０6 回程度で大きな増加
は難しい。
ゲート型トランジスタにおいては、情報電荷の書込み消
去は図８に示すフローティングゲート電極２０４とシリ
コン半導体基板２０１との間で、ゲート絶縁膜２０３を
通して行われる。これに対し、上述した従来技術では、
この情報電荷の書込み消去をフローティングゲート電極
２０４とインジェクション・イレーズ電極２０９との間
で行う。この従来技術の場合には、情報の書込み消去の
際の電子の移動はフローティングゲート電極２０４上に
形成された積層絶縁膜２０８で起る。ここで、フローテ
ィングゲート電極２０４はポリシリコンで形成されてい
るために、その表面には微小の凹凸が形成される。この
ために電界の集中が生じ易く、この電界集中する領域で
積層絶縁膜２０８の劣化が早まる。これらの理由から、
先述した書込み消去の回数は１０6 回程度で大きな増加
は難しい。
【００１５】更に、低電圧化のためには、先述したよう
にＳ1 ／Ｓ2 値を小さくするように設計する必要があ
る。又、この従来技術の場合、情報の書込み消去の際に
フローティングゲート電極２０４とインジェクション・
イレーズ電極２０９間の積層絶縁膜に印加される電界強
度を５×１０6 Ｖ／ｃｍとすると、フローティングゲー
ト電極２０４とコントロールゲート電極２１０間の積層
絶縁膜に印加される電界強度は１×１０6 Ｖ／ｃｍ以下
になるようにすることが望ましい。これは、フローティ
ングゲート電極２０４とコントロールゲート電極２１０
間に電流が流れるのを防止するためである。このことは
Ｓ2 の値がＳ1 の5 倍以上になることを意味する。
にＳ1 ／Ｓ2 値を小さくするように設計する必要があ
る。又、この従来技術の場合、情報の書込み消去の際に
フローティングゲート電極２０４とインジェクション・
イレーズ電極２０９間の積層絶縁膜に印加される電界強
度を５×１０6 Ｖ／ｃｍとすると、フローティングゲー
ト電極２０４とコントロールゲート電極２１０間の積層
絶縁膜に印加される電界強度は１×１０6 Ｖ／ｃｍ以下
になるようにすることが望ましい。これは、フローティ
ングゲート電極２０４とコントロールゲート電極２１０
間に電流が流れるのを防止するためである。このことは
Ｓ2 の値がＳ1 の5 倍以上になることを意味する。
【００１６】このように、フローティングゲート電極２
０４とインジェクション・イレーズ電極２０９の重なる
面積Ｓ1 を小さくし、フローティングゲート電極２０４
とコントロールゲート電極２１０の重なる面積Ｓ2 を大
きくしなければならない。このためにはコントロールゲ
ート電極の面積を大きくしなければならないが、このこ
とは不揮発性記憶素子の微細化を難しくしている。
０４とインジェクション・イレーズ電極２０９の重なる
面積Ｓ1 を小さくし、フローティングゲート電極２０４
とコントロールゲート電極２１０の重なる面積Ｓ2 を大
きくしなければならない。このためにはコントロールゲ
ート電極の面積を大きくしなければならないが、このこ
とは不揮発性記憶素子の微細化を難しくしている。
【００１７】このように従来の不揮発性記憶素子の構造
では前記低電圧化と微細化を同時に満足させることは難
かしい。
では前記低電圧化と微細化を同時に満足させることは難
かしい。
【００１８】本発明の目的は以上の課題を解決し、情報
電荷の書き換え回数の増加、低電圧化あるいは低消費電
力化及び微細化の容易なフラッシュＥＥＰＲＯＭの実現
を可能とする不揮発性記憶素子を提供することである。
電荷の書き換え回数の増加、低電圧化あるいは低消費電
力化及び微細化の容易なフラッシュＥＥＰＲＯＭの実現
を可能とする不揮発性記憶素子を提供することである。
【００１９】本発明の他の目的は、前記の不揮発性記憶
素子の製造方法を提供することにある。
素子の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】このために本発明は、半
導体基板上に第１の絶縁膜を介して設けられたフローテ
ィングゲート電極と、前記フローティングゲート電極上
に第２の絶縁膜を介して設けられたコントロールゲート
電極を有するフラッシュＥＥＰＲＯＭの不揮発性記憶素
子において、前記第１の絶縁膜の膜厚及び比誘電率をそ
れぞれｔ1 及びε1 とし第２の絶縁膜の膜厚及び比誘電
率をそれぞれｔ2 及びε2 とするとき、これらの絶縁膜
が１４≦ε2 ／ε1 の関係とｔ2 ／ｔ1 ≦ε2 ／ε1 の
関係とを満足するように、第１の絶縁膜と第２の絶縁膜
を形成する。
導体基板上に第１の絶縁膜を介して設けられたフローテ
ィングゲート電極と、前記フローティングゲート電極上
に第２の絶縁膜を介して設けられたコントロールゲート
電極を有するフラッシュＥＥＰＲＯＭの不揮発性記憶素
子において、前記第１の絶縁膜の膜厚及び比誘電率をそ
れぞれｔ1 及びε1 とし第２の絶縁膜の膜厚及び比誘電
率をそれぞれｔ2 及びε2 とするとき、これらの絶縁膜
が１４≦ε2 ／ε1 の関係とｔ2 ／ｔ1 ≦ε2 ／ε1 の
関係とを満足するように、第１の絶縁膜と第２の絶縁膜
を形成する。
【００２１】ここで、前記第１の絶縁膜をシリコン窒化
物、シリコン酸化物又はシリコン酸化膜の窒化物で形成
し、前記第２の絶縁膜をタンタル酸化物、チタン酸スト
ロンチウム、チタン酸バリウムストロンチウム、又はチ
タン酸ジリコン酸鉛の金属酸化物で形成することが好ま
しい。
物、シリコン酸化物又はシリコン酸化膜の窒化物で形成
し、前記第２の絶縁膜をタンタル酸化物、チタン酸スト
ロンチウム、チタン酸バリウムストロンチウム、又はチ
タン酸ジリコン酸鉛の金属酸化物で形成することが好ま
しい。
【００２２】あるいは前記不揮発性記憶素子において、
前記第２の絶縁膜を２種類の金属酸化物の固溶体絶縁物
質で形成する。この場合に、前記固溶体絶縁物質の組成
がその厚さ方向で連続的あるいは不連続的に変化するよ
うに堆積させる。
前記第２の絶縁膜を２種類の金属酸化物の固溶体絶縁物
質で形成する。この場合に、前記固溶体絶縁物質の組成
がその厚さ方向で連続的あるいは不連続的に変化するよ
うに堆積させる。
【００２３】あるいは前記不揮発性記憶素子において、
前記第２の絶縁膜を積層した２種類の絶縁膜で形成す
る。ここでこの積層する絶縁膜には別種の高誘電率の誘
電体物質が少くとも用いられる。
前記第２の絶縁膜を積層した２種類の絶縁膜で形成す
る。ここでこの積層する絶縁膜には別種の高誘電率の誘
電体物質が少くとも用いられる。
【００２４】更には、前記第１の絶縁膜と前記第２の絶
縁膜とフローティングゲート電極とコントロールゲート
電極とを被覆するようにシリコン酸化膜とシリコン窒化
膜の積層膜を形成する。
縁膜とフローティングゲート電極とコントロールゲート
電極とを被覆するようにシリコン酸化膜とシリコン窒化
膜の積層膜を形成する。
【００２５】
【実施例】次に本発明について図面を参照して説明す
る。図１及び図２は本発明の第１の実施例の不揮発性記
憶素子を説明するための略断面図であり、ｎチャネル型
のトランジスタを例として示した。ここで、図１はトラ
ンジスタのチャネル長方向構造断面を示し、図２はトラ
ンジスタのチャネル幅方向構造断面を示す。図１及び図
２に示すように、ｐ型のシリコン半導体基板１の主面に
半導体素子間を電気的に分離する素子分離酸化膜２を形
成する。この素子分離酸化膜２の無い領域のシリコン半
導体基板１主面に、膜厚が０．５〜１ｎｍの第１ゲート
絶縁膜３ａを設ける。ここでこの第１ゲート絶縁膜３ａ
は、シリコン半導体基板１主面の自然酸化膜等を除去し
その表面を清浄化した後、このシリコン半導体基板を熱
窒化することで形成される。そしてこの第１ゲート絶縁
膜３ａの表面は熱酸化される。このような第１ゲート絶
縁膜３ａ上に膜厚が４〜８ｎｍの第２絶縁膜３ｂを形成
する。ここでこの第２絶縁膜３ｂはシリコン酸化膜で形
成する。このようにして積層した２層の絶縁膜で構成さ
れたゲート絶縁膜３を設ける。
る。図１及び図２は本発明の第１の実施例の不揮発性記
憶素子を説明するための略断面図であり、ｎチャネル型
のトランジスタを例として示した。ここで、図１はトラ
ンジスタのチャネル長方向構造断面を示し、図２はトラ
ンジスタのチャネル幅方向構造断面を示す。図１及び図
２に示すように、ｐ型のシリコン半導体基板１の主面に
半導体素子間を電気的に分離する素子分離酸化膜２を形
成する。この素子分離酸化膜２の無い領域のシリコン半
導体基板１主面に、膜厚が０．５〜１ｎｍの第１ゲート
絶縁膜３ａを設ける。ここでこの第１ゲート絶縁膜３ａ
は、シリコン半導体基板１主面の自然酸化膜等を除去し
その表面を清浄化した後、このシリコン半導体基板を熱
窒化することで形成される。そしてこの第１ゲート絶縁
膜３ａの表面は熱酸化される。このような第１ゲート絶
縁膜３ａ上に膜厚が４〜８ｎｍの第２絶縁膜３ｂを形成
する。ここでこの第２絶縁膜３ｂはシリコン酸化膜で形
成する。このようにして積層した２層の絶縁膜で構成さ
れたゲート絶縁膜３を設ける。
【００２６】次に、このゲート絶縁膜３上にフローティ
ングゲート電極４を形成する。ここでこのフローティン
グゲート電極４は、リンあるいはヒ素がドーピングさ
れ、膜厚が５０〜１００ｎｍのポリシリコン上に高融点
金属あるいは白金等のシリサイドを堆積させたポリサイ
ドで形成される。あるいは、前記ポリシリコン上に酸化
ルテニウム又は酸化イリジウムを堆積させた積層金属で
形成される。
ングゲート電極４を形成する。ここでこのフローティン
グゲート電極４は、リンあるいはヒ素がドーピングさ
れ、膜厚が５０〜１００ｎｍのポリシリコン上に高融点
金属あるいは白金等のシリサイドを堆積させたポリサイ
ドで形成される。あるいは、前記ポリシリコン上に酸化
ルテニウム又は酸化イリジウムを堆積させた積層金属で
形成される。
【００２７】このフローティングゲート電極４上にゲー
ト電極間絶縁膜５を形成する。ここでこのゲート電極間
絶縁膜５は大きな比誘電率を有する誘電体膜で形成す
る。このような誘電体膜としてタンタル酸化膜、チタン
酸ストロンチウム（以下、ＳＴＯと呼称する）、チタン
酸バリウムストロンチウム（以下、ＢＳＴと呼称す
る）、あるいはチタン酸ジルコン酸鉛（以下、ＰＺＴと
呼称する）を使用する。
ト電極間絶縁膜５を形成する。ここでこのゲート電極間
絶縁膜５は大きな比誘電率を有する誘電体膜で形成す
る。このような誘電体膜としてタンタル酸化膜、チタン
酸ストロンチウム（以下、ＳＴＯと呼称する）、チタン
酸バリウムストロンチウム（以下、ＢＳＴと呼称す
る）、あるいはチタン酸ジルコン酸鉛（以下、ＰＺＴと
呼称する）を使用する。
【００２８】次にゲート電極間絶縁膜５を被覆するコン
トロールゲート電極６を形成する。ここでこの電極材料
として膜厚が２００ｎｍ程度の酸化ルテニウムあるいは
酸化イリジウムと窒化チタン、パラジウム又は白金との
積層金属膜を使用する。
トロールゲート電極６を形成する。ここでこの電極材料
として膜厚が２００ｎｍ程度の酸化ルテニウムあるいは
酸化イリジウムと窒化チタン、パラジウム又は白金との
積層金属膜を使用する。
【００２９】このようにした後、トランジスタのソース
領域７、ドレイン領域８をそれぞれ形成する。ここでこ
の領域にはヒ素のイオン注入とランプアニールでの熱処
理によりｎ+ 拡散層を形成する。この熱処理工程では低
温処理にすることが重要となる。これは、高い温度での
熱処理は前記のゲート電極間絶縁膜５の電気特性その中
でも特に膜の絶縁性を劣化させるためである。
領域７、ドレイン領域８をそれぞれ形成する。ここでこ
の領域にはヒ素のイオン注入とランプアニールでの熱処
理によりｎ+ 拡散層を形成する。この熱処理工程では低
温処理にすることが重要となる。これは、高い温度での
熱処理は前記のゲート電極間絶縁膜５の電気特性その中
でも特に膜の絶縁性を劣化させるためである。
【００３０】このようにした後、層間絶縁膜９を形成す
る。この層間絶縁膜９は膜厚が５００ｎｍのＢＰＳＧ
（ボロンガラス、リンガラスを含むシリコン酸化膜）膜
あるいは二酸化シリコン膜で形成する。この層間絶縁膜
９にコンタクト孔を開口しソース電極１０、ドレイン電
極１１を設ける。このようにして、本発明の第１の実施
例の基本構造はできあがる。
る。この層間絶縁膜９は膜厚が５００ｎｍのＢＰＳＧ
（ボロンガラス、リンガラスを含むシリコン酸化膜）膜
あるいは二酸化シリコン膜で形成する。この層間絶縁膜
９にコンタクト孔を開口しソース電極１０、ドレイン電
極１１を設ける。このようにして、本発明の第１の実施
例の基本構造はできあがる。
【００３１】次に図３に、図１のフローティングゲート
型トランジスタのＭＩＳ構造部分を等価回路にして示
す。ここで、ｃ1 、ｃ2 はそれぞれゲート絶縁膜３を誘
電体膜とする第１ゲートキャパシタ２１、及びゲート電
極間絶縁膜５を誘電体膜とする第２ゲートキャパシタ２
２の容量を表わす。ｓ1 、ｓ2 はそれぞれ第１ゲートキ
キャパシタ２１及び第２ゲートキャパシタ２２の面積を
表わす。ｔ1 、ε1 はそれぞれゲート絶縁膜３の膜厚、
比誘電率を表す。又ｔ2 、ε2 はゲート電極間絶縁膜の
膜厚、比誘電率をそれぞれ表す。又、図３の中で、第１
ゲートキャパシタ２１と第２ゲートキャパシタ２２を直
列配線して電源２３が接続される。
型トランジスタのＭＩＳ構造部分を等価回路にして示
す。ここで、ｃ1 、ｃ2 はそれぞれゲート絶縁膜３を誘
電体膜とする第１ゲートキャパシタ２１、及びゲート電
極間絶縁膜５を誘電体膜とする第２ゲートキャパシタ２
２の容量を表わす。ｓ1 、ｓ2 はそれぞれ第１ゲートキ
キャパシタ２１及び第２ゲートキャパシタ２２の面積を
表わす。ｔ1 、ε1 はそれぞれゲート絶縁膜３の膜厚、
比誘電率を表す。又ｔ2 、ε2 はゲート電極間絶縁膜の
膜厚、比誘電率をそれぞれ表す。又、図３の中で、第１
ゲートキャパシタ２１と第２ゲートキャパシタ２２を直
列配線して電源２３が接続される。
【００３２】ここで、図１に示したコントロールゲート
電極６とシリコン半導体基板１間に電圧ｖ0 を印加し、
ゲート絶縁膜３にかかる初期電圧をｖ1 、コントロール
ゲート電極間絶縁膜にかかる初期電圧をｖ2 とする。こ
れを図３の等価回路で示すと、電源２３の電圧がｖ0 と
なり、第１ゲートキャパシタ２１にかかる電圧がｖ1と
なり、第２ゲートキャパシタ２２にかかる電圧がｖ2 と
なる。このようにすると、これらの電圧はそれぞれ次の
（２）式及び（３）式で表される。
電極６とシリコン半導体基板１間に電圧ｖ0 を印加し、
ゲート絶縁膜３にかかる初期電圧をｖ1 、コントロール
ゲート電極間絶縁膜にかかる初期電圧をｖ2 とする。こ
れを図３の等価回路で示すと、電源２３の電圧がｖ0 と
なり、第１ゲートキャパシタ２１にかかる電圧がｖ1と
なり、第２ゲートキャパシタ２２にかかる電圧がｖ2 と
なる。このようにすると、これらの電圧はそれぞれ次の
（２）式及び（３）式で表される。
【００３３】
【００３４】
【００３５】情報書込みの場合には図１のコントロール
ゲート電極６に正電圧を印加する。この時ゲート絶縁膜
３にかかる電界強度は５×１０6 Ｖ／ｃｍ程度にされ、
チャネルのドレイン領域近傍に発生するホットエレクロ
ンのフローティングゲート電極４への注入により情報電
荷の書込みが行われる。ここで（２）式のｖ1 はゲート
絶縁膜３の膜厚と上記の電界強度との積で表わされ、ゲ
ート絶縁膜３の膜厚が一定であれば、ｖ1 は略一定電圧
となる。この条件下で（２）式はゲート電極間絶縁膜５
の比誘電率ε2 が高い程書込み電圧ｖ0 が低下すること
を表わす。
ゲート電極６に正電圧を印加する。この時ゲート絶縁膜
３にかかる電界強度は５×１０6 Ｖ／ｃｍ程度にされ、
チャネルのドレイン領域近傍に発生するホットエレクロ
ンのフローティングゲート電極４への注入により情報電
荷の書込みが行われる。ここで（２）式のｖ1 はゲート
絶縁膜３の膜厚と上記の電界強度との積で表わされ、ゲ
ート絶縁膜３の膜厚が一定であれば、ｖ1 は略一定電圧
となる。この条件下で（２）式はゲート電極間絶縁膜５
の比誘電率ε2 が高い程書込み電圧ｖ0 が低下すること
を表わす。
【００３６】消去の場合にはコントロールゲート電極６
に負電圧を印加するか、あるいはコントロールゲート電
極６を０Ｖにしソース領域７又はシリコン半導体基板１
側に正電圧を印加する。そして前記の電界強度が９×１
０6 Ｖ／ｃｍになるように設定する。この場合も情報書
込みと同様に、ゲート電極間絶縁膜３の高誘電率化が消
去電圧の低減に有効となる。
に負電圧を印加するか、あるいはコントロールゲート電
極６を０Ｖにしソース領域７又はシリコン半導体基板１
側に正電圧を印加する。そして前記の電界強度が９×１
０6 Ｖ／ｃｍになるように設定する。この場合も情報書
込みと同様に、ゲート電極間絶縁膜３の高誘電率化が消
去電圧の低減に有効となる。
【００３７】このゲート電極間絶縁膜の高誘電率化は
（３）式から判るように、ｖ2 の値を低減させる。この
低減は、情報電荷の書込み消去時に電子がゲート電極間
絶縁膜を移動するのを低下させる。このことはゲート電
極間絶縁膜の絶縁性をある程度犠牲にしても高誘電率化
が可能となることを示す。
（３）式から判るように、ｖ2 の値を低減させる。この
低減は、情報電荷の書込み消去時に電子がゲート電極間
絶縁膜を移動するのを低下させる。このことはゲート電
極間絶縁膜の絶縁性をある程度犠牲にしても高誘電率化
が可能となることを示す。
【００３８】不揮発性記憶素子の微細化には、図１及び
図２で示したようにフローティングゲート電極４とコン
トロールゲート電極６の面積を等しくする方がよい。こ
れは（２）式（３）式において、ｓ1 とｓ2 の値が等し
くなることを意味する。
図２で示したようにフローティングゲート電極４とコン
トロールゲート電極６の面積を等しくする方がよい。こ
れは（２）式（３）式において、ｓ1 とｓ2 の値が等し
くなることを意味する。
【００３９】このようにして、（２）式から書込み及び
消去の低電圧化に必要な条件の概略を決めることができ
る。情報電荷の蓄積保持が１０5 時間以上になるシリコ
ン酸化膜の最小膜厚は５ｎｍとなる。このため、ゲート
絶縁膜３への印加電界を５×１０6 Ｖ／ｃｍとしてｖ1
の最小値は２．５Ｖとなる。コントロールゲート電極に
印加される電圧ｖ0 を５Ｖ以下にするにはｖ1 ／ｖ0 を
０．５以上にすることが必要となる。これは（２）式に
よりｔ2 ／ｔ1 ≦ε2 ／ε1 となることを意味する。
消去の低電圧化に必要な条件の概略を決めることができ
る。情報電荷の蓄積保持が１０5 時間以上になるシリコ
ン酸化膜の最小膜厚は５ｎｍとなる。このため、ゲート
絶縁膜３への印加電界を５×１０6 Ｖ／ｃｍとしてｖ1
の最小値は２．５Ｖとなる。コントロールゲート電極に
印加される電圧ｖ0 を５Ｖ以下にするにはｖ1 ／ｖ0 を
０．５以上にすることが必要となる。これは（２）式に
よりｔ2 ／ｔ1 ≦ε2 ／ε1 となることを意味する。
【００４０】次に本実施例の不揮発性記憶素子の特性に
ついて説明する。表１はゲート電極間絶縁膜の材質を種
々に変えた場合の結果を示す。
ついて説明する。表１はゲート電極間絶縁膜の材質を種
々に変えた場合の結果を示す。
【００４１】
【表１】
【００４２】この表１はｔ1 ＝５ｎｍ、ｔ2 ＝５０ｎ
ｍ、ΔＶ＝２Ｖ、読出し時の比較用基準電圧が１Ｖの場
合の値を示している。ここでΔＶは次の（４）式で表わ
される電圧である。
ｍ、ΔＶ＝２Ｖ、読出し時の比較用基準電圧が１Ｖの場
合の値を示している。ここでΔＶは次の（４）式で表わ
される電圧である。
【００４３】
【００４４】ここで、ｑは電荷素量であり、Ｎはフロー
ティングゲート電極への単位面積当りの電子注入量であ
る。このΔＶは記憶情報の論理１又は論理０の読出しの
ために一定の値に確保されることが必要である。
ティングゲート電極への単位面積当りの電子注入量であ
る。このΔＶは記憶情報の論理１又は論理０の読出しの
ために一定の値に確保されることが必要である。
【００４５】表１から明らかなようにゲート電極間絶縁
膜をＳＴＯ膜、ＢＳＴ膜又はＰＺＴ膜にすることで、書
込み電圧、消去電圧は５Ｖ以下に低電圧化される。ここ
でゲート電極間絶縁膜の比誘電率ε2 の値は、タンタル
酸化膜で２４、ＳＴＯ膜で２００、ＢＳＴ膜で５１０、
ＰＺＴ膜で８０５である。又、ゲート絶縁膜の比誘電率
ε1 は４である。この表１より、５Ｖ以下の書込み消去
電圧にするためには、ゲート電極間絶縁膜の比誘電率は
ＳＴＯ膜の比誘電率より高くなればよいことが判る。す
なわち、５０≦ε2 ／ε1 の関係の成立することが必要
である。
膜をＳＴＯ膜、ＢＳＴ膜又はＰＺＴ膜にすることで、書
込み電圧、消去電圧は５Ｖ以下に低電圧化される。ここ
でゲート電極間絶縁膜の比誘電率ε2 の値は、タンタル
酸化膜で２４、ＳＴＯ膜で２００、ＢＳＴ膜で５１０、
ＰＺＴ膜で８０５である。又、ゲート絶縁膜の比誘電率
ε1 は４である。この表１より、５Ｖ以下の書込み消去
電圧にするためには、ゲート電極間絶縁膜の比誘電率は
ＳＴＯ膜の比誘電率より高くなればよいことが判る。す
なわち、５０≦ε2 ／ε1 の関係の成立することが必要
である。
【００４６】書き換え回数は、ゲート電極間絶縁膜がタ
ンタル酸化膜の場合で１０6 回、ＳＴＯ膜及びＢＳＴ膜
で１０7 回、ＰＺＴ膜で１０8 回となる。このように、
従来技術の書き換え回数１０5 回に比べ、本実施例で大
幅にこの回数は増加する。
ンタル酸化膜の場合で１０6 回、ＳＴＯ膜及びＢＳＴ膜
で１０7 回、ＰＺＴ膜で１０8 回となる。このように、
従来技術の書き換え回数１０5 回に比べ、本実施例で大
幅にこの回数は増加する。
【００４７】この実施例では、ゲート絶縁膜３を積層す
る２層の絶縁膜で形成する場合について示したが、シリ
コン酸化膜を熱窒化した単層の絶縁膜で形成してもよ
い。
る２層の絶縁膜で形成する場合について示したが、シリ
コン酸化膜を熱窒化した単層の絶縁膜で形成してもよ
い。
【００４８】情報蓄積の保持時間に関しては従来技術と
大きな差異はない。示された保持時間は１０年以上であ
り、この不揮発性記憶素子の使用の上では十分な値とな
っている。又、表１から判るように書込み時間及び消去
時間は従来技術より短縮する。因みに、現在のフラッシ
ュＥＥＰＲＯＭではこれらの値はそれぞれ、１０μｓｅ
ｃ，１ｍｓｅｃとなっている。
大きな差異はない。示された保持時間は１０年以上であ
り、この不揮発性記憶素子の使用の上では十分な値とな
っている。又、表１から判るように書込み時間及び消去
時間は従来技術より短縮する。因みに、現在のフラッシ
ュＥＥＰＲＯＭではこれらの値はそれぞれ、１０μｓｅ
ｃ，１ｍｓｅｃとなっている。
【００４９】次に、第２の実施例について図４に基づい
て説明する。図４は本発明の不揮発性記憶素子を説明す
るための略断面図である。基本構造は図１で説明した第
１実施例と同じである。両者での相違点はゲート電極間
絶縁膜にある。すなわち第１実施例では、同質で単層の
高誘電率膜を用いるのに対し、この実施例では、このゲ
ート電極間絶縁膜に連続的あるいは段階的に組成の変化
した高誘電率膜を使用する。
て説明する。図４は本発明の不揮発性記憶素子を説明す
るための略断面図である。基本構造は図１で説明した第
１実施例と同じである。両者での相違点はゲート電極間
絶縁膜にある。すなわち第１実施例では、同質で単層の
高誘電率膜を用いるのに対し、この実施例では、このゲ
ート電極間絶縁膜に連続的あるいは段階的に組成の変化
した高誘電率膜を使用する。
【００５０】図４に示すように、図１と同様にシリコン
半導体基板１上に素子分離酸化膜２を設けた後ゲート絶
縁膜３を形成する。このゲート絶縁膜３は膜厚が５ｎｍ
のシリコン酸化膜を熱窒化した絶縁膜で構成される。次
にこのゲート絶縁膜３を被覆してフローティングゲート
電極４を形成し、更にこのフローティングゲート電極４
上にゲート電極間絶縁膜５を堆積する。この場合、この
ゲート電極間絶縁膜５には連続的あるいは段階的に組成
の変化する高誘電率膜を使用する。
半導体基板１上に素子分離酸化膜２を設けた後ゲート絶
縁膜３を形成する。このゲート絶縁膜３は膜厚が５ｎｍ
のシリコン酸化膜を熱窒化した絶縁膜で構成される。次
にこのゲート絶縁膜３を被覆してフローティングゲート
電極４を形成し、更にこのフローティングゲート電極４
上にゲート電極間絶縁膜５を堆積する。この場合、この
ゲート電極間絶縁膜５には連続的あるいは段階的に組成
の変化する高誘電率膜を使用する。
【００５１】以下この高誘電率膜として、組成の変化す
るＢＳＴ膜を堆積する場合について説明する。
るＢＳＴ膜を堆積する場合について説明する。
【００５２】これらの成膜方法には大きくわけてＣＶＤ
（化学気相成長）法とスパッタ法とがある。以下にＣＶ
Ｄ法で成膜する場合について説明する。
（化学気相成長）法とスパッタ法とがある。以下にＣＶ
Ｄ法で成膜する場合について説明する。
【００５３】この膜の成膜装置の基本構成は多元系の絶
縁膜であるＢＰＳＧの成膜の場合とほぼ同じである。す
なわち、減圧の可能な石英の反応管をヒーター加熱する
減圧ＣＶＤ炉と、この炉に導入する原料ガスの供給装置
と、これらのガスの配管系とで基本的に構成される。こ
のような成膜装置で、炉の温度を６００〜７００℃に設
定する。チタンの原料としてＴｉ（ｉ−ＯＣ3 Ｈ7 ）4
を用い、これを石英容器あるいはステンレス製容器に入
れ２０℃程度に保温する。ストロンチウムの原料として
粉末のＳｒ（ＤＰＭ）2 を用い、これをステンレス製容
器に入れ１９０℃程度にして昇華させる。更に、バリウ
ムの原料として粉末のＢａ（ＤＰＭ）2を用い、これを
スタテンレス製の容器に入れ２１０℃程度にして昇華さ
せる。ここでＤＰＭは化学式ＣＨ（ＣＯ−Ｃ（ＣＨ3 ）
3 ）2 で表される物質である。
縁膜であるＢＰＳＧの成膜の場合とほぼ同じである。す
なわち、減圧の可能な石英の反応管をヒーター加熱する
減圧ＣＶＤ炉と、この炉に導入する原料ガスの供給装置
と、これらのガスの配管系とで基本的に構成される。こ
のような成膜装置で、炉の温度を６００〜７００℃に設
定する。チタンの原料としてＴｉ（ｉ−ＯＣ3 Ｈ7 ）4
を用い、これを石英容器あるいはステンレス製容器に入
れ２０℃程度に保温する。ストロンチウムの原料として
粉末のＳｒ（ＤＰＭ）2 を用い、これをステンレス製容
器に入れ１９０℃程度にして昇華させる。更に、バリウ
ムの原料として粉末のＢａ（ＤＰＭ）2を用い、これを
スタテンレス製の容器に入れ２１０℃程度にして昇華さ
せる。ここでＤＰＭは化学式ＣＨ（ＣＯ−Ｃ（ＣＨ3 ）
3 ）2 で表される物質である。
【００５４】これらの反応ガスはキャリアガスであるア
ルゴンガスで前記の炉内にそれぞれの配管を通して運ば
れる。ここでこれらの配管は２２０℃程度に保温され
る。これはこれらの反応ガスの結露あるいは凝固を防止
するためである。これらの反応ガスの炉への導入は、前
以てこれら反応ガスの混合をして行う。この反応ガスの
混合は２３０℃程度に保ったステンレス製のシリンダー
内で行う。この時、酸素ガスあるいは亜酸化窒素ガスも
同時にこのシリンダーに導入する。このガスの配管系に
おいては、その配管長が極力短くなるようにする。
ルゴンガスで前記の炉内にそれぞれの配管を通して運ば
れる。ここでこれらの配管は２２０℃程度に保温され
る。これはこれらの反応ガスの結露あるいは凝固を防止
するためである。これらの反応ガスの炉への導入は、前
以てこれら反応ガスの混合をして行う。この反応ガスの
混合は２３０℃程度に保ったステンレス製のシリンダー
内で行う。この時、酸素ガスあるいは亜酸化窒素ガスも
同時にこのシリンダーに導入する。このガスの配管系に
おいては、その配管長が極力短くなるようにする。
【００５５】以上のような構成の成膜装置で所望の前記
高誘電率膜を堆積させる。この場合全体のガス圧力は１
Ｔｏｒｒ程度で一定にする。更にチタンのソースガスで
あるＴｉ（ｉ−ＯＣ3 Ｈ7 ）4 のガス流量は一定にす
る。そしてＳｒ（ＤＰＭ）2 とＢａ（ＤＰＭ）2 のガス
流量を成膜時間と共に変化させる。このようにして膜の
厚さ方向でその組成を異にする（Ｂａ，Ｓｒ）ＴｉＯ3
系の高誘電体膜を形成する。この場合の成膜速度は１ｎ
ｍ／ｍｉｎ程度となる。
高誘電率膜を堆積させる。この場合全体のガス圧力は１
Ｔｏｒｒ程度で一定にする。更にチタンのソースガスで
あるＴｉ（ｉ−ＯＣ3 Ｈ7 ）4 のガス流量は一定にす
る。そしてＳｒ（ＤＰＭ）2 とＢａ（ＤＰＭ）2 のガス
流量を成膜時間と共に変化させる。このようにして膜の
厚さ方向でその組成を異にする（Ｂａ，Ｓｒ）ＴｉＯ3
系の高誘電体膜を形成する。この場合の成膜速度は１ｎ
ｍ／ｍｉｎ程度となる。
【００５６】具体的には、例えばＴｉ（ｉ−ＯＣ
3 Ｈ7 ）4 のキャリアガスの流量を７０ｓｃｃｍとし、
Ｓｒ（ＤＰＭ）2 のキャリアガス流量を０〜３００ｓｃ
ｃｍの範囲で成膜時間と共に増加させ、Ｂａ（ＤＰＭ）
2 のキャリアガス流量を７０〜０ｓｃｃｍと成膜時間と
共に減少させる。このようにして、チタン酸バリウム膜
からＳＴＯ膜へと組成の変化する高誘電率膜を形成す
る。ここで、これらのキャリアガス流量を連続して変化
させると、その膜の厚さ方向に対し連続的に組成の変わ
った膜が堆積する。又、このガス流量の時間変化を大き
くすると、その組成の変化を大きくすることができる。
前記のガス流量の変化を断続的にすると、その組成が不
連続に変わった膜が堆積する。
3 Ｈ7 ）4 のキャリアガスの流量を７０ｓｃｃｍとし、
Ｓｒ（ＤＰＭ）2 のキャリアガス流量を０〜３００ｓｃ
ｃｍの範囲で成膜時間と共に増加させ、Ｂａ（ＤＰＭ）
2 のキャリアガス流量を７０〜０ｓｃｃｍと成膜時間と
共に減少させる。このようにして、チタン酸バリウム膜
からＳＴＯ膜へと組成の変化する高誘電率膜を形成す
る。ここで、これらのキャリアガス流量を連続して変化
させると、その膜の厚さ方向に対し連続的に組成の変わ
った膜が堆積する。又、このガス流量の時間変化を大き
くすると、その組成の変化を大きくすることができる。
前記のガス流量の変化を断続的にすると、その組成が不
連続に変わった膜が堆積する。
【００５７】以上のようにしてゲート電極間絶縁膜５を
形成した後、第１の実施例と同様にしてコントロールゲ
ート電極６、トランジスタのソース領域７、ドレイン領
域８更に層間絶縁膜９、ソース電極１０、ドレイン電極
１１を形成する。このようにして、第２実施例の不揮発
性記憶素子が形成される。
形成した後、第１の実施例と同様にしてコントロールゲ
ート電極６、トランジスタのソース領域７、ドレイン領
域８更に層間絶縁膜９、ソース電極１０、ドレイン電極
１１を形成する。このようにして、第２実施例の不揮発
性記憶素子が形成される。
【００５８】ここでゲート電極間絶縁膜５のバンド構造
の禁止帯及び伝導帯は以下のような関係になる。すなわ
ち、チタン酸バリウム膜の禁止帯幅は約３ｅＶ、ＳＴＯ
膜のそれは約３．４ｅＶである。このために、（Ｂａ，
Ｓｒ）ＴｉＯ3 で構成するゲート電極間絶縁膜５のバン
ドの伝導帯に、０．４ｅＶ程度の傾斜が生じる。そこ
で、シリコン半導体基板の伝導帯からフローティングゲ
ート電極４に注入され蓄積される電子はコントロールゲ
ート電極６に放出され難くなる。このために、情報電荷
の蓄積保持時間が表１のＢＳＴ膜の２倍程度に増加す
る。又、この伝導帯の傾斜に相当する内部電界は、情報
電荷の書込み時、前記の電子注入がゲート絶縁膜３に行
われるのを抑止する。このために情報電荷の消去時間が
通常の１／５以下に短縮する。
の禁止帯及び伝導帯は以下のような関係になる。すなわ
ち、チタン酸バリウム膜の禁止帯幅は約３ｅＶ、ＳＴＯ
膜のそれは約３．４ｅＶである。このために、（Ｂａ，
Ｓｒ）ＴｉＯ3 で構成するゲート電極間絶縁膜５のバン
ドの伝導帯に、０．４ｅＶ程度の傾斜が生じる。そこ
で、シリコン半導体基板の伝導帯からフローティングゲ
ート電極４に注入され蓄積される電子はコントロールゲ
ート電極６に放出され難くなる。このために、情報電荷
の蓄積保持時間が表１のＢＳＴ膜の２倍程度に増加す
る。又、この伝導帯の傾斜に相当する内部電界は、情報
電荷の書込み時、前記の電子注入がゲート絶縁膜３に行
われるのを抑止する。このために情報電荷の消去時間が
通常の１／５以下に短縮する。
【００５９】次に、第３の実施例について図５で説明す
る。図５は本発明の不揮発性記憶素子を説明するための
略断面図である。本実施例ではゲート電極間絶縁膜５
に、第１成分膜５ａと第２成分膜５ｂで構成される複合
膜を使用する点が実施例１と異る。以下にこのゲート電
極間絶縁膜について述べる。
る。図５は本発明の不揮発性記憶素子を説明するための
略断面図である。本実施例ではゲート電極間絶縁膜５
に、第１成分膜５ａと第２成分膜５ｂで構成される複合
膜を使用する点が実施例１と異る。以下にこのゲート電
極間絶縁膜について述べる。
【００６０】シリコン半導体基板１主面に形成したゲー
ト絶縁膜３を被覆するようにフローティングゲート電極
４を形成し、このフローティングゲート電極４上にタン
タル酸化膜を堆積し第１成分膜５ａを形成する。このタ
ンタル酸化膜の成膜は減圧ＣＶＤ炉に反応ガスとしてＴ
ａ（ＯＣ2 Ｈ5 ）5 とＯ2 を導入して行う。ここで堆積
温度は４００〜５００℃にする。この他このタンタル酸
化膜の堆積方法として、ＴａＣｌ5 ガス及びＮ2 Ｏガス
をプラズマにして成膜する方法もある。このタンタル酸
化膜の膜厚は１０ｎｍにすればよい。
ト絶縁膜３を被覆するようにフローティングゲート電極
４を形成し、このフローティングゲート電極４上にタン
タル酸化膜を堆積し第１成分膜５ａを形成する。このタ
ンタル酸化膜の成膜は減圧ＣＶＤ炉に反応ガスとしてＴ
ａ（ＯＣ2 Ｈ5 ）5 とＯ2 を導入して行う。ここで堆積
温度は４００〜５００℃にする。この他このタンタル酸
化膜の堆積方法として、ＴａＣｌ5 ガス及びＮ2 Ｏガス
をプラズマにして成膜する方法もある。このタンタル酸
化膜の膜厚は１０ｎｍにすればよい。
【００６１】引続いて前記の第１成分膜５ａ上にＢＳＴ
膜を堆積し第２成分膜５ｂを形成する。この成膜は第２
実施例のＣＶＤ方法による（Ｂａ，Ｓｒ）ＴｉＯ3 成膜
で、反応ガス流量を一定にすることで容易に行える。こ
こでこのＢＳＴ膜の膜厚は４０ｎｍになるようにする。
このようにして、ゲート電極間絶縁膜５の全体の膜厚は
５０ｎｍになる。又、この複合膜を単層膜に換算した比
誘電率ε2 は約１００になっている。この場合には、ε
2 ／ε1 は約２５である。
膜を堆積し第２成分膜５ｂを形成する。この成膜は第２
実施例のＣＶＤ方法による（Ｂａ，Ｓｒ）ＴｉＯ3 成膜
で、反応ガス流量を一定にすることで容易に行える。こ
こでこのＢＳＴ膜の膜厚は４０ｎｍになるようにする。
このようにして、ゲート電極間絶縁膜５の全体の膜厚は
５０ｎｍになる。又、この複合膜を単層膜に換算した比
誘電率ε2 は約１００になっている。この場合には、ε
2 ／ε1 は約２５である。
【００６２】このようにして、タンタル酸化膜とＢＳＴ
膜との複合膜でゲート電極間絶縁膜５が形成される。こ
のゲート電極間絶縁膜の構造以外は第１の実施例と同一
であるのでここでは省略する。
膜との複合膜でゲート電極間絶縁膜５が形成される。こ
のゲート電極間絶縁膜の構造以外は第１の実施例と同一
であるのでここでは省略する。
【００６３】このような構造にすることで、ゲート電極
間絶縁膜がＢＳＴ単層膜である場合に比べ、情報蓄積の
保持時間は２倍以上に、書込み及び消去時間はそれぞれ
１／２，１／５に短縮する。但し、書込みあるいは消去
電圧の若干の増大は避けられない。しかし、これらの電
圧は４Ｖ以下であり記憶素子の低電圧化には依然として
有効である。
間絶縁膜がＢＳＴ単層膜である場合に比べ、情報蓄積の
保持時間は２倍以上に、書込み及び消去時間はそれぞれ
１／２，１／５に短縮する。但し、書込みあるいは消去
電圧の若干の増大は避けられない。しかし、これらの電
圧は４Ｖ以下であり記憶素子の低電圧化には依然として
有効である。
【００６４】以上、複合膜にタンタル酸化膜とＢＳＴ膜
を用いた場合について述べたが、この複合膜の組合せは
他のものでもよい。但し、第１成分膜５ａのバンド禁止
帯幅が第２成分膜５ｂのそれより広くなるように選択す
ることが好ましい。
を用いた場合について述べたが、この複合膜の組合せは
他のものでもよい。但し、第１成分膜５ａのバンド禁止
帯幅が第２成分膜５ｂのそれより広くなるように選択す
ることが好ましい。
【００６５】このような組合わせとして、例えば膜厚が
１０ｎｍのタンタル酸化膜と膜厚が５０ｎｍのＳＴＯ膜
の複合膜がある。この場合の全体の膜厚を６０ｎｍとし
て、換算した比誘電率は約７５になる。その他に、膜厚
が５ｎｍのシリコン窒化膜と膜厚が４５ｎｍのＳＴＯ膜
の複合膜でもよい。この場合の比誘電率ε2 は約５３に
なり、ε2 ／ε1 の値は約１３程度になる。そして、そ
の動作電圧は書込み及び消去電圧ともに５Ｖ以下にな
る。
１０ｎｍのタンタル酸化膜と膜厚が５０ｎｍのＳＴＯ膜
の複合膜がある。この場合の全体の膜厚を６０ｎｍとし
て、換算した比誘電率は約７５になる。その他に、膜厚
が５ｎｍのシリコン窒化膜と膜厚が４５ｎｍのＳＴＯ膜
の複合膜でもよい。この場合の比誘電率ε2 は約５３に
なり、ε2 ／ε1 の値は約１３程度になる。そして、そ
の動作電圧は書込み及び消去電圧ともに５Ｖ以下にな
る。
【００６６】この複合膜には２層以上の高誘電率膜を積
層して形成してもよい。例えば、本実施例３のゲート電
極間絶縁膜上に更にタンタル酸化膜を堆積する。あるい
は、ＳＴＯ膜／ＢＳＴ膜／ＳＴＯ膜の３層の積層構造に
してもよい。
層して形成してもよい。例えば、本実施例３のゲート電
極間絶縁膜上に更にタンタル酸化膜を堆積する。あるい
は、ＳＴＯ膜／ＢＳＴ膜／ＳＴＯ膜の３層の積層構造に
してもよい。
【００６７】このように複合膜をゲート電極間絶縁膜に
用いる場合でも、その換算した比誘電率はある値以上に
なるように、それぞれの絶縁膜を選択する必要がある。
用いる場合でも、その換算した比誘電率はある値以上に
なるように、それぞれの絶縁膜を選択する必要がある。
【００６８】次に、第４の実施例について図６と図７で
説明する。図６及び図７は本発明の微細構造の半導体記
憶装置の製法を示す略断面図である。ここで、図６はト
ランジスタのチャネル長方向構造断面を示し、図７はト
ランジスタのチャネル幅方向構造断面を示す。
説明する。図６及び図７は本発明の微細構造の半導体記
憶装置の製法を示す略断面図である。ここで、図６はト
ランジスタのチャネル長方向構造断面を示し、図７はト
ランジスタのチャネル幅方向構造断面を示す。
【００６９】図６（ａ）及び図７（ａ）に示すように、
導電型がｐ型のシリコン半導体基板３１の主面に膜厚が
５〜８ｎｍのシリコン酸化膜３２を堆積させる。このシ
リコン酸化膜３２はシリコン半導体基板３１を熱酸化し
て形成する。引続きこのシリコン酸化膜３２を熱窒化す
る。
導電型がｐ型のシリコン半導体基板３１の主面に膜厚が
５〜８ｎｍのシリコン酸化膜３２を堆積させる。このシ
リコン酸化膜３２はシリコン半導体基板３１を熱酸化し
て形成する。引続きこのシリコン酸化膜３２を熱窒化す
る。
【００７０】あるいは、実施例１で述べたようにシリコ
ン半導体基板３１の主面に膜厚が０．５〜１ｎｍのシリ
コン窒化膜を形成し、それに積層して膜厚が４〜８ｎｍ
のシリコン酸化膜を形成してもよい。
ン半導体基板３１の主面に膜厚が０．５〜１ｎｍのシリ
コン窒化膜を形成し、それに積層して膜厚が４〜８ｎｍ
のシリコン酸化膜を形成してもよい。
【００７１】次に、膜厚が４０ｎｍのリンをドープした
ポリシリコン膜３３を堆積した後、マスク酸化膜３４を
積層して形成する。このようにした後、素子分離領域と
なる領域のマスク酸化膜を除去する。このマスク酸化膜
３４をドライエッチングのマスクとして用い、ポリシリ
コン膜３３、シリコン酸化膜３２、及びシリコン半導体
基板３１を連続してエッチングする。このようにしてシ
リコン半導体基板３１の主面にトレンチ３５を形成し、
続けてボロンのイオン注入をしてチャネルストッパ領域
３６を形成する。
ポリシリコン膜３３を堆積した後、マスク酸化膜３４を
積層して形成する。このようにした後、素子分離領域と
なる領域のマスク酸化膜を除去する。このマスク酸化膜
３４をドライエッチングのマスクとして用い、ポリシリ
コン膜３３、シリコン酸化膜３２、及びシリコン半導体
基板３１を連続してエッチングする。このようにしてシ
リコン半導体基板３１の主面にトレンチ３５を形成し、
続けてボロンのイオン注入をしてチャネルストッパ領域
３６を形成する。
【００７２】次に図６（ｂ）及び図７（ｂ）に示すよう
に、熱酸化によりトレンチ３５の内壁にトレンチ内壁酸
化膜３７を、更にこのトレンチを埋込むようにしてトレ
ンチ埋込み酸化膜３８を、それぞれ形成する。このよう
にした後、ポリシリコン膜３３及び素子分離領域を被覆
するようにＳＴＯ膜３９ａを堆積させる。
に、熱酸化によりトレンチ３５の内壁にトレンチ内壁酸
化膜３７を、更にこのトレンチを埋込むようにしてトレ
ンチ埋込み酸化膜３８を、それぞれ形成する。このよう
にした後、ポリシリコン膜３３及び素子分離領域を被覆
するようにＳＴＯ膜３９ａを堆積させる。
【００７３】このＳＴＯ膜の成膜はマルチチャンバーの
スパッタ装置で行う。このスパッタ装置は真空到達圧力
が１０-9Ｔｏｒｒ以下になる通常の装置である。ここで
ターゲットにチタン酸ストロンチウムの基板を用い、ス
パッタガスにアルゴンガスを用い更に酸素ガスを添加す
る。このようにして成膜速度を２ｎｍ／ｍｉｎにし、膜
厚が約１０ｎｍのＳＴＯ膜３９ａを形成する。
スパッタ装置で行う。このスパッタ装置は真空到達圧力
が１０-9Ｔｏｒｒ以下になる通常の装置である。ここで
ターゲットにチタン酸ストロンチウムの基板を用い、ス
パッタガスにアルゴンガスを用い更に酸素ガスを添加す
る。このようにして成膜速度を２ｎｍ／ｍｉｎにし、膜
厚が約１０ｎｍのＳＴＯ膜３９ａを形成する。
【００７４】次に、このＳＴＯ膜３９ａ上に膜厚が約４
０ｎｍのＢＳＴ膜３９ｂを堆積させる。このＢＳＴ膜３
９ｂの堆積は上述と同様のスパッタ法で行う。ここで、
スパッタのターゲットにチタン酸バリウムストロンチウ
ムの基板を用いる他は上述と同じ条件にする。このよう
にして、ＳＴＯ膜３９ａとＢＳＴ膜３９ｂの積層したゲ
ート電極間絶縁膜層３９を形成する。
０ｎｍのＢＳＴ膜３９ｂを堆積させる。このＢＳＴ膜３
９ｂの堆積は上述と同様のスパッタ法で行う。ここで、
スパッタのターゲットにチタン酸バリウムストロンチウ
ムの基板を用いる他は上述と同じ条件にする。このよう
にして、ＳＴＯ膜３９ａとＢＳＴ膜３９ｂの積層したゲ
ート電極間絶縁膜層３９を形成する。
【００７５】引き続いて、このＢＳＴ膜３９ｂ上に酸化
ルテニウム薄膜４０ａ、タングステン薄膜４０ｂを堆積
させる。これらの成膜は前記マルチチャンバーのスパッ
タ装置で連続して行い、これらの金属膜の膜厚はそれぞ
れ１０ｎｍ、１００ｎｍになるようにする。
ルテニウム薄膜４０ａ、タングステン薄膜４０ｂを堆積
させる。これらの成膜は前記マルチチャンバーのスパッ
タ装置で連続して行い、これらの金属膜の膜厚はそれぞ
れ１０ｎｍ、１００ｎｍになるようにする。
【００７６】次に図６（ｃ）に示すように、ドライエッ
チングによるパターニングを行う。このドライエッチン
グでタングステン薄膜４０ｂ、酸化ルテニウム薄膜４０
ａ、ＢＳＴ膜３９ｂ、ＳＴＯ膜３９ａ、ポリシリコン膜
３３、シリコン酸化膜３２をそれぞれ順番に加工する。
このようにして、ゲート絶縁膜１３２、フローティング
ゲート電極１３３、ゲート電極間絶縁膜１３９、コント
ロールゲート電極１４０を形成する。ここで、ゲート電
極間絶縁膜１３９は第１成分膜１３９ａと第２成分膜１
３９ｂで構成される複合膜である。又、コントロールゲ
ート電極１４０は第１成分電極１４０ａと第２成分電極
１４０ｂとで構成される。
チングによるパターニングを行う。このドライエッチン
グでタングステン薄膜４０ｂ、酸化ルテニウム薄膜４０
ａ、ＢＳＴ膜３９ｂ、ＳＴＯ膜３９ａ、ポリシリコン膜
３３、シリコン酸化膜３２をそれぞれ順番に加工する。
このようにして、ゲート絶縁膜１３２、フローティング
ゲート電極１３３、ゲート電極間絶縁膜１３９、コント
ロールゲート電極１４０を形成する。ここで、ゲート電
極間絶縁膜１３９は第１成分膜１３９ａと第２成分膜１
３９ｂで構成される複合膜である。又、コントロールゲ
ート電極１４０は第１成分電極１４０ａと第２成分電極
１４０ｂとで構成される。
【００７７】このようにした後、前記のゲート絶縁膜１
３２、フローティングゲート電極１３３、ゲート電極間
絶縁膜１３９及びコントロールゲート電極１４０を被覆
するようにコート絶縁膜４１を形成する。ここでこのコ
ート絶縁膜４１は膜厚が１０〜２０ｎｎｍのシリコン酸
化膜と膜厚が２０〜５０ｎｍのシリコン窒化膜の積層し
た絶縁膜で形成される。このコート絶縁膜４１はその後
の熱工程で生じる前記フローティングゲート電極とゲー
ト電極間絶縁膜とコントロールゲート電極からの金属汚
染を防止する。
３２、フローティングゲート電極１３３、ゲート電極間
絶縁膜１３９及びコントロールゲート電極１４０を被覆
するようにコート絶縁膜４１を形成する。ここでこのコ
ート絶縁膜４１は膜厚が１０〜２０ｎｎｍのシリコン酸
化膜と膜厚が２０〜５０ｎｍのシリコン窒化膜の積層し
た絶縁膜で形成される。このコート絶縁膜４１はその後
の熱工程で生じる前記フローティングゲート電極とゲー
ト電極間絶縁膜とコントロールゲート電極からの金属汚
染を防止する。
【００７８】次に、図６（ｃ）に示すようにヒ素のイオ
ン注入と熱処理により、トランジスタのソース領域とド
レイン領域になる不純物拡散層４２を形成する。この工
程でゲート絶縁膜１３２とゲート電極間絶縁膜１３９と
が劣化しやすい。前記のコート絶縁膜４１はこれらの劣
化をも防止するものである。このようにした後、トラン
ジスタのソース領域及びドレイン領域に電極４３を形成
し層間絶縁膜４４を形成して本発明の構造は完成する。
ン注入と熱処理により、トランジスタのソース領域とド
レイン領域になる不純物拡散層４２を形成する。この工
程でゲート絶縁膜１３２とゲート電極間絶縁膜１３９と
が劣化しやすい。前記のコート絶縁膜４１はこれらの劣
化をも防止するものである。このようにした後、トラン
ジスタのソース領域及びドレイン領域に電極４３を形成
し層間絶縁膜４４を形成して本発明の構造は完成する。
【００７９】この構造の半導体記憶装置をトランジスタ
のチャネル幅方向の断面でみると図７（ｃ）に示すよう
になる。そしてフラッシュＥＥＰＲＯＭのメモリセルア
レイを形成するため、コントロールゲート電極４０は図
７（ｃ）に示すように配線される。又、この場合にはゲ
ート電極間絶縁膜３９は前記セルアレイ内に延在して形
成される。ここで、個々のメモリセルを構成する前記不
揮発性記憶素子のフローティングゲート電極とコントロ
ールゲート電極の面積は等しくなる。
のチャネル幅方向の断面でみると図７（ｃ）に示すよう
になる。そしてフラッシュＥＥＰＲＯＭのメモリセルア
レイを形成するため、コントロールゲート電極４０は図
７（ｃ）に示すように配線される。又、この場合にはゲ
ート電極間絶縁膜３９は前記セルアレイ内に延在して形
成される。ここで、個々のメモリセルを構成する前記不
揮発性記憶素子のフローティングゲート電極とコントロ
ールゲート電極の面積は等しくなる。
【００８０】
【発明の効果】フラッシュＥＥＰＲＯＭの不揮発性記憶
素子において、本発明のようにゲート電極間絶縁膜に高
誘電率膜を用いる構造にし、この高誘電率膜の組成を連
続的あるいは断続的に変える、あるいはゲート絶縁膜に
シリコン窒化膜が使用できるようにすることで、不揮発
性記憶素子の特性を大幅に向上させることができる。す
なわち、書き換え回数を従来の１０2 〜１０3 倍にし、
動作電圧を従来の１／４以下に低電圧化し、消去時間を
これまでの１／５０以下に短縮する。
素子において、本発明のようにゲート電極間絶縁膜に高
誘電率膜を用いる構造にし、この高誘電率膜の組成を連
続的あるいは断続的に変える、あるいはゲート絶縁膜に
シリコン窒化膜が使用できるようにすることで、不揮発
性記憶素子の特性を大幅に向上させることができる。す
なわち、書き換え回数を従来の１０2 〜１０3 倍にし、
動作電圧を従来の１／４以下に低電圧化し、消去時間を
これまでの１／５０以下に短縮する。
【００８１】更に先述したように、フローティングゲー
ト電極とコントロールゲート電極のパターン寸法を同一
にすることができるため、不揮発性記憶素子の構造が簡
素で微細化し易くなり、本発明の不揮発性記憶素子で構
成するフラッシュＥＥＰＲＯＭの高集積化を容易にす
る。
ト電極とコントロールゲート電極のパターン寸法を同一
にすることができるため、不揮発性記憶素子の構造が簡
素で微細化し易くなり、本発明の不揮発性記憶素子で構
成するフラッシュＥＥＰＲＯＭの高集積化を容易にす
る。
【００８２】このようにフラッシュＥＥＰＲＯＭの特性
を大幅に向上させる本発明の不揮発性記憶素子は、この
デバイスの用途を更に拡大し、新たな用途の分野を開拓
するものとなる。
を大幅に向上させる本発明の不揮発性記憶素子は、この
デバイスの用途を更に拡大し、新たな用途の分野を開拓
するものとなる。
【図１】本発明の第１の実施例を説明するための略断面
図である。
図である。
【図２】本発明の第１の実施例を説明するための略断面
図である。
図である。
【図３】本発明の第１の実施例のＭＩＳ構造の等価回路
図である。
図である。
【図４】本発明の第２の実施例を説明するための略断面
図である。
図である。
【図５】本発明の第３の実施例を説明するための略断面
図である。
図である。
【図６】本発明の第４の実施例を工程順に説明する略断
面図である。
面図である。
【図７】本発明の第４の実施例を工程順に説明する略断
面図である。
面図である。
【図８】従来の半導体記憶装置の構造を示した略断面図
である。
である。
１，３１，２０１ シリコン半導体基板 ２，２０２ 素子分離酸化膜 ３，２０３，１３２ ゲート絶縁膜 ３ａ 第１ゲート絶縁膜 ３ｂ 第２絶縁膜 ４，２０４，１３３ フローティングゲート電極 ５，１３９ ゲート電極間絶縁膜 ５ａ，１３９ａ 第１成分膜 ５ｂ，１３９ｂ 第２成分膜 ６，２１０，１４０ コントロールゲート電極 ７ ソース領域 ８ ドレイン領域 ９，４４ 層間絶縁膜 １０ ソース電極 １１ ドレイン電極 ２１ 第１ゲートキャパシタ ２２ 第２ゲートキャパシタ ２３ 電源 ３２，２０７ シリコン酸化膜 ３３ ポリシリコン膜 ３４ マスク酸化膜 ３５ トレンチ ３６ チャネルストッパ領域 ３７ トレンチ内壁酸化膜 ３８ トレンチ埋込み酸化膜 ３９ ゲート電極間絶縁薄膜 ３９ａ ＳＴＯ膜 ３９ｂ チタン酸バリウムストロンチウム膜 ４０ コントロールゲート電極膜 ４０ａ 酸化ルテニウム薄膜 ４０ｂ タングステン薄膜 ４１ コート絶縁膜 ４２ 不純物拡散層 ４３ 電極 １４０ａ 第１成分電極 １４０ｂ 第２成分電極 ２０５ ポリシリコン熱酸化膜 ２０６ シリコン窒化膜 ２０８ 積層絶縁膜 ２０９ インジェクション・イレーズゲート電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年３月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】このために本発明は、半導体基板上に第１
の絶縁膜を介して設けられたフローティングゲート電極
と、前記フローティングゲート電極上に第２の絶縁膜を
介して設けられたコントロールゲート電極を有するフラ
ッシュＥＥＰＲＯＭの不揮発性記憶素子において、前記
第１の絶縁膜の膜厚及び比誘電率をそれぞれｔ1 ，及び
ε1 とし、第２の絶縁膜の膜厚及び比誘電率をｔ2 ，及
びε2 とするとき、これらの絶縁膜が１４≦ε2 ／ε1
の関係とｔ2 ／ｔ1 ≦ε2 ／ε1 の関係とを有するよう
に、第１の絶縁膜及び第２の絶縁膜を形成する。
の絶縁膜を介して設けられたフローティングゲート電極
と、前記フローティングゲート電極上に第２の絶縁膜を
介して設けられたコントロールゲート電極を有するフラ
ッシュＥＥＰＲＯＭの不揮発性記憶素子において、前記
第１の絶縁膜の膜厚及び比誘電率をそれぞれｔ1 ，及び
ε1 とし、第２の絶縁膜の膜厚及び比誘電率をｔ2 ，及
びε2 とするとき、これらの絶縁膜が１４≦ε2 ／ε1
の関係とｔ2 ／ｔ1 ≦ε2 ／ε1 の関係とを有するよう
に、第１の絶縁膜及び第２の絶縁膜を形成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】
【表１】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】シリコン半導体基板１主面に形成したゲー
ト絶縁膜３を被覆するようにフローティングゲート電極
４を形成し、このフローティングゲート電極４上にタン
タル酸化膜の成膜は減圧ＣＶＤ炉に反応ガスとしてＴａ
（ＯＣ 2 Ｈ 5 ）5 、Ｏ2 とを導入して行う。ここで堆積
温度は４００〜５００℃にする。この他このタンタル酸
化膜の堆積方法として、ＴａＣｌ5 ガス及びＮ 2 Ｏガス
をプラズマにして成膜する方法もある。このタンタル酸
化膜の膜厚は１０ｎｍ程度にすればよい。
ト絶縁膜３を被覆するようにフローティングゲート電極
４を形成し、このフローティングゲート電極４上にタン
タル酸化膜の成膜は減圧ＣＶＤ炉に反応ガスとしてＴａ
（ＯＣ 2 Ｈ 5 ）5 、Ｏ2 とを導入して行う。ここで堆積
温度は４００〜５００℃にする。この他このタンタル酸
化膜の堆積方法として、ＴａＣｌ5 ガス及びＮ 2 Ｏガス
をプラズマにして成膜する方法もある。このタンタル酸
化膜の膜厚は１０ｎｍ程度にすればよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】フラッシュＥＥＰＲＯＭの不揮発性記憶素
子において、本発明のようにゲート電極間絶縁膜に高誘
電率膜を用いる構造にし、この高誘電率膜の組成を連続
的あるいは断続的に変える、あるいはゲート絶縁膜にシ
リコン窒化膜が使用できるようにすることで、不揮発性
記憶素子の特性を大幅に向上させることができる。すな
わち、書き換え回数を従来の１０2 〜１０3 倍にし、動
作電圧を従来の１／４以下に低電圧化し、消去時間をこ
れまでの１／５０以下に短縮する。
子において、本発明のようにゲート電極間絶縁膜に高誘
電率膜を用いる構造にし、この高誘電率膜の組成を連続
的あるいは断続的に変える、あるいはゲート絶縁膜にシ
リコン窒化膜が使用できるようにすることで、不揮発性
記憶素子の特性を大幅に向上させることができる。すな
わち、書き換え回数を従来の１０2 〜１０3 倍にし、動
作電圧を従来の１／４以下に低電圧化し、消去時間をこ
れまでの１／５０以下に短縮する。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (7)
- 【請求項１】 半導体基板上に第１の絶縁膜を介して設
けられたフローティングゲート電極と、前記フローティ
ングゲート電極上に第２の絶縁膜を介して設けられたコ
ントロールゲート電極を有する半導体の不揮発性記憶素
子において、前記第１の絶縁膜の膜厚及び比誘電率をそ
れぞれｔ1 及びε1 とし、前記第２の絶縁膜の膜厚及び
比誘電率をそれぞれｔ2 及びε2 として、ε2 ／ε1 が
１４≦ε2 ／ε1 の関係とｔ2 ／ｔ1 ≦ε2 ／ε1 の関
係とを満足することを特徴とした半導体記憶装置。 - 【請求項２】 前記第１の絶縁膜がシリコン窒化物、シ
リコン酸化物又はシリコン酸化膜の窒化物で形成され、
前記第２の絶縁膜がチタン酸ストロンチウム、チタン酸
バリウムストロンチウム又はチタン酸ジルコン酸鉛の金
属酸化物で形成されることを特徴とした請求項１記載の
半導体記憶装置。 - 【請求項３】 前記第２の絶縁膜が２種類の金属酸化物
固容体の絶縁物質で形成され、前記固容体の絶縁物質の
組成がその膜厚方向で異なるように形成されていること
を特徴とした請求項１記載の半導体記憶装置。 - 【請求項４】 前記２種類の金属酸化物がチタン酸スト
ロンチウム及びチタン酸バリウムであって、前記固容体
の絶縁物質がチタン酸バリウムストロンチウムであるこ
とを特徴とした請求項３記載の半導体記憶装置。 - 【請求項５】 前記第２の絶縁膜が、積層した２種類の
絶縁物質膜で形成されていることを特徴とした請求項１
記載の半導体記憶装置。 - 【請求項６】 前記第２の絶縁膜が、タンタル酸化膜に
積層したチタン酸ストロンチウム膜若しくはチタン酸バ
リウムストロンチウム膜の複合膜又はシリコン窒化膜に
積層したチタン酸ストロンチウム膜若しくはチタン酸バ
リウムストロンチウム膜の複合膜であることを特徴とし
た請求項５記載の半導体記憶装置。 - 【請求項７】 シリコン半導体基板の主面にシリコン窒
化膜を形成する工程と、前記シリコン窒化膜に積層して
シリコン酸化膜を形成する工程と、前記シリコン酸化膜
上に導電性の薄膜を形成する工程と、前記導電性の薄膜
上に金属酸化物の誘電体薄膜を形成する工程と、前記誘
電体薄膜上に導電性の薄膜を形成する工程と、このよう
に形成した前記全ての膜をドライエッチングする工程
と、前記ドライエッチングで形成した前記第１の絶縁
膜、フローティングゲート電極、第２の絶縁膜及びコン
トロールゲート電極を被覆するようにシリコン酸化膜と
シリコン窒化膜の積層膜を形成する工程とを含むことを
特徴とした請求項１記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144284A JP2901493B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体記憶装置及びその製造方法 |
| US08/493,455 US5619051A (en) | 1994-06-27 | 1995-06-23 | Semiconductor nonvolatile memory cell |
| KR1019950017432A KR0172012B1 (ko) | 1994-06-27 | 1995-06-26 | 반도체 비휘발성 메모리 셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144284A JP2901493B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817945A true JPH0817945A (ja) | 1996-01-19 |
| JP2901493B2 JP2901493B2 (ja) | 1999-06-07 |
Family
ID=15358502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6144284A Expired - Lifetime JP2901493B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5619051A (ja) |
| JP (1) | JP2901493B2 (ja) |
| KR (1) | KR0172012B1 (ja) |
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| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
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| US9761314B2 (en) | 2001-06-28 | 2017-09-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
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