JP2643833B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性の半導体記憶装
置に関するもので、特に不揮発性記憶素子の構造および
その製造方法に関する。
置に関するもので、特に不揮発性記憶素子の構造および
その製造方法に関する。
【０００２】
【従来の技術】ＭＩＳ型トランジスタの不揮発性記憶素
子は大別すると、ＭＮＯＳ（金属−シリコン窒化膜−シ
リコン酸化膜−半導体）型トランジタとフローティング
ゲート型トランジスタとの２種類になる。前者は２層構
造のゲート絶縁膜において、２層の絶縁膜の境界領域に
形成される界面準位に記憶情報電荷を蓄積するものであ
る。この型の素子にはその他シリコン窒化膜に替えてア
ルミナ膜を用いるＭＡＯＳと呼称されるものも知られて
いる。この他にこれらのシリコン酸化膜、シリコン窒化
膜、アルミナ膜を２層以上になるように組み合わせた構
造のものも提案されている。後者は２層のゲート電極の
構造において、第１ゲート電極であるフローティングゲ
ート電極に記憶情報電荷を蓄積するものである。この構
造では、第１ゲート電極が半導体基板主面のシリコン酸
化膜上にフローティング状に形成され、この第１ゲート
電極の上部にシリコン酸化膜とシリコン窒化膜の複合し
た層間絶縁膜が設けられ、更にこの層間絶縁膜の上部に
第２ゲート電極が形成される。ここで、この第２ゲート
電極は前記第１ゲート電極を被覆している。
子は大別すると、ＭＮＯＳ（金属−シリコン窒化膜−シ
リコン酸化膜−半導体）型トランジタとフローティング
ゲート型トランジスタとの２種類になる。前者は２層構
造のゲート絶縁膜において、２層の絶縁膜の境界領域に
形成される界面準位に記憶情報電荷を蓄積するものであ
る。この型の素子にはその他シリコン窒化膜に替えてア
ルミナ膜を用いるＭＡＯＳと呼称されるものも知られて
いる。この他にこれらのシリコン酸化膜、シリコン窒化
膜、アルミナ膜を２層以上になるように組み合わせた構
造のものも提案されている。後者は２層のゲート電極の
構造において、第１ゲート電極であるフローティングゲ
ート電極に記憶情報電荷を蓄積するものである。この構
造では、第１ゲート電極が半導体基板主面のシリコン酸
化膜上にフローティング状に形成され、この第１ゲート
電極の上部にシリコン酸化膜とシリコン窒化膜の複合し
た層間絶縁膜が設けられ、更にこの層間絶縁膜の上部に
第２ゲート電極が形成される。ここで、この第２ゲート
電極は前記第１ゲート電極を被覆している。
【０００３】この不揮発性記憶素子の情報電荷の書込み
消去動作は以下の通りである。すなわち、ＭＮＯＳ型ト
ランジスタでは、半導体主面に形成した２ｎｍ程度の膜
厚のシリコン酸化膜の直接トンネルを通して、半導体基
板から前記界面準位に電子を注入し情報電荷の書込みが
行われ、その逆に界面準位から半導体基板に電子を放出
することで情報電荷の消去が行われる。このような界面
準位は電子の捕獲中心となっている。
消去動作は以下の通りである。すなわち、ＭＮＯＳ型ト
ランジスタでは、半導体主面に形成した２ｎｍ程度の膜
厚のシリコン酸化膜の直接トンネルを通して、半導体基
板から前記界面準位に電子を注入し情報電荷の書込みが
行われ、その逆に界面準位から半導体基板に電子を放出
することで情報電荷の消去が行われる。このような界面
準位は電子の捕獲中心となっている。
【０００４】これに対して、フローティングゲート型ト
ランジスタでは、情報電荷の書込みは、トランジスタの
チャネル領域に発生するホットエレクトロンを半導体基
板主面に形成した１０ｎｍ程度の膜厚のシリコン酸化膜
を通して第１ゲート電極に注入することで行われる。情
報電荷の消去は、この第１ゲート電極にある電子をトラ
ンジスタのソースあるいはチャネル領域に放出すること
で行われる。この情報電荷の書込み状態が記憶情報の論
理１に相当し、情報電荷の消去状態が記憶情報の論理０
に相当する。
ランジスタでは、情報電荷の書込みは、トランジスタの
チャネル領域に発生するホットエレクトロンを半導体基
板主面に形成した１０ｎｍ程度の膜厚のシリコン酸化膜
を通して第１ゲート電極に注入することで行われる。情
報電荷の消去は、この第１ゲート電極にある電子をトラ
ンジスタのソースあるいはチャネル領域に放出すること
で行われる。この情報電荷の書込み状態が記憶情報の論
理１に相当し、情報電荷の消去状態が記憶情報の論理０
に相当する。
【０００５】以上のように情報電荷の書込み消去動作の
違いによりＭＮＯＳ型トランジスタでは、フローティン
グゲート型トランジスタに較べて書込み消去の回数は１
０〜１０2 倍に大きくなる。しかしこのＭＮＯＳ型トラ
ンジスタは、情報電荷の蓄積保持時間が短くなり、情報
電荷の書込み消去に必要な電圧が大きくなるという短所
を有している。このためにフラッシュメモリに使用され
る不揮発性記憶素子は現在フローティングゲート型トラ
ンジスタが主流となっている。しかし現在１０5 回程度
の書込み消去回数の更なる増加は、フラッシュメモリ容
量の増大に伴い強く要求されてきている。
違いによりＭＮＯＳ型トランジスタでは、フローティン
グゲート型トランジスタに較べて書込み消去の回数は１
０〜１０2 倍に大きくなる。しかしこのＭＮＯＳ型トラ
ンジスタは、情報電荷の蓄積保持時間が短くなり、情報
電荷の書込み消去に必要な電圧が大きくなるという短所
を有している。このためにフラッシュメモリに使用され
る不揮発性記憶素子は現在フローティングゲート型トラ
ンジスタが主流となっている。しかし現在１０5 回程度
の書込み消去回数の更なる増加は、フラッシュメモリ容
量の増大に伴い強く要求されてきている。
【０００６】そこで、原理的に書込み消去回数を多くで
きるＭＮＯＳ型トランジスタをフラッシュメモリの不揮
発性記憶素子として使用できるようにすることが有望視
されてくる。このために、ＭＮＯＳ型トランジスタの情
報電荷の蓄積保持時間を長くする手法、及び書込み消去
の電圧を低下させる手法等の開発が強く要求されてきて
いる。
きるＭＮＯＳ型トランジスタをフラッシュメモリの不揮
発性記憶素子として使用できるようにすることが有望視
されてくる。このために、ＭＮＯＳ型トランジスタの情
報電荷の蓄積保持時間を長くする手法、及び書込み消去
の電圧を低下させる手法等の開発が強く要求されてきて
いる。
【０００７】このＭＮＯＳ型トランジスタの前記短所の
改善を目的とする従来技術について図１１に基づいて説
明する。図１１は特公昭６２−３３７５３号公報で提案
されたＭＮＯＳ型トランジスタの略断面図である。
改善を目的とする従来技術について図１１に基づいて説
明する。図１１は特公昭６２−３３７５３号公報で提案
されたＭＮＯＳ型トランジスタの略断面図である。
【０００８】図１１に示すように、シリコン半導体基板
１０１の主面に素子分離酸化膜１０２を形成し、トラン
ジスタのソース領域１０３とドレイン領域１０４を不純
物拡散層で形成する。このようにした後、トランジスタ
のゲート絶縁膜に次のような３層の絶縁膜を形成する。
すなわち、シリコン半導体基板１０１の表面に厚さ２．
５〜１０ｎｍのシリコン熱酸化膜で形成した第１絶縁膜
１０５、その上部に厚さ３５〜７０ｎｍのシリコン窒化
膜あるいはアルミニウム酸化膜で形成した第２絶縁膜１
０６を、これらの絶縁膜に第３絶縁膜１０６ａが挟まれ
るようにして形成する。ここで、この第３絶縁膜１０６
ａは厚さ１〜５ｎｍのシリコン窒化膜あるいはアルミニ
ウム酸化膜にタングステン等の金属を混入させて形成さ
れる。
１０１の主面に素子分離酸化膜１０２を形成し、トラン
ジスタのソース領域１０３とドレイン領域１０４を不純
物拡散層で形成する。このようにした後、トランジスタ
のゲート絶縁膜に次のような３層の絶縁膜を形成する。
すなわち、シリコン半導体基板１０１の表面に厚さ２．
５〜１０ｎｍのシリコン熱酸化膜で形成した第１絶縁膜
１０５、その上部に厚さ３５〜７０ｎｍのシリコン窒化
膜あるいはアルミニウム酸化膜で形成した第２絶縁膜１
０６を、これらの絶縁膜に第３絶縁膜１０６ａが挟まれ
るようにして形成する。ここで、この第３絶縁膜１０６
ａは厚さ１〜５ｎｍのシリコン窒化膜あるいはアルミニ
ウム酸化膜にタングステン等の金属を混入させて形成さ
れる。
【０００９】このような３層の絶縁膜で構成したゲート
絶縁膜を有するＭＮＯＳ型のトランジスタのゲート電極
１０７をｎ型の不純物を含むポリシリコン膜あるいはア
ルミ金属膜で形成する。このようにした後、全体を層間
絶縁膜１０８で被覆しコンタクト孔を開口してソース領
域にソース電極１０９、ドレイン領域にドレイン電極１
１０を形成する。
絶縁膜を有するＭＮＯＳ型のトランジスタのゲート電極
１０７をｎ型の不純物を含むポリシリコン膜あるいはア
ルミ金属膜で形成する。このようにした後、全体を層間
絶縁膜１０８で被覆しコンタクト孔を開口してソース領
域にソース電極１０９、ドレイン領域にドレイン電極１
１０を形成する。
【００１０】この構造において情報の書込みは、ゲート
電極１０７に正電圧を印加しシリコン半導体基板１０１
の電子を第１絶縁膜１０５をトンネル通過させ、この電
子の蓄積領域となる第３絶縁膜１０６ａに注入する。こ
こで、シリコン半導体基板１０１の導電型がｎ型の場合
にはこの基板中の電子が、ｐ型基板の場合には基板表面
の反転したチャネル領域の電子が、注入されることにな
る。
電極１０７に正電圧を印加しシリコン半導体基板１０１
の電子を第１絶縁膜１０５をトンネル通過させ、この電
子の蓄積領域となる第３絶縁膜１０６ａに注入する。こ
こで、シリコン半導体基板１０１の導電型がｎ型の場合
にはこの基板中の電子が、ｐ型基板の場合には基板表面
の反転したチャネル領域の電子が、注入されることにな
る。
【００１１】情報の消去は、ゲート電極に負電圧あるい
はシリコン半導体基板１０１に正電圧を印加し、前記書
込みで注入された第３絶縁膜中の電子をシリコン半導体
基板側に放出することで行う。
はシリコン半導体基板１０１に正電圧を印加し、前記書
込みで注入された第３絶縁膜中の電子をシリコン半導体
基板側に放出することで行う。
【００１２】一般にＭＮＯＳ型トランジスタの不揮発性
記憶素子では、電子の書込み及び消去が容易であると情
報蓄積した電子の保持時間は短い。上述の従来技術は、
前記第３絶縁膜１０６ａを第１絶縁膜と第２絶縁膜の間
に挟むことで第１絶縁膜を２．５ｎｍ以上に厚くできる
ようにした。このようにして前記の保持時間を１０5 時
間にし、更に書込み及び消去時間ともに１μｓｅｃ程度
と高速にしている。前者についてはそれ以前の１０〜１
０3 倍に長くし、後者については１０〜１０4倍に速く
している。
記憶素子では、電子の書込み及び消去が容易であると情
報蓄積した電子の保持時間は短い。上述の従来技術は、
前記第３絶縁膜１０６ａを第１絶縁膜と第２絶縁膜の間
に挟むことで第１絶縁膜を２．５ｎｍ以上に厚くできる
ようにした。このようにして前記の保持時間を１０5 時
間にし、更に書込み及び消去時間ともに１μｓｅｃ程度
と高速にしている。前者についてはそれ以前の１０〜１
０3 倍に長くし、後者については１０〜１０4倍に速く
している。
【００１３】
【発明が解決しようとする課題】以上の従来技術は、通
常のＭＮＯＳ型トランジスタの第１絶縁膜と第２絶縁膜
の間に、第３の絶縁膜を挟むことを特徴とする。この第
３絶縁膜は先述したように均質に分散する金属原子を含
んでいる。このためこの領域は電子を捕獲しやすい電子
捕獲中心を多数含むことになる。そこで、前記の方法で
書込まれた電子はこの第３絶縁膜にのみ蓄積される。こ
れに対し通常のＭＮＯＳ型トランジスタでは、注入電子
は第１絶縁膜と第２絶縁膜との界面準位領域、及び第２
絶縁膜内部の一部領域に蓄積される。この第２絶縁膜内
部の一部領域に蓄積する電子の消去は一般に難しい。上
述の従来技術はこのような電子の蓄積をなくし、消去を
しやすくしている。又、第１絶縁膜の膜厚を２．５ｎｍ
以上に厚くすることができるため、情報電荷の蓄積保持
時間を長くすることができる。
常のＭＮＯＳ型トランジスタの第１絶縁膜と第２絶縁膜
の間に、第３の絶縁膜を挟むことを特徴とする。この第
３絶縁膜は先述したように均質に分散する金属原子を含
んでいる。このためこの領域は電子を捕獲しやすい電子
捕獲中心を多数含むことになる。そこで、前記の方法で
書込まれた電子はこの第３絶縁膜にのみ蓄積される。こ
れに対し通常のＭＮＯＳ型トランジスタでは、注入電子
は第１絶縁膜と第２絶縁膜との界面準位領域、及び第２
絶縁膜内部の一部領域に蓄積される。この第２絶縁膜内
部の一部領域に蓄積する電子の消去は一般に難しい。上
述の従来技術はこのような電子の蓄積をなくし、消去を
しやすくしている。又、第１絶縁膜の膜厚を２．５ｎｍ
以上に厚くすることができるため、情報電荷の蓄積保持
時間を長くすることができる。
【００１４】しかし、この従来技術では、書込み及び消
去に必要とする電圧は３０Ｖ程度あり改善されていな
い。現在のフラッシュメモリの不揮発性記憶素子の主流
であるフローティイングゲート型トランジスタの場合で
は、この書込み及び消去電圧はそれぞれ５Ｖ，１２Ｖ程
度になっている。このために、ＭＮＯＳ型トランジスタ
の場合５Ｖ以下の低電圧化が大きな課題として残されて
いる。
去に必要とする電圧は３０Ｖ程度あり改善されていな
い。現在のフラッシュメモリの不揮発性記憶素子の主流
であるフローティイングゲート型トランジスタの場合で
は、この書込み及び消去電圧はそれぞれ５Ｖ，１２Ｖ程
度になっている。このために、ＭＮＯＳ型トランジスタ
の場合５Ｖ以下の低電圧化が大きな課題として残されて
いる。
【００１５】更に、従来技術は先述したように第３絶縁
膜に金属原子を混入させる。このためにこれらの金属が
シリコン半導体基板を汚染することが生じる。このシリ
コン基板の汚染は半導体素子の特性劣化あるいは品質低
下を引き起す。この解決も大きな課題となっている。
膜に金属原子を混入させる。このためにこれらの金属が
シリコン半導体基板を汚染することが生じる。このシリ
コン基板の汚染は半導体素子の特性劣化あるいは品質低
下を引き起す。この解決も大きな課題となっている。
【００１６】本発明は以上の課題を解決し、情報電荷の
書込み消去回数が増大し、低電圧化あるいは低消費電力
化したフラッシュメモリの実現を可能とする不揮発性記
憶素子を提供せんとするものである。
書込み消去回数が増大し、低電圧化あるいは低消費電力
化したフラッシュメモリの実現を可能とする不揮発性記
憶素子を提供せんとするものである。
【００１７】
【課題を解決するための手段】このために本発明は、半
導体基板の主面に形成した常誘電性を有する第１絶縁膜
とこの第１絶縁膜に積層して形成した常誘電性を有する
第２絶縁膜との２層構造のゲート絶縁膜を有しており、
ＭＮＯＳ型トランジスタの不揮発性半導体素子であるＭ
ＩＳ型のトランジスタにおいて、第１絶縁膜の膜厚及び
比誘電率をｔ1，ε1 とし第２絶縁膜の膜厚及び比誘電
率をｔ2 ，ε2 とするとき、ｔ 2 ／ｔ 1 ≦ε 2 ／ε 1 の
関係あるいはε 2 ／ε 1 の値が２０≦ε 2 ／ε 1 の関係
を有するようにする。
導体基板の主面に形成した常誘電性を有する第１絶縁膜
とこの第１絶縁膜に積層して形成した常誘電性を有する
第２絶縁膜との２層構造のゲート絶縁膜を有しており、
ＭＮＯＳ型トランジスタの不揮発性半導体素子であるＭ
ＩＳ型のトランジスタにおいて、第１絶縁膜の膜厚及び
比誘電率をｔ1，ε1 とし第２絶縁膜の膜厚及び比誘電
率をｔ2 ，ε2 とするとき、ｔ 2 ／ｔ 1 ≦ε 2 ／ε 1 の
関係あるいはε 2 ／ε 1 の値が２０≦ε 2 ／ε 1 の関係
を有するようにする。
【００１８】ここで、前記第１絶縁膜をシリコン酸化
物、シリコン窒化物又はシリコン酸化膜の窒化物で形成
し、前記第２絶縁膜を五酸化タンタル、チタン酸ストロ
ンチウム、チタン酸バリウムストロンチウム、又はチタ
ン酸ジルコン酸鉛の金属酸化物で形成することが好まし
い。
物、シリコン窒化物又はシリコン酸化膜の窒化物で形成
し、前記第２絶縁膜を五酸化タンタル、チタン酸ストロ
ンチウム、チタン酸バリウムストロンチウム、又はチタ
ン酸ジルコン酸鉛の金属酸化物で形成することが好まし
い。
【００１９】あるいは前記ＭＩＳ型のトランジスタにお
いて、前記第２絶縁膜を２種類の金属酸化物の固溶体絶
縁物質で形成する。この場合に、前記固溶体絶縁物質の
組成がその厚さ方向で連続的あるいは不連続的に変化す
るように堆積させる。
いて、前記第２絶縁膜を２種類の金属酸化物の固溶体絶
縁物質で形成する。この場合に、前記固溶体絶縁物質の
組成がその厚さ方向で連続的あるいは不連続的に変化す
るように堆積させる。
【００２０】あるいは前記ＭＩＳ型のトランジスタにお
いて、前記第２絶縁膜を積層した２種類の酸化膜で形成
する。ここでこの積層する２種類の酸化膜には別種の高
誘電率の誘電体物質が用いられる。
いて、前記第２絶縁膜を積層した２種類の酸化膜で形成
する。ここでこの積層する２種類の酸化膜には別種の高
誘電率の誘電体物質が用いられる。
【００２１】更には、前記第１絶縁膜と前記第２絶縁膜
との界面領域にシリコン原子の集合体を、これらの集合
体が互いに離散するように形成する。
との界面領域にシリコン原子の集合体を、これらの集合
体が互いに離散するように形成する。
【００２２】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の不揮発性記憶素子を
説明するための略断面図であり、ｎチャネル型のトラン
ジスタを例として示した。図１に示すように、ｐ型のシ
リコン半導体基板１の主面に半導体素子間を電気的に分
離する素子分離酸化膜２を形成する。この素子分離酸化
膜２の無い領域のシリコン半導体基板１主面に、膜厚が
２．５〜５ｎｍの第１絶縁膜３を設ける。ここでこの第
１絶縁膜３は、シリコン半導体基板１主面の自然酸化膜
等を除去し清浄化した後、熱酸化して形成したシリコン
酸化膜あるいはこのシリコン酸化膜を熱窒化して形成す
る窒素原子を含有したシリコン絶縁膜で形成する。
る。図１は本発明の第１の実施例の不揮発性記憶素子を
説明するための略断面図であり、ｎチャネル型のトラン
ジスタを例として示した。図１に示すように、ｐ型のシ
リコン半導体基板１の主面に半導体素子間を電気的に分
離する素子分離酸化膜２を形成する。この素子分離酸化
膜２の無い領域のシリコン半導体基板１主面に、膜厚が
２．５〜５ｎｍの第１絶縁膜３を設ける。ここでこの第
１絶縁膜３は、シリコン半導体基板１主面の自然酸化膜
等を除去し清浄化した後、熱酸化して形成したシリコン
酸化膜あるいはこのシリコン酸化膜を熱窒化して形成す
る窒素原子を含有したシリコン絶縁膜で形成する。
【００２３】このような第１絶縁膜３上に膜厚が５０〜
１００ｎｍの第２絶縁膜４を形成する。ここでこの第２
絶縁膜４は大きな比誘電率を有する誘電体膜で形成す
る。このような誘電体膜として五酸化タンタル、チタン
酸ストロンチウム（以下、ＳＴＯと呼称する）、チタン
酸バリウムストロンチウム（以下、ＢＳＴと呼称す
る）、あるいはチタン酸ジルコン酸鉛（以下、ＰＺＴと
呼称する）を使用する。
１００ｎｍの第２絶縁膜４を形成する。ここでこの第２
絶縁膜４は大きな比誘電率を有する誘電体膜で形成す
る。このような誘電体膜として五酸化タンタル、チタン
酸ストロンチウム（以下、ＳＴＯと呼称する）、チタン
酸バリウムストロンチウム（以下、ＢＳＴと呼称す
る）、あるいはチタン酸ジルコン酸鉛（以下、ＰＺＴと
呼称する）を使用する。
【００２４】次に第２絶縁膜４を被覆するゲート電極５
を形成する。ここでこのゲート電極の材料として膜厚が
２００ｎｍ程度の窒化チタン、ルテニウム酸化物、パラ
ジウム又は白金等の金属膜を使用する。
を形成する。ここでこのゲート電極の材料として膜厚が
２００ｎｍ程度の窒化チタン、ルテニウム酸化物、パラ
ジウム又は白金等の金属膜を使用する。
【００２５】このようにした後トランジスタのソース領
域６、ドレイン領域７をそれぞれ形成する。ここでこの
領域にはヒ素のイオン注入とランプアニールでの熱処理
によりｎ+ 拡散層を形成する。この熱処理工程では低温
処理にすることが重要となる。これは、高い温度での熱
処理は前記の第２絶縁膜４の電気特性その中でも特に膜
の絶縁性を劣化させるためである。
域６、ドレイン領域７をそれぞれ形成する。ここでこの
領域にはヒ素のイオン注入とランプアニールでの熱処理
によりｎ+ 拡散層を形成する。この熱処理工程では低温
処理にすることが重要となる。これは、高い温度での熱
処理は前記の第２絶縁膜４の電気特性その中でも特に膜
の絶縁性を劣化させるためである。
【００２６】このようにした後、層間絶縁膜８を形成す
る。この層間絶縁膜は膜厚が５００ｎｍのＢＰＳＧ（ボ
ロンガラス、リンガラスを含むシリコン酸化膜）膜ある
いは二酸化シリコン膜で形成する。この層間絶縁膜８に
コンタクト孔を開口しソース電極９、ドレイン電極１０
を設ける。このようにして、本発明の第１の実施例の基
本構造はできあがる。
る。この層間絶縁膜は膜厚が５００ｎｍのＢＰＳＧ（ボ
ロンガラス、リンガラスを含むシリコン酸化膜）膜ある
いは二酸化シリコン膜で形成する。この層間絶縁膜８に
コンタクト孔を開口しソース電極９、ドレイン電極１０
を設ける。このようにして、本発明の第１の実施例の基
本構造はできあがる。
【００２７】次に図２に、図１のＭＮＯＳ型トランジス
タのＭＩＳ構造部分を等価回路にして示す。ここで
Ｃ1 、Ｃ2 はそれぞれ第１絶縁膜を誘電体膜とする第１
ゲートキャパシタ２１、及び第２絶縁膜を誘電体膜とす
る第２ゲートキャパシタ２２の単位面積当りの容量を表
わす。ｔ1 、ε1 はそれぞれ第１絶縁膜の膜厚、比誘電
率を表す。又ｔ2 、ε2 は第２絶縁膜の膜厚、比誘電率
をそれぞれ表す。又、図２の中で、第１ゲートキャパシ
タ２１と第２ゲートキャパシタ２２を直列配線して電源
２３が接続される。
タのＭＩＳ構造部分を等価回路にして示す。ここで
Ｃ1 、Ｃ2 はそれぞれ第１絶縁膜を誘電体膜とする第１
ゲートキャパシタ２１、及び第２絶縁膜を誘電体膜とす
る第２ゲートキャパシタ２２の単位面積当りの容量を表
わす。ｔ1 、ε1 はそれぞれ第１絶縁膜の膜厚、比誘電
率を表す。又ｔ2 、ε2 は第２絶縁膜の膜厚、比誘電率
をそれぞれ表す。又、図２の中で、第１ゲートキャパシ
タ２１と第２ゲートキャパシタ２２を直列配線して電源
２３が接続される。
【００２８】ここで、図１に示したゲート電極５とシリ
コン半導体基板１間に電圧Ｖ0 を印加し、第１絶縁膜３
にかかる初期電圧をＶ1 、第２絶縁膜にかかる初期電圧
をＶ2 とする。これを図２の等価回路で示すと、電源２
３の電圧がＶ0 となり、第１ゲートキャパシタ２１にか
かる電圧がＶ1 となり、第２ゲートキャパシタ２２にか
かる電圧がＶ2 となる。このようにすると、これらの電
圧はそれぞれ次の（１）式及び（２）式で表される。
コン半導体基板１間に電圧Ｖ0 を印加し、第１絶縁膜３
にかかる初期電圧をＶ1 、第２絶縁膜にかかる初期電圧
をＶ2 とする。これを図２の等価回路で示すと、電源２
３の電圧がＶ0 となり、第１ゲートキャパシタ２１にか
かる電圧がＶ1 となり、第２ゲートキャパシタ２２にか
かる電圧がＶ2 となる。このようにすると、これらの電
圧はそれぞれ次の（１）式及び（２）式で表される。
【００２９】
【００３０】
【００３１】情報書込みの場合には図１のゲート電極５
に正電圧を印加する。この時第１絶縁膜３にかかる電界
強度は１×１０7 Ｖ／ｃｍとなり、シリコン半導体基板
１からの電子の直接トンネル電流により情報電荷の書込
みが行われる。ここで（１）式のＶ1 は略一定電圧とな
る。この値は第１絶縁膜３の膜厚と上記電界強度との積
である。この条件下で（１）式は第２絶縁膜４の比誘電
率ε2 が高い程書込み電圧Ｖ0 が低下することを表わし
ている。
に正電圧を印加する。この時第１絶縁膜３にかかる電界
強度は１×１０7 Ｖ／ｃｍとなり、シリコン半導体基板
１からの電子の直接トンネル電流により情報電荷の書込
みが行われる。ここで（１）式のＶ1 は略一定電圧とな
る。この値は第１絶縁膜３の膜厚と上記電界強度との積
である。この条件下で（１）式は第２絶縁膜４の比誘電
率ε2 が高い程書込み電圧Ｖ0 が低下することを表わし
ている。
【００３２】消去の場合にはゲート電極５に負電圧を印
加するか、あるいはゲート電極５を０Ｖにしシリコン半
導体基板１側に正電圧を印加する。この場合も情報書込
みと同様に、第２絶縁膜の高誘電率化が消去電圧の低減
に有効となる。
加するか、あるいはゲート電極５を０Ｖにしシリコン半
導体基板１側に正電圧を印加する。この場合も情報書込
みと同様に、第２絶縁膜の高誘電率化が消去電圧の低減
に有効となる。
【００３３】この第２絶縁膜の高誘電率化は（２）式か
ら判るように、Ｖ2 の値を低減させる。この低減は、情
報電荷の書込み消去時に電子が第２絶縁膜を移動するの
を低下させる。このことは第２絶縁膜の絶縁性をある程
度犠牲にしても高誘電率化が可能となることを示す。
ら判るように、Ｖ2 の値を低減させる。この低減は、情
報電荷の書込み消去時に電子が第２絶縁膜を移動するの
を低下させる。このことは第２絶縁膜の絶縁性をある程
度犠牲にしても高誘電率化が可能となることを示す。
【００３４】又、（１）式から書込み及び消去の低電圧
化に必要な条件の概略を決めることができる。すなわ
ち、情報電荷の蓄積保持が１０ 5 時間以上になるシリコ
ン酸化膜の最小膜厚を２．５ｎｍ、この酸化膜への印加
電界を１×１０7 Ｖ／ｃｍとするとＶ1 の最小値は２．
５Ｖとなる。ゲート電極に印加される電圧Ｖ0 を５Ｖ以
下にするにはＶ1 ／Ｖ0 を０．５以上にすることに相当
することがわかる。これは（１）式によりｔ2 ／ｔ1 ≦
ε2 ／ε1 となることを意味する。
化に必要な条件の概略を決めることができる。すなわ
ち、情報電荷の蓄積保持が１０ 5 時間以上になるシリコ
ン酸化膜の最小膜厚を２．５ｎｍ、この酸化膜への印加
電界を１×１０7 Ｖ／ｃｍとするとＶ1 の最小値は２．
５Ｖとなる。ゲート電極に印加される電圧Ｖ0 を５Ｖ以
下にするにはＶ1 ／Ｖ0 を０．５以上にすることに相当
することがわかる。これは（１）式によりｔ2 ／ｔ1 ≦
ε2 ／ε1 となることを意味する。
【００３５】次に、情報電荷の書込み及び消去後のトラ
ンジスタのしきい値電圧差をΔＶとすると、ΔＶは次の
（３）式で表される。
ンジスタのしきい値電圧差をΔＶとすると、ΔＶは次の
（３）式で表される。
【００３６】
【００３７】ここで、ｑは電荷素量であり、Ｎは単位面
積当りの捕獲電子の数である。
積当りの捕獲電子の数である。
【００３８】このΔＶは記憶情報の論理１又は論理０の
読出しのために一定の値を確保するように設定される。
このために、第２絶縁膜を高誘電率化し低電圧化するた
めには、電子の捕獲中心の数を高誘電率化に併せて増加
させることも必要となる。
読出しのために一定の値を確保するように設定される。
このために、第２絶縁膜を高誘電率化し低電圧化するた
めには、電子の捕獲中心の数を高誘電率化に併せて増加
させることも必要となる。
【００３９】次に本実施例の不揮発性記憶素子の特性
を、先述した従来技術と比較して説明する。表１はこれ
らを比較して示したものである。この表１はｔ1 ＝２．
５ｎｍ、ｔ2 ＝５０ｎｍ、ΔＶ＝４Ｖ、読出し時の比較
用基準電圧が２Ｖの場合の値を示している。
を、先述した従来技術と比較して説明する。表１はこれ
らを比較して示したものである。この表１はｔ1 ＝２．
５ｎｍ、ｔ2 ＝５０ｎｍ、ΔＶ＝４Ｖ、読出し時の比較
用基準電圧が２Ｖの場合の値を示している。
【００４０】
【表１】
【００４１】表１から明らかなように第２絶縁膜をＳＴ
Ｏ膜あるいはＢＳＴ膜にすることで、書込み電圧、消去
電圧は５Ｖ以下に低電圧化される。ここで第２絶縁膜の
比誘電率ε2 の値は、タンタル酸化膜で２４、ＳＴＯ膜
で２００、ＢＳＴ膜で５１０である。又、第１絶縁膜の
比誘電率ε1 は４である。この第１絶縁膜はシリコン酸
化膜を熱窒化した絶縁膜である。この表１より、５Ｖ以
下の書込み消去電圧にするためには、５０≦ε 2 ／ε 1
となるように設定すれば充分であり、ε 2 ／ε 1 値がさ
らに小さくてもよいことが判る。なお、（１）式で書込
み電圧となるＶ 0 を５Ｖとし、先述したようにＶ 1 の最
小値を２．５Ｖとすると、（１）式より２０≦ε 2 ／ε
1 の関係がでてくる。但し、ここで、ｔ 1 は２．５ｎｍ
でありｔ 2 は５０ｎｍである。
Ｏ膜あるいはＢＳＴ膜にすることで、書込み電圧、消去
電圧は５Ｖ以下に低電圧化される。ここで第２絶縁膜の
比誘電率ε2 の値は、タンタル酸化膜で２４、ＳＴＯ膜
で２００、ＢＳＴ膜で５１０である。又、第１絶縁膜の
比誘電率ε1 は４である。この第１絶縁膜はシリコン酸
化膜を熱窒化した絶縁膜である。この表１より、５Ｖ以
下の書込み消去電圧にするためには、５０≦ε 2 ／ε 1
となるように設定すれば充分であり、ε 2 ／ε 1 値がさ
らに小さくてもよいことが判る。なお、（１）式で書込
み電圧となるＶ 0 を５Ｖとし、先述したようにＶ 1 の最
小値を２．５Ｖとすると、（１）式より２０≦ε 2 ／ε
1 の関係がでてくる。但し、ここで、ｔ 1 は２．５ｎｍ
でありｔ 2 は５０ｎｍである。
【００４２】情報蓄積の保持時間に関しては従来技術と
大きな差異はない。示された保持時間は１０年以上であ
り、この不揮発性記憶素子の使用の上では十分な値とな
っている。尚、書込み時間及び消去時間が少し従来技術
より長くなっているが、フラッシュメモリに使用する場
合には全く問題はない。因みに、現在主流であるフロー
ティイングゲート型トランジスタの場合ではこれらの値
はそれぞれ、１０μｓｅｃ，１ｍｓｅｃとなっており、
本実施例のＭＮＯＳ型トランジスタの特性は大幅に向上
している。
大きな差異はない。示された保持時間は１０年以上であ
り、この不揮発性記憶素子の使用の上では十分な値とな
っている。尚、書込み時間及び消去時間が少し従来技術
より長くなっているが、フラッシュメモリに使用する場
合には全く問題はない。因みに、現在主流であるフロー
ティイングゲート型トランジスタの場合ではこれらの値
はそれぞれ、１０μｓｅｃ，１ｍｓｅｃとなっており、
本実施例のＭＮＯＳ型トランジスタの特性は大幅に向上
している。
【００４３】次に、第２の実施例について図３に基づい
て説明する。図３は本発明の不揮発性記憶素子を説明す
るための略断面図である。基本構造は図１で説明した第
１実施例と同じである。両者での相違点は第２絶縁膜に
ある。すなわち第１実施例では同質で単層の高誘電率膜
を用いるのに対し、この実施例ではこの第２絶縁膜に連
続的あるいは段階的に組成の変化した高誘電率膜を使用
する。
て説明する。図３は本発明の不揮発性記憶素子を説明す
るための略断面図である。基本構造は図１で説明した第
１実施例と同じである。両者での相違点は第２絶縁膜に
ある。すなわち第１実施例では同質で単層の高誘電率膜
を用いるのに対し、この実施例ではこの第２絶縁膜に連
続的あるいは段階的に組成の変化した高誘電率膜を使用
する。
【００４４】図３に示すように、図１と同様にシリコン
半導体基板１上に素子分離酸化膜２を設けた後第１絶縁
膜３を形成する。この第１絶縁膜３は膜厚が２．５〜５
ｎｍのシリコン酸化膜で構成される。次にこの第１絶縁
膜３を被覆するように第２絶縁膜４を堆積する。この場
合、この第２絶縁膜４には連続的あるいは段階的に組成
の変化する高誘電率膜を使用する。
半導体基板１上に素子分離酸化膜２を設けた後第１絶縁
膜３を形成する。この第１絶縁膜３は膜厚が２．５〜５
ｎｍのシリコン酸化膜で構成される。次にこの第１絶縁
膜３を被覆するように第２絶縁膜４を堆積する。この場
合、この第２絶縁膜４には連続的あるいは段階的に組成
の変化する高誘電率膜を使用する。
【００４５】以下この高誘電率膜として、組成の変化す
るＢＳＴ膜を堆積する場合について説明する。
るＢＳＴ膜を堆積する場合について説明する。
【００４６】これらの成膜方法には大きくわけてＣＶＤ
（化学気相成長）法とスパッタ法とがある。以下にＣＶ
Ｄ法で成膜する場合について説明する。
（化学気相成長）法とスパッタ法とがある。以下にＣＶ
Ｄ法で成膜する場合について説明する。
【００４７】この膜の成膜装置の基本構成は多元系の絶
縁膜であるＢＰＳＧの成膜の場合とほぼ同じである。す
なわち、減圧の可能な石英の反応管をヒーター加熱する
ＬＰＣＶＤ炉と、この炉に導入する原料ガスの供給装置
と、これらのガスの配管系とで基本的に構成される。こ
のような成膜装置で、炉の温度を６００〜７００℃に設
定する。チタンの原料としてＴｉ（ｉ−ＯＣ3 Ｈ7 ）4
を用い、これを石英容器あるいはステンレス製容器に入
れ２０℃程度に保温する。ストロンチウムの原料として
粉末のＳｒ（ＤＰＭ）2 を用い、これをステンレス製容
器に入れ１９０℃程度にして昇華させる。更に、バリウ
ムの原料として粉末のＢａ（ＤＰＭ）2を用い、これを
スタテンレス製の容器に入れ２１０℃程度にして昇華さ
せる。ここでＤＰＭは化学式ＣＨ（ＣＯ−Ｃ（ＣＨ3 ）
3 ）2 で表される物質である。
縁膜であるＢＰＳＧの成膜の場合とほぼ同じである。す
なわち、減圧の可能な石英の反応管をヒーター加熱する
ＬＰＣＶＤ炉と、この炉に導入する原料ガスの供給装置
と、これらのガスの配管系とで基本的に構成される。こ
のような成膜装置で、炉の温度を６００〜７００℃に設
定する。チタンの原料としてＴｉ（ｉ−ＯＣ3 Ｈ7 ）4
を用い、これを石英容器あるいはステンレス製容器に入
れ２０℃程度に保温する。ストロンチウムの原料として
粉末のＳｒ（ＤＰＭ）2 を用い、これをステンレス製容
器に入れ１９０℃程度にして昇華させる。更に、バリウ
ムの原料として粉末のＢａ（ＤＰＭ）2を用い、これを
スタテンレス製の容器に入れ２１０℃程度にして昇華さ
せる。ここでＤＰＭは化学式ＣＨ（ＣＯ−Ｃ（ＣＨ3 ）
3 ）2 で表される物質である。
【００４８】これらの反応ガスはキャリアガスであるア
ルゴンガスで前記の炉内にそれぞれの配管を通して運ば
れる。ここでこれらの配管は２２０℃程度に保温され
る。これはこれらの反応ガスの結露あるいは凝固を防止
するためである。これらの反応ガスの炉への導入は、前
以てこれら反応ガスの混合をして行う。この反応ガスの
混合は２３０℃程度に保ったステンレス製のシリンダー
内で行う。この時酸素ガスあるいは亜酸化窒素ガスも同
時にこのシリンダーに導入する。このガスの配管系にお
いては、その配管長が極力短くなるようにする。
ルゴンガスで前記の炉内にそれぞれの配管を通して運ば
れる。ここでこれらの配管は２２０℃程度に保温され
る。これはこれらの反応ガスの結露あるいは凝固を防止
するためである。これらの反応ガスの炉への導入は、前
以てこれら反応ガスの混合をして行う。この反応ガスの
混合は２３０℃程度に保ったステンレス製のシリンダー
内で行う。この時酸素ガスあるいは亜酸化窒素ガスも同
時にこのシリンダーに導入する。このガスの配管系にお
いては、その配管長が極力短くなるようにする。
【００４９】以上のような構成の成膜装置で所望の前記
高誘電率膜を堆積させる。この場合全体のガス圧力は１
Ｔｏｒｒ程度で一定にする。更にチタンのソースガスで
あるＴｉ（ｉ−ＯＣ3 Ｈ7 ）4 のガス流量は一定にす
る。そしてＳｒ（ＤＰＭ）2 とＢａ（ＤＰＭ）2 のガス
流量を成膜時間と共に変化させる。このようにして膜の
厚さ方向でその組成を異にする（Ｂａ，Ｓｒ）ＴｉＯ3
系の高誘電体膜を形成する。この場合の成膜速度は１ｎ
ｍ／ｍｉｎ程度となる。
高誘電率膜を堆積させる。この場合全体のガス圧力は１
Ｔｏｒｒ程度で一定にする。更にチタンのソースガスで
あるＴｉ（ｉ−ＯＣ3 Ｈ7 ）4 のガス流量は一定にす
る。そしてＳｒ（ＤＰＭ）2 とＢａ（ＤＰＭ）2 のガス
流量を成膜時間と共に変化させる。このようにして膜の
厚さ方向でその組成を異にする（Ｂａ，Ｓｒ）ＴｉＯ3
系の高誘電体膜を形成する。この場合の成膜速度は１ｎ
ｍ／ｍｉｎ程度となる。
【００５０】具体的には、例えばＴｉ（ｉ−ＯＣ
3 Ｈ7 ）4 のキャリアガスの流量を７０ｓｃｃｍとし、
Ｓｒ（ＤＰＭ）2 のキャリアガス流量を０〜３００ｓｃ
ｃｍの範囲で成膜時間と共に増加させ、Ｂａ（ＤＰＭ）
2 のキャリアガス流量を７０〜０ｓｃｃｍと成膜時間と
共に減少させる。このようにして、チタン酸バリウム膜
からＳＴＯ膜へと組成の変化する高誘電率膜を形成す
る。ここで、これらのキャリアガス流量を連続して変化
させると、その膜の厚さ方向に対し連続的に組成の変わ
った膜が堆積する。又、このガス流量の時間変化を大き
くすると、その組成の変化を大きくすることができる。
前記のガス流量の変化を断続的にすると、その組成が不
連続に変わった膜が堆積する。
3 Ｈ7 ）4 のキャリアガスの流量を７０ｓｃｃｍとし、
Ｓｒ（ＤＰＭ）2 のキャリアガス流量を０〜３００ｓｃ
ｃｍの範囲で成膜時間と共に増加させ、Ｂａ（ＤＰＭ）
2 のキャリアガス流量を７０〜０ｓｃｃｍと成膜時間と
共に減少させる。このようにして、チタン酸バリウム膜
からＳＴＯ膜へと組成の変化する高誘電率膜を形成す
る。ここで、これらのキャリアガス流量を連続して変化
させると、その膜の厚さ方向に対し連続的に組成の変わ
った膜が堆積する。又、このガス流量の時間変化を大き
くすると、その組成の変化を大きくすることができる。
前記のガス流量の変化を断続的にすると、その組成が不
連続に変わった膜が堆積する。
【００５１】このようにして第２絶縁膜３を形成した
後、第１の実施例と同様にしてゲート電極５、トランジ
スタのソース領域６、ドレイン領域７更に層間絶縁膜
８、ソース電極９、ドレイン電極１０を形成する。この
ようにして、第２実施例の不揮発性記憶素子が形成され
る。
後、第１の実施例と同様にしてゲート電極５、トランジ
スタのソース領域６、ドレイン領域７更に層間絶縁膜
８、ソース電極９、ドレイン電極１０を形成する。この
ようにして、第２実施例の不揮発性記憶素子が形成され
る。
【００５２】次に図４で、ほぼ連続的に組成の変化した
前記の（Ｂａ，Ｓｒ）ＴｉＯ3 膜のバンド構造について
説明する。図４は白金電極／（Ｂａ，Ｓｒ）ＴｉＯ3 ／
ＳｉＯ2 ／Ｓｉ基板構造のバンドダイヤグラムを示す。
図４に示すようにＳｉの禁止帯幅は１．１５ｅＶ、第１
絶縁膜のバンド３１のそれは８ｅＶ．チタン酸バリウム
膜のそれは約３ｅＶ、ＳＴＯ膜のそれは約３．４ｅＶで
ある。このような構造において、（Ｂａ，Ｓｒ）ＴｉＯ
3 で構成する第２絶縁膜のバンドの伝導帯に、図４に示
すような傾斜が生じる。このためにシリコン半導体基板
のバンド３３の伝導帯から界面準位３４領域に注入され
蓄積される電子は白金電極のフェルミレベル３５側に放
出され難くなる。このために、情報電荷の蓄積保持時間
が表１のＢＳＴ膜の２倍程度に増加する。又、この伝導
帯の傾斜に相当する内部電界により前記電子の注入及び
捕獲領域が前記界面準位３４領域に局所化されるために
書込み及び消去時間が通常の１／５以下に短縮する。
前記の（Ｂａ，Ｓｒ）ＴｉＯ3 膜のバンド構造について
説明する。図４は白金電極／（Ｂａ，Ｓｒ）ＴｉＯ3 ／
ＳｉＯ2 ／Ｓｉ基板構造のバンドダイヤグラムを示す。
図４に示すようにＳｉの禁止帯幅は１．１５ｅＶ、第１
絶縁膜のバンド３１のそれは８ｅＶ．チタン酸バリウム
膜のそれは約３ｅＶ、ＳＴＯ膜のそれは約３．４ｅＶで
ある。このような構造において、（Ｂａ，Ｓｒ）ＴｉＯ
3 で構成する第２絶縁膜のバンドの伝導帯に、図４に示
すような傾斜が生じる。このためにシリコン半導体基板
のバンド３３の伝導帯から界面準位３４領域に注入され
蓄積される電子は白金電極のフェルミレベル３５側に放
出され難くなる。このために、情報電荷の蓄積保持時間
が表１のＢＳＴ膜の２倍程度に増加する。又、この伝導
帯の傾斜に相当する内部電界により前記電子の注入及び
捕獲領域が前記界面準位３４領域に局所化されるために
書込み及び消去時間が通常の１／５以下に短縮する。
【００５３】次に、第３の実施例について図５で説明す
る。図５は本発明の不揮発性記憶素子を説明するための
略断面図である。本実施例では第２絶縁膜４に、第１成
分膜４ａと第２成分膜４ｂで構成される複合膜を使用す
る点が実施例１と異る。以下にこの第２絶縁膜について
述べる。
る。図５は本発明の不揮発性記憶素子を説明するための
略断面図である。本実施例では第２絶縁膜４に、第１成
分膜４ａと第２成分膜４ｂで構成される複合膜を使用す
る点が実施例１と異る。以下にこの第２絶縁膜について
述べる。
【００５４】シリコン半導体基板１主面に形成した第１
絶縁膜３を被覆するようにＢＳＴ膜を堆積し第１成分膜
４ａを形成する。この成膜は第２実施例のＣＶＤ方法に
よる（Ｂａ，Ｓｒ）ＴｉＯ3 成膜で、反応ガス流量を一
定にすることで容易に行える。ここでこのＢＳＴ膜の膜
厚は３０ｎｍ程度になるようにする。
絶縁膜３を被覆するようにＢＳＴ膜を堆積し第１成分膜
４ａを形成する。この成膜は第２実施例のＣＶＤ方法に
よる（Ｂａ，Ｓｒ）ＴｉＯ3 成膜で、反応ガス流量を一
定にすることで容易に行える。ここでこのＢＳＴ膜の膜
厚は３０ｎｍ程度になるようにする。
【００５５】引続いて前記の第１成分膜４ａ上にタンタ
ル酸化膜を堆積し第２成分膜４ｂを形成する。このタン
タル酸化膜の成膜は減圧ＣＶＤ炉に反応ガスとしてＴａ
（ＯＣ 2 Ｈ 5 ）5 、Ｏ2 を導入して行う。ここで堆積温
度は４００〜５００℃にする。この他このタンタル酸化
膜の堆積方法として、ＴａＣｌ5 ガス及びＮ 2 Ｏガスを
プラズマにして成膜する方法もある。このタンタル酸化
膜の膜厚は２０ｎｍ程度にすればよい。
ル酸化膜を堆積し第２成分膜４ｂを形成する。このタン
タル酸化膜の成膜は減圧ＣＶＤ炉に反応ガスとしてＴａ
（ＯＣ 2 Ｈ 5 ）5 、Ｏ2 を導入して行う。ここで堆積温
度は４００〜５００℃にする。この他このタンタル酸化
膜の堆積方法として、ＴａＣｌ5 ガス及びＮ 2 Ｏガスを
プラズマにして成膜する方法もある。このタンタル酸化
膜の膜厚は２０ｎｍ程度にすればよい。
【００５６】このようにして、ＢＳＴ膜とタンタル酸化
膜との複合膜で第２絶縁膜４が形成される。この第２絶
縁膜の構造以外は第１の実施例と同一であるのでここで
は省略する。
膜との複合膜で第２絶縁膜４が形成される。この第２絶
縁膜の構造以外は第１の実施例と同一であるのでここで
は省略する。
【００５７】このような構造にすることで、第２絶縁膜
がＢＳＴ単層膜である場合に比べ、情報蓄積の保持時間
は２倍以上に、書込み及び消去時間は１／５に短縮す
る。但し、書込みあるいは消去電圧の若干の増大は避け
られない。しかし、これらの電圧は５〜７Ｖであり記憶
素子の低電圧化には有効である。
がＢＳＴ単層膜である場合に比べ、情報蓄積の保持時間
は２倍以上に、書込み及び消去時間は１／５に短縮す
る。但し、書込みあるいは消去電圧の若干の増大は避け
られない。しかし、これらの電圧は５〜７Ｖであり記憶
素子の低電圧化には有効である。
【００５８】以上、複合膜にＢＳＴ膜とタンタル酸化膜
を用いた場合について述べたが、この複合膜の組合せは
他のものでもよい。但し、第２成分膜４ｂのバンド禁止
帯幅が第１成分膜４ａのそれより広くなるように選択す
ることが好ましい。
を用いた場合について述べたが、この複合膜の組合せは
他のものでもよい。但し、第２成分膜４ｂのバンド禁止
帯幅が第１成分膜４ａのそれより広くなるように選択す
ることが好ましい。
【００５９】次に、第４の実施例について図６〜図７、
図８〜図９及び図１０で説明する。図６は本発明の不揮
発性記憶素子を説明するための略断面図である。図７は
図６の一部を拡大した断面図である。図８〜図９は本構
造の製法を示すための工程順の略断面図である。図１０
は図６に示した構造が生じる効果を説明するためのバン
ドダイヤグラムである。
図８〜図９及び図１０で説明する。図６は本発明の不揮
発性記憶素子を説明するための略断面図である。図７は
図６の一部を拡大した断面図である。図８〜図９は本構
造の製法を示すための工程順の略断面図である。図１０
は図６に示した構造が生じる効果を説明するためのバン
ドダイヤグラムである。
【００６０】図６に示すように、シリコン半導体基板１
の主面に素子分離酸化膜２を設け、シリコン半導体基板
１の活性領域となる主面に第１絶縁膜３を設ける。この
第１絶縁膜３は膜厚が２．５〜３ｎｍのシリコン酸化膜
あるいはシリコン酸化膜を熱窒化した絶縁膜で形成され
る。
の主面に素子分離酸化膜２を設け、シリコン半導体基板
１の活性領域となる主面に第１絶縁膜３を設ける。この
第１絶縁膜３は膜厚が２．５〜３ｎｍのシリコン酸化膜
あるいはシリコン酸化膜を熱窒化した絶縁膜で形成され
る。
【００６１】この第１絶縁膜３上にシリコン微粒子１１
を多数形成する。ここでこれらのシリコン微粒子１１は
その粒径が第１絶縁膜厚の値以下のシリコン結晶の微小
粉末、あるいはその粒径が１ｎｍ以下のシリコンクラス
タ−で構成される。又、このシリコン微粒子１１にはボ
ロン、リンあるいはヒ素原子を含有させてもよい。尚、
これら不純物量は濃度にして固溶限界である１０20〜１
０21原子／ｃｍ3 にする。これらのシリコン微粒子１１
はそれぞれ互いに適当な距離に離散して形成されること
が重要である。
を多数形成する。ここでこれらのシリコン微粒子１１は
その粒径が第１絶縁膜厚の値以下のシリコン結晶の微小
粉末、あるいはその粒径が１ｎｍ以下のシリコンクラス
タ−で構成される。又、このシリコン微粒子１１にはボ
ロン、リンあるいはヒ素原子を含有させてもよい。尚、
これら不純物量は濃度にして固溶限界である１０20〜１
０21原子／ｃｍ3 にする。これらのシリコン微粒子１１
はそれぞれ互いに適当な距離に離散して形成されること
が重要である。
【００６２】次に、これらのシリコン微粒子１１及び第
１絶縁膜３を被覆して、膜厚が５０ｎｍのＳＴＯ膜を堆
積させる。このようにして、第２絶縁膜４を設ける。こ
の他の構造は第１の実施例と同じである。すなわち、ゲ
ート電極５、トランジスタのソース領域６、ドレイン領
域７、更に層間絶縁膜８、ソース電極９、ドレイン電極
１０を形成する。このようにして、第４実施例の不揮発
性記憶素子が形成される。
１絶縁膜３を被覆して、膜厚が５０ｎｍのＳＴＯ膜を堆
積させる。このようにして、第２絶縁膜４を設ける。こ
の他の構造は第１の実施例と同じである。すなわち、ゲ
ート電極５、トランジスタのソース領域６、ドレイン領
域７、更に層間絶縁膜８、ソース電極９、ドレイン電極
１０を形成する。このようにして、第４実施例の不揮発
性記憶素子が形成される。
【００６３】次に、図７で前記シリコン微粒子の離散し
て形成される場合のその配置ついて説明する。シリコン
半導体基板１からシリコン微粒子１１へと、第１絶縁膜
３を直接トンネルして書込まれた電子はこのシリコン微
粒子１１と第１絶縁膜３及び第２絶縁膜５との界面に蓄
積する。この他電子はシリコン微粒子１１の存在しない
領域で第１絶縁膜３と第２絶縁膜５との界面領域にも蓄
積されるがその数は少い。このために、シリコン微粒子
１１の間隔が拡がるとこれらの蓄積電子のシリコン基板
１表面への電気的効果が不連続になる。この電気的効果
の不連続性は不揮発性記憶素子の性能を低下させる。
て形成される場合のその配置ついて説明する。シリコン
半導体基板１からシリコン微粒子１１へと、第１絶縁膜
３を直接トンネルして書込まれた電子はこのシリコン微
粒子１１と第１絶縁膜３及び第２絶縁膜５との界面に蓄
積する。この他電子はシリコン微粒子１１の存在しない
領域で第１絶縁膜３と第２絶縁膜５との界面領域にも蓄
積されるがその数は少い。このために、シリコン微粒子
１１の間隔が拡がるとこれらの蓄積電子のシリコン基板
１表面への電気的効果が不連続になる。この電気的効果
の不連続性は不揮発性記憶素子の性能を低下させる。
【００６４】以上の理由から、前記のシリコン微粒子１
１間の間隔はある限度以下にする必要がある。この間隔
は略このシリコン微粒子１１の粒径と同程度あるいはそ
れ以下にすればよい。
１間の間隔はある限度以下にする必要がある。この間隔
は略このシリコン微粒子１１の粒径と同程度あるいはそ
れ以下にすればよい。
【００６５】次に、第４の実施例の構造の不揮発性記憶
素子の製造方法について説明する。図８（ａ）に示すよ
うに、導電型がｐ型のシリコン半導体基板１の主面に公
知のＬＯＣＯＳ法により素子分離酸化膜２を形成する。
このようにした後、シリコン半導体基板１の主面上を清
浄な表面にし、膜厚が２．５〜３ｎｍのシリコン酸化膜
１３を形成する。この清浄表面及びシリコン酸化膜の形
成はマルチチャンバーを備えた装置で一括処理される。
すなわち、アルカリ性あるいは酸性の薬液で洗浄された
シリコン半導体基板１は、シリコン半導体基板１表面の
自然酸化膜の除去とシリコン基板表面の熱酸化の連続処
理をこの装置内でされる。
素子の製造方法について説明する。図８（ａ）に示すよ
うに、導電型がｐ型のシリコン半導体基板１の主面に公
知のＬＯＣＯＳ法により素子分離酸化膜２を形成する。
このようにした後、シリコン半導体基板１の主面上を清
浄な表面にし、膜厚が２．５〜３ｎｍのシリコン酸化膜
１３を形成する。この清浄表面及びシリコン酸化膜の形
成はマルチチャンバーを備えた装置で一括処理される。
すなわち、アルカリ性あるいは酸性の薬液で洗浄された
シリコン半導体基板１は、シリコン半導体基板１表面の
自然酸化膜の除去とシリコン基板表面の熱酸化の連続処
理をこの装置内でされる。
【００６６】次に図８（ｂ）に示すように、シリコン微
粒子１１をそれぞれがお互いに孤立するようにシリコン
酸化膜１３表面に形成する。このシリコン微粒子１１を
シリコン結晶の微小粉末で形成する場合は、ポリシリコ
ンの核を形成する要領で次のよう行う。すなわち枚葉型
のＣＶＤ装置で、反応室の温度を６００〜７００℃の範
囲に設定し、モノシランガスあるいはジクロルシランガ
スを窒素キャリアガスと共にこの反応室に導入する。こ
の場合、導入するガスの全圧力は１ｍＴｏｒｒ程度にす
る。このようにポリシリコン成膜の成膜速度が極端に小
さくなる条件に設定することでシリコン結晶の微小粉末
は形成される。このシリコン結晶の微小粉末形成は、先
述したマルチチャンバーを備えた装置内で前記のシリコ
ン酸化膜１３形成に連続して行ってもよい。
粒子１１をそれぞれがお互いに孤立するようにシリコン
酸化膜１３表面に形成する。このシリコン微粒子１１を
シリコン結晶の微小粉末で形成する場合は、ポリシリコ
ンの核を形成する要領で次のよう行う。すなわち枚葉型
のＣＶＤ装置で、反応室の温度を６００〜７００℃の範
囲に設定し、モノシランガスあるいはジクロルシランガ
スを窒素キャリアガスと共にこの反応室に導入する。こ
の場合、導入するガスの全圧力は１ｍＴｏｒｒ程度にす
る。このようにポリシリコン成膜の成膜速度が極端に小
さくなる条件に設定することでシリコン結晶の微小粉末
は形成される。このシリコン結晶の微小粉末形成は、先
述したマルチチャンバーを備えた装置内で前記のシリコ
ン酸化膜１３形成に連続して行ってもよい。
【００６７】前記シリコン微粒子１１をシリコンクラス
ターで形成する場合は、シリコンのクラスター生成装置
を用いる。すなわち、１０-8Ｔｏｒｒ以下の高真空にお
いて固体シリコンにレーザ光を照射する。このレーザ光
はＡｒＦガスから発生させたパルス状のエキシマレーザ
光である。このエキシマレーザ光の強度を１パルス当り
１００ｍＪ／ｃｍ2 以上にすると、前記の固体シリコン
からシリコン原子が昇華する。この昇華したシリコン原
子は一部が結合しクラスター状になる。このクラスター
状になったシリコンを前記シリコン酸化膜１１上に堆積
させる。ここでシリコンクラスターの大きさの制御はレ
ーザ光の強度に依存する。すなわち、この強度の大きい
程シリコンクラスターは大きくなる。このシリコンクラ
スターの形成において、シリコン半導体基板１の温度は
１００〜３００℃の範囲に設定される。このようにして
シリコン酸化膜１３上に付着したシリコンクラスターの
表面再拡散を抑制する。
ターで形成する場合は、シリコンのクラスター生成装置
を用いる。すなわち、１０-8Ｔｏｒｒ以下の高真空にお
いて固体シリコンにレーザ光を照射する。このレーザ光
はＡｒＦガスから発生させたパルス状のエキシマレーザ
光である。このエキシマレーザ光の強度を１パルス当り
１００ｍＪ／ｃｍ2 以上にすると、前記の固体シリコン
からシリコン原子が昇華する。この昇華したシリコン原
子は一部が結合しクラスター状になる。このクラスター
状になったシリコンを前記シリコン酸化膜１１上に堆積
させる。ここでシリコンクラスターの大きさの制御はレ
ーザ光の強度に依存する。すなわち、この強度の大きい
程シリコンクラスターは大きくなる。このシリコンクラ
スターの形成において、シリコン半導体基板１の温度は
１００〜３００℃の範囲に設定される。このようにして
シリコン酸化膜１３上に付着したシリコンクラスターの
表面再拡散を抑制する。
【００６８】次に図８（ｃ）に示すようにＳＴＯ膜１４
をシリコン半導体基板１表面に堆積させる。このＳＴＯ
膜の成膜はマルチチャンバーのスパッタ装置で行う。こ
のスパッタ装置は真空到達圧力が１０-9Ｔｏｒｒ以下に
なる通常の装置である。ここでターゲットにチタン酸ス
トロンチウムの基板を用い、スパッタガスにアルゴンガ
スを用い更に酸素ガスを添加する。このようにして成膜
速度を２ｎｍ／ｍｉｎにし、膜厚が５０ｎｍのＳＴＯ膜
１４を形成する。
をシリコン半導体基板１表面に堆積させる。このＳＴＯ
膜の成膜はマルチチャンバーのスパッタ装置で行う。こ
のスパッタ装置は真空到達圧力が１０-9Ｔｏｒｒ以下に
なる通常の装置である。ここでターゲットにチタン酸ス
トロンチウムの基板を用い、スパッタガスにアルゴンガ
スを用い更に酸素ガスを添加する。このようにして成膜
速度を２ｎｍ／ｍｉｎにし、膜厚が５０ｎｍのＳＴＯ膜
１４を形成する。
【００６９】次に図９（ａ）に示すように白金薄膜１５
ａ、タングステン薄膜１５ｂを堆積させる。これらの成
膜は前記マルチチャンバースパッター装置で連続して行
い、これら金属膜の膜厚はそれぞれ１０ｎｍ、１００ｎ
ｍになるようにする。
ａ、タングステン薄膜１５ｂを堆積させる。これらの成
膜は前記マルチチャンバースパッター装置で連続して行
い、これら金属膜の膜厚はそれぞれ１０ｎｍ、１００ｎ
ｍになるようにする。
【００７０】次に図９（ｂ）に示すようにホトレジスト
マスク１６をドライエッチングのマスクにして前記ＳＴ
Ｏ膜１４、白金薄膜１５ａ、タングステン薄膜１５ｂを
それぞれドライエッチングする。このようにして第２絶
縁膜４、白金電極５ａとタングステン電極５ｂとからな
るゲート電極５を形成する。このようにした後、ホトレ
ジストマスク１６を除去し、第２絶縁膜４及びゲート電
極５を被覆するようにコート絶縁膜８ａを形成する。
マスク１６をドライエッチングのマスクにして前記ＳＴ
Ｏ膜１４、白金薄膜１５ａ、タングステン薄膜１５ｂを
それぞれドライエッチングする。このようにして第２絶
縁膜４、白金電極５ａとタングステン電極５ｂとからな
るゲート電極５を形成する。このようにした後、ホトレ
ジストマスク１６を除去し、第２絶縁膜４及びゲート電
極５を被覆するようにコート絶縁膜８ａを形成する。
【００７１】次に、図９（ｃ）に示すようにヒ素のイオ
ン注入と熱処理により、ソース領域６とドレイン領域７
を形成する。この工程で第１絶縁膜３と第２絶縁膜４と
が劣化しやすい。前記のコート絶縁膜８ａはこれらの劣
化を防止するためのものである。このようにした後、層
間絶縁膜８を形成しソース電極９及びドレイン電極１０
を形成して第４実施例の発明構造は完成する。
ン注入と熱処理により、ソース領域６とドレイン領域７
を形成する。この工程で第１絶縁膜３と第２絶縁膜４と
が劣化しやすい。前記のコート絶縁膜８ａはこれらの劣
化を防止するためのものである。このようにした後、層
間絶縁膜８を形成しソース電極９及びドレイン電極１０
を形成して第４実施例の発明構造は完成する。
【００７２】次にこの第４の実施例構造の効果について
図１０に基づいて説明する。図１０はこの構造をバンド
ダイヤグラムにしたものである。第１絶縁膜のバンド４
１と第２絶縁膜のバンド４２に挟まれてシリコン微粒子
のバンド４３が存在する。この場合、前記の第１絶縁膜
とシリコン微粒子の界面、前記第２絶縁膜とシリコン微
粒子の界面にそれぞれ第１界面準位４４と第２界面準位
４４ａとが形成される。この図中、シリコン半導体基板
のバンド４５、白金電極のフェルミレベル４６が示され
ている。
図１０に基づいて説明する。図１０はこの構造をバンド
ダイヤグラムにしたものである。第１絶縁膜のバンド４
１と第２絶縁膜のバンド４２に挟まれてシリコン微粒子
のバンド４３が存在する。この場合、前記の第１絶縁膜
とシリコン微粒子の界面、前記第２絶縁膜とシリコン微
粒子の界面にそれぞれ第１界面準位４４と第２界面準位
４４ａとが形成される。この図中、シリコン半導体基板
のバンド４５、白金電極のフェルミレベル４６が示され
ている。
【００７３】このようなバンド構造において、先述した
書込み後の電子はシリコン微粒子のバンドの伝導帯と第
１界面準位４４及び第２界面準位４４ａとに蓄積され
る。先述したようにシリコン微粒子の大きさは３ｎｍ以
下であり、電子の蓄積領域の局所化がなされる。
書込み後の電子はシリコン微粒子のバンドの伝導帯と第
１界面準位４４及び第２界面準位４４ａとに蓄積され
る。先述したようにシリコン微粒子の大きさは３ｎｍ以
下であり、電子の蓄積領域の局所化がなされる。
【００７４】このために電子の書込みと消去が容易にな
る。先述した第１の実施例の効果で説明した表と同一の
条件で比較すると、書込み電圧と消去電圧はそれぞれ３
Ｖ及び−３Ｖに低下する。又書込み時間と消去時間も短
縮し、共に１００ｎｓｅｃ以下になる。更に、書込み消
去の回数が１０6 回から１０7 あるいは１０8 回に増加
する。ここで蓄積電子の保持時間は１０5 時間であり問
題はない。
る。先述した第１の実施例の効果で説明した表と同一の
条件で比較すると、書込み電圧と消去電圧はそれぞれ３
Ｖ及び−３Ｖに低下する。又書込み時間と消去時間も短
縮し、共に１００ｎｓｅｃ以下になる。更に、書込み消
去の回数が１０6 回から１０7 あるいは１０8 回に増加
する。ここで蓄積電子の保持時間は１０5 時間であり問
題はない。
【００７５】
【発明の効果】ＭＮＯＳ型トランジスタの不揮発性記憶
素子において、本発明のように第２絶縁膜に高誘電率膜
を用いる構造にし、この高誘電率膜の組成を連続的ある
いは断続的に変える、あるいは第１絶縁膜と第２絶縁膜
との間にシリコン微粒子を形成することで、不揮発性記
憶素子の特性を大幅に向上させることができる。すなわ
ち、書込み電圧及び消去電圧を従来の１／１０に低電圧
化し、書込み時間及び消去時間をこれまでのμｓｅｃか
らｎｓｅｃのオーダーに短縮することができるようにな
る。
素子において、本発明のように第２絶縁膜に高誘電率膜
を用いる構造にし、この高誘電率膜の組成を連続的ある
いは断続的に変える、あるいは第１絶縁膜と第２絶縁膜
との間にシリコン微粒子を形成することで、不揮発性記
憶素子の特性を大幅に向上させることができる。すなわ
ち、書込み電圧及び消去電圧を従来の１／１０に低電圧
化し、書込み時間及び消去時間をこれまでのμｓｅｃか
らｎｓｅｃのオーダーに短縮することができるようにな
る。
【００７６】更に従来技術でみられた金属による汚染は
全く生じない。これは先述した従来技術の第３絶縁膜中
の金属が化学結合していないのに対し、本発明に使用す
る金属酸化物中の金属は完全に化学結合しているためで
ある。
全く生じない。これは先述した従来技術の第３絶縁膜中
の金属が化学結合していないのに対し、本発明に使用す
る金属酸化物中の金属は完全に化学結合しているためで
ある。
【００７７】このようにＭＮＯＳ型トランジスタの性能
を向上させることで、フラッシュメモリの不揮発性記憶
素子としてこのＭＮＯＳ型トランジスタが使用できるよ
うになる。そして、現在フローティイングゲート型トラ
ンジスタを使用しているフラッシュメモリの性能を大幅
に向上させる。すなわち、従来比較で消去電圧をこれま
での１／４程度に低電圧化し、書込み時間及び消去時間
をそれぞれこれまでの１／１０2 ，１／１０4 程度に短
縮する。更に、書込み消去の回数をこれまでの１０3 倍
程度にまで増加させる。このフラッシュメモリの特性の
大幅な向上はこのデバイスの用途を拡大し、新たな用途
領域をも開拓する。
を向上させることで、フラッシュメモリの不揮発性記憶
素子としてこのＭＮＯＳ型トランジスタが使用できるよ
うになる。そして、現在フローティイングゲート型トラ
ンジスタを使用しているフラッシュメモリの性能を大幅
に向上させる。すなわち、従来比較で消去電圧をこれま
での１／４程度に低電圧化し、書込み時間及び消去時間
をそれぞれこれまでの１／１０2 ，１／１０4 程度に短
縮する。更に、書込み消去の回数をこれまでの１０3 倍
程度にまで増加させる。このフラッシュメモリの特性の
大幅な向上はこのデバイスの用途を拡大し、新たな用途
領域をも開拓する。
【図１】本発明の第１の実施例を説明するための略断面
図である。
図である。
【図２】本発明のＭＩＳ構造の等価回路図である。
【図３】本発明の第２の実施例を説明するための略断面
図である。
図である。
【図４】本発明の第２の実施例を説明するためのバンド
構造図である。
構造図である。
【図５】本発明の第３の実施例を説明するための略断面
図である。
図である。
【図６】本発明の第４の実施例を説明するための略断面
図である。
図である。
【図７】本発明の第４の実施例を説明するための略断面
図である。
図である。
【図８】本発明の第４の実施例の半導体記憶装置の製法
を示す略断面図である。
を示す略断面図である。
【図９】本発明の第４の実施例の半導体記憶装置の製法
を示す略断面図である。
を示す略断面図である。
【図１０】本発明の第４の実施例を説明するためのバン
ド構造図である。
ド構造図である。
【図１１】従来の半導体記憶装置の構造を示した略断面
図である。
図である。
１，１０１ シリコン半導体基板 ２，１０２ 素子分離酸化膜 ３，１０５ 第１絶縁膜 ４，１０６ 第２絶縁膜 ４ａ 第１成分膜 ４ｂ 第２成分膜 １０６ａ 第３絶縁膜 ５，１０７ ゲート電極 ５ａ 白金電極 ５ｂ タングステン電極 ６，１０３ ソース領域 ７，１０４ ドレイン領域 ８，１０８ 層間絶縁膜 ８ａ コート絶縁膜 ９，１０９ ソース電極 １０，１１０ ドレイン電極 １１ シリコン微粒子 １３ シリコン酸化膜 １４ ＳＴＯ膜 １５ａ タングステン薄膜 １５ｂ 白金薄膜 １６ ホトレジストマスク ２１ 第１ゲートキャパシタ ２２ 第２ゲートキャパシタ ２３ 電源 ３１，４１ 第１絶縁膜のバンド ３２，４２ 第２絶縁膜のバンド ３３，４５ シリコン半導体基板のバンド ３４ 界面準位 ３５，４６ 白金電極のフェルミレベル ４３ シリコン微粒子のバンド ４４ 第１界面準位 ４４ａ 第２界面準位
Claims (8)
- 【請求項１】 ＭＮＯＳ型トランジスタの不揮発性半導
体素子であるＭＩＳ（金属−絶縁体−半導体）構造のト
ランジスタにおいて、半導体基板の主面に常誘電性を有
する第１絶縁膜が形成され、前記第１絶縁膜に積層して
常誘電性を有する第２絶縁膜が形成され、前記第１絶縁
膜と第２絶縁膜との２層絶縁膜でＭＩＳ構造トランジス
タのゲート絶縁膜が構成され、前記第１絶縁膜の膜厚及
び比誘電率をｔ1 ，ε1 とし、前記第２絶縁膜の膜厚及
び比誘電率をｔ2 ，ε2 として、ｔ 2 ／ｔ 1 ≦ε 2 ／ε
1 の関係が満足されることを特徴とした半導体記憶装
置。 - 【請求項２】 ＭＮＯＳ型トランジスタの不揮発性半導
体素子であるＭＩＳ（金属−絶縁体−半導体）構造のト
ランジスタにおいて、半導体基板の主面に常誘電性を有
する第１絶縁膜が形成され、前記第１絶縁膜に積層して
常誘電性を有する第２絶縁膜が形成され、前記第１絶縁
膜と第２絶縁膜との２層絶縁膜でＭＩＳ構造トランジス
タのゲート絶縁膜が構成され、前記第１絶縁膜の膜厚及
び比誘電率をｔ 1 ，ε 1 とし、前記第２絶縁膜の膜厚及
び比誘電率をｔ 2 ，ε 2 として、ε 2 ／ε 1 が２０≦ε
2 ／ε 1 の関係とｔ 2 ／ｔ 1 ≦ε 2 ／ε 1 の関係とを満
足することを特徴とした半導体記憶装置。 - 【請求項３】 前記第１絶縁膜がシリコン酸化物、シリ
コン窒化物又はシリコン酸化膜の窒化物で形成され、前
記第２絶縁膜がチタン酸ストロンチウム、チタン酸バリ
ウムストロンチウム又はチタン酸ジルコン酸鉛の金属酸
化物で形成されることを特徴とした請求項１又は請求項
２記載の半導体記憶装置。 - 【請求項４】 前記第２絶縁膜が２種類の金属酸化物固
溶体の絶縁物質で形成され、前記固溶体の絶縁物質の組
成がその膜厚方向で異なるように形成されていることを
特徴とした請求項１又は請求項２記載の半導体記憶装
置。 - 【請求項５】 前記２種類の金属酸化物がチタン酸スト
ロンチウム及びチタン酸バリウムであって、前記固溶体
の絶縁物質がチタン酸バリウムストロンチウムであるこ
とを特徴とした請求項４記載の半導体記憶装置。 - 【請求項６】 前記第２絶縁膜が、積層する２種類の酸
化膜で形成されていることを特徴とした請求項１又は請
求項２記載の半導体記憶装置。 - 【請求項７】 前記第１絶縁膜と前記第２絶縁膜との界
面領域にシリコン原子の集合体を前記集合体が互いに離
散して形成されていることを特徴とした請求項１から請
求項６のうち１つの請求項に記載の半導体記憶装置。 - 【請求項８】 シリコン半導体基板の主面にシリコン酸
化膜を形成する工程と、前記シリコン酸化膜の表面にシ
リコン原子の複数の集合体をこれらの集合体が互いに離
散するように形成する工程と、前記シリコン酸化膜及び
前記集合体を被覆するように前記第２絶縁膜を形成する
工程とを含む請求項７記載の半導体記憶装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116394A JP2643833B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体記憶装置及びその製造方法 |
| KR1019950013797A KR100190158B1 (ko) | 1994-05-30 | 1995-05-30 | 금속-절연체-반도체 게이트 구조를 갖는 불휘발성 반도체 기억 장치 |
| US08/453,890 US5596214A (en) | 1994-05-30 | 1995-05-30 | Non-volatile semiconductor memory device having a metal-insulator-semiconductor gate structure and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116394A JP2643833B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326681A JPH07326681A (ja) | 1995-12-12 |
| JP2643833B2 true JP2643833B2 (ja) | 1997-08-20 |
Family
ID=14685956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6116394A Expired - Lifetime JP2643833B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5596214A (ja) |
| JP (1) | JP2643833B2 (ja) |
| KR (1) | KR100190158B1 (ja) |
Families Citing this family (98)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289030A (en) | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
| US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| KR100214267B1 (ko) * | 1995-04-07 | 1999-08-02 | 김영환 | 반도체 소자 제조방법 |
| JP3094868B2 (ja) * | 1995-09-07 | 2000-10-03 | 三菱マテリアル株式会社 | 高純度誘電体薄膜の作製方法 |
| US5766697A (en) * | 1995-12-08 | 1998-06-16 | The United States Of America As Represented By The Secretary Of The Army | Method of making ferrolectric thin film composites |
| JP3612839B2 (ja) * | 1996-02-13 | 2005-01-19 | 三菱電機株式会社 | 高誘電率薄膜構造、高誘電率薄膜形成方法および高誘電率薄膜形成装置 |
| EP0833393B1 (en) * | 1996-09-30 | 2011-12-14 | STMicroelectronics Srl | Floating gate non-volatile memory cell with low erasing voltage and manufacturing method |
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| JP5731121B2 (ja) * | 1996-12-23 | 2015-06-10 | エルエスアイ コーポレーション | 集積回路 |
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