KR100190158B1 - 금속-절연체-반도체 게이트 구조를 갖는 불휘발성 반도체 기억 장치 - Google Patents

금속-절연체-반도체 게이트 구조를 갖는 불휘발성 반도체 기억 장치 Download PDF

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Abstract

본 발명은 반도체의 불휘발성 기억 소자에 있어서, 그 기입 소거 동작의 저전압화와 저소비 전력화, 이 동작의 회수의 증가를 실현하고, 플래쉬 메모리와 같은 불휘발성 반도체 기억 장치의 성능 향상을 도모하는 것을 목적으로 한다.
MIS형 반도체 불휘발성 기억 소자에 있어서, 제1절연막과 제2절연막의 2층의 절연막으로 형성된 게이트 절연막 중, 상기 제2절연막을 고유전율막으로 형성함과 동시에, 이 고유전율막의 조성을 연속적 또는 불연속적으로 바꾸거나 또는 상기 제1절연막과 제2절연막 사이에 실리콘 미립자를 형성한다.

Description

금속-절연체-반도체 게이트 구조를 갖는 불휘발성 반도체 기억 장치
제1도는 본 발명의 제1실시예를 설명하기 위한 개략 단면도.
제2도는 본 발명의 MIS 구조의 등가 회로도.
제3도는 본 발명의 제2실시예를 설명하기 위한 개략 단면도.
제4도는 본 발명의 제2실시예를 설명하기 위한 밴드 구조도.
제5도는 본 발명의 제3실시예를 설명하기 위한 개략 단면도.
제6도는 본 발명의 제4실시예를 설명하기 위한 개략 단면도.
제7도는 본 발명의 제4실시예를 설명하기 위한 개략 단면도.
제8도는 본 발명의 제4실시예의 반도체 기억 장치의 제법을 도시한 개략 단면도.
제9도는 본 발명의 제4실시예의 반도체 기억 장치의 제법을 도시한 개락 단면도.
제10도는 본 발명의 제4실시예를 설명하기 위한 밴드 구조도.
제11도는 종래의 반도체 기억 장치의 구조를 도시한 개략 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 101 : 실리콘 반도체 기판 2, 102 : 소자 분리 산화막
3, 105 : 제1절연막 4, 106 : 제2절연막
4a : 제1성분막 4b : 제2성분막
106a : 제3절연막 5, 107 : 게이트 전극
5a : 백금 전극 5b : 텅스텐 전극
6, 103 : 소스 영역 7, 104 : 드레인 영역
8, 108 : 층간 절연막 8a : 코트 절연막
9, 109 : 소스 전극 10, 110 : 드레인 전극
11 : 실리콘 미립자 13 : 실리콘 산화막
14 : STO막 15a : 텅스텐 박막
15b : 백금 박막 16 : 핫 레지스트 마스크
21 : 제1게이트 캐패시터 22 : 제2게이트 캐패시터
23 : 전원 31, 41 : 제1절연막의 밴드
32, 42 : 제2절연막의 밴드 33, 45 : 실리콘 반도체 기판의 밴드
34 : 계면 준위 35, 46 : 백금 전극의 페르미 레벨
43 : 실리콘 미립자의 밴드 44 : 제1계면 준위
44a : 제2계면 준위
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 불휘발성 메모리 소자의 구조 및 그 제조 방법에 관한 것이다.
MIS(Metal Insulator Semiconductor)형 트랜지스터의 불휘발성 메모리 소자는 크게 MNOS(금속 실리콘 질화막-실리콘 산화막-반도체)형 트랜지스터와 플로팅 게이트형 트랜지스터의 2종류로 구분된다. 전자는 2층 구조의 게이트 절연막에서 2층 절연막의 경계 영역에 형성되는 계면 준위에 기억 정보 전하를 축적하는 것이다. 이런 형태의 소자에는 그 외 실리콘 질화막 대신에 알루미나막을 이용하는 MAOS라 호칭되는 것도 알려져 있다. 이 외에 이들 실리콘 산화막, 실리콘 질화막, 알루미나막을 2층 이상이 되도록 조합시킨 구조의 것도 제안되고 있다. 후자는 2층의 게이트 전극 구조에서 제1게이트 전극인 플로팅 게이트 전극에 기억 정보 전하를 축적하는 것이다. 이 구조에서는 제1게이트 전극이 반도체 기판 주면의 실리콘 산화막 위에 플로팅 형태로 형성되고, 상기 제1게이트 전극의 상부에 실리콘 산화막과 실리콘 질화막의 복합된 층간 절연막이 설치되고, 다시 이 층간 절연막의 상부에 제2게이트 전극이 형성된다. 여기서, 상기 제2게이트 전극은 상기 제1게이트 전극을 피복하고 있다.
상기 불휘발성 메모리 소자의 정보 전하의 기입 소거 동작은 이하와 같다. 즉, MNOS형 트랜지스터에서는 반도체 주면에 형성된 2㎚ 정도의 막 두께의 실리콘 산화막의 직접 터널을 통해 반도체 기판으로부터 상기 계면 준위에 전자를 주입하여 정보 전하의 기입이 행해지고, 그 반대로 계면 준위로부터 반도체 기판에 전자를 방출하여 정보 전하의 소거가 행해진다. 이와 같은 계면 준위는 전자의 포획 중심으로 되어 있다.
이에 대하여, 플로팅 게이트형 트랜지스터에서 정보 전하의 기입은 트랜지스터에서 채널 영역에 발생하는 열전자를 반도체 기판 주면에 형성된 10㎚ 정도의 막 소거는 상기 제1게이트 전극에 있는 전자를 트랜지스터의 소스 또는 채널 영역에 방출하여 행해진다. 상기 정보 전하의 기입 상태가 기억 정보의 논리 1에 상당하고, 정보 전하의 소거 상태가 기억 정보의 논리 0에 상당한다.
이상과 같이 정보 전하의 기입 소거 동작의 차이에 따라 MNOS형 트랜지스터에서는 플로팅 게이트형 트랜지스터에 비해 기입 소거의 회수는 10∼102배로 커진다. 그러나, 상기 MNOS형 트랜지스터는 정보 전하의 축적 유지 시간이 짧아지고, 정보 전하의 기입 소거에 필요한 전압이 커진다는 단점을 갖고 있다. 이 때문에 플래쉬 메모리에 사용되는 불휘발성 메모리 소자는 현재 플로팅 게이트형 트랜지스터가 주류를 이루고 있다. 그러나, 현재 103회 정도의 기입 소거 회수의 증가는 플래쉬 메모리 용량의 증대에 따라 강하게 요구되고 있다.
그래서, 원리적으로 기입 소거 회수를 많이 할 수 있는 MNOS형 트랜지스터를 플래쉬 메모리의 불휘발성 메모리 소자로서 사용할 수 있도록 하는 것이 유망시 되고 있다. 이 때문에, MNOS형 트랜지스터의 정보 전하의 축적 유지 시간을 길게 하는 수법 및 기입 소거의 전압을 저하시키는 수법 등의 개발이 강하게 요구되고 있다.
상기 MNOS형 트랜지스터의 상기 단점의 개선을 목적으로 하는 종래 기술에 관해 제11도를 기초로 하여 설명한다. 제11도는 일본국 특허 공개(소) 62-33753호 공보에서 제안된 MNOS형 트랜지스터의 개략 단면도이다.
제11도에 도시한 바와 같이, 실리콘 반도체 기판(101)의 주면에 소자 분리 산화막(102)을 형성하고, 트랜지스터의 소스 영역(103)과 드레인 영역(104)을 불순물 확산층으로 형성한다. 이와 같이 한 후에, 트랜지스터의 게이트 절연막에 다음과 같은 3층의 절연막을 형성한다. 즉, 실리콘 반도체 기판(101)의 표면에 두께 2.5∼10㎚의 실리콘 열산화막으로 형성된 제1절연막(105), 그 상부에 두께 35∼70㎚의 실리콘 질화막 또는 알루미늄 산화막으로 형성된 제2절연막(106)을, 이들 절연막에 제3절연막(106a)이 끼워지도록 하여 형성한다. 여기서, 상기 제3절연막(106a)은 두께 1∼5㎚의 실리콘 질화막 또는 알루미늄 산화막에 텅스텐 등의 금속을 혼입시켜 형성된다.
이와 같은 3층의 절연막으로 구성된 게이트 절연막을 갖는 MNOS형의 트랜지스터의 게이트 전극(107)을 n형의 불순물을 포함하는 폴리실리콘막 또는 알루미늄 금속막으로 형성한다. 이와 같이 한 후에, 전체를 층간 절연막(108)으로 피복하여 콘택트 구멍을 개구하고 소스 영역에 소스 전극(109), 드레인 영역에 드레인 전극(110)을 형성한다.
상기 구조에서 정보의 기입은 게이트 전극(107)에 정전압을 인가하고 실리콘 반도체 기판(101)의 전자를 제1절연막(105)을 터널 통과시켜, 이 전자의 축적 영역이 되는 제3절연막(106a)에 주입한다. 여기서, 실리콘 반도체 기판(101)의 도전형이 n형인 경우에는 이 기판 중의 전자가, p형 기판인 경우에는 기판 표면의 반전된 채널 영역의 전자가 주입된다.
정보의 소거는 게이트 전극에 부전압 또는 실리콘 반도체 기판(101)에 정전압을 인가하고, 상기 기입으로 주입된 제3절연막 중의 전자를 실리콘 반도체 기판 측에 방출하여 행한다.
일반적으로, MNOS형 트랜지스터의 불휘발성 메모리 소자에서는 전자의 기입 및 소거가 용이하면 정보 축적된 전자의 유지 시간은 짧다. 상술한 종래 기술은 상기 제3절연막(106a)을 제1절연막과 제2절연막 사이에 끼워 제1절연막을 2.5㎚이상으로 두껍게 할 수 있게 했다. 이와 같이 하여 상기 유지 시간을 105시간으로 하고, 다시 기입 및 소거 시간 모두 1μsec 정도의 고속으로 하고 있다. 전자에 관해서는 그 이전의 10∼103배로 길게 하고, 후자에 관해서는 10∼104배로 빠르게 한다.
이상 종래 기술은 통상 MNOS형 트랜지스터의 제1절연막과 제2절연막 사이에 제3절연막을 끼우는 것을 특징으로 한다. 이 제3절연막은 상술한 바와 같이 균질로 분산되는 금속 원자를 포함하고 있다. 이 때문에, 이 영역은 전자를 포획하기 쉬운 전자 포획 중심을 다수 포함하게 된다. 그래서, 상기 방법에서 기입된 전자는 상기 제3절연막에만 축적된다. 이에 대하여 통상의 MNOS형 트랜지스터에서는 주입 전자는 제1절연막과 제2절연막의 계면 준위 영역 및 제2절연막 내부의 일부 영역에 축적된다. 상기 제2절연막 내부의 일부 영역에 축적되는 전자의 소거는 일반적으로 어렵다.
상술한 종래 기술은 이와 같은 전자의 축적을 없애고, 소거를 쉽게 할 수 있다. 또, 제1절연막의 막 두께를 2.5㎚ 이상으로 두껍게 할 수 있기 때문에, 정보 전하의 축적 유지 시간을 길게 할 수 있다.
그러나, 상기 종래 기술에서는 기입 및 소거에 필요로 하는 전압은 30V 정도로서 개선되어 있지 않다. 현재의 플래쉬 메모리의 불휘발성 메모리 소자의 주류인 플로팅 게이트형 트랜지스터의 경우에는 상기 기입 및 소거 전압은 각각 5V, 12V 정도로 되어 있다. 이 때문에, MNOS형 트랜지스터의 경우에는 5V 이하의 저전압화가 큰 과제로 남아있다.
또한, 종래 기술은 상술한 바와 같이 제3절연막에 금속 원자를 혼입시킨다.
이 때문에, 이들 금속이 실리콘 반도체 기판을 오염시키는 경우가 생긴다. 이 실리콘 기판의 오염은 반도체 소자의 특성 열화 또는 품질 저하를 일으킨다. 이것의 해결도 큰 과제로 되어 있다.
본 발명은 이상의 과제를 해결하고, 정보 전하의 기입 소거 회수가 증대하며, 저전압화 또는 저소비 전력화된 플래쉬 메모리의 실현을 가능하게 하는 불휘발성 메모리 소자를 제공하고자 하는 것이다.
이 때문에, 본 발명은 반도체 기판의 주면에 형성된 제1절연막과 이 제1절연막에 적층하여 형성된 제2절연막의 2층 구조의 게이트 절연막을 갖는 MIS형 트랜지스터에서, 제1절연막의 막 두께 및 비유전율을 t1, ε1로 하고, 제2절연막의 막 두께 및 비유전율을 t2, ε2로 할때, ε2/εl의 값이 20≤ε1/εl의 관계 및 t2/tl≤ε2/εl의 관계를 갖도록 한다.
여기서, 상기 제1절연막이 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화막의 질화물로 형성되고, 상기 제2절연막을 5산화 탄탈, 티탄산 스트론튬, 티탄산 바륨 스트론튬, 티탄산 비스무스 또는 탄탈산 비스무스 스트론튬, 티탄산 지르콘산납의 금속 산화물로 형성하는 것이 바람직하다.
또는 상기 MIS형 트랜지스터에서 상기 제2절연막을 2종류의 금속 산화물의 고용체 절연 물질로 형성한다. 이 경우에, 상기 고용체 절연 물질의 조성이 그 두께 방향에서 연속적 또는 불연속적으로 변화하도록 퇴적시킨다.
또는 상기 MIS형의 트랜지스터에서 상기 제2절연막을 적층한 2종류의 산화막으로 형성한다. 여기서 상기 적층되는 2종류의 산화막에는 다른 종류의 고유전율 유전체 물질이 이용된다.
또한, 상기 제1절연막과 상기 제2절연막의 계면 영역에 실리콘 원자의 집합체를 이들 집합체가 서로 이산하도록 형성한다.
다음으로 본 발명에 관해 도면을 참조하여 설명한다. 제1도는 본 발명의 제1실시예의 불휘발성 메모리 소자를 설명하기 위한 개략 단면도이고, n채널형의 트랜지스터를 예로 들어 도시했다. 제1도에 도시한 바와 같이, p형 실리콘 반도체 기판(1) 주면에 반도체 소자 간을 전기적으로 분리하는 소자 분리 산화막(2)을 형성한다. 이 소자 분리 산화막(2)이 없는 영역의 실리콘 반도체 기판(1) 주면에, 막 두께가 2.5∼5㎚의 제1절연막(3)을 설치한다. 여기서 상기 제1절연막(3)은 실리콘 반도체 기판(1) 주면의 자연 산화막 등을 제거하고 청정화한 후에, 열산화하여 형성된 실리콘 산화막 또는 상기 실리콘 산화막을 열질화하여 형성하는 질소 원자를 함유한 실리콘 절연막으로 형성한다.
이와 같은 제1절연막(3)위에 막 두께가 50∼100㎚의 제2절연막(4)을 형성한다. 여기서 상기 제2절연막(4)은 큰 비유전율을 갖는 유전체막으로 형성한다. 이러한 유전체막으로는 5산화 탄탈, 티탄산 스트론튬(이하, STO라 함), 티탄산 바륨 스트론튬(이하, BST라 함), 또는 티탄산 지르콘산납(이하, PZT라 함)을 사용한다.
다음으로, 제2절연막(4)을 피복하는 게이트 전극(5)을 형성한다. 여기서, 상기 게이트 전극의 재료로서 막 두께가 200㎚ 정도의 티타늄 질화물, 루테늄 산화물, 팔라듐 또는 백금 등의 금속막을 사용한다.
이와 같이 한 후에, 트랜지스터의 소스 영역(6), 드레인 영역(7)을 각각 형성 한다. 여기서 이 영역에서는 비소의 이온 주입과 램프 어닐에서의 열처리에 의해 n+확산층을 형성한다. 이 열처리 공정에서는 저온 처리로 하는 것이 중요하다. 이것은 높은 온도에서의 열처리는 상기 제2절연막(4)의 전기 특성, 그 중에서도 특히 막의 절연성을 열화시키기 때문이다.
이와 같이 한 후에, 층간 절연막(8)을 형성한다. 상기 층간 절연막은 막 두께가 500㎚의 BPSG(보론 글래스, 인 글래스를 포함하는 실리콘 산화막)막 또는 2산화 실리콘막으로 형성한다. 이 층간 절연막(8)에 콘택트 구멍을 개구하고 소스 전극(9), 드레인 전극(10)을 설치한다. 이와 같이 하여 본 발명의 제1실시예의 기본 구조는 완성된다.
다음으로, 제2도에 제1도의 MNOS형 트랜지스터의 MIS 구조 부분을 등가 회로로 하여 도시한다. 여기서, Cl, C2는 각각 제1절연막을 유전체막으로 하는 제1게이트 캐패시터(21) 및 제2절연막을 유전체막으로 하는 제2게이트 캐패시터(22)의 단위 면적당 용량을 나타낸다. t1, εl은 각각 제1절연막의 막 두께, 비유전율을 나타낸다. 또, t2, ε2는 제2절연막의 막 두께, 비유전율을 각각 나타낸다. 제2도 중에서 제1게이트 캐패시터(21)와 제2게이트 캐패시터(22)를 직렬 배선하여 전원(23)이 접속된다.
여기서, 제1도에 도시한 게이트 전극(5)과 실리콘 반도체 기판(1) 사이에 전압 V0를 인가하고, 제1절연막(3)에 가하는 초기 전압을 V1, 제2절연막에 가하는 초기 전압을 V2로 한다. 이것을 제2도의 등가 회로로 나타내면 전원(23)의 전압이 V0이 되고, 제1게이트 캐패시터(21)에 가하는 전압이 V1이 되며, 제2게이트 캐패시터(22)에 가하는 전압이 V2가 된다. 이와 같이 하면, 이들 전압은 각각 다음의 (1)식 및 (2)식으로 나타낸다.
정보 기입의 경우에는 제1도의 게이트 전극(5)에 정전압을 인가한다. 이 때 제1절연막(3)에 가하는 전계 강도는 1×107V/㎝ 이 되고, 실리콘 반도체 기판(1)으로부터 제1절연막을 가로지르는 전자에 의한 직접 터널 전류에 의해 정보 전하의 기입이 행해지며, 터널 전류의 전자는 계면준위 내에 포획된다. 여기서(1)식의 V1은 대략 일정한 전압이 된다. 이 값은 제1절연막(3)의 막 두께와 상기 전계 강도의 곱이다. 이 조건하에서 (1)식은 제2절연막(4)의 비유전율 ε2가 높을 수록 기입 전압 V0가 저하하는 것을 나타내고 있다.
소거의 경우에는 게이트 전극(5)에 부전압을 인가하거나 또는 게이트 전극(5)를 0V로 하여 실리콘 반도체 기판(1)측에 정전압을 인가한다. 이 경우에도 정보 기입과 마찬가지로 제2절연막의 고유전율화가 소거 전압의 저감에 유효해진다.
상기 제2절연막의 고유전율화는 (2)식에서 알 수 있듯이 V2의 값을 저감시킨다. 이 저감은 정보 전하의 기입 소거시에 전자가 제2절연막을 이동하는 것을 저하시킨다. 이것은 제2절연막의 절연성을 어느 정도 희생시켜도 고유전율화가 가능해지는 것을 나타낸다.
또, (1)식에서 기입 및 소거의 저전압화에 필요한 조건의 개략을 결정할 수 있다. 즉, 정보 전하의 축적 유지가 105시간 이상이 되는 실리콘 산화막의 최소 막 두께를 2.5㎚, 이 산화막으로의 인가 전계를 1×107V/cm로 하면 V1의 최소치는 2.5V로 된다. 게이트 전극에 인가되는 전압 V0를 5V 이하로 하는 것은 V1/V0를 0.5 이상으로 하는 것에 상당함을 알 수 있다. 이것은 (1)식에 의해 t2/tl≤ ε2/ε1가 되는 것을 의미한다.
다음으로 정보 전하의 기입 및 소거 후의 트랜지스터의 임계값 전압차를 △V로 하면, △V는 다음의 (3)식으로 나타난다.
여기서, q는 전하 소량이고, N은 단위 면적당 포획 전자의 수이다.
상기 △V는 기억 정보의 논리 1 또는 논리 0인 독출을 위해 일정한 값을 확보하도록 설정된다. 이 때문에, 제2절연막을 고유전율화하고 저전압화하기 위해서는 전자의 포획 중심의 수를 고유전율화와 아울러 증가시키는 것도 필요하다.
다음으로, 본 실시예의 불휘발성 메모리 소자의 특성을 상술한 종래 기술과 비교하여 설명한다. 표 1은 이들을 비교하여 나타낸 것이다. 이 표 1은 t1=2.5㎚, t2=50㎚, △V=4V, 독출시의 비교용 기준 전압이 2V인 경우의 값을 나타내고 있다.
[표 1]
표 1에서 분명한 바와 같이, 제2절연막을 STO막 또는 BST막으로 함으로써 기입 전압, 소거 전압은 5V 정도로 저전압화된다. 여기서 제2절연막의 비유전율 ε2의 값은 탄탈 산화막에서 24, STO막에서 200, BST막에서 510이다. 또, 제1절연막의 비유전율 ε1은 4이다. 상기 제1절연막은 실리콘 산화막을 열질화한 절연막이다. 상기 표 1에서 5V 이하의 기입 소거 전압으로 하기 위해서는 제1절연막의 비유전율은 STO막의 비유전율보다 충분히 작고, (1)식으로부터 기입 전압이 5V일 때, ε2는 80으로 구할 수 있다. 따라서, 적어도 20≤ε2/εl의 관계가 성립되면 좋다.
정보 축적의 유지 시간에 관해서는 종래 기술과 큰 차이는 없다. 표시된 유지 시간은 10년 이상으로, 상기 불휘발성 메모리 소자의 사용상에는 충분한 값으로 되어 있다. 또한, 기입 시간 및 소거 시간이 종래 기술보다 약간 길지만, 플래쉬 메모리에 사용되는 경우에는 전혀 문제가 없다. 이와 관련하여, 현재 주류인 플로팅 게이트형 트랜지스터의 경우에는 이들 값은 각각 10μsec, 1msec로 되어 있고, 본 실시예의 MNOS형 트랜지스터의 특성은 대폭적으로 향상되어 있다.
이어서, 제2실시예에 관해 제3도를 기초로 하여 설명한다. 제3도는 본 발명의 불휘발성 메모리 소자를 설명하기 위한 개략 단면도이다. 기본 구조는 제1도에서 설명한 제1실시예와 동일하다. 양자의 상위점은 제2절연막에 있다. 즉, 제1실시예에서는 동질로 단층의 고유전율막을 이용하는데 비해 본 실시예에서는 상기 제2절연막에 연속적 또는 단계적으로 조성이 변화하는 고유전율막을 사용한다.
제3도에 도시한 바와 같이 제1도와 마찬가지로 실리콘 반도체 기판(1) 위에 소자 분리 산화막(2)을 설치한 후 제1절연막(3)을 형성한다. 상기 제1절연막(3)은 막 두께가 2.5∼5㎚의 실리콘 산화막으로 구성된다. 다음으로, 상기 제1절연막(3)을 피복하도록 제2절연막(4)을 퇴적한다. 이 경우, 상기 제2절연막(B)에는 연속적 또는 단계적으로 조성이 변화하는 고유전율막을 사용한다.
이하 상기 고유전율막으로서, 조성이 변화하는 BST막을 퇴적하는 경우에 관해 설명한다.
이들 성막 방법으로는 크게 나누어 CVD(화학 기상 성장)법과 스퍼터법이 있다. 이하 CVD법으로 성막하는 경우에 관해 설명한다.
상기 막의 성막 장치의 기본 구성은 다원계의 절연막인 BPSG의 성막인 경우와 거의 동일하다. 즉, 감압 가능한 석영 반응관을 히터 가열하는 LPCVD로(爐)와 이 로에 도입하는 원료 가스의 공급 장치와, 이들 가스의 배관계로 기본적으로 구성된다. 이와 같은 성막 장치에서 로의 온도를 600∼700℃로 설정한다. 티탄의 원료로서 Ti(i-OC3H7)4를 이용하고, 이것을 석영 용기 또는 스텐레스제 용기에 넣고 20℃ 정도로 보온한다. 스트론틉의 원료로서 분말의 Sr(DPM)2를 이용하고, 이것을 스텐레스제 용기에 넣고 190℃ 정도로 하여 승화시킨다. 또한, 바륨의 원료로서 분말의 Ba(DPM)2을 이용하고, 이것을 스텐레스제의 용기에 넣고 210℃ 정도로 하여 승화시킨다. 여기서 DPM은 화학식 CH(CO-C(CH3)3)2로 나타내는 물질이다.
이들 반응 가스는 캐리어 가스인 아르곤 가스로, 상기 로 내에 각각의 배관을 통하여 운반된다. 여기서 이들 배관은 220℃ 정도로 보온된다. 이것은 이들 반응 가스의 결로(結露) 또는 응고를 방지하기 위한 것이다. 이들 반응 가스의 로에의 도입은 사전에 이들 반응 가스의 혼합을 하여 행한다. 이 반응 가스의 혼합은 230℃정도로 유지한 스텐레스제의 실린더 내에서 행한다. 이 때, 산소 가스 또는 아산화 질소 가스도 동시에 상기 실린더에 도입한다. 이 가스의 배관계에서는 그 배관 길이가 매우 짧아지도록 한다.
이상과 같은 구성의 성막 장치에서 원하는 상기 고유전율막을 퇴적시킨다. 이 경우 전체의 가스 압력은 1Torr 정도로 일정하게 한다. 또한, 티탄 소스 가스인 Ti(i-OC3H7)4의 가스 유량은 일정하게 한다. 그리고 Sr(DPM)2와 Ba(DPM)2의 가스 유량을 성막 시간과 함께 변화시킨다. 이와 같이 하여 막의 두께 방향에서 그 조성을 다르게 하는 (Ba, Sr)TiO3계의 고유전체막을 형성한다. 이 경우의 성막 속도는 1㎚/min 정도로 된다.
구체적으로는, 예를 들면 Ti(i-OC3H7)4의 캐리어 가스의 유량을 70sccm으로하고, Sr(DPM)2의 캐리어 가스 유량을 0∼300sccm의 범위에서 성막 시간과 함께 증가시키며, Ba(DPM)2의 캐리어 가스 유량을 70∼0sccm으로 성막 시간과 함께 감소시킨다. 이와 같이 하여 티탄산 바륨막에서 STO막으로 조성이 변화하는 고유전율막을 형성한다. 여기서, 이들 캐리어 가스 유량을 연속하여 변화시키면, 그 막의 두께 방향에 대하여 연속적으로 조성이 변화한 막이 퇴적된다. 또한, 띠 가스 유량의 시간 변화를 크게 하면, 그 조성의 변화를 크게 할 수 있다. 상기 가스 유량의 변화를 단속적으로 하면 그 조성이 불연속으로 변한 막이 퇴적된다.
이와 같이 하여 제2절연막(3)을 형성한 후에, 제1실시예와 마찬가지로 하여 게이트 전극(5), 트랜지스터 소스 영역(6), 드레인 영역(7), 층간 절연막(8), 소스 전극(9), 드레인 전극(10)을 형성한다. 이와 같이 하여 제2실시예의 불휘발성 메모리 소자가 형 성된다.
다음으로, 제4도에서 거의 연속적으로 조성이 변화한 상기 (Ba, Sr)TiO3막의 밴드 구조에 관해 설명한다. 제4도는 백금 전극/(Ba, Sr)TiO3/SiO2/Si 기판 구조의 밴드 다이어그램을 나타낸다. 제4도에 도시한 바와 같이 Si의 금지대폭(禁止帶幅)은 1.15ev, 제1절연막의 밴드(31)의 금지대폭은 8eV, 티탄산 바륨막의 금지대폭은 약 3eV, STO막의 금지대폭은 약 3.4eV이다. 이와 같은 구조에서 (Ba, Sr)TiO3로 구성 되는 제2절연막 밴드의 전도대에, 제4도에 도시한 바와 같은 경사가 생긴다. 이 때문에, 실리콘 반도체 기판의 밴드(33)의 전도대로부터 계면 준위(34) 영역에 주입 되어 축적되는 전자는 백금 전극의 페르미 레벨(35) 측에 방출되기 어렵게 된다.
이 때문에, 정보 전하의 축적 유지 시간이 표 1의 BST막의 2배 정도로 증가한다.
또, 상기 전도대의 경사에 상당하는 내부 전계에 의해 상기 전자의 주입 및 포획 영역이 상기 계면 준위(34) 영역으로 국소화되기 때문에 기입 및 소거 시간이 통상의 1/5 이하로 단축된다.
다음으로, 제3실시예에 관해 제5도에서 설명한다. 제5도는 본 발명의 불휘 발성 메모리 소자를 설명하기 위한 개략 단면도이다. 본 실시예에서는 제2절연막(4)에 제1성분막(4a)과, 제2성분막(4b)으로 구성되는 복합막을 사용하는 점이 제1실시예와 다르다. 이하에 상기 제2절연막에 관해 설명한다.
실리콘 반도체 기판(1) 주면에 형성된 제1절연막(3)을 피복하도록 BST막을 퇴적하여 제1성분막(4a)을 형성한다. 상기 성막은 제2실시예의 CVD 방법에 의한 (Ba, Sr)TiO3성막으로 반응 가스 유량을 일정하게 하여 용이하게 행할 수 있다. 여기서 상기 BST막의 막 두께는 30㎚ 정도가 되도록 한다.
계속해서 상기 제1성분막(4a) 위에 탄탈 산화막을 퇴적하여 제2성분막(4b)을 형성한다. 상기 탄탈 산화막의 성막은 감압 CVD 로에 반응 가스로서 Ta(OC2H5)5, O2를 도입하여 행한다. 여기서 퇴적 온도는 400∼500℃로 한다. 이 외에 상기 탄탈 산화막의 퇴적 방법으로서 TaCl5가스 및 N2O 가스를 플라즈마로 하여 성막하는 방법도 있다. 상기 탄탈 산화막의 막 두께는 20㎚ 정도로 하면 좋다.
이와 같이 하여, BST막과 탄탈 산화막의 복합막으로 제2절연막(4)이 형성된다. 상기 제2절연막의 구조 이외에는 제1실시예와 동일하므로 여기서는 생략한다.
이와 같은 구조로 하여 제2절연막이 BST 단층막인 경우에 비해, 정보 축적의 유지 시간은 2배 이상으로, 기입 및 소거 시간은 1/5로 단축한다. 단, 기입 또는 소거 전압의 약간의 증대는 피할 수 없다. 그러나, 이들 전압은 5∼7V로서 메모리 소자의 저전압화에는 유효하다.
이상, 복합막에 BST막과 탄탈 산화막을 이용한 경우에 관해 설명했으나, 이 복합막의 조합은 다른 것으로 해도 좋다. 단, 제2성분막(4b)의 밴드 금지대폭이 제1성분막(4a)의 그것보다 넓어지도록 선택하는 것이 바람직하다.
다음으로, 제4실시예에 관해 제6도∼제7도, 제8도∼제9도 및 제10도로 설명한다. 제6도는 본 발명의 불휘발성 메모리 소자를 설명하기 위한 개략 단면도이다.
제7도는 제6도의 일부를 확대한 단면도이다. 제8도∼제9도는 본 구조의 제법을 도시하기 위한 공정 순서의 개략 단면도이다. 제10도는 제6도에 도시한 구조에서 생기는 효과를 설명하기 위한 밴드 다이어그램이다.
제6도에 도시한 바와 같이, 실리콘 반도체 기판(1)의 주면에 소자 분리 산화막(2)을 설치하고, 실리콘 반도체 기판(1)의 활성 영역이 되는 주면에 제1절연막(3)을 설치한다. 상기 제1절연막(3)은 막 두께가 2.5∼3㎚의 실리콘 산화막 또는 실리콘 산화막을 열질화한 절연막으로 형성된다.
상기 제1절연막(3) 위에 실리콘 미립자(11)를 다수 형성한다. 여기서, 이들 실리콘 미립자(11)는 그 입자 직경이 제1절연막 두께의 값 이하의 실리콘 결정의 미소 분말 또는 그 입자 직경이 1㎚ 이하의 실리콘 클러스터로 구성된다. 또한, 방기 실리콘 미립자(11)에는 보론, 인 또는 비소 원자를 함유시켜도 좋다. 또한, 이들 불순물 양은 농도로써 고용 한계인 1020-1021원자/㎤로 한다. 이들 실리콘 미립자(11)는 각각 서로 적당한 거리로 이산하여 형성되는 것이 중요하다.
다음으로, 이들 실리콘 미립자(11) 및 제1절연막(3)을 피복하여 막 두께가 50㎚의 STO막을 퇴적시킨다. 이와 같이 하여 제2절연막(4)을 설치한다. 이 외의 구조는 제1실시예와 동일하다. 즉, 게이트 전극(5), 트랜지스터 소스 영역(6), 드레인 영역(7), 층간 절연막(8), 소스 전극(9), 드레인 전극(10)을 형성한다. 이와 같이 하여, 제4실시예의 불휘발성 메모리 소자가 형성된다.
다음으로, 제7도에서 상기 실리콘 미립자가 이산하여 형성된 경우의 그 배치에 관해 설명한다. 실리콘 반도체 기판(1)으로부터 실리콘 미립자(11)로, 제1절연막(3)을 직접 터널링하여 주입된 전자는 상기 실리콘 미립자(11)와 제1절연막(3) 및 제2절연막(5)의 계면에 축적된다. 이 외의 전자는 실리콘 미립자(11)가 존재하지 않는 영역에서 제1절연막(3)과 제2절연막(5)의 계면 영역에도 축적되지만 그 수는 적다. 이 때문에, 실리콘 미립자(11)의 간격이 넓어지면 이들 축적 전자의 실리콘 기판(1)표면으로의 전기적 효과가 불연속적으로 된다. 이 전기적 효과의 불연속성은 불휘발성 메모리 소자의 성능을 저하시킨다.
이상의 이유에서, 상기 실리콘 미립자(11)의 간격은 어느 한도 이하로 할 필요가 있다. 이 간격은 대략 상기 실리콘 미립자(11)의 입자 직경과 같은 정도 또는 그 이하로 하면 좋다.
다음으로, 제4실시예 구조의 불휘발성 메모리 소자의 제조 방법에 관해 설명한다. 제8(a)도에 도시한 바와 같이, 도전형이 p형인 실리콘 반도체 기판(1)의 주면에 공지의 LOCOS법에 의해 소자 분리 산화막(2)을 형성한다. 이와 같이 한 후에, 실리콘 반도체 기판(1)의 주면 위를 청정한 표면으로 하고, 막 두께가 2.5∼3㎚의 실리콘 산화막(13)을 형성한다. 상기 청정 표면 및 실리콘 산화막의 형성은 멀티 챔버를 구비한 장치에서 일괄 처리된다. 즉, 알카리성 또는 산성 약액으로 세정된 실리콘 반도체 기판(1)은 실리콘 반도체 기판(1) 표면의 자연 산화막의 제거와 실리콘 기판 표면의 열산화의 연속 처리가 상기 장치 내에서 이루어진다.
다음으로, 제8(b)도에 도시한 바와 같이 실리콘 미립자(11)를 각각이 서로 고립하도록 실리콘 산화막(13) 표면에 형성한다. 상기 실리콘 미립자(11)를 실리콘 결정의 미소 분말로 형성하는 경우에는 폴리실리콘의 핵을 형성하는 요령으로 다음과 같이 행한다. 즉 매엽형(枚葉型)의 CVD 장치에서 반응실의 온도를 600∼700℃의 범위로 설정하고, 모노실란 가스 또는 디클로로실란 가스를 질소 캐리어 가스와 함께 이 반응실에 도입한다. 이 경우, 도입하는 가스의 전압력은 1mTorr정도로 한다. 이와 같이 폴리실리콘 성막의 성막 속도가 매우 작아지는 조건으로 설정하여 실리콘 결정의 미소 분말은 형성된다. 이 실리콘 결정의 미소 분말 형성은 상술한 멀티 챔버를 구비한 장치 내에서 상기 실리콘 산화막(13)의 형성에 연속하여 행해도 좋다.
상기 실리콘 미립자(11)를 실리콘 클러스터로 형성하는 경우에는 실리콘의 클러스터 생성 장치를 이용한다. 즉, 10-8Torr 이하의 고진공에서 고체 실리콘에 레이저광을 조사한다. 이 레이저광은 ArF 가스로부터 발생시킨 펄스 형태의 엑시머 레이저광이다. 이 엑시머 레이저광의 강도를 1펄스당 100mJ/㎠ 이상으로 하면, 상기 고체 실리콘으로부터 실리콘 원자가 승화한다. 이 승화된 실리콘 원자는 일부가 결합하여 클러스터 형태로 된다. 이 클러스터 형태로 된 실리콘을 상기 실리콘 산화막(11) 위에 퇴적시킨다. 여기서 실리콘 클러스터 크기의 제어는 레이저광의 강도에 의존한다. 즉, 이 강도의 크기만큼 실리콘 클러스터는 커진다. 상기 실리콘 클러스터의 형성에 있어서, 실리콘 반도체 기판(1)의 온도는 100∼300℃의 범위로 설정된다. 이와 같이 하여 실리콘 산화막(13) 위에 부착된 실리콘 클러스터의 표면재 확산을 억제한다.
다음으로, 제8(c)도에 도시한 바와 같이 STO막(14)을 실리콘 반도체 기판(1)표면에 퇴적시킨다. 상기 STO막의 성막은 멀티 챔버의 스퍼터 장치로 행한다. 이 스퍼터 장치는 진공 도달 압력이 10-3Torr 이하로 되는 통상의 장치이다. 여기서, 타겟에 티탄산 스트론튬의 기판을 이용하여 스퍼터 가스에 아르곤 가스를 이용하고, 다시 산소 가스를 첨가한다. 이와 같이 하여 성막 속도를 2㎚/min로 하여 막 두께가 50㎚인 STO막(14)을 형성한다.
다음으로, 제9(a)도에 도시한 바와 같이 백금 박막(15a), 텅스텐 박막(15b)을 퇴적시킨다. 이들 성막은 상기 멀티 챔버 스퍼터 장치에서 연속하여 행하고, 이들 금속막의 막 두께는 각각 10㎚, 100㎚가 되도록 한다.
다음으로, 제9(b)도에 도시한 바와 같이 핫 레지스트 마스크(16)를 드라이 에칭의 마스크로 하여 상기 STO막(14), 백금 박막(15a), 텅스텐 박막(15b)을 각각 드라이 에칭한다. 이와 같이 하여 제2절연막(4), 백금 전극(5a)과 텅스텐 전극(5b)으로 이루어지는 게이트 전극(5)을 형성한다. 이와 같이 한 후에, 핫 레지스트 마스크(16)를 제거하고, 제2절연막(4) 및 게이트 전극(5)을 피복하도록 코트 절연막(8a)을 형성한다.
다음으로, 제9(c)도에 도시한 바와 같이 비소 이온 주입과 열처리에 의해 소스 영역(6)과 드레인 영역(7)을 형성한다. 상기 공정에서 제1절연막(3)과 제2절연막(4)이 열화하기 쉽다. 상기 코트 절연막(8a)은 이들 열화를 방지하기 위한 것이다.
이와 같이 한 후에, 층간 절연막(8)을 형성하고, 소스 전극(9) 및 드레인 전극 (10)을 형성하여 제4실시예의 발명 구조는 완성된다.
다음으로, 제4실시예 구조의 효과에 관해 제10도를 기초로 하여 설명한다.
제10도는 이 구조를 밴드 다이어그램으로 한 것이다. 제1절연막의 밴드(41)와 제2절연막의 밴드(42) 사이에 실리콘 미립자의 밴드(43)가 존재한다. 이 경우, 상기 제1절연막과 실리콘 미립자의 계면, 상기 제2절연막과 실리콘 미립자의 계면에 각각 제1계면 준위(44)와 제2계면 준위(44a)가 형성된다. 이 도면 중, 실리콘 반도체 기판의 밴드(45), 백금 전극의 페르미 레벨(46)이 도시되어 있다.
이와 같은 밴드 구조에서, 상술한 기입 후의 전자는 실리콘 미립자의 밴드의 전도대와 제1계면 준위(44) 및 제2계면 준위(44a)에 축적된다. 상술한 바와 같이 실리콘 미립자의 크기는 3㎚ 이하이고, 전자의 축적 영역의 국소화가 이루어진다.
이 때문에, 전자의 기입과 소거가 용이해진다. 상술한 제1실시예의 효과에서 설명한 표와 동일한 조건으로 비교하면, 기입 전압과 소거 전압은 각각 3V 및 -3V로 저하한다. 또한, 기입 시간과 소거 시간도 단축되고, 모두 100nsec 이하로 된다. 또한, 기입 소거의 회수가 106회부터 107또는 105회로 증가된다. 여기서, 축적 전자의 유지 시간은 105시간으로 문제는 없다.
MNOS형 트랜지스터의 불휘발성 메모리 소자에서, 본 발명과 같이 제2절연막에 고유전율막을 이용하는 구조로 하고, 이 고유전율막의 조성을 연속적 또는 단속적으로 바꾸거나 또는 제1절연막과 제2절연막 사이에 실리콘 미립자를 형성하여, 불휘발성 메모리 소자의 특성을 대폭적으로 향상시킬 수 있다. 즉, 기입 전압 및 소거 전압을 종래의 1/10으로 저전압화하고, 기입 시간 및 소거 시간을 이제까지의 μsec에서 nsec의 오더로 단축시킬 수 있게 된다.
또한, 종래 기술에서 본 금속에 의한 오염은 전혀 일어나지 않는다. 이것은 상술한 종래 기술의 제3절연막 중의 금속이 화학 결합하지 않는데 비해, 본 발명에 사용하는 금속 산화물 중의 금속은 완전히 화학 결합하기 때문이다.
이와 같이 MNOS형 트랜지스터의 성능을 향상시켜 플래쉬 메모리의 불휘발성 메모리 소자로서 상기 MNOS형 트랜지스터가 사용 가능하게 된다. 그리고, 현재 플로팅 게이트형 트랜지스터를 사용하고 있는 플래쉬 메모리의 성능을 대폭적으로 향상시킨다. 즉, 종래 비교에서 소거 전압을 이제까지의 1/4 정도로 저전압화시키고, 기입 시간 및 소거 시간을 각각 이제까지의 1/102, 1/104정도로 단축한다. 또한, 기입 소거의 회수를 이제까지의 103배 정도까지 증가시킨다. 상기 플래쉬 메모리의 특성의 대폭적인 향상은 상기 디바이스의 용도를 확대하고, 새로운 용도 영역도 개척한다.

Claims (48)

  1. 반도체 기판과, 상기 반도체 기판 상에 형성되고 제1 비유전율ε1과 제1두께 t1을 갖는 제1절연 막과, 상기 제1절연막 상에 형성되고 제2비유전율 ε2와 제2두께 t2를 갖는 제2절연막과, 상기 제2절연막 상에 형성되는 고도전막(highly conductive layers)을 포함하되, 상기 반도체 기판과 상기 고도전막 사이에 전계가 인가되면, 전자가 상기 제1절연막을 가로질러 직접 터널링(direct tunneling)되고, 상기 반도체 기판으로부터 상기 직접 터널링된 전자가 상기 제1 및 제2절연막 사이의 계면 준위 내에 포획되도록 되어 있으며, 상기 제1비유전율 ε1및 제2비유전율 ε2와 상기 제1두께 t1및 제2두께 t2는 20≤ ε2/ε1과 t2/t1≤ε2/ε1의 상태를 만족하는 것을 특징으로 하는 다층 구조물.
  2. 제1항에 있어서, 상기 제2절연막은 티탄산 스트론튬을 포함하는 것을 특징으로 하는 다층 구조물.
  3. 제1항에 있어서, 상기 제2절연막은 티탄산 바륨 스트론튬을 포함하는 것을 특징으로 하는 다층 구조물.
  4. 제1항에 있어서, 상기 제2절연막은 티탄산 지르콘산납을 포함하는 것을 특징으로 하는 다층 구조물.
  5. 제1항에 있어서, 상기 제2절연막은 티탄산 비스무스를 포함하는 것을 특징으로 하는 다층 구조물.
  6. 제1항에 있어서, 상기 제2절연막은 탄탈산 비스무스 스트론튬을 포함하는 것을 특징으로 하는 다층 구조물.
  7. 제1항에 있어서, 상기 제2절연막은 조성이 두께 방향에서 연속적 또는 불연속적으로 변화하도록 퇴적하는 2개의 상이한 재료로된 고용체로 형성되는 것을 특징으로 하는 다층 구조물.
  8. 제1항에 있어서, 상기 제1 및 제2절연막 간의 상기 인터페이스 상에서 서로 이격되도록 분포되는 반도체 입자를 더 포함하는 것을 특징으로 하는 다층 구조물.
  9. 제8항에 있어서, 상기 반도체 입자는 대략 실리콘 미립자의 직경 이하의 간격을 갖는 것을 특징으로 하는 다층 구조물.
  10. 제1항에 있어서, 상기 제1절연막은 실리콘 산화물을 더 포함하는 것을 특징으로 하는 다층 구조물.
  11. 제1항에 있어서, 상기 제1절연막은 실리콘 질화물을 포함하는 것을 특징으로 하는 다층 구조물.
  12. 제1항에 있어서, 상기 제1절연막은 질소 원자를 함유하는 실리콘 산화물층을 포함하는 것을 특징으로 하는 다층 구조물.
  13. 제1항에 있어서, 상기 고도전막은 금속층을 포함하는 것을 특징으로 하는 다층 구조물.
  14. 제13항에 있어서, 상기 금속층은 티타늄 질화물, 루테늄 산화물, 팔라듐 및 백금으로 이루어진 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 다층 구조물.
  15. 제1항에 있어서, 상기 제1절연막의 제1 두께 t1은 2.5 내지 5 나노미터의 범위에 있는 것을 특징으로 하는 다층 구조물.
  16. 제1항에 있어서, 상기 제2절연막의 제2두께 t2는 50 내지 100 나노미터의 범위에 있는 것을 특징으로 하는 다층 구조물.
  17. 기록 소거 동작을 나타내는 불휘발성 메모리 소자에 수반되는 금속-절연체-반도체 게이트 절연 구조물(metal-insulator-semiconductor gate insulating structure)에 있어서, 상기 게이트 절연 구조물은 반도체 기판과, 상기 반도체 기판 상에 형성되고 제1비유전율 ε1과 제1두께 t1을 갖는 제1절연막과, 상기 제1절연막 상에 형성되고 제2 비유전율 ε2와 제2 두께 t2를 갖는 제2절연막과, 상기 제2절연막 상에 형성되는 금속층으로된 게이트 전극을 포함하되, 상기 게이트 전극과 상기 반도체 기판 사이에 전압이 인가되면 전자가 상기 기록-소거 동작을 위해 상기 제1절연막을 가로질러 직접 터널링되고, 상기 반도체 기판으로부터 상기 직접 터널링된 전자가 상기 제1 및 제2절연막 사이의 계면 준위 내에 포획되도록 되어 있으며, 상기 제1비유전율 ε1및 제2비유전율 ε2와 상기 제1두께 t1및 제2두께 t2는 20 ≤ ε2/εl과 t2/t1≤ ε2/ε1의 상태를 만족하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  18. 제17항에 있어서, 상기 제2절연막은 스트론튬 티타늄 산화물을 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  19. 제17항에 있어서, 상기 제2절연막은 티탄산 바륨 스트론튬을 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  20. 제17항에 있어서, 상기 제2절연막은 티탄산 납 지르코늄을 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  21. 제17항에 있어서, 상기 제2절연막은 티탄산 비스무스를 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  22. 제17항에 있어서, 상기 제2절연막은 탄탈 비스무스 스트론튬을 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  23. 제17항에 있어서, 상기 제2절연막은 조성이 두께 방향에서 연속적 또는 불연속적으로 연화하도록 퇴적되는 2개의 상이한 재료로된 고용체로 형성되는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  24. 제17항에 있어서, 상기 제1 및 제2절연막 간의 상기 계면 상에서 서로 이격되도록 분포되는 반도체 입자를 더 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  25. 제24항에 있어서, 상기 반도체 입자는 대략 실리콘 미립자의 직경 이하의 간격을 갖는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  26. 제17항에 있어서, 상기 제1절연막은 실리콘 산화물을 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  27. 제17항에 있어서, 상기 제1절연막은 실리콘 질화물을 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  28. 제17항에 있어서, 상기 제1절연막은 질소 원자를 함유하는 실리콘 산화물층을 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  29. 제17항에 있어서, 상기 게이트 전극은 티타늄 질화물, 루테늄 산화물, 팔라듐 및 백금으로 이루어진 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  30. 제17항에 있어서, 상기 반도체 기판은 실리콘을 포함하는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  31. 제17항에 있어서, 상기 제1절연막의 제1 두께 t1은 2,5 내지 5 나노미터인 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  32. 제17항에 있어서, 상기 제2절연막의 제2두께 t2는 50 내지 100 나노미터의 범위에 있는 것을 특징으로 하는 금속-절연체-반도체 게이트 절연 구조물.
  33. 기록 소거 동작을 나타내는 금속-절연체-반도체 게이트 절연 구조(metal-insulator-semiconductor gate insulating structure)를 갖는 불휘발성 반도체 메모리 트랜지스터에 있어서, 상기 트랜지스터는 반도체 기판과, 상기 반도체 기판의 표면상에 형성되는 소스 및 드레인 영역과, 상기 반도체 기판의 표면상의 상기 소스 영역과 드레인 영역 사이에 한정되는 채널 영역과, 상기 채널 영역 상에 형성되고 제1비유전율 ε1과 제1 두께 t1을 갖는 제1게이트절연막과, 상기 제1게이트 절연막 상에 형성되고 제2비유전율 ε2와 제2두께 t2를 갖는 제2게이트 절연막과, 상기 제2게이트 절연막 상에 형성되는 금속층으로된 게이트 전극을 포함하되, 상기 게이트 전극과 상기 반도체 기판 사이에 전압이 인가되면 상기 기록 소거 동작을 위해 전자가 상기 제1게이트 절연막을 가로질러 직접 터널링되고, 상기 채널 영역으로부터 상기 직접 터널링된 전자가 상기 제1 및 제2게이트 절연막들 사이의 계면 준위 내에 포획되도록 되어 있으며, 상기 제1비유전율 ε1및 제2비유전율 ε2와 상기 제1두께 t1및 제2두께 t2는 20 ≤ε2/ε1과 t2/tl≤ε2/ε1의 상태를 만족하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  34. 제33항에 있어서, 상기 제2게이트 절연막은 스트론튬 티타늄 산화물을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  35. 제33항에 있어서, 상기 제2게이트 절연막은 티탄산 바륨 스트론튬을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  36. 제33항에 있어서, 상기 제2게이트 절연막은 티탄산 납 지르코늄을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  37. 제33항에 있어서, 상기 제2게이트 절연막은 티탄산 비스무스를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  38. 제33항에 있어서, 상기 제2게이트 절연막은 탄탈산 비스무스 스트론튬을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  39. 제33항에 있어서, 상기 제2게이트 절연막은 조성이 두께 방향에서 연속적 또는 불연속적으로 변화하도록 퇴적되는 2개의 상이한 재료로된 고용체로 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  40. 제33항에 있어서, 상기 제1 및 제2게이트 절연막 간의 상기 인터페이스 상에서 서로 이격되도록 분포되는 반도체 입자를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  41. 제40항에 있어서, 상기 반도체 입자는 대략 실리콘 미립자의 직경 이하의 간격을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  42. 제33항에 있어서, 상기 제1게이트 절연막은 실리콘 산화물을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  43. 제33항에 있어서, 상기 제1게이트 절연막은 실리콘 질화물을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  44. 제33항에 있어서, 상기 제1게이트 절연막은 질소 원자를 함유하는 실리콘 산화물층을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  45. 제33항에 있어서, 상기 게이트 전극은 티타늄 질화물, 루테늄 산화물, 팔라듐 및 백금으로 이루어지는 그룹에서 선택되는 금속을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  46. 제33항에 있어서, 상기 반도체 기판은 실리콘을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  47. 제33항에 있어서, 상기 제1게이트 절연막의 제1두께t1은 2.5 내지 5나노미터의 범위에 있는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  48. 제33항에 있어서, 상기 제2절연막의 제2두께 t2는 50 내지 100 나노미터의 범위에 있는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
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