KR100395762B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 메모리 소자는,반도체 기판의 소정영역에 소자분리막이 배치되고, 소자분리막 사이의 활성영역을 게이트 전극이 가로지른다. 활성영역 및 게이트 전극 사이에 차례로 적층된 터널산화막, 전하저장층 및 블로킹절연막이 개재되고, 전하저장층은 실리콘질화막보다 좁은 에너지 밴드갭의 폭을 갖는 절연막을 적어도 한층 가진다. 이 제조방법은, 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정한다. 활성영역 상에 하부절연막, 중간절연막 및 상부절연막을 차례로 형성하고, 상부절연막이 형성된 반도체 기판에 활성영역을 가로지르는 게이트 전극을 형성한다. 중간절연막은 적어도 한층의 절연막으로 형성되고, 절연막 중 적어도 한층은 실리콘질화막보다 좁은 에너지 밴드갭의 폭을 갖는다.

Description

비휘발성 메모리 소자 및 그 제조방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 적어도 하나의 절연막에 전하를 주입하거나, 절연막에서 전하를 방출함으로써 데이타를 기록 또는 소거하는 플로팅 트랩형 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 것이다.
비휘발성 메모리 소자에는 두가지 기본적인 형태, 즉, 부유게이트형 비휘발성 메모리 소자(floating gate type non-volatile memory device)와 부유트랩형 비휘발성 메모리 소자(floating trap type non-volatile memory device)가 있다. 상기 부유게이트형 비휘발성 메모리 소자는 부유게이트 내에 자유전하(free carriers)의 형태로 전하를 저장하고, 부유트랩형 비휘발성 메모리 소자는 전하저장층 내에서 공간적으로 격리된 트랩에 전하를 저장한다.
부유게이트형 비휘발성 메모리 소자는 자유전하의 형태로 전하를 저장함으로 인해, 터널산화막 일부분의 결함을 통하여 부유게이트에 저장된 모든 전하를 잃을 수 있다. 따라서, 부유게이트형 비휘발성 메모리 소자는 부유트랩형에 비해 상대적으로 두꺼운 터널산화막이 필요하다. 신뢰성(reliability) 향상을 위하여 터널산화막의 두께를 증가시킬 경우, 읽기/쓰기 주기가 반복됨에 따라 문턱전압의 변화가 심화되어 소거 상태의 문턱전압이 상승하여 불량을 유발한다. 또한, 높은 동작전압이 요구되어 복잡한 주변회로가 필요하다. 그 결과, 소자의 고집적화의 한계를 가지고 높은 소비전력의 문제점이 있다.
부유트랩형 비휘발성 메모리 소자는 전하가 깊은 준위의 트랩(deep level trap)에 저장되기 때문에 부유게이트형 비휘발성 메모리 소자에 비하여 얇은 두께의 터널산화막을 가질 수 있다. 따라서, 5 내지 10V의 낮은 게인트 인가전압에서 동작이 가능하다. 또한, 터널산화막의 트랩밀도가 낮기 때문에 터널산화막에 트랩된 전하에 의한 백 터널링 전류(back tunneling current) 및 소자의 문턱전압변화(threshold voltage shift)를 줄일 수 있다. 소자의 제조공정 측면에서, 부유트랩형 비휘발성 메모리 소자는 부유게이트를 가지지 않기 때문에 부유게이트형 비휘발성 메모리 소자에 비하여 제조공정이 단순하다.
도 1은 종래의 부유트랩형 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도시된 바와 같이 종래의 비휘발성 메모리 소자는 반도체 기판(10)의 소정영역에 활성영역을 한정하는 소자분리막(12)이 배치된다. 상기 활성영역 상에 차례로 적층된 터널산화막(20), 전하저장층(22), 블로킹절연막(24) 및 게이트 전극(27)로 구성된 게이트 패턴이 위치한다. 상기 게이트 패턴 양측의 활성영역에 불순물확산층(28)이 형성되어 있다. 일반적으로 상기 터널산화막(20)은 열산화막으로 형성되고, 상기 전하저장층(22)은 실리콘 질화막으로 형성된다. 상기 소자분리막(12)은 자기정렬 트랜치 소자분리 기술(self aligned trench isolation technology)를 사용하여 형성한다. 이에 따라, 상기 게이트 전극(27)은 차례로 적층된 하부게이트 전극(25), 상부게이트 전극(26)으로 구성된다.
도 2는 도 1의 I-I'를 따라 취해진 종래의 비휘발성 메모리 소자의 밴드 다이어그램이다.
도 2를 참조하면, 상기 반도체 기판(10), 상기 터널산화막(20), 상기 전하저장층(22), 상기 블로킹절연막(24) 및 상기 게이트 전극(27)에 해당하는 물질들은 각각 고유의 에너지 밴드 갭을 가지고, 상기 에너지 밴드 갭의 차이에 의해 각각의 계면에 전위장벽(potential barrier)들이 존재한다. 종래의 비휘발성 메모리 소자에서 상기 전하저장층(22)에 해당하는 실리콘 질화막은 약 5eV의 에너지밴드 갭을 가지고, 터널산화막(20)과 전하저장층(22) 사이의 계면에서 전도대(conduction band)의 전위장벽( φ1)은 약 1eV, 가전자대(valance band)의 전위장벽(φ2)은 약 2eV 정도이다. 실리콘 질화막은 세가지 트랩준위(trap level)를 가지는 것으로 알려져 있다. 실리콘질화막의 트랩 센터는 세개의 질소원자와 결합하고 하나의 댕글링 본드(dangling bond)를 가지는 실리콘 원자로 구성된다. 상기 댕글링 본드에 전자가 결합되지 않았을 때, 즉, 정공(hole)이 결합되어 있는 상태는 제1 트랩준위(E1)에 위치한다. 상기 댕글링 본드에 전자가 하나 결합되어 있는 상태는 상기 제1 트랩준위(E1) 보다 높은 제2 트랩준위(E2)에 위치하고, 전자가 2개 결합되어 있는 상태는 상기 제2 트랩준위(E2)보다 높은 제3 트랩준위(E3)에 위치한다.
게이트 전극(27)에 양전압이 인가되면, 터널산화막(20)을 통하여 전자가 터널링되어 전하저장층(22)내의 트랩에 포획된다. 전하저장층(22) 내에 전자가 쌓임에 따라 소자의 문턱전압(threshold voltage)이 상승하여 기입상태(program state)가 된다. 반대로 게이트 전극(27)에 음전압을 걸어주면 전하저장층(22) 내의 트랩에 포획되어있던 전자가 터널산화막(20)을 통하여 터널링되어 반도체 기판(10)으로 빠져나간다. 이와 동시에, 반도체 기판(10)으로부터 정공이 터널산화막(20)을 통과하여 터널링되어 전하저장층(22)의 제1 트랩준위(E1)에 포획된다. 이로 인해 소자의 문턱전압이 낮아져 소거상태(erase state)가 된다.
도 3은 종래의 비휘발성 메모리 소자에 대하여 데이타 유지 모드(data retention mode)에서 전하의 손실을 설명하기 위한 도면이다.
도시된 바와 같이, 데이타가 저장된 유지 모드(retention mode)에서 에너지 밴드는 약간 기울어 진다. 이는 전하저장층(22)에 트랩된 전하에 의한 내부전계에 기인한다. 유지 모드에서 전하저장층(22)의 트랩에 포획되어 있는 전자가 반도체 기판으로 빠져나가는 원리는 잘 알려져 있다. 첫번째로, 종래기술에서 상기 전하저장층(22)에 해당하는 실리콘질화막에서 제3 트랩준위(E3)의 전자가 열적여기 상태(thermal excited state)가 되면 여기된 전자(excited electron)는 실리콘질화막의 전도대로 이동한다. 상기 전도대로 이동한 전자는 내부 전계의 기울기에 따라 상기 터널산화막(20)을 통과하여 반도체 기판(10) 내로 터널링된다(1). 두번째로, 부유트랩형 비휘발성 메모리 소자는 터널산화막(20)의 두께가 얇기 때문에 터널산화막(20)을 통하여 밴드 투 밴드 터널링(band to band tunneling)에 의해 반도체 기판(10)으로 빠져나갈 수 있다(2). 특히, 터널산화막(20)의 사다리꼴 장벽(trapezoidal-shape barrier;5)을 통과하여 에너지가 높은 제3 트랩준위(E3)의 전자가 터널링될 확률이 높다. 세번째로, 반도체 기판(10)과 터널산화막(20) 사이의 계면 및 터널산화막(20) 벌크의 트랩(6)을 통한 전자의 유출이 있다(3). 이 때, 에너지 준위가 낮은 제2 트랩준위(E2)의 전자도 상기 트랩(6)의 도움으로 터널산화막(10)를 통과하여 터널링될 수 있는 확률이 높아진다. 이를 트랩도움 터널링(trap asisted tunneling)이라고 한다. 마지막으로, 반도체 기판(10)의 가전자대(balanceband)에 있던 정공이 터널산화막(20)을 통하여 전하저장층(22)에 해당하는 실리콘질화막 내로 터널링하여 제1 트랩준위(E1)에 포획된다.
전하가 터널링에 의해 터널산화막을 통과할 확률(Pt)은 다음 수학식과 같다.
[수학식]
여기서,는 터널산화막에서 전자의 유효질량,는 터널산화막에 인가되는 전계,는 터널산화막의 두께,은 터널산화막과 전하저장층 사이의 장벽전압을 나타낸다.
상기 수학식에서 나타난 바와 같이, 부유트랩형 비휘발성 메모리 소자에 있어서 터널링을 통한 누설전류를 줄이기 위해서, 터널산화막과 전하저장층 사이의 장벽전압을 높여주면 전하저장층으로 부터 게이트 산화막을 통하여 반도체 기판으로 터널링되는 전하의 유출을 억제할 수 있다.
본 발명의 목적은 실리콘질화막을 사용하여 전하저장층을 형성하는 종래의 부유트랩형 비휘발성 메모리 소자보다 데이타 유지특성이 우수한 전하저장층을 가지는 부유트랩형 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래의 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 2는 도 1의 I-I'를 따라 취해진 에너지 밴드 다이어그램이다.
도 3은 종래의 비휘발성 메모리 소자에 대한 리텐션 모드에서 데이터의 손실을 설명하기 위한 밴드 다이어그램이다.
도 4 내지 도 6은 본 발명의 제1 시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 공정단면도들이다.
도 7은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 에너지 밴드 다이어그램이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 11은 본 발명의 제2 실시예의 변형례를 설명하기 위한 단면도이다.
도 12는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 에너지 밴드 다이어그램이다.
도 13은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 14는 본 발명의 제3 실시예의 변형례를 설명하기 위한 단면도이다.
도 15는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 에너지 밴드 다이어그램이다.
※ 도면의 주요부분에 대한 부호의 설명 ※
100: 반도체 기판 102: 하부절연막
104: 중간절연막 106: 상부절연막
108: 하부 도전막 110: 소자분리막
104a: 전하저장층 106a: 블로킹 절연막
108a: 하부 전극 112: 상부 전극
114: 게이트 전극 116: 불순물확산층
118: 제1 중간절연막 120: 제2 중간절연막
122: 하드마스크막 118a, 122a: 제1 전하저장층
120a, 124a: 제2 전하저장층 126: 제3 중간절연막
126a: 제3 전하저장층
상기 목적을 달성하기 위하여 본 발명의 비휘발성 메모리 소자는, 반도체 기판의 소정영역에 형성된 게이트 전극, 상기 게이트 전극과 상기 반도체 기판 사이에 실리콘 질화막보다 좁은 에너지 밴드 갭의 폭을 갖는 절연막이 적어도 하나 개재된다.
본 발명의 실시예에서 이 비휘발성 메모리 소자는, 반도체 기판의 소정영역에 형성된 소자분리막과 상기 소자분리막 사이의 활성영역을 가로지르는 게이트 전극을 포함한다. 상기 게이트 전극과 상기 활성영역 사이에 차례로 적층된 터널산화막, 전하저장층 및 블로킹절연막이 개재된다. 본 발명의 메모리 소자는 종래의 부유트랩형 비휘발성 메모리 소자와 그 구조가 유사하다. 본 발명의 특징으로 상기 전하저장층은 실리콘질화막보다 좁은 에너지 밴드 갭의 폭을 갖는 물질막으로 형성한다. 따라서, 전하저장층이 실리콘질화막으로 이루어진 종래의 비휘발성 메모리 소자에 비하여 전하저장층과 터널산화막 간의 전위장벽이 높아 데이타 유지특성이 우수하다.
본 발명의 다른 실시예들에서 상기 전하저장층은 차례로 적층된 복수개의 절연막을 더 포함한다. 상술한 첫번째 실시예와 마찬가지로, 상기 전하저장층 중 적어도 어느 하나의 층은 실리콘질화막보다 좁은 에너지 밴드 갭의 폭을 갖는 물질로 형성하는 것이 바람직하다.
상기 목적을 달성하기 위하여 본 발명은 부유트랩형 비휘발성 메모리 소자를제조하는 방법을 제공한다. 이 방법은, 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 하부절연막, 중간절연막 및 상부절연막을 차례로 형성하고, 상기 상부절연막이 형성된 반도체 기판에 상기 활성영역을 가로지르는 게이트 전극을 형성한다. 상기 중간절연막은 실리콘질화막보다 좁은 에너지 밴드 갭의 폭을 갖는 절연막을 적어도 한 층 포함하도록 형성한다. 상기 게이트 도전막 및 상기 활성영역 사이에 개재된 하부절연막, 중간절연막 및 상부절연막은 각각 부유트랩형 비휘발성 메모리 소자의 터널산화막, 전하저장층 및 블로킹절연막에 해당한다.
상기 소자분리막은 자기정렬 트렌치 공정을 사용하여 형성할 수 있다. 이 경우, 상기 하부절연막, 상기 중간절연막 및 상기 상부절연막은 소자분리막 상부에서 분리되어 활성영역상에만 차례로 적층되어 형성된다. 이와는 달리, 상기 소자분리막을 통상적인 트렌치 공정을 사용하여 형성하여 상기 반도체 기판의 전면에 하부절연막, 중간절연막 및 상부절연막이 차례로 적층되도록 할 수도 있다.
상기 게이트 전극은 상기 상부절연막이 형성된 결과물 전면에 게이트 도전막을 형성하고, 상기 게이트 도전막을 사진식각공정을 사용하여 패터닝함으로써 형성된다. 이에 더하여, 상기 게이트 전극을 형성한 후, 적어도 상기 상부절연막 및 상기 중간절연막을 차례로 패터닝하여 상기 게이트 전극의 하부에만 상기 차례로 적층된 전하저장층 및 블로킹절연막이 형성되도록 할 수도 있다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4 내지 도 6은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 공정단면도들이다.
도 4를 참조하면, 반도체 기판(10)의 소정영역에 소자분리막(110)을 형성하고, 상기 소자분리막(110) 사이의 활성영역상에 차례로 적층된 하부절연막(102), 중간절연막(104), 상부절연막(106) 및 하부도전막(108)을 형성한다. 도시된 바와 같이, 상기 소자분리막(110)은 자기정렬 트랜치 소자분리 기술(self aligned trench isolation technology)을 사용하여 형성할 수 있다.
상기 하부절연막(102)은 낮은 프로그램전압 및 소거전압에서 전자의 터널링이 일어날 수 있도록, 15Å 내지 35Å정도의 얇은 두께의 열산화막으로 형성하는 것이 바람직하다. 또한, 상기 하부절연막(102)은 이후 공정에서 터널산화막에 해당하므로, 그 두께를 얇게 형성함으로써 터널산화막의 벌크에 전자가 트랩되는 확률을 줄일 수 있다. 종래기술과 다른 본발명의 특징으로서, 상기 중간절연막(104)은 실리콘 질화막보다 좁은 에너지 밴드 갭의 폭을 가지며 절연특성이 우수한 물질막으로 형성한다. 예컨대 상기 중간절연막(104)은 비정질 다이아몬드성 탄소(amorphous diamond-like carbon) 즉, 사면체 비정질 탄소(tetrahedral amorphous carbon)으로 형성하는 것이 바람직하다. 상기 상부절연막(106)은 전하저장층에 저장된 전하가 게이트 전극으로 빠져나가는 것을 막아줄 수 있는 충분한 두께로, 예컨대, CVD산화막을 40Å 내지 120Å의 두께로 형성하는 것이 바람직하다. 상기 하부도전막(108)은 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 하부도전막(108)은 상기 상부절연막 패턴(106)의 상부면이 오염되는 것을 방지하기 위하여 형성한다. 왜냐하면, 상기 상부절연막 패턴(106)의 상부면이 오염될 경우 비휘발성 메모리 소자의 동작시 게이트 전극으로 흐르는 누설전류를 발생시킬 수도 있기 때문이다.
이와는 달리 도시하지는 않았지만 소자분리막을 통상적인 트랜치 소자분리 기술(conventional trench isolation technology)을 사용하여 형성할 수도 있다. 이 경우, 차례로 적층된 하부절연막, 중간절연막 및 상부절연막은 반도체 기판의 전면을 덮는다. 또한, 상기 하부도전막을 형성하지 않을 수 있다.
도 5를 참조하면, 상기 활성영역 및 상기 소자분리막(110) 사이에 차례로 적층된 상기 하부절연막(102), 상기 중간절연막(104), 상기 상부절연막(106) 및 상기 하부도전막(108)이 형성된 반도체 기판(100)의 전면에 게이트 도전막을 형성한다. 상기 게이트 도전막은 폴리실리콘막 또는 폴리사이드막으로 형성하는 것이 바람직하다. 상기 폴리사이드막은 폴리실리콘막 및 메탈실리사이드막을 차례로 적층하여 형성한다. 이어서, 적어도 상기 게이트 도전막, 상기 하부 도전막(108), 상기 상부절연막(106) 및 상기 중간절연막(104)을 차례로 패터닝하여, 상기 소자분리막(110)을 가로지르는 게이트 전극(114)을 형성한다. 상기 게이트 전극(114)은 차례로 적층된 하부전극(108a) 및 상부전극(112)으로 구성되고, 상기 활성영역 및 상기 게이트 전극(114) 사이에 터널산화막(102), 전하저장층(104a) 및 블로킹절연막(106a)이 개재된다. 상기 터널산화막(102)는 상기 전하저장층(104a) 하부의 상기 하부 절연막에 해당한다. 상기 전하저장층(104a)은 상기 패터닝된 중간절연막(104)에 해당하고, 상기 블로킹절연막(106a)은 상기 패터닝된 상부절연막(116)에 해당한다.
도 6을 참조하면, 상기 게이트 전극(114) 양측의 활성영역에 불순물을 주입하여 불순물확산층(116)을 형성한다. 이 후 공정은 통상적인 비휘발성 메모리 소자의 제조방법에 따라 진행한다.
도시하지는 않았지만, 상기 게이트 도전막을 형성한 후 상기 게이트 도전막 및 상기 하부도전막(108)을 패터닝하여 상기 상부절연막(106) 상에 상기 활성영역 상부를 가로지르는 게이트 전극을 형성할 수도 있다. 이 경우, 게이트 전극과 중첩되는 하부절연막, 중간절연막 및 상부절연막이 각각 터널산화막, 전하저장층, 블로킹절연막에 해당한다. 이는 부유게이트형 비휘발성 메모리 소자와는 달리 부유트랩형 비휘발성 메모리 소자는 절연막의 트랩에 전하를 저장하기 때문에 가능하다.
도 7은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 에너지 밴드 다이어그램이다.
도 7을 참조하면, 반도체 기판(110), 터널산화막(102), 전하저장층(104a), 블로킹절연막(106a) 및 게이트 전극(114)은 각각 고유의 에너지 밴드 갭을 가진다. 본 발명에서 상기 전하저장층(104a)은 실리콘질화막보다 좁은 에너지 밴드 갭 폭을 갖는 물질막으로서, 예컨대, 상기 전하저장층(104a)을 비정질 다이아몬드성 탄소[tetrahedral amorphous carbon(amorphous diamond-like carbon)]로 형성할 경우, 상기 비정질 다이아몬드성 탄소박막의 수소함량에 따라 에너지 밴드 갭의 폭을 2eV 내지 4eV까지 조절할 수 있다.
도시된 바와 같이 터널산화막(102)과 전하저장층(104a)사이의 전위장벽(Φ3, Φ4)은 종래 기술에서의 전위장벽(Φ1, Φ2)보다 크다. 상기 전하저장층(104a)을 비정질 다이아몬드성 탄소 박막으로 형성할 때, 상기 전위장벽은 2eV 내지 3eV가 되어 실리콘질화막을 사용하였을 경우의 전위장벽인 약 1eV정도보다 높아진다. 따라서, 열적 여기된 전하(thermal excited charge)가 상기 전위장벽(Φ3)을 넘을 확률이 낮아진다. 이에 따라, 상기 수학식에서 보는 바와 같이 터널산화막(B)를 터널링할 확률 또한 낮아진다. 그 결과, 본 발명에 따른 비휘발성 메모리 소자는 종래의 비휘발성 메모리 소자에 비하여 데이타 유지특성이 현저하게 향상된다. 특히, 도시된 바와 같이 비정질 다이아몬드성 탄소[tetrahedral amorphous carbon(amorphous diamond-like carbon)]는 실리콘질화막 보다 많은 트랩준위(trap level)을 가지고 있는 것으로 알려져 있고, 실리콘질화막에 비하여 트랩밀도(trap density) 또한 높다. 그리고, 전하의 이동이 트랩을 매개로 하는 호핑도전(hopping conduction)에 의해 이루어지기 때문에 비저항이 높아 우수한 절연특성을 가지고 있다.
도 8 내지 도 11은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
본 발명의 제2 실시예는 상술한 제1 실시예와 마찬가지로 종래의 비휘발성 메모리 소자의 제조방법 및 그 구조와 유사하다. 제1 실시예와 다른점은, 전하저장층에 해당하는 중간절연막을 제1 중간절연막 및 제2 중간절연막을 차례로 적층하여 형성하는데 있다. 또한, 상기 제2 중간절연막은 실리콘 질화막보다 좁은 에너지 밴드갭의 폭을 갖는 절연막으로 형성하는 데 있다.
도 8을 참조하면, 반도체 기판(100) 상에 하부절연막(102), 제1 중간절연막(118), 제2 중간절연막(120), 상부절연막(106), 하부도전막(108) 및 연마저지막(122)을 형성한다. 상기 하부절연막(102)은 15Å 내지 35Å 두께의 열산화막으로 형성하는 것이 바람직하다. 상기 제1 중간절연막(118)은 상기 하부절연막(102) 보다 에너지 밴드갭의 폭이 좁은 절연막으로써, 예컨대, 실리콘질화막(silicon nitride) 또는 실리콘 옥시나이트라이드(silicon oxynitride)막으로 형성하는 것이 바람직하다. 상기 제2 중간절연막(120)은 상기 제1 중간절연막(118)보다 좁은 에너지 밴드갭의 폭을 갖는 절연막으로써, 예컨대, 비정질 다이아몬드성 탄소[tetrahedral amorphous carbon(amorphous diamond-like carbon)]로 형성하는 것이 바람직하다. 상기 제1 중간절연막(118) 및 상기 제2 중간절연막(120)의 두께의 합은 종래의 비휘발성메모리 소자의 중간절연막(도 1의 22)과 비슷한 두께로 형성하는 것이 바람직하다.
도 9를 참조하면, 상기 하드마스크막(122), 상기 하부도전막(108), 상기 상부절연막(106), 상기 제2 중간절연막(120), 제1 중간절연막(118), 하부절연막(102) 및 반도체 기판(100)을 차례로 패터닝하여 반도체 기판(100)의 소정영역에 트랜치를 형성한다. 이어서, 상기 트랜치를 채우는 절연물질을 형성하고, 상기 절연물질을 화학적 기계적연마공정을 사용하여 식각하여 상기 패터닝된 하드마스크막(122)을 노출시킨다. 그 결과, 상기 트랜치 내에 절연물질이 채워져 소자분리막(110)이 형성된다. 계속해서, 상기 소자분리막(110)의 상부면을 리세스시켜 상기 소자분리막(110)의 상부면의 높이를 하부도전막(108)의 높이까지 낮춘다.
도 10을 참조하면, 상기 패터닝된 하드마스크막(122)을 제거한 후, 상기 소자분리막(110)이 형성된 반도체 기판(100)의 전면에 게이트 도전막을 형성한다. 상기 게이트 도전막 및 상기 하부도전막(108)를 차례로 패터닝하여, 상기 소자분리막(110) 사이의 활성영역을 가로지르는 게이트 전극(114)을 형성한다. 상기 게이트 전극(114)은 차례로 적층된 하부전극(108a) 및 상부전극(112)으로 구성된다. 이어서, 상기 게이트 전극(114) 양측의 활성영역 내에 불순물을 주입하여 불순물확산층(116)을 형성한다. 상기 게이트 전극(114) 하부의 상기 하부절연막 (102), 제1, 제2 중간절연막(118, 120) 및 상부절연막 패턴(106)은 각각 터널산화막(102a), 제1, 제2 전하저장층(118a, 120a) 및 블로킹절연막(106a)에 해당한다.
도 11은 본 발명의 제2 실시예의 변형례를 설명하기 위한 단면도이다.
도 11을 참조하면, 상기 제2 실시예에서 도 4 내지 도 10의 공정을 진행한 후, 적어도 상기 상부절연막(106), 상기 제2 중간절연막(120), 상기 제1 중간절연막(118)을 차례로 패터닝한다. 그 결과, 상기 활성영역을 가로지르는 하부전극(108a) 및 상부전극(112)로 구성된 게이트 전극(114)이 형성되고, 상기 활성영역 및 상기 게이트 전극(114) 사이에 차례로 적층된 터널산화막(102), 제1 전하저장층(118a), 제2 전하저장층(120a), 블로킹절연막(106a)이 개재된다. 상기 터널산화막(102)은 상기 게이트 전극(114)과 중첩되는 하부절연막에 해당한다. 상기제1 및 제2 전하저장층(118a, 120a)은 상기 패터닝된 제1 및 제2 중간절연막(118, 120)에 해당하고, 상기 블로킹절연막(106a)은 상기 패터닝된 상부절연막(106)에 해당한다. 이어서, 상기 게이트 전극(146)의 양쪽으로 노출된 활성영역에 불순물확산층(148)을 형성한다. 이후 공정은 통상적인 비휘발성 메모리 소자의 제조방법과 동일하게 진행한다.
도 12는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 밴드 다이어그램이다.
도 12을 참조하면, 반도체 기판(100), 터널산화막(102), 제1 전하저장층(118), 제2 전하저장층(120), 블로킹절연막(106) 및 게이트 전극(114)은 각각 고유의 에너지 밴드갭을 가진다. 상기 제1 전하저장층(118)은 상기 터널산화막(102) 보다 좁은 에너지 밴드 갭의 폭을 가지고, 상기 제2 전하저장층(120)보다 넓은 에너지 밴드 갭의 폭을 가진다. 따라서, 에너지 밴드는 계단형 구조를 가진다. 게이트 전극(114)에 전압이 인가되면, 전하는 실리콘 기판으로부터 터널산화막(102)를 통과하여 상기 제1 전하저장층(118) 및 상기 제2 전하저장층(120)에 포획된다. 상기 제2 전하저장층(120)에 트랩된 전하는, 계단형의 전위장벽때문에 터널산화막(102)을 통과하여 반도체 기판(100)으로 터널링되는 확률이 종래의 비휘발성 메모리 소자에 비해 낮다.
도 13 및 도 14는 각각 본 발명의 제3 실시예 및 그 변형례에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 13을 참조하면, 제3 실시예에 따른 비휘발성 메모리 소자에서 상기 전하저장층은 차례로 적층된 제1 전하저장층(122), 제2 전하저장층(124) 및 제3 전하저장층(126)으로 구성된다. 상기 제1 및 제3 전하저장층(122, 126)은 터널산화막(102) 및 블로킹절연막(106)보다 좁은 에너지 밴드 갭의 폭을 가지는 절연막으로서, 예컨대, 실리콘질화막(silicon nitride) 또는 실리콘 옥시나이트라이드(silicon oxynitride)막으로 형성하는 것이 바람직하다. 상기 제2 전하저장층(124)은 상기 제1 및 제3 전하저장층(122, 126)보다 좁은 에너지 밴드갭의 폭을 가지는 절연막으로써, 예컨대, 비정질 다이아몬드성 탄소(amorphous diamond-like carbon)로 형성하는 것이 바람직하다.
도 14를 참조하면, 상기 제3 실시예의 변형례는 게이트 전극(146)에 자기정렬된 전하저장층(122a, 124a, 126a) 및 블로킹절연막(106a)을 갖는다.
도 15는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 밴드 다이어그램이다.
도 15를 참조하면, 터널산화막(102)과 블로킹절연막(106) 사이의 제1, 제2 및 제3 전하저장층(122,124,126)은 중심으로 갈수록 낮아지는 계단형 전위장벽을 가진다. 게이트 전극(114)에 전압이 인가되면, 터널산화막(102)를 통과한 전하들이 제1 전하저장층(122), 제2 전하저장층(124) 및 제3 전하저장층(126)에 포획된다. 특히, 제1 전하저장층(122) 및 제3 전하저장층(126)에 포획된 전하는 내부전계에 의해 상기 제2 전하저장층(124)으로 이동할 확률이 높아진다. 이에 따라, 상기 제2 전하저장층(124)에 포획된 전하는 계단형 전위장벽 때문에 터널산화막(102)을 통과하여 실리콘 기판(100)으로 빠져나가기 힘들어진다. 또한, 상기 제2전하저장층(124)에 포획된 전하가 상기 블로킹절연막(106)을 통하여 터널링하여 게이트 전극(114)로 빠져나갈 확률이 낮아져 데이타 유지특성이 우수하다.
상술한 바와 같이 본 발명에 따르면, 종래의 비휘발성 메모리 소자에 비해서 에너지 밴드갭의 폭이 좁은 물질을 사용하여 전하저장층을 형성한다. 또한, 복수의 적층된 전하저장층을 형성함으로써, 종래의 비휘발성 메모리소자에 비하여 전하저장층에 포획된 전하가 터널산화막 또는 블로킹절연막을 통하여 누설될 확률이 낮다. 그 결과, 우수한 데이타 유지 특성을 가지는 비휘발성 메모리 소자를 제조할 수 있다.

Claims (45)

  1. 반도체 기판상의 소정영역에 형성된 게이트 전극과 상기 반도체 기판 사이에 개재된 전하저장층에 전하를 저장하여 데이타를 입력하는 부유트랩형 비휘발성 메모리 소자에 있어서, 상기 전하저장층은 실리콘질화막보다 좁은 에너지 밴드갭의 폭을 갖는 절연막을 적어도 하나 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 절연막은 비정질 다이아몬드성 탄소[tetrahedral amorphous carbon(amorphous diamond-like carbon)]인 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 반도체 기판의 소정영역에 형성된 소자분리막;
    상기 소자분리막 사이의 활성영역을 가로지르는 게이트 전극;
    상기 게이트 전극과 상기 활성영역 사이에 차례로 적층된 터널산화막, 전하저장층 및 블로킹절연막;및
    상기 게이트 전극 양쪽의 활성영역에 형성된 불순물확산층을 포함하되, 상기 전하저장층은 실리콘질화막보다 좁은 에너지 밴드갭의 폭을 갖는 절연막인 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제3 항에 있어서,
    상기 게이트 전극은, 폴리실리콘막 또는 폴리사이드막인 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4 항에 있어서,
    상기 폴리사이드막은 차례로 적층된 폴리실리콘막 및 메탈실리사이드막인 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제3 항에 있어서,
    상기 터널산화막은 열산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제3 항에 있어서,
    상기 전하저장층은 비정질 다이아몬드 탄소[tetrahedral amorphous carbon(amorphous diamond-like carbon)]인 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제3 항에 있어서,
    상기 블로킹절연막은 CVD산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 반도체 기판의 소정영역에 형성된 소자분리막;
    상기 소자분리막 사이의 활성영역을 가로지르는 게이트 전극;
    상기 게이트 전극과 상기 활성영역 사이에 차례로 적층된 터널산화막, 제1 전하저장층, 제2 전하저장층 및 블로킹절연막;및
    상기 게이트 전극 양쪽의 활성영역에 형성된 불순물확산층을 포함하되, 상기 제2 전하저장층은 실리콘질화막보다 좁은 에너지 밴드갭의 폭을 갖는 절연막인 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 게이트 전극은, 폴리실리콘막 또는 폴리사이드막인 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제9 항에 있어서,
    상기 터널산화막은 열산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제9 항에 있어서,
    상기 제1 전하저장층은, 실리콘질화막 또는 실리콘 옥시나이트라이드(silicon oxynitride)막인 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제9 항에 있어서,
    상기 제2 전하저장층은 비정질 다이아몬드성 탄소[tetrahedral amorphous carbon(amorphous diamond-like carbon)]인 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제9 항에 있어서,
    상기 블로킹절연막은 CVD산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 반도체 기판의 소정영역에 형성된 소자분리막;
    상기 소자분리막 사이의 활성영역을 가로지르는 게이트 전극;
    상기 게이트 전극과 상기 활성영역 사이에 차례로 적층된 터널산화막, 제1 전하저장층, 제2 전하저장층, 제3 전하저장층 및 블로킹절연막;및
    상기 게이트 전극 양쪽의 활성영역에 형성된 불순물확산층을 포함하되, 상기 제2 전하저장층은 실리콘질화막보다 좁은 에너지 밴드갭의 폭을 갖는 절연막인 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제15 항에 있어서,
    상기 게이트 전극은, 폴리실리콘막 또는 폴리사이드막인 것을 특징으로 하는비휘발성 메모리 소자.
  17. 제15 항에 있어서,
    상기 터널산화막은 열산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 제15 항에 있어서,
    상기 제1 전하저장층은 실리콘질화막 또는 실리콘 옥시나이트라이드(silicon oxynitride)막인 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 제15 항에 있어서,
    상기 제2 전하저장층은 비정질 다이아몬드성 탄소[tetrahedral amorphous carbon(amorphous diamond-like carbon)]인 것을 특징으로 하는 비휘발성 메모리 소자.
  20. 제15 항에 있어서, 상기 제3 전하저장층은 실리콘 질화막 또는 실리콘 옥시나이트라이드막인 것을 특징으로 하는 비휘발성 메모리 소자.
  21. 제15 항에 있어서,
    상기 블로킹절연막은 CVD산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
  22. 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역 상에 하부절연막, 중간절연막 및 상부절연막을 차례로 형성하는 단계;
    상기 상부절연막 상에 상기 활성영역을 가로지르는 게이트 전극을 형성하는 단계;및
    상기 게이트 전극 양쪽의 활성영역에 이온주입방법을 사용하여 불순물확산층을 형성하는 단계를 포함하되, 상기 중간절연막은 실리콘질화막보다 좁은 에너지 밴드갭의 폭을 갖는 절연막을 적어도 하나 포함하고, 상기 게이트 도전막 및 상기 활성영역 사이에 개재된 하부절연막, 중간절연막 및 상부절연막은 각각 터널산화막, 전하저장층 및 블로킹절연막이 되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  23. 제22 항에 있어서,
    상기 하부절연막은 열산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  24. 제22 항에 있어서,
    상기 중간절연막은 비정질 다이아몬드성 탄소[tetrahedral amorphouscarbon(amorphous diamond-like carbon)]로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  25. 제22 항에 있어서,
    상기 상부절연막은 CVD산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  26. 제22 항에 있어서,
    상기 게이트 도전막은 폴리실리콘막 또는 폴리사이드막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  27. 제22 항에 있어서,
    상기 게이트 전극을 형성하는 단계 후에,
    상기 상부절연막 및 상기 중간절연막을 차례로 패터닝하여 상기 게이트 전극에 자기정렬된 블로킹절연막 및 전하저장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  28. 제22 항에 있어서,
    상기 소자분리막 및 상기 차례로 적층된 하부절연막, 중간절연막 및 상부절연막을 형성하는 단계는,
    반도체 기판의 전면에 하부절연막, 중간절연막, 상부절연막, 하부도전막 및 연마저지막을 차례로 형성하는 단계;
    상기 연막저지막, 하부도전막, 상부절연막, 중간절연막, 하부절연막 및 반도체 기판을 차례로 패터닝하여 반도체 기판의 소정영역에 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연물질을 채워 소자분리막을 형성하는 단계;및
    상기 연막저지막을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  29. 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역 상에 하부절연막, 제1 중간절연막, 제2 중간절연막 및 상부절연막을 차례로 형성하는 단계;
    상기 상부절연막 상에 상기 활성영역을 가로지르는 게이트 전극을 형성하는 단계;및
    상기 게이트 전극 양쪽의 활성영역에 이온주입방법을 사용하여 불순물확산층을 형성하는 단계를 포함하되, 상기 제2 중간절연막은 실리콘질화막보다 좁은 에너지 밴드갭의 폭을 갖는 절연막으로 형성하고, 상기 게이트 도전막 및 상기 활성영역 사이에 개재된 하부절연막, 제1, 제2 중간절연막 및 상부절연막은 각각 터널산화막, 제1, 제2 전하저장층 및 블로킹절연막에 해당하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  30. 제29 항에 있어서,
    상기 하부절연막은 열산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  31. 제29 항에 있어서,
    상기 제1 중간절연막은 실리콘질화막 또는 실리콘 옥시나이트라이드막(silicon oxynitride)으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  32. 제29 항에 있어서,
    상기 제2 중간절연막은 비정질 다이아몬드성 탄소[tetrahedral amorphous carbon(amorphous diamond-like carbon)]로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  33. 제29 항에 있어서,
    상기 상부절연막은 CVD산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  34. 제29 항에 있어서,
    상기 게이트 도전막은 폴리실리콘막 또는 폴리사이드막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  35. 제29 항에 있어서,
    상기 게이트 전극을 형성하는 단계 후에,
    상기 상부절연막, 상기 제2 중간절연막 및 상기 제1 중간절연막을 차례로 패터닝하여 상기 게이트 전극에 자기정렬된 블로킹절연막, 제2 전하저장층 및 제1 전하저장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  36. 제29 항에 있어서,
    상기 소자분리막 및 상기 차례로 적층된 하부절연막, 제1 중간절연막, 제2 중간절연막 및 상부절연막을 형성하는 단계는,
    반도체 기판의 전면에 하부절연막, 제1 중간절연막, 제2 중간절연막, 상부절연막, 하부도전막 및 연마저지막을 차례로 형성하는 단계;
    상기 연막저지막, 하부도전막, 상부절연막, 제2 중간절연막, 제1 중간절연막, 하부절연막 및 반도체 기판을 차례로 패터닝하여 반도체 기판의 소정영역에 트렌치를 형성하는 단계;
    상기 트렌치에 절연물질을 채워 소자분리막을 형성하는 단계;및
    상기 연막저지막을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성메모리 소자의 제조방법.
  37. 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역 상에 하부절연막, 제1 중간절연막, 제2 중간절연막, 제3 중간절연막 및 상부절연막을 차례로 형성하는 단계;
    상기 상부절연막 상에 상기 활성영역을 가로지르는 게이트 전극을 형성하는 단계;및
    상기 게이트 전극 양쪽의 활성영역에 이온주입방법을 사용하여 불순물확산층을 형성하는 단계를 포함하되, 상기 제2 중간절연막은 실리콘질화막보다 좁은 에너지 밴드갭의 폭을 갖는 절연막으로 형성하고, 상기 게이트 도전막 및 상기 활성영역 사이에 개재된 하부절연막, 제1, 제2, 제3 중간절연막 및 상부절연막은 각각 터널산화막, 제1, 제2, 제3 전하저장층 및 블로킹절연막이 되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  38. 제37 항에 있어서,
    상기 하부절연막은 열산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  39. 제37 항에 있어서,
    상기 제1 중간절연막은 실리콘질화막 또는 실리콘 옥시나이트라이드(silicon oxynitride)막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  40. 제37 항에 있어서,
    상기 제2 중간절연막은 비정질 다이아몬드성 탄소[tetrahedral amorphous carbon(amorphous diamond-like carbon)]로 형성하는 비휘발성 메모리 소자의 제조방법.
  41. 제37 항에 있어서,
    상기 제3 중간절연막은 실리콘질화막 또는 실리콘 옥시나이트라이드(silicon oxynitride)막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  42. 제37 항에 있어서,
    상기 상부절연막은 CVD산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  43. 제37 항에 있어서,
    상기 게이트 도전막은 폴리실리콘막 또는 폴리사이드막으로 형성하는 것을특징으로 하는 비휘발성 메모리 소자의 제조방법.
  44. 제37 항에 있어서,
    상기 게이트 전극을 형성하는 단계 후에,
    상기 상부절연막 및 상기 중간절연막을 차례로 패터닝하여 상기 게이트 전극에 자기정렬된 블로킹절연막 및 제3 전하저장층, 제2 전하저장층 및 제1 전하저장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  45. 제37 항에 있어서,
    상기 소자분리막 및 상기 차례로 적층된 하부절연막, 제1 중간절연막, 제2 중간절연막, 제3 중간절연막 및 상부절연막을 형성하는 단계는,
    반도체 기판의 전면에 하부절연막, 제1 중간절연막, 제2 중간절연막, 제3 중간절연막, 상부절연막, 하부도전막 및 연마저지막을 차례로 형성하는 단계;
    상기 연막저지막, 하부도전막, 상부절연막, 제3 중간절연막, 제2 중간절연막, 제1 중간절연막, 하부절연막 및 반도체 기판을 차례로 패터닝하여 반도체 기판의 소정영역에 트렌치를 형성하는 단계;
    상기 트렌치에 절연물질을 채워 소자분리막을 형성하는 단계;및
    상기 연막저지막을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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