JP2003282744A - 不揮発性記憶装置 - Google Patents

不揮発性記憶装置

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JP2003282744A JP2002081224A JP2002081224A JP2003282744A JP 2003282744 A JP2003282744 A JP 2003282744A JP 2002081224 A JP2002081224 A JP 2002081224A JP 2002081224 A JP2002081224 A JP 2002081224A JP 2003282744 A JP2003282744 A JP 2003282744A
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gate
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孝士 ▲高▼村
Takashi Takamura
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Seiko Epson Corp
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
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    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Abstract

(57)【要約】 【課題】ＭＯＮＯＳ型の不揮発性記憶装置において、
書き込み時に電子が注入される位置と、消去時に正孔が
注入される位置とを一致させること。 【解決手段】基板３０１の上方にＯＮＯ膜からなる第２
のゲート絶縁層３０６を介して第１及び第２のコントロ
ールゲート３０４，３０５が形成されている。第２のゲ
ート絶縁層は、酸化シリコン層からなる第３層の一部が
除去された構造をとる。これにより、書き込み時に電子
が注入される位置と、消去時に正孔が注入される位置と
を、第３層の段差部近傍に一致させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性記憶装置
に関する。特に、本発明は、ＭＯＮＯＳ型の不揮発性記
憶装置に関する。
【０００２】
【従来の技術】不揮発性記憶装置の一つのタイプとし
て、ＭＯＮＯＳ（Metal Oxide NitrideOxide Semicondu
ctor）型の記憶装置がある。
【０００３】ＭＯＮＯＳ型の記憶装置の特徴は、チャネ
ル領域とコントロールゲートとの間のゲート絶縁層は、
酸化シリコン層−窒化シリコン層−酸化シリコン層から
なり、その窒化シリコン層に電荷がトラップされるよう
になっていることである。
【０００４】図６は、関連技術に係わるＭＯＮＯＳ型の
不揮発性記憶装置を示す部分断面図である。
【０００５】ＭＯＮＯＳ型のメモリセル１００では、半
導体基板１０１内に、ソース領域１０１ａとドレイン領
域１０１ｂとが、チャネル形成領域を挟んで、離間して
形成されている。チャネル領域の上方には、ゲート絶縁
層１０４を介してコントロールゲート（ＣＧ）１０３が
形成されている。ゲート絶縁層１０４は、３層を有し、
半導体基板１０１上に形成された酸化シリコン層である
第１層１０４ａと、第１層１０４ａ上に形成された窒化
シリコン層である第２層１０４ｂと、第２層１０４ｂ上
に形成された酸化シリコン層である第３層１０４ｃとか
らなる。
【０００６】ゲート絶縁層１０４は、第２層１０４ｂに
トラップ準位を持つ構造である。
【０００７】この記憶装置では、第１層１０４ａに飛び
込んだ電子は、第２層１０４ｂのトラップ準位に捕獲さ
れる。一旦飛び込み、トラップ準位に捕らえられた電子
は簡単にはトラップ準位から脱出することができず、そ
のまま安定することとなる。
【０００８】この状態では、ゲート絶縁層１０４中に、
具体的には第２層１０４ｂ中に電子、つまり負電荷が存
在していることになるので、ゲート絶縁層１０４の閾値
は初期状態に比べ上昇することになる。この閾値変動を
検出することによって、データが書き込まれているか否
かを判断し、記憶装置としての動作を実現する。
【０００９】このＭＯＮＯＳ型の記憶装置を発展させた
構造に、例えば、特開２００１−１０２４６６、特開２
００１−１４８４３４、米国６，２５５，１６６Ｂ１に
示されるような、スプリットゲート型と呼ばれる構造の
不揮発性記憶装置がある。
【００１０】図７は、関連技術に係わるスプリットゲー
ト型の不揮発性記憶装置を示す図である。
【００１１】図６の不揮発性記憶装置は、一つのメモリ
セルに、一ビットの情報を記憶するものであるが、図７
に示すスプリットゲート型記憶装置は、一つのメモリセ
ルに２ビットの情報を記憶するものである。
【００１２】図７において、メモリセル２００では、ｐ
型の半導体基板２０１内に、ソース領域あるいはドレイ
ン領域となる第１の不純物領域（ｎ型）２０１ａと第２
の不純物領域（ｎ型）２０１ｂとが、チャネル形成領域
を挟んで、離間して形成されている。
【００１３】スプリットゲート型のメモリセル２００
は、半導体基板２０１の上方に第１のゲート絶縁層２０
２を介してワードゲート（ＷＧ。以下、ＷＧと略すこと
もある）２０３が形成されている。そして、ＷＧ２０３
の両側には、それぞれサイドウォール状の第１のコント
ロールゲート（ＬＣＧ。以下、ＬＣＧと略すこともあ
る）２０４と、第２のコントロールゲート（ＲＣＧ。以
下、ＲＣＧと略すこともある）２０５とが配置されてい
る。ＬＣＧ２０４の底部と半導体基板２０１との間には
第２のゲート絶縁層２０６ａが設けられている。ＬＣＧ
２０４の側面とＷＧ２０３との間には第１のサイド絶縁
層２０７ａが設けられている。同様に、ＲＣＧ２０５の
底部と半導体基板２０１との間には第３のゲート絶縁層
２０６ｂが設けられている。ＲＣＧ２０５の側面とＷＧ
２０３との間には第２のサイド絶縁層２０７ｂが設けら
れている。
【００１４】第２及び第３のゲート絶縁層２０６ａ，２
０６ｂと第１及び第２のサイド絶縁層２０７ａ，２０７
ｂとは、３層を有し、半導体基板２０１上に形成された
酸化シリコン層である第１層と、第１層上に形成された
窒化シリコン層である第２層と、第２層上に形成された
酸化シリコン層である第３層からなる。
【００１５】図７に示すスプリットゲート型の記憶装置
は、図６の記憶装置に比べて、構造的には複雑である
が、左右対称の構造を持った２ビット記録可能な構造で
ある。
【００１６】まず、上述したスプリットゲート型の記憶
装置における書き込み動作を説明する。
【００１７】便宜上、メモリセル２００において、ＲＣ
Ｇ２０５側に書き込みを行うものとして説明する。
【００１８】第２の不純物領域（ドレイン領域）２０１
ｂ、ＷＧ２０３、ＬＣＧ２０４およびＲＣＧ２０５に所
定の電圧を印加する。第１の不純物領域（ソース領域）
２０１ａからドレイン領域２０１ｂに向かって走る電子
のうち、Ｈｏｔになった電子、すなわち運動エネルギー
が大きい電子は、ＲＣＧ２０５に印加された電圧によ
り、第３のゲート絶縁層２０６ｂ中に飛び込む。こうし
て、データの書き込みが実現される。
【００１９】次に、データの消去方法について説明す
る。
【００２０】ドレイン領域２０１ｂと、ＲＣＧ２０５と
に所定の電圧を印加することで、ドレイン領域２０１ｂ
のチャネル形成領域近傍ではトンネル効果によるホール
が発生する。この正孔（ホール）がＨｏｔな正孔、すな
わち高い運動エネルギーを獲得した状態の正孔となり、
第３のゲート絶縁層２０６ｂ中に飛び込む。この時、第
２層である窒化シリコン中のトラップ準位に電子がトラ
ップされていた場合、再結合により電子−正孔が消滅す
ることになる。つまり、電荷が消去され最初の状態に戻
ることとなる。これは、ＢＢＨ（Ｂａｎｄ−ｔｏ−Ｂａ
ｎｄ ｔｕｎｎｅｌｉｎｇ Ｈｏｌｅ）消去機構、すな
わち、バンド間トンネル伝導による消去方法と言われて
いる。
【００２１】
【発明が解決しようとする課題】電子−正孔が再結合し
て初期状態に戻るというのが上記説明の主旨であるが、
電子−正孔が再結合するためには電子−正孔が空間的に
同じ位置に注入される必要があることに注意されたい。
窒化シリコン層は絶縁体であるため、キャリア（電子や
ホール）が窒化シリコン層の構造体中を移動して再結合
することはできないからである。
【００２２】図７に示すスプリットゲート型の記憶装置
では、Ｈｏｔ電子による書き込みはＷＧ２０３近傍で生
じる。
【００２３】一方、ＢＢＨ消去機構による消去は、ドレ
イン端、すなわちドレイン領域２０１ｂの端部近傍で生
じる。
【００２４】つまり、図７に示すデバイス構造では窒化
シリコン層のトラップ準位に捕らえられた電荷の総和を
０にすることはできても、部分的には正負の電荷が残留
することとなる。さらにこの電荷は互いに打ち消し合う
電荷を供給されることがないので、書き込み及び消去の
サイクルを繰り返す毎に増強されることとなる。
【００２５】このように内部で不均一な電荷の残留が生
じると、ＭＯＳトランジスタの相互コンダクタンスは著
しく低下する。しかもそれが書き込み及び消去のサイク
ルを繰り返す毎に変化していくため、書き換え可能型メ
モリの構造上、大きな問題になっていた。
【００２６】
【課題を解決するための手段】本発明の不揮発性記憶装
置は、基板内にチャネル形成領域を挟んで形成された第
１及び第２の不純物領域と、前記チャネル形成領域の上
方に第１のゲート絶縁層を介して形成されたワードゲー
トと、前記ワードゲートの一方の側面に第１のサイド絶
縁層を介して形成された第１のコントロールゲートと、
前記ワードゲートの他方の側面に第２のサイド絶縁層を
介して形成された第２のコントロールゲートと、前記基
板と前記第１のコントロールゲートとの間に形成された
電荷蓄積領域を有する第２のゲート絶縁層と、前記基板
と前記第２のコントロールゲートとの間に形成された電
荷蓄積領域を有する第３のゲート絶縁層と、を含む不揮
発性記憶装置において、前記基板と前記第１のコントロ
ールゲートとの間の該基板表面に対する垂直方向の電界
は、前記第１の不純物領域の近傍に比べ前記第１のサイ
ド絶縁層の近傍が小さい。
【００２７】また本発明の不揮発性記憶装置は、前記基
板と前記第２のコントロールゲートとの間の該基板表面
に対する垂直方向の電界は、前記第２の不純物領域の近
傍に比べ前記第２のサイド絶縁層の近傍が小さい。
【００２８】また本発明の不揮発性記憶装置は、基板内
にチャネル形成領域を挟んで形成された第１及び第２の
不純物領域と、前記チャネル形成領域の上方に第１のゲ
ート絶縁層を介して形成されたワードゲートと、前記ワ
ードゲートの一方の側面に第１のサイド絶縁層を介して
形成された第１のコントロールゲートと、前記ワードゲ
ートの他方の側面に第２のサイド絶縁層を介して形成さ
れた第２のコントロールゲートと、前記基板と前記第１
のコントロールゲートとの間に形成された電荷蓄積領域
を有する第２のゲート絶縁層と、前記基板と前記第２の
コントロールゲートとの間に形成された電荷蓄積領域を
有する第３のゲート絶縁層と、を含む不揮発性記憶装置
において、前記第２のゲート絶縁層の膜厚は、前記第１
の不純物領域の近傍に比べ前記第１のサイド絶縁層の近
傍が厚い。
【００２９】また本発明の不揮発性記憶装置は、前記第
３のゲート絶縁層の膜厚は、前記第２の不純物領域の近
傍に比べ前記第２のサイド絶縁層の近傍が厚い。
【００３０】また本発明の不揮発性記憶装置は、基板内
にチャネル形成領域を挟んで形成された第１及び第２の
不純物領域と、前記チャネル形成領域の上方に第１のゲ
ート絶縁層を介して形成されたワードゲートと、前記ワ
ードゲートの一方の側面に第１のサイド絶縁層を介して
形成された第１のコントロールゲートと、前記ワードゲ
ートの他方の側面に第２のサイド絶縁層を介して形成さ
れた第２のコントロールゲートと、前記基板と前記第１
のコントロールゲートとの間に形成された電荷蓄積領域
を有する第２のゲート絶縁層と、前記基板と前記第２の
コントロールゲートとの間に形成された電荷蓄積領域を
有する第３のゲート絶縁層と、を含む不揮発性記憶装置
において、前記第２のゲート絶縁層は、窒化シリコン層
を挟んで上下に酸化シリコン層が配置された積層膜から
なり、前記第２のゲート絶縁層を構成する前記窒化シリ
コン層は、前記第１の不純物領域の近傍において前記第
１のコントロールゲートと接触している。
【００３１】また本発明の不揮発性記憶装置は、前記第
３のゲート絶縁層は、窒化シリコン層を挟んで上下に酸
化シリコン層が配置された積層膜からなり、前記第３の
ゲート絶縁層を構成する前記窒化シリコン層は、前記第
２の不純物領域の近傍において前記第２のコントロール
ゲートと接触している。
【００３２】また本発明の不揮発性記憶装置は、基板内
にチャネル形成領域を挟んで形成された第１及び第２の
不純物領域と、前記チャネル形成領域の上方に第１のゲ
ート絶縁層を介して形成されたワードゲートと、前記ワ
ードゲートの一方の側面にサイド絶縁層を介して形成さ
れたコントロールゲートと、前記基板と前記コントロー
ルゲートとの間に形成された電荷蓄積領域を有する第２
のゲート絶縁層と、を含む不揮発性記憶装置において、
前記基板と前記第コントロールゲートとの間の該基板表
面に対する垂直方向の電界は、前記第２の不純物領域の
近傍に比べ前記サイド絶縁層の近傍が小さい。
【００３３】また本発明の不揮発性記憶装置は、基板内
にチャネル形成領域を挟んで形成された第１及び第２の
不純物領域と、前記チャネル形成領域の上方に第１のゲ
ート絶縁層を介して形成されたワードゲートと、前記ワ
ードゲートの一方の側面にサイド絶縁層を介して形成さ
れたコントロールゲートと、前記基板と前記コントロー
ルゲートとの間に形成された電荷蓄積領域を有する第２
のゲート絶縁層と、を含む不揮発性記憶装置において、
前記第２のゲート絶縁層の膜厚は、前記第２の不純物領
域の近傍に比べ前記サイド絶縁層の近傍が厚い。
【００３４】また本発明の不揮発性記憶装置は、基板内
にチャネル形成領域を挟んで形成された第１及び第２の
不純物領域と、前記チャネル形成領域の上方に第１のゲ
ート絶縁層を介して形成されたワードゲートと、前記ワ
ードゲートの一方の側面にサイド絶縁層を介して形成さ
れたコントロールゲートと、前記基板と前記コントロー
ルゲートとの間に形成された電荷蓄積領域を有する第２
のゲート絶縁層と、を含む不揮発性記憶装置において、
前記第２のゲート絶縁層は、窒化シリコン層を挟んで上
下に酸化シリコン層が配置された積層膜からなり、前記
第２のゲート絶縁層を構成する前記窒化シリコン層は、
前記第２の不純物領域の近傍において前記コントロール
ゲートと接触している。
【００３５】また本発明の不揮発性記憶装置は、基板内
にチャネル形成領域を挟んで形成された第１及び第２の
不純物領域と、前記チャネル形成領域の上方にゲート絶
縁層を介して形成されたコントロールゲートと、を含む
不揮発性記憶装置において、前記基板と前記コントロー
ルゲートとの間の該基板表面に対する垂直方向の電界
は、前記第１及び第２の不純物領域の近傍に比べ前記第
コントロールゲートのゲート長方向における中央領域が
小さい。
【００３６】また本発明の不揮発性記憶装置は、基板内
にチャネル形成領域を挟んで形成された第１及び第２の
不純物領域と、前記チャネル形成領域の上方にゲート絶
縁層を介して形成されたコントロールゲートと、を含む
不揮発性記憶装置において、前記第ゲート絶縁層は、窒
化シリコン層を挟んで上下に酸化シリコン層が配置され
た積層膜からなり、前記ゲート絶縁層を構成する前記窒
化シリコン層は、前記第１及び第２の不純物領域の近傍
において前記コントロールゲートと接触している。
【００３７】このような構成によれば、書き込み及び消
去のサイクルに耐え得るＭＯＮＯＳ型の不揮発性記憶装
置を提供することができる。
【００３８】
【発明の実施の形態】１．第１の実施の形態 図１は、第１の実施の形態に係る、一つのワードゲート
について２ビットの情報を記憶するスプリットゲート型
記憶装置の部分断面図である。
【００３９】図１において、メモリセル３００では、ｐ
型の半導体基板３０１内に、ソース領域あるいはドレイ
ン領域となる第１の不純物領域（ｎ型）３０１ａと第２
の不純物領域（ｎ型）３０１ｂとが、チャネル形成領域
を挟んで、離間して形成されている。
【００４０】また、チャネル形成領域の上方に第１のゲ
ート絶縁層３０２を介してワードゲート（ＷＧ。以下Ｗ
Ｇと略すこともある）３０３が形成されている。そし
て、ワードゲート３０３の両側には、それぞれサイドウ
ォール状の第１のコントロールゲート（ＬＣＧ。以下、
ＬＣＧと略すこともある）３０４と、第２のコントロー
ルゲート（ＲＣＧ。以下、ＲＣＧと略すこともある）３
０５とが配置されている。ここでコントロールゲートが
サイドウォール状であるとは、コントロールゲートの断
面形状が、従来のＭＯＳトランジスタにおけるサイドウ
ォール絶縁層の断面構造と同様であるという意味であ
る。
【００４１】ＬＣＧ３０４の底部と半導体基板３０１と
の間には第２のゲート絶縁層３０６ａが設けられてい
る。ＬＣＧ３０４の側面とＷＧ３０３との間には第１の
サイド絶縁層３０７ａが設けられている。同様に、ＲＣ
Ｇ３０５の底部と半導体基板３０１との間には第３のゲ
ート絶縁層３０６ｂが設けられている。ＲＣＧ３０５の
側面とＷＧ３０３との間には第２のサイド絶縁層３０７
ｂが設けられている。
【００４２】第２及び第３のゲート絶縁層３０６ａ，３
０６ｂと第１及び第２のサイド絶縁層３０７ａ，３０７
ｂとは、３層を有し、半導体基板３０１上に形成された
酸化シリコン層である第１層と、第１層上に形成された
窒化シリコン層である第２層と、第２層上に形成された
酸化シリコン層である第３層とからなる。すなわち、第
２及び第３のゲート絶縁層３０６ａ，３０６ｂと第１及
び第２のサイド絶縁層３０７ａ，３０７ｂとは、ＯＮＯ
膜である。
【００４３】第２及び第３のゲート絶縁層３０６ａ，３
０６ｂは、窒化シリコン層である第２層に電荷蓄積領域
（トラップ準位）を持つ構造である。
【００４４】尚、第１及び第２のサイド絶縁層３０７
ａ，３０７ｂはワードゲートとコントロールゲートとの
絶縁を果たせればよく、必ずしもＯＮＯ膜である必要は
無い。例えば、単層の酸化シリコン層や、酸化シリコン
層と窒化シリコン層との積層でも良い。
【００４５】第３層の酸化シリコン層は、矢印ｇで示す
ゲート長方向において、第２層の窒化シリコン層よりも
短く形成されている。詳細には、第２層は、ＷＧ３０３
側ではその上部が第３層に覆われている。一方、第１及
び第２の不純物領域３０１ａ，３０１ｂ側では第２層の
上部は第３層に覆われることなく、ＬＣＧ３０４，ＬＣ
Ｇ３０５の底面と接触している。言い換えれば、第３層
の一部を除去し、ＯＮＯ膜に段差部を設けたものであ
る。
【００４６】図２を用いてさらに詳細に説明する。図２
は、ＯＮＯ膜のゲート長方向ｇにおける各層の長さの違
いを説明するための拡大部分断面図である。
【００４７】第１層３０６ｄと第２層３０６ｅとのゲー
ト長方向ｇにおける長さは同一である（この長さをＬ２
とする）。これに対し、第３層３０６ｆは、第１層３０
６ｄ及び第２層３０６ｅよりも短い。（第３層３０６ｆ
の長さをＬ１とすると、Ｌ２＞Ｌ１となる）。また、第
２の不純物領域３０１ｂの端部３０８と第３層３０６ｆ
の端部３０９とのゲート長方向ｇにおける長さはＬ３と
なる。
【００４８】次に、上述した構造における書き込み、及
び消去の動作を説明する。
【００４９】まず、書き込み動作について説明する。こ
こではメモリセル３００のＲＣＧ３０５側に書き込みを
行うものとして説明する。なお、この構造は左右対称で
あるため、ＬＣＧ３０４側の書き込みは、ＲＣＧ３０５
に書き込む際に各構成に印加する電圧をそれぞれ左右逆
にすることによって実現できる。
【００５０】まず、ＬＣＧ３０４に十分高い電圧、例え
ば３Ｖ程度を印加する。さらにＷＧ３０３に、閾値より
も若干高い電圧、例えば閾値が０．５Ｖとして１Ｖ程度
の電圧を印加する。第２の不純物領域３０１ｂには、電
子を加速するに十分な電圧、例えば５Ｖを印加する。Ｒ
ＣＧ３０５には第２の不純物領域３０１ｂよりも高い電
圧、例えば６Ｖを印加する。
【００５１】この状態でこのデバイスに流れる電流は、
ＷＧ３０３で制限される電流値、例えば１０μＡ程度の
値に制御することができる。
【００５２】このとき、ＲＣＧ３０５下方のチャネル形
成領域に着目すると、第２の不純物領域３０１ｂ近傍
に、極めて強い反転層、すなわち深い反転層が形成され
る。これは、第３層３０６ｆの一部がＲＣＧ３０５側で
除去されているためである。この反転層の電子伝導度は
極めて高いものとなっている。つまり、ＲＣＧ３０５下
方のチャネル形成領域であって、第２の不純物領域３０
１ｂの近傍は、ほぼ第２の不純物領域３０１ｂと等価な
状態と考えることができる。
【００５３】このため、Ｈｏｔ電子は、第３のゲート絶
縁層３０６ｂの厚みが異なる領域に近いところで発生す
ることになり、書き込みはこの位置で行われることにな
る。
【００５４】ここで、第３層の端部３０９下方における
半導体基板３０１とＲＣＧ３０５との間の半導体基板３
０１の表面に対する垂直方向の電界に関して検討する。
第３のゲート絶縁層３０６ｂが３層の絶縁層から構成さ
れている部分（Ｌ１の部分）の電界をＥ１と定義する。
また第３のゲート絶縁層３０６ｂが２層の絶縁層から構
成されている部分（Ｌ３の部分）の電界をＥ２と定義す
る。Ｅ１とＥ２とを比べると、Ｅ２は、Ｅ１よりも大き
い。これは、電界は電位差／距離であり、同じ電位差な
ら膜厚が薄い、すなわち距離が小さいところでは電界強
度は増加するからである。すなわち、このデバイスにお
いて、コントロールゲートと半導体基板との間の垂直方
向の電界は、キャリアの進行方向に沿って異なる。
【００５５】従って、キャリアであるＨｏｔ電子は、第
３のゲート絶縁層３０６ｂの厚みが異なる領域に近いと
ころで運動エネルギーが最大となって、ＲＣＧ３０５に
引っ張られるように、キャリア保持部である第２層３０
６ｅに引き込まれる。こうして、データの書き込みが実
現される。
【００５６】次に、消去動作について図３を参照しなが
ら説明する。図３は電子のポテンシャルエネルギーを縦
軸、実空間座標を横軸としたバンド図であり、第２の不
純物領域３０１ｂの端部３０８近傍（ｐｎ接合部分）の
状態を示している。
【００５７】まず、第２の不純物領域３０１ｂに高い正
の電圧、例えば５Ｖを印加し、ＲＣＧ３０５に負の電圧
例えば−５Ｖを印加する。
【００５８】その結果、ｎ型領域である第２の不純物領
域３０１ｂにおいて、電子のポテンシャルエネルギーが
小さくなる。（図３において、ｎ型領域の電子のポテン
シャルエネルギーが矢印方向にシフトする）。ここで高
濃度のｐｎ接合では、空乏層の厚みは数ｎｍと非常に小
さいため、ｐ型価電子帯にある電子はｎ型伝導帯中へト
ンネル効果により移動することが可能となる。つまり、
電子の移動に伴い、ｐ型領域である第２の不純物領域３
０１ｂの端部３０８近傍には正孔が発生することにな
る。すなわち、端部３０８近傍にはホール蓄積層が形成
されたことを意味する。
【００５９】ここで、第３のゲート絶縁層が２層から構
成されている領域（Ｌ３の部分）と、３層から構成され
ている領域（Ｌ１の部分）との電界に着目する。２層領
域においては、ホール蓄積層が形成されているため、キ
ャリアの伝導度は高い。従って横方向（ゲート長方向
ｇ）の電界は相対的に小さい。またゲート絶縁層の膜厚
が薄いために、垂直方向の電界は相対的に大きい。従っ
て、端部３０８近傍で発生した正孔は、２層領域ではゲ
ート絶縁層中に飛び込むことができない。
【００６０】一方、３層領域では、横方向の電界は相対
的に大きく、垂直方向の電界は相対的に小さい。従っ
て、端部３０８近傍で発生した正孔は、２層領域と３層
領域との境界部で大きなエネルギーを持つこととなり、
第３のゲート酸化層３０６ｂ中に飛び込むことになる。
すなわち、第３のゲート絶縁層３０６ｂの厚みが異なる
領域に近いところで正孔の注入が行なわれ、消去はこの
位置で行なわれることになる。
【００６１】このようにして窒化シリコン層である第２
層３０６ｅ内において、書き込み時に電子が注入される
位置と消去時に正孔が注入される位置とを一致させるこ
とができる。それ故、書き込み／消去サイクルを繰り返
しても劣化しない記憶装置を実現することができる。
【００６２】ここで、第２及び第３のゲート絶縁層膜の
各層について考察する。
【００６３】第１層と第３層との酸化シリコン層はとも
２５オングストローム以上の厚さが必要である。その理
由は、直接的なトンネル効果が顕著となる２５オングス
トローム未満では、電荷が室温においてもゲート電極や
半導体基板に逃げてしまい、記憶装置としての性能を保
つことが困難となるからである。
【００６４】第２層の窒化シリコン層であるが、界面に
おけるトラップ準位に電荷は蓄積されるので厚さは１原
子分でも原理的には十分である。しかし、この上に形成
される酸化シリコン層を形成する際に、８００℃近い酸
化雰囲気を用いる場合、窒化シリコン層の厚さが２０オ
ングストローム未満だと酸化種が窒化シリコン層を貫通
し下側の酸化シリコン層を変質させてしまう。従って、
その場合は、２０オングストローム以上の膜厚が必要で
ある。
【００６５】次に、第２及び第３のゲート絶縁層の総膜
厚について検討する。
【００６６】ゲート絶縁層には消去時に８Ｖ程度の電圧
がかかることとなる。消去という短い時間にのみかかる
電界なので１５ＭＶ／ｃｍ程度まで耐えうるものとし
て、ゲート絶縁層の膜厚の総和は最も薄いところでも６
０オングストローム程度が必要である。
【００６７】一方、ゲート絶縁層の最も厚い部分の膜厚
が厚くなりすぎると、この部分での閾値が上がりすぎ消
去時においても電流が流れなくなってしまう。従って、
ゲート絶縁層の膜厚は、２５０オングストローム以下が
好ましい。
【００６８】２．変形例 変形例として、本実施の形態の記憶装置は、図４に示す
ような構造であってもよい。図４は、第１の実施の形態
に係わる記憶装置の変形例を示す部分断面図である。
【００６９】図４では、図１及び図２で説明した構成要
素と同一の構成要素については同一の符号を付し、説明
は省略し、異なる点のみを説明する。
【００７０】本変形例が、上述した実施の形態と異なる
点は、ＷＧの片側にのみコントロールゲートが形成され
ていることである。つまり、図１と比較すると、ＲＣＧ
３０５のみが存在し、ＬＣＧが無い構造となる。図４の
場合、左側にはサイドウォール絶縁層３０４が形成され
ている。また第１の不純物領域３０１ａの端部３１０
は、その端部３１０の位置を半導体基板３０１上に投影
した場合に、ワードゲート３０３の下方にまで延長した
構造となる。
【００７１】この構造の利点としては、片側にのみのコ
ントロールゲートであるため、両側にある場合に比べて
制御が単純になる事が挙げられる。
【００７２】以上説明したように、本実施の形態によれ
ば、書き込み／消去位置を予め決められた位置に一致さ
せることが可能となり、書き込み／消去サイクルを繰り
返しても劣化しない記憶装置を実現することができる。
【００７３】３．第２の実施の形態 次に、第２の実施の形態に係る不揮発性記憶装置につい
て説明する。
【００７４】図５は、第２の実施の形態に係る不揮発性
記憶装置の構造を示す部分断面図である。
【００７５】図５において、メモリセル４００では、ｐ
型の半導体基板４０１内に、ソース領域あるいはドレイ
ン領域となる第１の不純物領域（ｎ型）４０１ａと第２
の不純物領域（ｎ型）４０１ｂとが、チャネル形成領域
を挟んで、離間して形成されている。
【００７６】チャネル形成領域の上方に第１のゲート絶
縁層４０２を介してワードゲート（ＷＧ）４０３が形成
されている。
【００７７】ゲート絶縁層４０２は、３層を有し、半導
体基板４０１上に形成された酸化シリコン層である第１
層と、第１層上に形成された窒化シリコン層である第２
層と、第２層上に形成された酸化シリコン層である第３
層からなる。
【００７８】第３層の酸化シリコン層は、ゲート長方向
ｇにおいて第２層４０２ｂの中央部分に位置するように
設けられている。従って、ＯＮＯ構造のゲート絶縁層４
０２において、第３層４０２ｃと第２層４０２ｂによっ
て段差部が形成されている。
【００７９】本実施の形態においても、第１の実施の形
態と同様に、書き込み／消去位置をその段差部近傍に局
在化させることが可能となり、書き込み／消去サイクル
を繰り返しても劣化しない記憶素子が実現する。
【００８０】尚、上記のデバイス構造では、段差部近傍
の第２層４０２ｂにそれぞれデータをストアできるの
で、２ビットデータの記憶をすることができる。
【００８１】以上、本発明の２つの実施の形態について
述べたが、本発明はこれらに限定されず、本発明の要旨
の範囲内で種々の態様をとりうる。たとえば、上記実施
の形態では、半導体層としてバルク状の半導体基板を用
いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態を示す図である。
【図２】 本発明の第１の実施形態を示す図である。
【図３】 本発明の第１の実施形態の消去メカニズムを
説明する図である。
【図４】 本発明の第１の実施形態の変形例を示す図で
ある。
【図５】 本発明の第２の実施形態を示す図である。
【図６】 公知の関連技術を示す図である。
【図７】 公知の関連技術を示す図である。
【符号の説明】
３００・・・メモリセル、３０１・・・半導体基板、３
０１ａ・・・第１の不純物領域、３０１ｂ・・・第２の
不純物領域、３０２・・・第１のゲート絶縁層、３０３
・・・ワードゲート、３０４・・・第１のコントロール
ゲート、３０５・・・第２のコントロールゲート、３０
６・・・第２のゲート絶縁層、３０７・・・絶縁層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA07 AC01 AE08 5F083 EP18 EP23 EP28 EP32 EP33 EP34 EP35 ER02 ER05 ER06 ER11 GA21 HA02 PR09 ZA21 5F101 BA45 BB03 BB05 BC12 BD22 BD30 BE05 BE07 BF05

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 基板内にチャネル形成領域を挟んで形成
    された第１及び第２の不純物領域と、 前記チャネル形成領域の上方に第１のゲート絶縁層を介
    して形成されたワードゲートと、 前記ワードゲートの一方の側面に第１のサイド絶縁層を
    介して形成された第１のコントロールゲートと、 前記ワードゲートの他方の側面に第２のサイド絶縁層を
    介して形成された第２のコントロールゲートと、 前記基板と前記第１のコントロールゲートとの間に形成
    された電荷蓄積領域を有する第２のゲート絶縁層と、 前記基板と前記第２のコントロールゲートとの間に形成
    された電荷蓄積領域を有する第３のゲート絶縁層と、を
    含む不揮発性記憶装置において、 前記基板と前記第１のコントロールゲートとの間の該基
    板表面に対する垂直方向の電界は、前記第１の不純物領
    域の近傍に比べ前記第１のサイド絶縁層の近傍が小さ
    い、不揮発性記憶装置。
  2. 【請求項２】 請求項１において、 前記基板と前記第２のコントロールゲートとの間の該基
    板表面に対する垂直方向の電界は、前記第２の不純物領
    域の近傍に比べ前記第２のサイド絶縁層の近傍が小さ
    い、不揮発性記憶装置。
  3. 【請求項３】 基板内にチャネル形成領域を挟んで形成
    された第１及び第２の不純物領域と、 前記チャネル形成領域の上方に第１のゲート絶縁層を介
    して形成されたワードゲートと、 前記ワードゲートの一方の側面に第１のサイド絶縁層を
    介して形成された第１のコントロールゲートと、 前記ワードゲートの他方の側面に第２のサイド絶縁層を
    介して形成された第２のコントロールゲートと、 前記基板と前記第１のコントロールゲートとの間に形成
    された電荷蓄積領域を有する第２のゲート絶縁層と、 前記基板と前記第２のコントロールゲートとの間に形成
    された電荷蓄積領域を有する第３のゲート絶縁層と、を
    含む不揮発性記憶装置において、 前記第２のゲート絶縁層の膜厚は、前記第１の不純物領
    域の近傍に比べ前記第１のサイド絶縁層の近傍が厚い、
    不揮発性記憶装置。
  4. 【請求項４】 請求項３において、 前記第３のゲート絶縁層の膜厚は、前記第２の不純物領
    域の近傍に比べ前記第２のサイド絶縁層の近傍が厚い、
    不揮発性記憶装置。
  5. 【請求項５】 基板内にチャネル形成領域を挟んで形成
    された第１及び第２の不純物領域と、 前記チャネル形成領域の上方に第１のゲート絶縁層を介
    して形成されたワードゲートと、 前記ワードゲートの一方の側面に第１のサイド絶縁層を
    介して形成された第１のコントロールゲートと、 前記ワードゲートの他方の側面に第２のサイド絶縁層を
    介して形成された第２のコントロールゲートと、 前記基板と前記第１のコントロールゲートとの間に形成
    された電荷蓄積領域を有する第２のゲート絶縁層と、 前記基板と前記第２のコントロールゲートとの間に形成
    された電荷蓄積領域を有する第３のゲート絶縁層と、を
    含む不揮発性記憶装置において、 前記第２のゲート絶縁層は、窒化シリコン層を挟んで上
    下に酸化シリコン層が配置された積層膜からなり、 前記第２のゲート絶縁層を構成する前記窒化シリコン層
    は、前記第１の不純物領域の近傍において前記第１のコ
    ントロールゲートと接触している、不揮発性記憶装置。
  6. 【請求項６】 請求項５において、 前記第３のゲート絶縁層は、窒化シリコン層を挟んで上
    下に酸化シリコン層が配置された積層膜からなり、 前記第３のゲート絶縁層を構成する前記窒化シリコン層
    は、前記第２の不純物領域の近傍において前記第２のコ
    ントロールゲートと接触している、不揮発性記憶装置。
  7. 【請求項７】 基板内にチャネル形成領域を挟んで形成
    された第１及び第２の不純物領域と、 前記チャネル形成領域の上方に第１のゲート絶縁層を介
    して形成されたワードゲートと、 前記ワードゲートの一方の側面にサイド絶縁層を介して
    形成されたコントロールゲートと、 前記基板と前記コントロールゲートとの間に形成された
    電荷蓄積領域を有する第２のゲート絶縁層と、を含む不
    揮発性記憶装置において、 前記基板と前記第コントロールゲートとの間の該基板表
    面に対する垂直方向の電界は、前記第２の不純物領域の
    近傍に比べ前記サイド絶縁層の近傍が小さい、不揮発性
    記憶装置。
  8. 【請求項８】 基板内にチャネル形成領域を挟んで形成
    された第１及び第２の不純物領域と、 前記チャネル形成領域の上方に第１のゲート絶縁層を介
    して形成されたワードゲートと、 前記ワードゲートの一方の側面にサイド絶縁層を介して
    形成されたコントロールゲートと、 前記基板と前記コントロールゲートとの間に形成された
    電荷蓄積領域を有する第２のゲート絶縁層と、を含む不
    揮発性記憶装置において、 前記第２のゲート絶縁層の膜厚は、前記第２の不純物領
    域の近傍に比べ前記サイド絶縁層の近傍が厚い、不揮発
    性記憶装置。
  9. 【請求項９】 基板内にチャネル形成領域を挟んで形成
    された第１及び第２の不純物領域と、 前記チャネル形成領域の上方に第１のゲート絶縁層を介
    して形成されたワードゲートと、 前記ワードゲートの一方の側面にサイド絶縁層を介して
    形成されたコントロールゲートと、 前記基板と前記コントロールゲートとの間に形成された
    電荷蓄積領域を有する第２のゲート絶縁層と、を含む不
    揮発性記憶装置において、 前記第２のゲート絶縁層は、窒化シリコン層を挟んで上
    下に酸化シリコン層が配置された積層膜からなり、 前記第２のゲート絶縁層を構成する前記窒化シリコン層
    は、前記第２の不純物領域の近傍において前記コントロ
    ールゲートと接触している、不揮発性記憶装置。
  10. 【請求項１０】 基板内にチャネル形成領域を挟んで形
    成された第１及び第２の不純物領域と、 前記チャネル形成領域の上方にゲート絶縁層を介して形
    成されたコントロールゲートと、を含む不揮発性記憶装
    置において、 前記基板と前記コントロールゲートとの間の該基板表面
    に対する垂直方向の電界は、前記第１及び第２の不純物
    領域の近傍に比べ前記第コントロールゲートのゲート長
    方向における中央領域が小さい、不揮発性記憶装置。
  11. 【請求項１１】 基板内にチャネル形成領域を挟んで形
    成された第１及び第２の不純物領域と、 前記チャネル形成領域の上方にゲート絶縁層を介して形
    成されたコントロールゲートと、を含む不揮発性記憶装
    置において、 前記第ゲート絶縁層は、窒化シリコン層を挟んで上下に
    酸化シリコン層が配置された積層膜からなり、 前記ゲート絶縁層を構成する前記窒化シリコン層は、前
    記第１及び第２の不純物領域の近傍において前記コント
    ロールゲートと接触している、不揮発性記憶装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100615895B1 (ko) 2003-05-14 2006-08-28 샤프 가부시키가이샤 반도체 메모리 장치, 반도체 장치 및 휴대전자기기
JP2007116120A (ja) * 2005-09-21 2007-05-10 Citizen Watch Co Ltd 不揮発性半導体メモリ装置及びその製造方法と半導体メモリ・システム
JP2007324188A (ja) * 2006-05-30 2007-12-13 Renesas Technology Corp 半導体装置
KR100907902B1 (ko) 2007-09-12 2009-07-15 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
JP2013191885A (ja) * 2013-06-18 2013-09-26 Renesas Electronics Corp 不揮発性半導体記憶装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT410266B (de) * 2000-12-28 2003-03-25 Tridonic Optoelectronics Gmbh Lichtquelle mit einem lichtemittierenden element
JP2004039965A (ja) * 2002-07-05 2004-02-05 Renesas Technology Corp 不揮発性半導体記憶装置
JP3975349B2 (ja) * 2002-09-02 2007-09-12 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3664159B2 (ja) * 2002-10-29 2005-06-22 セイコーエプソン株式会社 半導体装置およびその製造方法
US7091566B2 (en) * 2003-11-20 2006-08-15 International Business Machines Corp. Dual gate FinFet
US7164177B2 (en) * 2004-01-02 2007-01-16 Powerchip Semiconductor Corp. Multi-level memory cell
US7072217B2 (en) 2004-02-24 2006-07-04 Micron Technology, Inc. Multi-state memory cell with asymmetric charge trapping
JP5007017B2 (ja) * 2004-06-30 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7371641B2 (en) 2004-10-29 2008-05-13 International Rectifier Corporation Method of making a trench MOSFET with deposited oxide
JP4672024B2 (ja) * 2005-12-15 2011-04-20 スパンション エルエルシー 不揮発性記憶装置、および不揮発性記憶装置の制御方法
JP5164520B2 (ja) * 2007-10-19 2013-03-21 ルネサスエレクトロニクス株式会社 不揮発性半導体メモリ及びデータプログラム／消去方法
KR101152446B1 (ko) * 2010-12-08 2012-06-01 한양대학교 산학협력단 프린징 효과 및 정전차폐를 이용하는 플래시 메모리
US8637914B2 (en) * 2011-12-13 2014-01-28 Micron Technology, Inc. Memory cells having a plurality of control gates and memory cells having a control gate and a shield

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161851A (ja) 1993-12-10 1995-06-23 Sony Corp 半導体不揮発性記憶装置およびその製造方法
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5422504A (en) * 1994-05-02 1995-06-06 Motorola Inc. EEPROM memory device having a sidewall spacer floating gate electrode and process
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
JP3973819B2 (ja) 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6255166B1 (en) 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
JP2001148434A (ja) 1999-10-12 2001-05-29 New Heiro:Kk 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ
US6177318B1 (en) * 1999-10-18 2001-01-23 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate monos transistor
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
JP4325972B2 (ja) * 2001-01-30 2009-09-02 セイコーエプソン株式会社 不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法
JP3496932B2 (ja) * 2001-01-30 2004-02-16 セイコーエプソン株式会社 不揮発性半導体記憶装置を含む半導体集積回路装置
JP3452056B2 (ja) * 2001-09-14 2003-09-29 セイコーエプソン株式会社 半導体装置の製造方法
US6413821B1 (en) * 2001-09-18 2002-07-02 Seiko Epson Corporation Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
US6518124B1 (en) * 2001-09-18 2003-02-11 Seiko Epson Corporation Method of fabricating semiconductor device
JP3671889B2 (ja) * 2001-09-25 2005-07-13 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3671890B2 (ja) * 2001-09-25 2005-07-13 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3674564B2 (ja) * 2001-09-25 2005-07-20 セイコーエプソン株式会社 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100615895B1 (ko) 2003-05-14 2006-08-28 샤프 가부시키가이샤 반도체 메모리 장치, 반도체 장치 및 휴대전자기기
JP2007116120A (ja) * 2005-09-21 2007-05-10 Citizen Watch Co Ltd 不揮発性半導体メモリ装置及びその製造方法と半導体メモリ・システム
JP2007324188A (ja) * 2006-05-30 2007-12-13 Renesas Technology Corp 半導体装置
KR100907902B1 (ko) 2007-09-12 2009-07-15 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
JP2013191885A (ja) * 2013-06-18 2013-09-26 Renesas Electronics Corp 不揮発性半導体記憶装置

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Publication number Publication date
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