JP3975349B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 93
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000012535 impurity Substances 0.000 claims description 54
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 238000003860 storage Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 239000000969 carrier Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 266
- 239000000758 substrate Substances 0.000 description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 230000005684 electric field Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005381 potential energy Methods 0.000 description 3
- -1 Metal Oxide Nitride Chemical class 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ領域を含む半導体装置およびその製造方法に関し、特に、メモリ領域に形成される不揮発性記憶装置が１つのワードゲートに対して２つの電荷蓄積領域を有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるMONOS（Metal Oxide Nitride Oxide Semiconductor）型もしくはSONOS（Silicon Oxide Nitride Oxide Silicon）型と呼ばれるタイプがある。
【０００３】
MONOS型の不揮発性半導体記憶装置として、図１４に示すデバイスが知られている（文献：Ｙ．Hayashi，et al ，2000 Symposium on VLSI Technology Digest of Technical Papers ｐ．１２２−ｐ．１２３）。
【０００４】
このMONOS型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモリ素子を有する。また、これらの２つのＭＯＮＯＳ型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、２つの電荷蓄積領域を有するMONOS型の不揮発性記憶装置を含む半導体装置であって、特に、データの書き込み／消去の際の劣化に対する耐性を有する半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、不揮発性記憶装置が複数の行および複数の列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含み、
前記不揮発性記憶装置は、
半導体層の上方に、ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの両側面に沿ってそれぞれ形成された、サイドウォール状のコントロールゲートと、を含み、
前記コントロールゲートは、互いに接する第１コントロールゲートと、第２コントロールゲートとを有し、
前記第１コントロールゲートは、前記半導体層に対して第１絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して第２絶縁層を介して配置され、
前記第１絶縁層の膜厚は、前記第２絶縁層の膜厚よりも大きい。
【０００８】
本発明の半導体装置によれば、コントロールゲートは、異なる膜厚の絶縁層の上に形成された第１コントロールゲートと、第２コントロールゲートとからなる。そのため、コントロールゲートの下方の基板表面の電位も二段階に変動し、電界強度が不均一となる半導体装置を提供することができる。
【０００９】
本発明は、下記の態様をとることができる。
【００１０】
（Ａ）本発明の半導体装置において、前記第１絶縁層は、第１酸化シリコン膜と、第１窒化シリコン膜と、第２酸化シリコン膜との積層膜であることができる。
【００１１】
（Ｂ）本発明の半導体装置において、前記第２絶縁層は、酸化シリコン膜と、窒化シリコン膜との積層膜であることができる。
【００１２】
本発明の半導体装置の製造方法は、不揮発性記憶装置が複数の行および複数の列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む、半導体装置の製造方法であって、以下の工程を含む。
【００１３】
（ａ）半導体層の上方に、ゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記ストッパ層と前記第１導電層とをパターニングし、該ストッパ層と該第１導電層とからなる積層体を形成し、
（ｅ）少なくとも、前記半導体層の上方と前記第１導電層の両側面とに、第１絶縁層を形成し、
（ｆ）前記メモリ領域の全面に、第２導電層を形成し、前記第２導電層を異方性エッチングすることにより、前記第１導電層の両側面に、前記半導体層に対して、前記第１絶縁層を介してサイドウォール状の第１コントロールゲートを形成し、
（ｇ）前記第１コントロールゲートをマスクとして前記第１絶縁層の一部を除去して、第２絶縁層を形成し、
（ｈ）前記メモリ領域の全面に第３導電層を形成し、前記第３導電層を異方性エッチングすることにより、前記第１コントロールゲートの側面に、前記半導体層に対して、前記第２絶縁層を介して第２コントロールゲートを形成し、
（ｉ）ソース領域またはドレイン領域となる不純物層を前記半導体層内に形成し、
（ｊ）前記メモリ領域の全面に第３絶縁層を形成した後、前記ストッパ層が露出するように、該第３絶縁層を除去し、
（ｋ）前記ストッパ層を除去した後、第４導電層を形成し、該第４導電層をパターニングして、ワードラインを形成すること。
【００１４】
本発明の半導体装置の製造方法によれば、コントロールゲートは、２段階の工程に分けて形成される。具体的には、第１絶縁層の上方に第１コントロールゲートが形成され、ついで、第１絶縁層の一部を除去することで第２絶縁層が形成される。そして、第２絶縁層の上方に第２コントロールゲートが形成されることでコントロールゲートが形成される。そのため、コントロールゲートを膜厚の異なる絶縁層の上に形成することができる。その結果、コントロールゲート２０、３０と基板表面との電界強度が不均一となる半導体装置を製造することができる。
【００１５】
本発明は、下記の態様をとることができる。
【００１６】
（Ａ）本発明の半導体装置の製造方法において、前記（ｈ）において、前記第１コントロールゲートをエッチングすること、を含むことができる。
【００１７】
（Ｂ）本発明の半導体装置の製造方法において、前記（ｇ）において、第１絶縁層の一部は、ウエットエッチングにより除去されることができる。
【００１８】
（Ｃ）本発明の半導体装置の製造方法において、前記（ｇ）において、第１絶縁層の一部は、ドライエッチングにより除去されることができる。
【００１９】
（Ｄ）本発明の半導体装置の製造方法において、前記（ｊ）において、前記第３絶縁層は、研磨することにより除去されることができる。
【００２０】
（Ｅ）本発明の半導体装置の製造方法において、前記第１絶縁層は、第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜との積層膜であることができる。
【００２１】
（Ｆ）本発明の半導体装置の製造方法において、前記第２絶縁層は、酸化シリコン膜と、窒化シリコン膜との積層膜であることができる。
【００２２】
【発明の実施の形態】
（デバイスの構造）
図１は、本実施の形態にかかる半導体装置のレイアウトを示す平面図である。半導体装置は、不揮発性記憶装置を有するメモリ領域１０００を含む。
【００２３】
メモリ領域１０００には、ＭＯＮＯＳ型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列に格子状に配列されている。メモリ領域１０００には、第１のブロックＢ１と、それに隣り合う他のブロックＢ０，Ｂ２の一部とが示されている。ブロックＢ０，Ｂ２は、ブロックＢ１を反転させた構成となる。
【００２４】
ブロックＢ１とそれに隣り合うブロックＢ０，Ｂ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックにおいては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００２５】
コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組のコントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組のコントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、導電層４０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００２６】
単一のメモリセル１００は、１つのワードゲート１４と、コントロールゲート２０，３０と、不純物層１６，１８とを含む。コントロールゲート２０，３０は、ワードゲート１４の両側に形成されている。不純物層１６，１８は、コントロールゲート２０，３０の外側に形成されている。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００２７】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板１０内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００２８】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００２９】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８であって、ブロックＢ１に形成された不純物層１８とブロックＢ０に形成された不純物層１８とは、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている。図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。また、１つのブロックに対し、複数のコンタクト用不純物層４００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００３０】
次に図２を参照しながら、半導体装置の断面構造について説明する。図２は、図１のＡ−Ａ線に沿った断面図である。
【００３１】
メモリ領域１０００において、メモリセル１００は、ワードゲート１４と、不純物層１６，１８と、コントロールゲート２０、３０とを含む。ワードゲート１４は、半導体基板１０の上方にゲート絶縁層１２を介して形成されている。不純物層１６，１８は、半導体基板１０内に形成されている。各不純物層は、ソース領域またはドレイン領域となる。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００３２】
コントロールゲート２０，３０は、ワードゲート１４の両側に沿ってそれぞれ形成されている。コントロールゲート２０は、互いに接する第１コントロールゲート２０ａと、第２コントロールゲート２０ｂとからなる。第１コントロールゲート２０ａは、半導体基板１０の上方に第１絶縁層２２を介して形成され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２６を介して形成されている。第２コントロールゲート２０ｂは、半導体基板の上方に第２絶縁層２４を介して形成されている。同様に、コントロールゲート３０は、第１コントロールゲート３０ａと、第２コントロールゲート３０ｂとからなる。
【００３３】
第１絶縁層２２は、ＯＮＯ膜である。具体的には、第１絶縁層２２は、半導体気板１０側から、ボトム酸化シリコン層（第１酸化シリコン層）２２ａ、窒化シリコン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン層）２２ｃの積層膜である。
【００３４】
第２絶縁層２４は、ＮＯ膜である。具体的には、第２絶縁層２４は、ボトム酸化シリコン層（第１酸化シリコン層）２４ａ、窒化シリコン層２４ｂ、の積層膜である。
【００３５】
第１酸化シリコン層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（potential barrier）を形成する。窒化シリコン層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。第２酸化シリコン層２２ｃは、コントロールゲートと電荷蓄積領域との間に電位障壁を形成する。
【００３６】
サイド絶縁層２６は、ＯＮＯ膜である。具体的には、サイド絶縁層２６は、ワードゲート１４側から第１酸化シリコン層２６ａ、窒化シリコン層２６ｂ、第２酸化シリコン層２６ｃの積層膜である。サイド絶縁層２６は、ワードゲート１４と、コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２６において、少なくとも第１酸化シリコン層２６ａの上端は、ワードゲート１４とコントロールゲート２０，３０とのショートを防ぐために、コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００３７】
サイド絶縁層２６と第１絶縁層２２とは、それぞれの層構造は等しくなる。
【００３８】
コントロールゲート２０、３０は、その表面をサイドウォール絶縁層１５２に覆われている。
【００３９】
そして、隣り合うメモリセル１００において、隣り合うコントロールゲート２０とコントロールゲート３０との間には、第２絶縁層７０が形成される。この埋め込み絶縁層７０は、少なくともコントロールゲート２０，３０が露出しないようにこれらを覆っている。さらに、埋め込み絶縁層７０の上面は、ワードゲート１４の上面より半導体基板１０に対して上方に位置している。第２絶縁層７０をこのように形成することで、コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００４０】
ワードゲート１４の上には、図２に示すように、ワード線５０が形成される。
【００４１】
本実施の形態の半導体装置は、コントロールゲート２０、３０が、異なる膜厚の絶縁層の上に形成された第１コントロールゲート２０ａ、３０ａと、第２コントロールゲート２０ｂ、３０ｂとからなる。そのため、コントロールゲート２０、３０の下方の基板表面の電位も二段階に変動し、電界強度はワードゲート１４とコントロールゲート２０、３０の境界、第１コントロールゲート２０ａ、３０ａと第２コントロールゲート２０ｂ、３０ｂとの境界、不純物領域の端部の三箇所でピークを有することとなる。このことは、メモリセル１００へのデータの書き込み／消去の動作に関して以下のような利点がある。
【００４２】
まず、データの書き込みについて説明する。データの書き込みの際は、不純物領域１６から移動してきた電子は、ワードゲート１４と、コントロールゲート３０との境界でエネルギーを与えられ、第１コントロールゲート３０ａと、第２コントロールゲート３０ｂとの境界領域で再びエネルギーを与えられてホットエレクトロンとなり、段差部近傍の第１絶縁層２２に注入・トラップされることとなる。
【００４３】
本実施の形態の半導体装置において、電子の注入位置は第１コントロールゲート３０ａと、第２コントロールゲート３０ｂの境界部を中心に分布することになる。しかし、第２コントロールゲート３０ｂの下方には、NO膜からなる第２絶縁層２４があるため、電荷はコントロールゲート３０へ抜けてしまう。結果として第１コントロールゲート３０ａ側にトラップされた電子が残ることになる。
【００４４】
次に、データを消去する動作について図１５を参照しながら説明する。図１５は電子のポテンシャルエネルギーを縦軸、実空間座標を横軸としたバンド図であり、不純物層１８の端部、すなわちｐｎ接合部分の状態を示している。
【００４５】
まず、不純物層１８に高い正の電圧を印加し、コントロールゲート３０に負の電圧を印加する。その結果、ｎ型領域である不純物層１８において、電子のポテンシャルエネルギーが小さくなる（図１５において、ｎ型領域の電子のポテンシャルエネルギーが矢印方向にシフトする）。そして、高濃度のｐｎ接合では、空乏層の厚みは数ｎｍと非常に小さいため、ｐ型価電子帯にある電子はｎ型伝導帯中へトンネル効果により移動することが可能となる。つまり、電子の移動に伴い、ｐ型領域である不純物層１８の端部近傍には正孔が発生することになる。すなわち、不純物層の端部近傍にはホール蓄積層が形成されることを意味する。
【００４６】
ここで、コントロールゲート３０において、第２絶縁層２４の上方に形成されている第２コントロールゲート３０ｂと、第１絶縁層２２の上方に形成されている第１コントロールゲート３０ａと、基板表面との電界に着目する。第２絶縁層２４においては、ホール蓄積層が形成されているため、キャリアの伝導度は高い。従って横方向（ゲート長方向）の電界は相対的に小さい。また第２絶縁層２４は、第１絶縁層２２と比して膜厚が薄いために、垂直方向の電界は相対的に大きい。従って、不純物層１８の端部近傍で発生した正孔は、第２絶縁層２４の領域では第２絶縁層２４に飛び込むことができない。
【００４７】
一方、第１絶縁層２２の領域では、横方向の電界は相対的に大きく、垂直方向の電界は相対的に小さい。したがって、不純物層１８の端部近傍で発生した正孔は、第２絶縁層２４の領域と第１絶縁層２２の領域との境界部で大きなエネルギーを持つこととなり、電荷蓄積膜中に飛び込むことになる。すなわち、電荷蓄積膜の厚みが異なる領域に近いところで正孔の注入が行なわれ、消去はこの位置で行なわれることになる。
【００４８】
このようにして、書き込み時に電子が注入される位置と消去時に正孔が注入される位置とを一致させることができる。その結果、書き込み／消去サイクルを繰り返しても劣化しない不揮発性記憶装置を実現することができる。
【００４９】
（半導体装置の製造方法）
次に、図３〜図１３を参照しながら、本実施の形態に半導体装置の製造方法について説明する。各断面図は、図１のＡ−Ａ線に沿った部分に対応する。図３〜図１３において、図１，図２で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００５０】
（１）まず、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００（図１参照）を形成する。次いで、チャネルドープとしてＰ型不純物をイオン注入する。次いで、イオン注入によって、コンタクト用Ｎ型不純物層４００（図１参照）を半導体基板１０内に形成する。
【００５１】
次いで、図３に示すように、半導体基板１０の表面に、ゲート絶縁層となる絶縁層１２０を形成する。次いで、ワードゲート１４になるゲート層（第１導電層）１４０を絶縁層１２０上に堆積する。ゲート層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００５２】
（２）次いで、レジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、パターニングされたストッパ層Ｓ１００をマスクとして、ゲート層１４０をエッチングする。図４に示すように、ゲート層１４０がパターニングされゲート層（ワードゲート）１４０ａとなる。
【００５３】
パターニング後の様子を平面的に示したのが図５である。このパターニングによって、メモリ領域１０００内のゲート層１４０ａおよびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００５４】
（３）次いで、希フッ酸を用いて半導体基板１０の表面を洗浄する。これにより、露出していた絶縁層１２０が除去される。次に、図６に示すように、第１酸化シリコン層２２０ａを熱酸化法により成膜する。第１酸化シリコン層２２０ａは、半導体基板１０とゲート層１４０ａとの露出面に形成される。また、熱酸化法により第１酸化シリコン層２２０ａを形成する場合、ストッパ層Ｓ１００の露出面にも、薄い第１酸化シリコン膜が形成されることがある。なお、第１酸化シリコン層２２０ａの形成にＣＶＤ法を用いてもよい。
【００５５】
次に、第１酸化シリコン層２２０ａに対しアニール処理を施す。このアニール処理は、ＮＨ3ガスを含む雰囲気で行なわれる。この前処理により、第１酸化シリコン層２２０ａ上に窒化シリコン層２２０ｂを均一に堆積し易くなる。その後、窒化シリコン層２２０ｂを、ＣＶＤ法によって成膜することができる。
【００５６】
次に、第２酸化シリコン層２２０ｃを、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）で形成する。このようにしてＯＮＯ膜２２０を形成することができる。
【００５７】
第２酸化シリコン層２２０ｃは、ＩＳＳＧ（Ｉｎ‐ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、ＯＮＯ膜２２０を緻密化するためのアニール処理を省略することができる。なお、上記工程において、窒化シリコン層２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜２２０を形成することができるため、安定した電気特性を有するメモリセル１００が得られる。
【００５８】
本実施の形態においては、ＯＮＯ膜２２０は、後のパターニングによって、第１絶縁層２２、第２絶縁層２４、およびサイド絶縁層２６となる（図２参照）。
【００５９】
（４）図７に示すように、ドープトポリシリコン層（第２導電層）２３０を、第２酸化シリコン層２２０ｃ上に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、第１コントロールゲート２０ａ，３０ａを構成する導電層４０（図１参照）となる。
【００６０】
（５）次いで、図８に示すように、ドープトポリシリコン層２３０を全面的に異方性エッチングする。これにより、メモリ領域１０００の開口部１６０，１８０（図５参照）の側面に沿って、サイドウォール状の導電層２３２が形成される。
【００６１】
（６）ついで、図９に示すように、サイドウォール状の導電層２３２をマスクとして、ＯＮＯ膜２２０のうち第２酸化シリコン層２２０ｃを除去する。具体的には、希フッ酸によるウェットエッチングにより行なうことができる。これにより、第１コントロールゲート２０ａ、３０ａの下方にＯＮＯ膜からなる第１絶縁層２２が残存することとなる。
【００６２】
（７）ついで、ドープトポリシリコン層（図示せず）を全面的に形成する。その後、ドープトポリシリコン層を全面的に異方性ドライエッチングする。これにより、図１０に示すように、サイドウォール状の導電層２３２の高さを低くくし、第１コントロールゲート２０ａ、３０ａを形成すると共に、第１酸化シリコン層２４ａと窒化シリコン層２４ｂとからなる第２絶縁層２４の積層膜の上に、第２コントロールゲート２０ｂ、３０ｂを形成することができる。ついで、等方性のエッチングを行ない、コントロールゲート２０、３０の表面をなだらかな面にする。また、これにより、露出している第２酸化シリコン層２６ｃは除去される。
【００６３】
（８）次に、メモリ領域１０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層（図示しない）を全面的に形成する。次いで、この絶縁層を異方性エッチングすることにより、図１１に示すように、コントロールゲート２０，３０を覆うようにサイドウォール絶縁層１５２が形成される。さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板１０が露出する。
【００６４】
次いで、図１１に示すように、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、不純物層１６，１８を形成する。
【００６５】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、半導体基板１０の上に形成された金属をシリサイド化反応させることにより、半導体基板１０の露出面にシリサイド層９２を形成させる。次いで、メモリ領域１０００において、酸化シリコンまたは窒化酸化シリコンなどの第３絶縁層２７０を全面的に形成する。第３絶縁層２７０は、ストッパ層Ｓ１００を覆うように形成される。
【００６６】
（９）図１２に示すように、第３絶縁層２７０をＣＭＰ法により、ストッパ層Ｓ１００が露出するまで研磨し、第３絶縁層２７０を平坦化する。この研磨によって、対向するコントロールゲート２０，３０の間に埋め込み絶縁層７０が残存される。
【００６７】
（１０）ストッパ層Ｓ１００を熱りん酸で除去する。この結果、少なくともゲート層１４０ａの上面が露出し、図１３に示すように、第３絶縁層２７０に開口部１７０が形成される。すなわち、この開口部１７０はストッパ層Ｓ１００が除去されることにより形成された領域であり、ゲート層１４０ａの上に位置する領域である。
【００６８】
（１１）その後、全面的にドープトポリシリコン層（図示せず）を堆積させる。次いで、前記ドープトポリシリコン層上にパターニングされたレジスト層（図示せず）を形成する。レジスト層をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線５０が形成される。
【００６９】
引き続き、レジスト層をマスクとして、ゲート層１４０ａのエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４を形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図１参照）。
【００７０】
なお、このエッチング工程では、コントロールゲート２０、３０は、埋め込み絶縁層７０で覆われているために、エッチングされずに残る。
【００７１】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図１参照）が形成される。このＰ型不純物層１５によって、不揮発性半導体記憶装置１００相互の素子分離がより確実に行われる。
【００７２】
以上の工程により、図１、図２に示す半導体装置を製造することができる。
【００７３】
この製造方法による利点は以下の通りである。
【００７４】
コントロールゲート２０、３０は、２段階の工程に分けて形成される。具体的には、第１コントロールゲート２０ａ、３０ａを形成し、ついで、ＯＮＯ膜２２０のうち、第２酸化シリコン膜２２０ｃを除去し、その後、第２コントロールゲート２０ｂ、３０ｂが形成される。そのため、コントロールゲート２０、３０を膜厚の異なる絶縁層の上に形成することができる。その結果、コントロールゲート２０、３０と基板表面との電界強度が不均一となる半導体装置を製造することができる。
【００７５】
第１コントロールゲート２０ａ、３０ａは、工程（７）で、ドープポリシリコン層をエッチングして第２コントロールゲート２０ｂ、３０ｂを形成する際に、同時に形成される。そのため、第１コントロールゲート２０ａ、３０ａと、第２コントロールゲート２０ｂ、３０ｂとの高さを揃えることが容易となる。その結果、所望の形状のコントロールゲート２０、３０を形成することができる。
【００７６】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。
【００７７】
たとえば、前記（６）において、ＯＮＯ膜２２０のうち第２酸化シリコン膜２２０ｃを除去する際には、希フッ酸によるウェットエッチングの他、ドライエッチングにより行なうことができる。この場合は、垂直にエッチングを行なうことができるため、第２酸化シリコン膜２２０ｃの端面を良好な状態にすることができる。
【００７８】
また、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】 半導体装置のメモリ領域のレイアウトを模式的に示す平面図である。
【図２】 図１のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図３】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図４】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図５】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図６】 図５に示す半導体装置の製造方法の一工程を示す平面図である。
【図７】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図８】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図９】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１０】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１１】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１２】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１３】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１４】 公知のMONOS型メモリセルを示す断面図である。
【図１５】 本発明の半導体装置の消去動作を説明する図である。
【符号の説明】
１０ 半導体基板、 １２ 第１ゲート絶縁層、 １４ ワードゲート、 １６，１８ 不純物層、 ２０，３０ コントロールゲート、 ２０ａ，３０ａ 第１コントロールゲート、 ２０ｂ，３０ｂ 第２コントロールゲート、 ２２ 第１絶縁層、 ２４ 第２絶縁層、 ２６ サイド絶縁層、 ５０ ワード線、６０ ビット線、 ７０ 埋込み絶縁層、 ７２ 層間絶縁層、 ８０ 配線層、 １００ 不揮発性記憶装置（メモリセル）、 １２０ 絶縁層、 １２２第３ゲート絶縁層、 １４０ ゲート層、 １４２ ゲート電極、 １６０，１８０ 開口部、 １６２，１８２ 不純物層、 ２００ 共通コンタクト部、２２０ ＯＮＯ膜、 ２３２ サイドウォール状の絶縁層、 ３００ 素子分離領域、 ４００ コンタクト用不純物層、 ５００ 絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）、 Ｓ１００ ストッパ層、 １０００ メモリ領域、 ２０００ ロジック回路領域、
【発明の属する技術分野】
本発明は、メモリ領域を含む半導体装置およびその製造方法に関し、特に、メモリ領域に形成される不揮発性記憶装置が１つのワードゲートに対して２つの電荷蓄積領域を有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるMONOS（Metal Oxide Nitride Oxide Semiconductor）型もしくはSONOS（Silicon Oxide Nitride Oxide Silicon）型と呼ばれるタイプがある。
【０００３】
MONOS型の不揮発性半導体記憶装置として、図１４に示すデバイスが知られている（文献：Ｙ．Hayashi，et al ，2000 Symposium on VLSI Technology Digest of Technical Papers ｐ．１２２−ｐ．１２３）。
【０００４】
このMONOS型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモリ素子を有する。また、これらの２つのＭＯＮＯＳ型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、２つの電荷蓄積領域を有するMONOS型の不揮発性記憶装置を含む半導体装置であって、特に、データの書き込み／消去の際の劣化に対する耐性を有する半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、不揮発性記憶装置が複数の行および複数の列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含み、
前記不揮発性記憶装置は、
半導体層の上方に、ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの両側面に沿ってそれぞれ形成された、サイドウォール状のコントロールゲートと、を含み、
前記コントロールゲートは、互いに接する第１コントロールゲートと、第２コントロールゲートとを有し、
前記第１コントロールゲートは、前記半導体層に対して第１絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して第２絶縁層を介して配置され、
前記第１絶縁層の膜厚は、前記第２絶縁層の膜厚よりも大きい。
【０００８】
本発明の半導体装置によれば、コントロールゲートは、異なる膜厚の絶縁層の上に形成された第１コントロールゲートと、第２コントロールゲートとからなる。そのため、コントロールゲートの下方の基板表面の電位も二段階に変動し、電界強度が不均一となる半導体装置を提供することができる。
【０００９】
本発明は、下記の態様をとることができる。
【００１０】
（Ａ）本発明の半導体装置において、前記第１絶縁層は、第１酸化シリコン膜と、第１窒化シリコン膜と、第２酸化シリコン膜との積層膜であることができる。
【００１１】
（Ｂ）本発明の半導体装置において、前記第２絶縁層は、酸化シリコン膜と、窒化シリコン膜との積層膜であることができる。
【００１２】
本発明の半導体装置の製造方法は、不揮発性記憶装置が複数の行および複数の列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む、半導体装置の製造方法であって、以下の工程を含む。
【００１３】
（ａ）半導体層の上方に、ゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記ストッパ層と前記第１導電層とをパターニングし、該ストッパ層と該第１導電層とからなる積層体を形成し、
（ｅ）少なくとも、前記半導体層の上方と前記第１導電層の両側面とに、第１絶縁層を形成し、
（ｆ）前記メモリ領域の全面に、第２導電層を形成し、前記第２導電層を異方性エッチングすることにより、前記第１導電層の両側面に、前記半導体層に対して、前記第１絶縁層を介してサイドウォール状の第１コントロールゲートを形成し、
（ｇ）前記第１コントロールゲートをマスクとして前記第１絶縁層の一部を除去して、第２絶縁層を形成し、
（ｈ）前記メモリ領域の全面に第３導電層を形成し、前記第３導電層を異方性エッチングすることにより、前記第１コントロールゲートの側面に、前記半導体層に対して、前記第２絶縁層を介して第２コントロールゲートを形成し、
（ｉ）ソース領域またはドレイン領域となる不純物層を前記半導体層内に形成し、
（ｊ）前記メモリ領域の全面に第３絶縁層を形成した後、前記ストッパ層が露出するように、該第３絶縁層を除去し、
（ｋ）前記ストッパ層を除去した後、第４導電層を形成し、該第４導電層をパターニングして、ワードラインを形成すること。
【００１４】
本発明の半導体装置の製造方法によれば、コントロールゲートは、２段階の工程に分けて形成される。具体的には、第１絶縁層の上方に第１コントロールゲートが形成され、ついで、第１絶縁層の一部を除去することで第２絶縁層が形成される。そして、第２絶縁層の上方に第２コントロールゲートが形成されることでコントロールゲートが形成される。そのため、コントロールゲートを膜厚の異なる絶縁層の上に形成することができる。その結果、コントロールゲート２０、３０と基板表面との電界強度が不均一となる半導体装置を製造することができる。
【００１５】
本発明は、下記の態様をとることができる。
【００１６】
（Ａ）本発明の半導体装置の製造方法において、前記（ｈ）において、前記第１コントロールゲートをエッチングすること、を含むことができる。
【００１７】
（Ｂ）本発明の半導体装置の製造方法において、前記（ｇ）において、第１絶縁層の一部は、ウエットエッチングにより除去されることができる。
【００１８】
（Ｃ）本発明の半導体装置の製造方法において、前記（ｇ）において、第１絶縁層の一部は、ドライエッチングにより除去されることができる。
【００１９】
（Ｄ）本発明の半導体装置の製造方法において、前記（ｊ）において、前記第３絶縁層は、研磨することにより除去されることができる。
【００２０】
（Ｅ）本発明の半導体装置の製造方法において、前記第１絶縁層は、第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜との積層膜であることができる。
【００２１】
（Ｆ）本発明の半導体装置の製造方法において、前記第２絶縁層は、酸化シリコン膜と、窒化シリコン膜との積層膜であることができる。
【００２２】
【発明の実施の形態】
（デバイスの構造）
図１は、本実施の形態にかかる半導体装置のレイアウトを示す平面図である。半導体装置は、不揮発性記憶装置を有するメモリ領域１０００を含む。
【００２３】
メモリ領域１０００には、ＭＯＮＯＳ型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列に格子状に配列されている。メモリ領域１０００には、第１のブロックＢ１と、それに隣り合う他のブロックＢ０，Ｂ２の一部とが示されている。ブロックＢ０，Ｂ２は、ブロックＢ１を反転させた構成となる。
【００２４】
ブロックＢ１とそれに隣り合うブロックＢ０，Ｂ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックにおいては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００２５】
コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組のコントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組のコントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、導電層４０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００２６】
単一のメモリセル１００は、１つのワードゲート１４と、コントロールゲート２０，３０と、不純物層１６，１８とを含む。コントロールゲート２０，３０は、ワードゲート１４の両側に形成されている。不純物層１６，１８は、コントロールゲート２０，３０の外側に形成されている。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００２７】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板１０内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００２８】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００２９】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８であって、ブロックＢ１に形成された不純物層１８とブロックＢ０に形成された不純物層１８とは、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている。図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。また、１つのブロックに対し、複数のコンタクト用不純物層４００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００３０】
次に図２を参照しながら、半導体装置の断面構造について説明する。図２は、図１のＡ−Ａ線に沿った断面図である。
【００３１】
メモリ領域１０００において、メモリセル１００は、ワードゲート１４と、不純物層１６，１８と、コントロールゲート２０、３０とを含む。ワードゲート１４は、半導体基板１０の上方にゲート絶縁層１２を介して形成されている。不純物層１６，１８は、半導体基板１０内に形成されている。各不純物層は、ソース領域またはドレイン領域となる。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００３２】
コントロールゲート２０，３０は、ワードゲート１４の両側に沿ってそれぞれ形成されている。コントロールゲート２０は、互いに接する第１コントロールゲート２０ａと、第２コントロールゲート２０ｂとからなる。第１コントロールゲート２０ａは、半導体基板１０の上方に第１絶縁層２２を介して形成され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２６を介して形成されている。第２コントロールゲート２０ｂは、半導体基板の上方に第２絶縁層２４を介して形成されている。同様に、コントロールゲート３０は、第１コントロールゲート３０ａと、第２コントロールゲート３０ｂとからなる。
【００３３】
第１絶縁層２２は、ＯＮＯ膜である。具体的には、第１絶縁層２２は、半導体気板１０側から、ボトム酸化シリコン層（第１酸化シリコン層）２２ａ、窒化シリコン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン層）２２ｃの積層膜である。
【００３４】
第２絶縁層２４は、ＮＯ膜である。具体的には、第２絶縁層２４は、ボトム酸化シリコン層（第１酸化シリコン層）２４ａ、窒化シリコン層２４ｂ、の積層膜である。
【００３５】
第１酸化シリコン層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（potential barrier）を形成する。窒化シリコン層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。第２酸化シリコン層２２ｃは、コントロールゲートと電荷蓄積領域との間に電位障壁を形成する。
【００３６】
サイド絶縁層２６は、ＯＮＯ膜である。具体的には、サイド絶縁層２６は、ワードゲート１４側から第１酸化シリコン層２６ａ、窒化シリコン層２６ｂ、第２酸化シリコン層２６ｃの積層膜である。サイド絶縁層２６は、ワードゲート１４と、コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２６において、少なくとも第１酸化シリコン層２６ａの上端は、ワードゲート１４とコントロールゲート２０，３０とのショートを防ぐために、コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００３７】
サイド絶縁層２６と第１絶縁層２２とは、それぞれの層構造は等しくなる。
【００３８】
コントロールゲート２０、３０は、その表面をサイドウォール絶縁層１５２に覆われている。
【００３９】
そして、隣り合うメモリセル１００において、隣り合うコントロールゲート２０とコントロールゲート３０との間には、第２絶縁層７０が形成される。この埋め込み絶縁層７０は、少なくともコントロールゲート２０，３０が露出しないようにこれらを覆っている。さらに、埋め込み絶縁層７０の上面は、ワードゲート１４の上面より半導体基板１０に対して上方に位置している。第２絶縁層７０をこのように形成することで、コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００４０】
ワードゲート１４の上には、図２に示すように、ワード線５０が形成される。
【００４１】
本実施の形態の半導体装置は、コントロールゲート２０、３０が、異なる膜厚の絶縁層の上に形成された第１コントロールゲート２０ａ、３０ａと、第２コントロールゲート２０ｂ、３０ｂとからなる。そのため、コントロールゲート２０、３０の下方の基板表面の電位も二段階に変動し、電界強度はワードゲート１４とコントロールゲート２０、３０の境界、第１コントロールゲート２０ａ、３０ａと第２コントロールゲート２０ｂ、３０ｂとの境界、不純物領域の端部の三箇所でピークを有することとなる。このことは、メモリセル１００へのデータの書き込み／消去の動作に関して以下のような利点がある。
【００４２】
まず、データの書き込みについて説明する。データの書き込みの際は、不純物領域１６から移動してきた電子は、ワードゲート１４と、コントロールゲート３０との境界でエネルギーを与えられ、第１コントロールゲート３０ａと、第２コントロールゲート３０ｂとの境界領域で再びエネルギーを与えられてホットエレクトロンとなり、段差部近傍の第１絶縁層２２に注入・トラップされることとなる。
【００４３】
本実施の形態の半導体装置において、電子の注入位置は第１コントロールゲート３０ａと、第２コントロールゲート３０ｂの境界部を中心に分布することになる。しかし、第２コントロールゲート３０ｂの下方には、NO膜からなる第２絶縁層２４があるため、電荷はコントロールゲート３０へ抜けてしまう。結果として第１コントロールゲート３０ａ側にトラップされた電子が残ることになる。
【００４４】
次に、データを消去する動作について図１５を参照しながら説明する。図１５は電子のポテンシャルエネルギーを縦軸、実空間座標を横軸としたバンド図であり、不純物層１８の端部、すなわちｐｎ接合部分の状態を示している。
【００４５】
まず、不純物層１８に高い正の電圧を印加し、コントロールゲート３０に負の電圧を印加する。その結果、ｎ型領域である不純物層１８において、電子のポテンシャルエネルギーが小さくなる（図１５において、ｎ型領域の電子のポテンシャルエネルギーが矢印方向にシフトする）。そして、高濃度のｐｎ接合では、空乏層の厚みは数ｎｍと非常に小さいため、ｐ型価電子帯にある電子はｎ型伝導帯中へトンネル効果により移動することが可能となる。つまり、電子の移動に伴い、ｐ型領域である不純物層１８の端部近傍には正孔が発生することになる。すなわち、不純物層の端部近傍にはホール蓄積層が形成されることを意味する。
【００４６】
ここで、コントロールゲート３０において、第２絶縁層２４の上方に形成されている第２コントロールゲート３０ｂと、第１絶縁層２２の上方に形成されている第１コントロールゲート３０ａと、基板表面との電界に着目する。第２絶縁層２４においては、ホール蓄積層が形成されているため、キャリアの伝導度は高い。従って横方向（ゲート長方向）の電界は相対的に小さい。また第２絶縁層２４は、第１絶縁層２２と比して膜厚が薄いために、垂直方向の電界は相対的に大きい。従って、不純物層１８の端部近傍で発生した正孔は、第２絶縁層２４の領域では第２絶縁層２４に飛び込むことができない。
【００４７】
一方、第１絶縁層２２の領域では、横方向の電界は相対的に大きく、垂直方向の電界は相対的に小さい。したがって、不純物層１８の端部近傍で発生した正孔は、第２絶縁層２４の領域と第１絶縁層２２の領域との境界部で大きなエネルギーを持つこととなり、電荷蓄積膜中に飛び込むことになる。すなわち、電荷蓄積膜の厚みが異なる領域に近いところで正孔の注入が行なわれ、消去はこの位置で行なわれることになる。
【００４８】
このようにして、書き込み時に電子が注入される位置と消去時に正孔が注入される位置とを一致させることができる。その結果、書き込み／消去サイクルを繰り返しても劣化しない不揮発性記憶装置を実現することができる。
【００４９】
（半導体装置の製造方法）
次に、図３〜図１３を参照しながら、本実施の形態に半導体装置の製造方法について説明する。各断面図は、図１のＡ−Ａ線に沿った部分に対応する。図３〜図１３において、図１，図２で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００５０】
（１）まず、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００（図１参照）を形成する。次いで、チャネルドープとしてＰ型不純物をイオン注入する。次いで、イオン注入によって、コンタクト用Ｎ型不純物層４００（図１参照）を半導体基板１０内に形成する。
【００５１】
次いで、図３に示すように、半導体基板１０の表面に、ゲート絶縁層となる絶縁層１２０を形成する。次いで、ワードゲート１４になるゲート層（第１導電層）１４０を絶縁層１２０上に堆積する。ゲート層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００５２】
（２）次いで、レジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、パターニングされたストッパ層Ｓ１００をマスクとして、ゲート層１４０をエッチングする。図４に示すように、ゲート層１４０がパターニングされゲート層（ワードゲート）１４０ａとなる。
【００５３】
パターニング後の様子を平面的に示したのが図５である。このパターニングによって、メモリ領域１０００内のゲート層１４０ａおよびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００５４】
（３）次いで、希フッ酸を用いて半導体基板１０の表面を洗浄する。これにより、露出していた絶縁層１２０が除去される。次に、図６に示すように、第１酸化シリコン層２２０ａを熱酸化法により成膜する。第１酸化シリコン層２２０ａは、半導体基板１０とゲート層１４０ａとの露出面に形成される。また、熱酸化法により第１酸化シリコン層２２０ａを形成する場合、ストッパ層Ｓ１００の露出面にも、薄い第１酸化シリコン膜が形成されることがある。なお、第１酸化シリコン層２２０ａの形成にＣＶＤ法を用いてもよい。
【００５５】
次に、第１酸化シリコン層２２０ａに対しアニール処理を施す。このアニール処理は、ＮＨ3ガスを含む雰囲気で行なわれる。この前処理により、第１酸化シリコン層２２０ａ上に窒化シリコン層２２０ｂを均一に堆積し易くなる。その後、窒化シリコン層２２０ｂを、ＣＶＤ法によって成膜することができる。
【００５６】
次に、第２酸化シリコン層２２０ｃを、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）で形成する。このようにしてＯＮＯ膜２２０を形成することができる。
【００５７】
第２酸化シリコン層２２０ｃは、ＩＳＳＧ（Ｉｎ‐ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、ＯＮＯ膜２２０を緻密化するためのアニール処理を省略することができる。なお、上記工程において、窒化シリコン層２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜２２０を形成することができるため、安定した電気特性を有するメモリセル１００が得られる。
【００５８】
本実施の形態においては、ＯＮＯ膜２２０は、後のパターニングによって、第１絶縁層２２、第２絶縁層２４、およびサイド絶縁層２６となる（図２参照）。
【００５９】
（４）図７に示すように、ドープトポリシリコン層（第２導電層）２３０を、第２酸化シリコン層２２０ｃ上に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、第１コントロールゲート２０ａ，３０ａを構成する導電層４０（図１参照）となる。
【００６０】
（５）次いで、図８に示すように、ドープトポリシリコン層２３０を全面的に異方性エッチングする。これにより、メモリ領域１０００の開口部１６０，１８０（図５参照）の側面に沿って、サイドウォール状の導電層２３２が形成される。
【００６１】
（６）ついで、図９に示すように、サイドウォール状の導電層２３２をマスクとして、ＯＮＯ膜２２０のうち第２酸化シリコン層２２０ｃを除去する。具体的には、希フッ酸によるウェットエッチングにより行なうことができる。これにより、第１コントロールゲート２０ａ、３０ａの下方にＯＮＯ膜からなる第１絶縁層２２が残存することとなる。
【００６２】
（７）ついで、ドープトポリシリコン層（図示せず）を全面的に形成する。その後、ドープトポリシリコン層を全面的に異方性ドライエッチングする。これにより、図１０に示すように、サイドウォール状の導電層２３２の高さを低くくし、第１コントロールゲート２０ａ、３０ａを形成すると共に、第１酸化シリコン層２４ａと窒化シリコン層２４ｂとからなる第２絶縁層２４の積層膜の上に、第２コントロールゲート２０ｂ、３０ｂを形成することができる。ついで、等方性のエッチングを行ない、コントロールゲート２０、３０の表面をなだらかな面にする。また、これにより、露出している第２酸化シリコン層２６ｃは除去される。
【００６３】
（８）次に、メモリ領域１０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層（図示しない）を全面的に形成する。次いで、この絶縁層を異方性エッチングすることにより、図１１に示すように、コントロールゲート２０，３０を覆うようにサイドウォール絶縁層１５２が形成される。さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板１０が露出する。
【００６４】
次いで、図１１に示すように、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、不純物層１６，１８を形成する。
【００６５】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、半導体基板１０の上に形成された金属をシリサイド化反応させることにより、半導体基板１０の露出面にシリサイド層９２を形成させる。次いで、メモリ領域１０００において、酸化シリコンまたは窒化酸化シリコンなどの第３絶縁層２７０を全面的に形成する。第３絶縁層２７０は、ストッパ層Ｓ１００を覆うように形成される。
【００６６】
（９）図１２に示すように、第３絶縁層２７０をＣＭＰ法により、ストッパ層Ｓ１００が露出するまで研磨し、第３絶縁層２７０を平坦化する。この研磨によって、対向するコントロールゲート２０，３０の間に埋め込み絶縁層７０が残存される。
【００６７】
（１０）ストッパ層Ｓ１００を熱りん酸で除去する。この結果、少なくともゲート層１４０ａの上面が露出し、図１３に示すように、第３絶縁層２７０に開口部１７０が形成される。すなわち、この開口部１７０はストッパ層Ｓ１００が除去されることにより形成された領域であり、ゲート層１４０ａの上に位置する領域である。
【００６８】
（１１）その後、全面的にドープトポリシリコン層（図示せず）を堆積させる。次いで、前記ドープトポリシリコン層上にパターニングされたレジスト層（図示せず）を形成する。レジスト層をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線５０が形成される。
【００６９】
引き続き、レジスト層をマスクとして、ゲート層１４０ａのエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４を形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図１参照）。
【００７０】
なお、このエッチング工程では、コントロールゲート２０、３０は、埋め込み絶縁層７０で覆われているために、エッチングされずに残る。
【００７１】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図１参照）が形成される。このＰ型不純物層１５によって、不揮発性半導体記憶装置１００相互の素子分離がより確実に行われる。
【００７２】
以上の工程により、図１、図２に示す半導体装置を製造することができる。
【００７３】
この製造方法による利点は以下の通りである。
【００７４】
コントロールゲート２０、３０は、２段階の工程に分けて形成される。具体的には、第１コントロールゲート２０ａ、３０ａを形成し、ついで、ＯＮＯ膜２２０のうち、第２酸化シリコン膜２２０ｃを除去し、その後、第２コントロールゲート２０ｂ、３０ｂが形成される。そのため、コントロールゲート２０、３０を膜厚の異なる絶縁層の上に形成することができる。その結果、コントロールゲート２０、３０と基板表面との電界強度が不均一となる半導体装置を製造することができる。
【００７５】
第１コントロールゲート２０ａ、３０ａは、工程（７）で、ドープポリシリコン層をエッチングして第２コントロールゲート２０ｂ、３０ｂを形成する際に、同時に形成される。そのため、第１コントロールゲート２０ａ、３０ａと、第２コントロールゲート２０ｂ、３０ｂとの高さを揃えることが容易となる。その結果、所望の形状のコントロールゲート２０、３０を形成することができる。
【００７６】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。
【００７７】
たとえば、前記（６）において、ＯＮＯ膜２２０のうち第２酸化シリコン膜２２０ｃを除去する際には、希フッ酸によるウェットエッチングの他、ドライエッチングにより行なうことができる。この場合は、垂直にエッチングを行なうことができるため、第２酸化シリコン膜２２０ｃの端面を良好な状態にすることができる。
【００７８】
また、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】 半導体装置のメモリ領域のレイアウトを模式的に示す平面図である。
【図２】 図１のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図３】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図４】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図５】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図６】 図５に示す半導体装置の製造方法の一工程を示す平面図である。
【図７】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図８】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図９】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１０】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１１】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１２】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１３】 図１、２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１４】 公知のMONOS型メモリセルを示す断面図である。
【図１５】 本発明の半導体装置の消去動作を説明する図である。
【符号の説明】
１０ 半導体基板、 １２ 第１ゲート絶縁層、 １４ ワードゲート、 １６，１８ 不純物層、 ２０，３０ コントロールゲート、 ２０ａ，３０ａ 第１コントロールゲート、 ２０ｂ，３０ｂ 第２コントロールゲート、 ２２ 第１絶縁層、 ２４ 第２絶縁層、 ２６ サイド絶縁層、 ５０ ワード線、６０ ビット線、 ７０ 埋込み絶縁層、 ７２ 層間絶縁層、 ８０ 配線層、 １００ 不揮発性記憶装置（メモリセル）、 １２０ 絶縁層、 １２２第３ゲート絶縁層、 １４０ ゲート層、 １４２ ゲート電極、 １６０，１８０ 開口部、 １６２，１８２ 不純物層、 ２００ 共通コンタクト部、２２０ ＯＮＯ膜、 ２３２ サイドウォール状の絶縁層、 ３００ 素子分離領域、 ４００ コンタクト用不純物層、 ５００ 絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）、 Ｓ１００ ストッパ層、 １０００ メモリ領域、 ２０００ ロジック回路領域、
Claims (6)
- 不揮発性記憶装置が複数の行および複数の列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む、半導体装置であって、
前記不揮発性記憶装置は、
半導体層の上方に、ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの両側面に沿ってそれぞれ形成された、サイドウォール状のコントロールゲートと、を含み、
前記コントロールゲートは、互いに接する第１コントロールゲートと、第２コントロールゲートとを有し、
前記第１コントロールゲートは、前記半導体層に対して第１絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して第２絶縁層を介して配置され、
前記第１絶縁層の膜厚は、前記第２絶縁層の膜厚よりも大きく、
前記第１絶縁層は、第１酸化シリコン膜と、キャリアをトラップする電荷蓄積領域として機能する窒化シリコン膜と、第２酸化シリコン膜との積層膜であり、
前記第２絶縁層は、酸化シリコン膜と、キャリアをトラップする電荷蓄積領域として機能しない窒化シリコン膜との積層膜であり、
前記第１絶縁層と前記第２絶縁層との境界領域の段差部近傍において、書き込み時および消去時のキャリアの注入が行われる、半導体装置。 - 不揮発性記憶装置が複数の行および複数の列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含み、第１絶縁層と第２絶縁層との境界領域の段差部近傍において、書き込み時および消去時のキャリアの注入が行われる半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
（ａ）半導体層の上方に、ゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記ストッパ層と前記第１導電層とをパターニングし、該ストッパ層と該第１導電層とからなる積層体を形成した後、露出する前記ゲート絶縁層を除去し、
（ｅ）少なくとも、前記半導体層の上方と前記第１導電層の両側面とに、第１酸化シリコン膜と、キャリアをトラップする電荷蓄積領域として機能する窒化シリコン膜と、第２酸化シリコン膜との積層膜である前記第１絶縁層を形成し、
（ｆ）前記メモリ領域の全面に、第２導電層を形成し、前記第２導電層を異方性エッチングすることにより、前記第１導電層の両側面に、前記半導体層に対して、前記第１絶縁層を介してサイドウォール状の第１コントロールゲートを形成し、
（ｇ）前記第１コントロールゲートをマスクとして前記第１絶縁層の一部を除去して、酸化シリコン膜と、キャリアをトラップする電荷蓄積領域として機能しない窒化シリコン膜との積層膜である前記第２絶縁層を形成し、
（ｈ）前記メモリ領域の全面に第３導電層を形成し、前記第３導電層を異方性エッチングすることにより、前記第１コントロールゲートの側面に、前記半導体層に対して、前記第２絶縁層を介して第２コントロールゲートを形成し、
（ｉ）ソース領域またはドレイン領域となる不純物層を前記半導体層内に形成し、
（ｊ）前記メモリ領域の全面に第３絶縁層を形成した後、前記ストッパ層が露出するように、該第３絶縁層を除去し、
（ｋ）前記ストッパ層を除去した後、第４導電層を形成し、該第４導電層をパターニングして、ワードラインを形成すること。 - 請求項２において、
前記（ｈ）において、前記第１コントロールゲートをエッチングすること、を含む、半導体装置の製造方法。 - 請求項２または３において、
前記（ｇ）において、第１絶縁層の一部は、ウエットエッチングにより除去される、半導体装置の製造方法。 - 請求項２または３において、
前記（ｇ）において、第１絶縁層の一部は、ドライエッチングにより除去される、半導体装置の製造方法。 - 請求項２〜５のいずれかにおいて、
前記（ｊ）において、前記第３絶縁層は、研磨することにより除去される、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002256875A JP3975349B2 (ja) | 2002-09-02 | 2002-09-02 | 半導体装置およびその製造方法 |
| US10/636,562 US6972456B2 (en) | 2002-09-02 | 2003-08-08 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002256875A JP3975349B2 (ja) | 2002-09-02 | 2002-09-02 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004095957A JP2004095957A (ja) | 2004-03-25 |
| JP3975349B2 true JP3975349B2 (ja) | 2007-09-12 |
Family
ID=32061966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002256875A Expired - Fee Related JP3975349B2 (ja) | 2002-09-02 | 2002-09-02 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6972456B2 (ja) |
| JP (1) | JP3975349B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3674564B2 (ja) * | 2001-09-25 | 2005-07-20 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3671889B2 (ja) | 2001-09-25 | 2005-07-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP2003243616A (ja) | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| DE10238784A1 (de) * | 2002-08-23 | 2004-03-11 | Infineon Technologies Ag | Nichtflüchtiges Halbleiterspeicherelement sowie zugehöriges Herstellungs- und Ansteuerverfahren |
| JP3743514B2 (ja) * | 2002-10-24 | 2006-02-08 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3664159B2 (ja) | 2002-10-29 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| US20070108495A1 (en) * | 2005-11-17 | 2007-05-17 | Macronix International Co., Ltd. | MNOS memory devices and methods for operating an MNOS memory devices |
| KR100760926B1 (ko) | 2006-10-11 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 다중 비트셀을 구현하는 비휘발성 반도체 메모리 장치 및그 제조방법 |
| JP5370308B2 (ja) * | 2010-07-30 | 2013-12-18 | 富士電機株式会社 | 半導体装置、半導体装置の製造方法及び半導体装置の実装方法 |
| US9673194B2 (en) * | 2013-10-31 | 2017-06-06 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and formation thereof |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4997781A (en) * | 1987-11-24 | 1991-03-05 | Texas Instruments Incorporated | Method of making planarized EPROM array |
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
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| JP4325972B2 (ja) * | 2001-01-30 | 2009-09-02 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法 |
| US6531350B2 (en) * | 2001-02-22 | 2003-03-11 | Halo, Inc. | Twin MONOS cell fabrication method and array organization |
| JP3452056B2 (ja) * | 2001-09-14 | 2003-09-29 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6518124B1 (en) * | 2001-09-18 | 2003-02-11 | Seiko Epson Corporation | Method of fabricating semiconductor device |
| US6413821B1 (en) * | 2001-09-18 | 2002-07-02 | Seiko Epson Corporation | Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit |
| JP3671889B2 (ja) * | 2001-09-25 | 2005-07-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3671890B2 (ja) * | 2001-09-25 | 2005-07-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3674564B2 (ja) * | 2001-09-25 | 2005-07-20 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3956709B2 (ja) * | 2002-01-23 | 2007-08-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3531641B2 (ja) * | 2002-01-24 | 2004-05-31 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2003218244A (ja) * | 2002-01-24 | 2003-07-31 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP3726760B2 (ja) * | 2002-02-20 | 2005-12-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2003243617A (ja) * | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2003243618A (ja) * | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2003243616A (ja) * | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2003282744A (ja) * | 2002-03-22 | 2003-10-03 | Seiko Epson Corp | 不揮発性記憶装置 |
-
2002
- 2002-09-02 JP JP2002256875A patent/JP3975349B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-08 US US10/636,562 patent/US6972456B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004095957A (ja) | 2004-03-25 |
| US6972456B2 (en) | 2005-12-06 |
| US20040072402A1 (en) | 2004-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051220 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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