JP3496932B2 - 不揮発性半導体記憶装置を含む半導体集積回路装置 - Google Patents
不揮発性半導体記憶装置を含む半導体集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に１つのワードゲートに対して２つの電荷蓄
積領域を有する不揮発性半導体記憶装置がアレイ状に配
置された半導体集積回路装置に関する。
憶装置、特に１つのワードゲートに対して２つの電荷蓄
積領域を有する不揮発性半導体記憶装置がアレイ状に配
置された半導体集積回路装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】不揮発
性半導体記憶装置のひとつのタイプとして、チャネルと
ゲートとの間のゲート絶縁層が酸化シリコン層と窒化シ
リコン層との積層体からなり、前記窒化シリコン層に電
荷がトラップされるMONOS（Metal Oxide Nitride Ox
ide Substrate）型がある。
性半導体記憶装置のひとつのタイプとして、チャネルと
ゲートとの間のゲート絶縁層が酸化シリコン層と窒化シ
リコン層との積層体からなり、前記窒化シリコン層に電
荷がトラップされるMONOS（Metal Oxide Nitride Ox
ide Substrate）型がある。
【０００３】MONOS型の不揮発性半導体記憶装置とし
て、図１６に示すデバイスが知られている（文献：Ｙ．
Hayashi，et al ，2000 Symposium on VLSI Tech
nologyDigest of Technical Papers ｐ．１２２−
ｐ．１２３）。
て、図１６に示すデバイスが知られている（文献：Ｙ．
Hayashi，et al ，2000 Symposium on VLSI Tech
nologyDigest of Technical Papers ｐ．１２２−
ｐ．１２３）。
【０００４】このMONOS型のメモリセル１００は、半導
体基板１０上に第１ゲート絶縁層１２を介してワードゲ
ート１４が形成されている。そして、ワードゲート１４
の両サイドには、それぞれサイドウォール状の第１コン
トロールゲート２０および第２コントロールゲート３０
が配置されている。第１コントロールゲート２０の底部
と半導体基板１０との間には、第２ゲート絶縁層２２が
存在し、第１コントロールゲート２０の側面とワードゲ
ート１４との間にはサイド絶縁層２４が存在する。同様
に、第２コントロールゲート３０の底部と半導体基板１
０との間には、第２ゲート絶縁層３２が存在し、第２コ
ントロールゲート３０の側面とワードゲート１４との間
にはサイド絶縁層３４が存在する。そして、隣り合うメ
モリセルの、対向するコントロールゲート２０とコント
ロールゲート３０との間の半導体基板１０には、ソース
領域またはドレイン領域を構成する不純物拡散層１６，
１８が形成されている。
体基板１０上に第１ゲート絶縁層１２を介してワードゲ
ート１４が形成されている。そして、ワードゲート１４
の両サイドには、それぞれサイドウォール状の第１コン
トロールゲート２０および第２コントロールゲート３０
が配置されている。第１コントロールゲート２０の底部
と半導体基板１０との間には、第２ゲート絶縁層２２が
存在し、第１コントロールゲート２０の側面とワードゲ
ート１４との間にはサイド絶縁層２４が存在する。同様
に、第２コントロールゲート３０の底部と半導体基板１
０との間には、第２ゲート絶縁層３２が存在し、第２コ
ントロールゲート３０の側面とワードゲート１４との間
にはサイド絶縁層３４が存在する。そして、隣り合うメ
モリセルの、対向するコントロールゲート２０とコント
ロールゲート３０との間の半導体基板１０には、ソース
領域またはドレイン領域を構成する不純物拡散層１６，
１８が形成されている。
【０００５】このように、ひとつのメモリセル１００
は、ワードゲート１４の側面に２つのMONOS型メモリ素
子を有する。そして、これらの２つのMONOS型メモリ素
子は独立に制御でき、したがって、メモリセル１００
は、２ビットの情報を記憶することができる。
は、ワードゲート１４の側面に２つのMONOS型メモリ素
子を有する。そして、これらの２つのMONOS型メモリ素
子は独立に制御でき、したがって、メモリセル１００
は、２ビットの情報を記憶することができる。
【０００６】このMONOS型のメモリセルの動作は、以下
のようにして行われる。メモリセル１００の一方のコン
トロールゲートは、他方のコントロールゲートをオーバ
ライド電圧にバイアスすることで、書き込みおよび読み
出しをそれぞれ独立に選択することができる。
のようにして行われる。メモリセル１００の一方のコン
トロールゲートは、他方のコントロールゲートをオーバ
ライド電圧にバイアスすることで、書き込みおよび読み
出しをそれぞれ独立に選択することができる。
【０００７】書き込み（プログラム）については、図１
６に示すＣＧ［ｉ＋１］の左側の第２ゲート絶縁層（Ｏ
ＮＯ膜）３２に電子を注入する場合を用いて説明する。
この場合、ビット線（不純物拡散層）１８（Ｄ［ｉ＋
１］）は、４〜５Ｖのドレイン電圧にバイアスされてい
る。コントロールゲート３０（ＣＧ［ｉ＋１］）は、ホ
ットエレクトロンをコントロールゲート３０（ＣＧ［ｉ
＋１］）の左側の第２ゲート絶縁層３２に注入させるた
めに、５〜７Ｖにバイアスされる。ワードゲート１４
（Ｇｗ［ｉ］およびＧｗ［ｉ＋１］）に接続されるワー
ド線は、書き込み電流を所定値（〜１０μＡ）に限定す
るために、ワードゲートのしきい値より少し高い電圧に
バイアスされる。コントロールゲート２０（ＣＧ
［ｉ］）は、オーバーライド電圧にバイアスされる。こ
のオーバーライド電圧によって、記憶状態に関係なく、
コントロールゲート２０（ＣＧ［ｉ］）の下のチャネル
を導通させることができる。左側のビット線１６（Ｄ
［ｉ］）は、グランド電圧にバイアスされる。そして、
他の選択されないメモリセルのコントロールゲートおよ
び拡散層は、グランド電圧に設定される。
６に示すＣＧ［ｉ＋１］の左側の第２ゲート絶縁層（Ｏ
ＮＯ膜）３２に電子を注入する場合を用いて説明する。
この場合、ビット線（不純物拡散層）１８（Ｄ［ｉ＋
１］）は、４〜５Ｖのドレイン電圧にバイアスされてい
る。コントロールゲート３０（ＣＧ［ｉ＋１］）は、ホ
ットエレクトロンをコントロールゲート３０（ＣＧ［ｉ
＋１］）の左側の第２ゲート絶縁層３２に注入させるた
めに、５〜７Ｖにバイアスされる。ワードゲート１４
（Ｇｗ［ｉ］およびＧｗ［ｉ＋１］）に接続されるワー
ド線は、書き込み電流を所定値（〜１０μＡ）に限定す
るために、ワードゲートのしきい値より少し高い電圧に
バイアスされる。コントロールゲート２０（ＣＧ
［ｉ］）は、オーバーライド電圧にバイアスされる。こ
のオーバーライド電圧によって、記憶状態に関係なく、
コントロールゲート２０（ＣＧ［ｉ］）の下のチャネル
を導通させることができる。左側のビット線１６（Ｄ
［ｉ］）は、グランド電圧にバイアスされる。そして、
他の選択されないメモリセルのコントロールゲートおよ
び拡散層は、グランド電圧に設定される。
【０００８】消去では、蓄積された電荷（電子）は、ホ
ットホールの注入によってうち消される。ホットホール
は、ビット拡散層１８の表面でＢ−Ｂトンネリングによ
って発生させることができる。このとき、コントロール
ゲートの電圧Ｖｃｇは負電圧（−５〜−６Ｖ）に、ビッ
ト拡散層の電圧は５〜６Ｖにバイアスされる。
ットホールの注入によってうち消される。ホットホール
は、ビット拡散層１８の表面でＢ−Ｂトンネリングによ
って発生させることができる。このとき、コントロール
ゲートの電圧Ｖｃｇは負電圧（−５〜−６Ｖ）に、ビッ
ト拡散層の電圧は５〜６Ｖにバイアスされる。
【０００９】この文献では、上述したMONOS型のメモリ
セルによれば、ひとつのメモリセル内に独立に制御可能
な２つのプログラミングサイトを有し、３Ｆ2のビット
密度（bit density）を達成できることが記載されてい
る。
セルによれば、ひとつのメモリセル内に独立に制御可能
な２つのプログラミングサイトを有し、３Ｆ2のビット
密度（bit density）を達成できることが記載されてい
る。
【００１０】本発明の目的は、２つのコントロールゲー
トを有するMONOS型の不揮発性半導体記憶装置を含む半
導体集積回路装置において、サイドウォール状コントロ
ールゲートのコンタクト構造を提供することにある。
トを有するMONOS型の不揮発性半導体記憶装置を含む半
導体集積回路装置において、サイドウォール状コントロ
ールゲートのコンタクト構造を提供することにある。
【００１１】
【課題を解決するための手段】本発明にかかる半導体集
積回路装置は、不揮発性半導体記憶装置が複数の行およ
び列に格子状に配列されたメモリセルアレイを有する半
導体集積回路装置であって、前記不揮発性半導体記憶装
置は、半導体層上に第１ゲート絶縁層を介して形成され
たワードゲートと、前記半導体層に形成された、ソース
領域またはドレイン領域を構成する不純物拡散層と、前
記ワードゲートの一方の側面および他方の側面に沿って
それぞれ形成された、サイドウォール状の第１および第
２コントロールゲートと、を含み、前記第１コントロー
ルゲートは、前記半導体層に対して第２ゲート絶縁層を
介して、かつ、前記ワードゲートに対してサイド絶縁層
を介して配置され、前記第２コントロールゲートは、前
記半導体層に対して第２ゲート絶縁層を介して、かつ、
前記ワードゲートに対してサイド絶縁層を介して配置さ
れ、前記第１および第２コントロールゲートは、それぞ
れ第１方向に連続して配置され、かつ、前記第１方向と
交差する第２方向に対して隣り合う１組の第１および第
２コントロールゲートは、共通コンタクト部に接続され
ている。
積回路装置は、不揮発性半導体記憶装置が複数の行およ
び列に格子状に配列されたメモリセルアレイを有する半
導体集積回路装置であって、前記不揮発性半導体記憶装
置は、半導体層上に第１ゲート絶縁層を介して形成され
たワードゲートと、前記半導体層に形成された、ソース
領域またはドレイン領域を構成する不純物拡散層と、前
記ワードゲートの一方の側面および他方の側面に沿って
それぞれ形成された、サイドウォール状の第１および第
２コントロールゲートと、を含み、前記第１コントロー
ルゲートは、前記半導体層に対して第２ゲート絶縁層を
介して、かつ、前記ワードゲートに対してサイド絶縁層
を介して配置され、前記第２コントロールゲートは、前
記半導体層に対して第２ゲート絶縁層を介して、かつ、
前記ワードゲートに対してサイド絶縁層を介して配置さ
れ、前記第１および第２コントロールゲートは、それぞ
れ第１方向に連続して配置され、かつ、前記第１方向と
交差する第２方向に対して隣り合う１組の第１および第
２コントロールゲートは、共通コンタクト部に接続され
ている。
【００１２】この半導体集積回路装置によれば、サイド
ウォール状のコントロールゲートは、１組ごとに、共通
コンタクト部に接続されているので、幅の小さいコント
ロールゲートとの電気的接続を確実にとることができ
る。
ウォール状のコントロールゲートは、１組ごとに、共通
コンタクト部に接続されているので、幅の小さいコント
ロールゲートとの電気的接続を確実にとることができ
る。
【００１３】本発明の半導体集積回路装置は、以下の各
種態様をとりうる。
種態様をとりうる。
【００１４】（Ａ）前記コントロールゲートは、前記不
純物拡散層が延びる方向と同じ方向に連続する導電層か
ら構成される。
純物拡散層が延びる方向と同じ方向に連続する導電層か
ら構成される。
【００１５】（Ｂ）前記共通コンタクト部は、前記第１
および第２コントロールゲートと同じ工程で形成され、
したがって、該第１および第２コントロールゲートと連
続し、かつ同じ材質の導電層を有する。
および第２コントロールゲートと同じ工程で形成され、
したがって、該第１および第２コントロールゲートと連
続し、かつ同じ材質の導電層を有する。
【００１６】（Ｃ）前記共通コンタクト部は、前記半導
体層上に形成された絶縁層と、該絶縁層上に形成された
導電層と、該導電層上に形成されたキャップ層とを有す
ることができる。そして、前記絶縁層は、前記ワードゲ
ートと前記コントロールゲートとの間に位置する前記サ
イド絶縁層と同じ工程で形成でき、第１酸化シリコン
層、窒化シリコン層、および第２酸化シリコン層の積層
体から構成できる。
体層上に形成された絶縁層と、該絶縁層上に形成された
導電層と、該導電層上に形成されたキャップ層とを有す
ることができる。そして、前記絶縁層は、前記ワードゲ
ートと前記コントロールゲートとの間に位置する前記サ
イド絶縁層と同じ工程で形成でき、第１酸化シリコン
層、窒化シリコン層、および第２酸化シリコン層の積層
体から構成できる。
【００１７】（Ｄ）前記ワードゲートと前記コントロー
ルゲートとの間に位置する前記サイド絶縁層は、その上
端が前記半導体層に対して前記コントロールゲートより
上に位置することが望ましい。この構成により、前記コ
ントロールゲートを覆う埋込み絶縁層を確実に形成でき
る。すなわち、隣り合う前記第１および第２コントロー
ルゲートは、埋込み絶縁層によって覆われ、該埋込み絶
縁層は、該第１および第２コントロールゲートに接して
配置された、対向する２つの前記サイド絶縁層の相互間
に形成される。
ルゲートとの間に位置する前記サイド絶縁層は、その上
端が前記半導体層に対して前記コントロールゲートより
上に位置することが望ましい。この構成により、前記コ
ントロールゲートを覆う埋込み絶縁層を確実に形成でき
る。すなわち、隣り合う前記第１および第２コントロー
ルゲートは、埋込み絶縁層によって覆われ、該埋込み絶
縁層は、該第１および第２コントロールゲートに接して
配置された、対向する２つの前記サイド絶縁層の相互間
に形成される。
【００１８】（Ｅ）前記共通コンタクト部は、前記不純
物拡散層の端部に隣接して設けることができる。そし
て、前記共通コンタクト部は、複数配列された前記不純
物拡散層に対して、該不純物拡散層の一方の側の端部と
他方の側の端部とにおいて交互に設けることができる。
物拡散層の端部に隣接して設けることができる。そし
て、前記共通コンタクト部は、複数配列された前記不純
物拡散層に対して、該不純物拡散層の一方の側の端部と
他方の側の端部とにおいて交互に設けることができる。
【００１９】（Ｆ）前記メモリセルアレイは複数のブロ
ックに分割されることができ、前記第１方向に隣り合う
ブロックの前記不純物拡散層は、前記半導体層内に形成
されたコンタクト用不純物拡散層を介して接続されるこ
とができる。
ックに分割されることができ、前記第１方向に隣り合う
ブロックの前記不純物拡散層は、前記半導体層内に形成
されたコンタクト用不純物拡散層を介して接続されるこ
とができる。
【００２０】（Ｇ）前記第２ゲート絶縁層は、第１酸化
シリコン層、窒化シリコン層、および第２酸化シリコン
層の積層体から構成できる。また、前記ワードゲートと
前記コントロールゲートとの間に位置する前記サイド絶
縁層は、第１酸化シリコン層、窒化シリコン層、および
第２酸化シリコン層から構成できる。これらの第２ゲー
ト絶縁層およびサイド絶縁層は、同じ工程で形成でき
る。
シリコン層、窒化シリコン層、および第２酸化シリコン
層の積層体から構成できる。また、前記ワードゲートと
前記コントロールゲートとの間に位置する前記サイド絶
縁層は、第１酸化シリコン層、窒化シリコン層、および
第２酸化シリコン層から構成できる。これらの第２ゲー
ト絶縁層およびサイド絶縁層は、同じ工程で形成でき
る。
【００２１】
【発明の実施の形態】図１は、本発明の不揮発性半導体
記憶装置を含む半導体集積回路装置のレイアウトを模式
的に示す平面図であり、図２は、図１のＡ−Ａ線に沿っ
た部分を模式的に示す断面図である。
記憶装置を含む半導体集積回路装置のレイアウトを模式
的に示す平面図であり、図２は、図１のＡ−Ａ線に沿っ
た部分を模式的に示す断面図である。
【００２２】本実施の形態に係る半導体集積回路装置
は、前述した公知の不揮発性半導体記憶装置（メモリセ
ル）１００が、複数の行および列に格子状に配列されて
メモリセルアレイを構成している。
は、前述した公知の不揮発性半導体記憶装置（メモリセ
ル）１００が、複数の行および列に格子状に配列されて
メモリセルアレイを構成している。
【００２３】（デバイスの構造）まず、図１を参照しな
がら、本実施の形態の半導体集積回路装置のレイアウト
について説明する。
がら、本実施の形態の半導体集積回路装置のレイアウト
について説明する。
【００２４】図１においては、第１のブロックＢ１と、
これに隣接する第２のブロックＢ２とを示している。第
１のブロックＢ１と第２のブロックＢ２とは素子分離領
域３００によって分離されている。各ブロックＢ１，Ｂ
２においては、行方向（Ｘ方向）に伸びる複数のワード
線５０（ＷＬ）と、列方向（Ｙ方向）に伸びる複数のビ
ット線６０（ＢＬ）とが設けられている。ワード線５０
は、ワードゲート１４に接続して設けられ、ビット線６
０は不純物拡散層１６，１８によって構成されている。
これに隣接する第２のブロックＢ２とを示している。第
１のブロックＢ１と第２のブロックＢ２とは素子分離領
域３００によって分離されている。各ブロックＢ１，Ｂ
２においては、行方向（Ｘ方向）に伸びる複数のワード
線５０（ＷＬ）と、列方向（Ｙ方向）に伸びる複数のビ
ット線６０（ＢＬ）とが設けられている。ワード線５０
は、ワードゲート１４に接続して設けられ、ビット線６
０は不純物拡散層１６，１８によって構成されている。
【００２５】第１および第２コントロールゲート２０，
３０は、それぞれ、列方向に、すなわち、ワードゲート
１４の側面に沿って伸びる連続した導電層４０から構成
されている。本実施の形態では、各不純物拡散層１６，
１８を囲むように、第１，第２コントロールゲート２
０，３０を構成する導電層４０が形成されている。第
１，第２コントロールゲート２０，３０の一方の端部は
連続し、他方の端部は、１つの共通コンタクト部２００
に接続されている。したがって、各第１，第２コントロ
ールゲート２０，３０は、メモリセルのコントロールゲ
ートの機能と、列方向に配列された各コントロールゲー
トを接続する配線としての機能を有する。
３０は、それぞれ、列方向に、すなわち、ワードゲート
１４の側面に沿って伸びる連続した導電層４０から構成
されている。本実施の形態では、各不純物拡散層１６，
１８を囲むように、第１，第２コントロールゲート２
０，３０を構成する導電層４０が形成されている。第
１，第２コントロールゲート２０，３０の一方の端部は
連続し、他方の端部は、１つの共通コンタクト部２００
に接続されている。したがって、各第１，第２コントロ
ールゲート２０，３０は、メモリセルのコントロールゲ
ートの機能と、列方向に配列された各コントロールゲー
トを接続する配線としての機能を有する。
【００２６】単一のメモリセル１００は、１つのワード
ゲート１４と、このワードゲート１４の両側の半導体基
板内にある第１，第２コントロールゲート２０，３０
と、これらのコントロールゲート２０，３０の外側にあ
る不純物拡散層１６，１８とを有する。そして、不純物
拡散層１６，１８は、それぞれ隣り合うメモリセル１０
０によって共有される。
ゲート１４と、このワードゲート１４の両側の半導体基
板内にある第１，第２コントロールゲート２０，３０
と、これらのコントロールゲート２０，３０の外側にあ
る不純物拡散層１６，１８とを有する。そして、不純物
拡散層１６，１８は、それぞれ隣り合うメモリセル１０
０によって共有される。
【００２７】列方向に隣接するブロックＢ１およびＢ２
において、不純物拡散層１６は、共通コンタクト部２０
０を有さない側において、半導体基板内に形成されたコ
ンタクト用不純物拡散層４００によって接続されてい
る。このコンタクト用不純物拡散層４００上には、ビッ
ト線６０とのコンタクト２５０が形成される。同様に、
列方向に隣接する不純物拡散層１８は、図示しないコン
タクト用不純物拡散層によって接続されている。
において、不純物拡散層１６は、共通コンタクト部２０
０を有さない側において、半導体基板内に形成されたコ
ンタクト用不純物拡散層４００によって接続されてい
る。このコンタクト用不純物拡散層４００上には、ビッ
ト線６０とのコンタクト２５０が形成される。同様に、
列方向に隣接する不純物拡散層１８は、図示しないコン
タクト用不純物拡散層によって接続されている。
【００２８】次に、図２を参照しながら、半導体集積回
路装置の断面構造について説明する。
路装置の断面構造について説明する。
【００２９】メモリセル１００は、半導体基板１０の主
面上に第１ゲート絶縁層１２を介して形成されたワード
ゲート１４と、半導体基板１０内に形成された、ソース
領域またはドレイン領域を構成する不純物拡散層１６，
１８と、ワードゲート１４の両側に沿ってそれぞれ形成
された、サイドウォール状の第１および第２のコントロ
ールゲート２０，３０とを有する。本実施の形態では、
半導体基板１０は、Ｎ型の第１ウェル１０ａと、この第
１ウェル１０ａ内に形成されたＰ型の第２ウェル１０ｂ
とを有する。第１ウェル１０ａは、第２ウェル１０ｂを
半導体基板１０の他の領域から電気的に分離する機能を
有する。
面上に第１ゲート絶縁層１２を介して形成されたワード
ゲート１４と、半導体基板１０内に形成された、ソース
領域またはドレイン領域を構成する不純物拡散層１６，
１８と、ワードゲート１４の両側に沿ってそれぞれ形成
された、サイドウォール状の第１および第２のコントロ
ールゲート２０，３０とを有する。本実施の形態では、
半導体基板１０は、Ｎ型の第１ウェル１０ａと、この第
１ウェル１０ａ内に形成されたＰ型の第２ウェル１０ｂ
とを有する。第１ウェル１０ａは、第２ウェル１０ｂを
半導体基板１０の他の領域から電気的に分離する機能を
有する。
【００３０】第１コントロールゲート２０は、半導体基
板１０の第２ウェル１０ｂに対して第２ゲート絶縁層２
２を介して配置され、かつ、ワードゲート１４の一方の
側面に対してサイド絶縁層２４を介して配置されてい
る。同様に、第２コントロールゲート３０は、半導体基
板１０の第２ウェル１０ｂに対して第２ゲート絶縁層２
２を介して配置され、かつ、ワードゲート１４の他方の
側面に対してサイド絶縁層２４を介して配置されてい
る。そして、第２ゲート絶縁層２２およびサイド絶縁層
２４は、第１酸化シリコン層２２ａ、窒化シリコン層２
２ｂおよび第２酸化シリコン層２２ｃから構成されてい
る。第２ゲート絶縁層２２は、電荷の蓄積領域として機
能する。そして、第１酸化シリコン層２２ａは、主とし
てキャリア（たとえば電子）が通過するトンネル膜とし
て機能し、窒化シリコン層２２ｂは、主としてキャリア
をトラップする電荷蓄積層として機能する。
板１０の第２ウェル１０ｂに対して第２ゲート絶縁層２
２を介して配置され、かつ、ワードゲート１４の一方の
側面に対してサイド絶縁層２４を介して配置されてい
る。同様に、第２コントロールゲート３０は、半導体基
板１０の第２ウェル１０ｂに対して第２ゲート絶縁層２
２を介して配置され、かつ、ワードゲート１４の他方の
側面に対してサイド絶縁層２４を介して配置されてい
る。そして、第２ゲート絶縁層２２およびサイド絶縁層
２４は、第１酸化シリコン層２２ａ、窒化シリコン層２
２ｂおよび第２酸化シリコン層２２ｃから構成されてい
る。第２ゲート絶縁層２２は、電荷の蓄積領域として機
能する。そして、第１酸化シリコン層２２ａは、主とし
てキャリア（たとえば電子）が通過するトンネル膜とし
て機能し、窒化シリコン層２２ｂは、主としてキャリア
をトラップする電荷蓄積層として機能する。
【００３１】さらに、ワードゲート１４の両サイドに形
成されたサイド絶縁層２４，２４は、ワードゲート１４
と、コントロールゲート２０，３０とをそれぞれ電気的
に分離する機能を有する。そのため、サイド絶縁層２４
はかかる機能を有していれば、その構造は特に限定され
ない。本実施の形態では、サイド絶縁層２４と第２ゲー
ト絶縁層２２とは、同じ成膜工程で形成され、同じ層構
造を有する。さらに、サイド絶縁層２４は、その上端が
半導体基板１０に対してコントロールゲート２０，３０
より上に位置するように形成されている。そして、隣り
合うメモリセル１００において、隣接する第１コントロ
ールゲート２０と第２コントロールゲート３０との間に
は、埋め込み絶縁層７０が形成されている。この埋め込
み絶縁層７０は、少なくともコントロールゲート２０，
３０が露出しないようにこれを覆っている。
成されたサイド絶縁層２４，２４は、ワードゲート１４
と、コントロールゲート２０，３０とをそれぞれ電気的
に分離する機能を有する。そのため、サイド絶縁層２４
はかかる機能を有していれば、その構造は特に限定され
ない。本実施の形態では、サイド絶縁層２４と第２ゲー
ト絶縁層２２とは、同じ成膜工程で形成され、同じ層構
造を有する。さらに、サイド絶縁層２４は、その上端が
半導体基板１０に対してコントロールゲート２０，３０
より上に位置するように形成されている。そして、隣り
合うメモリセル１００において、隣接する第１コントロ
ールゲート２０と第２コントロールゲート３０との間に
は、埋め込み絶縁層７０が形成されている。この埋め込
み絶縁層７０は、少なくともコントロールゲート２０，
３０が露出しないようにこれを覆っている。
【００３２】共通コンタクト部２００は、コントロール
ゲート２０，３０に電圧を印加させるためのものであ
り、素子分離領域３００上に形成された絶縁層２１０、
導電層２２０およびキャップ層２３０から構成されてい
る。絶縁層２１０は、第２ゲート絶縁層２２およびサイ
ド絶縁層２４と同じ工程で形成され、第１酸化シリコン
層２２ａ，窒化シリコン層２２ｂおよび第２酸化シリコ
ン層２２ｃの積層体から構成されている。導電層２２０
は、第１，第２コントロールゲート２０，３０と同一工
程で形成される。そして、導電層２２０は、コントロー
ルゲート２０，３０と連続しており、かつこれらと同じ
材質を有する。さらに、キャップ層２３０は、たとえば
窒化シリコン層などの絶縁層から構成されている。キャ
ップ層２３０は、コントロールゲート２０，３０および
導電層２２０のパターニングにおいて、マスク層として
機能する。
ゲート２０，３０に電圧を印加させるためのものであ
り、素子分離領域３００上に形成された絶縁層２１０、
導電層２２０およびキャップ層２３０から構成されてい
る。絶縁層２１０は、第２ゲート絶縁層２２およびサイ
ド絶縁層２４と同じ工程で形成され、第１酸化シリコン
層２２ａ，窒化シリコン層２２ｂおよび第２酸化シリコ
ン層２２ｃの積層体から構成されている。導電層２２０
は、第１，第２コントロールゲート２０，３０と同一工
程で形成される。そして、導電層２２０は、コントロー
ルゲート２０，３０と連続しており、かつこれらと同じ
材質を有する。さらに、キャップ層２３０は、たとえば
窒化シリコン層などの絶縁層から構成されている。キャ
ップ層２３０は、コントロールゲート２０，３０および
導電層２２０のパターニングにおいて、マスク層として
機能する。
【００３３】メモリセル１００および共通コンタクト部
２００などが形成された半導体基板１０上には、層間絶
縁層７２が形成されている。そして、層間絶縁層７２に
は、コンタクト部２００の導電層２２０に到達するコン
タクトホール内に導電層８２が充填され、この導電層８
２は層間絶縁層７２上に形成された配線層８０と接続さ
れている。
２００などが形成された半導体基板１０上には、層間絶
縁層７２が形成されている。そして、層間絶縁層７２に
は、コンタクト部２００の導電層２２０に到達するコン
タクトホール内に導電層８２が充填され、この導電層８
２は層間絶縁層７２上に形成された配線層８０と接続さ
れている。
【００３４】この実施の形態にかかる半導体集積回路装
置によれば、サイドウォール状のコントロールゲート２
０，３０は、１組ごとに、コントロールゲート２０，３
０と連続したパッド状の共通コンタクト部２００と接続
されているので、コントロールゲートとの電気的接続を
確実にとることができる。すなわち、本発明のコントロ
ールゲートは、サイドウォール状の形状を有し、その幅
は通常0.1μｍより小さく、したがって、このようなコ
ントロールゲートとの電気的接続を確保することは重要
な課題となる。本実施の形態では、コントロールゲート
との電気的コンタクトを上記の共通コンタクト部によっ
て必要最小限の面積で確保できる。
置によれば、サイドウォール状のコントロールゲート２
０，３０は、１組ごとに、コントロールゲート２０，３
０と連続したパッド状の共通コンタクト部２００と接続
されているので、コントロールゲートとの電気的接続を
確実にとることができる。すなわち、本発明のコントロ
ールゲートは、サイドウォール状の形状を有し、その幅
は通常0.1μｍより小さく、したがって、このようなコ
ントロールゲートとの電気的接続を確保することは重要
な課題となる。本実施の形態では、コントロールゲート
との電気的コンタクトを上記の共通コンタクト部によっ
て必要最小限の面積で確保できる。
【００３５】（半導体集積回路装置の製造方法）次に、
図３〜図１４を参照しながら、本実施の形態に係る半導
体集積回路装置の製造方法について説明する。各断面図
は、図１のＡ−Ａ線に沿った部分に対応する。図３〜図
１４において、図１で示す部分と実質的に同じ部分には
同じ符号を付し、重複する記載は省略する。
図３〜図１４を参照しながら、本実施の形態に係る半導
体集積回路装置の製造方法について説明する。各断面図
は、図１のＡ−Ａ線に沿った部分に対応する。図３〜図
１４において、図１で示す部分と実質的に同じ部分には
同じ符号を付し、重複する記載は省略する。
【００３６】（１）図３および図４に示すように、ま
ず、半導体基板１０の表面に、ＬＯＣＯＳ法あるいはト
レンチアイソレーション法などによって素子分離領域３
００を形成する。ついで、深いＮ型の第１ウエル１０ａ
および第１ウエル１０ａより浅いＰ型の第２ウエル１０
ｂを形成する。ついで、ビット線６０のためのコンタク
ト２１０（図１参照）を形成するためのコンタクト用不
純物拡散層４００を半導体基板１０内に形成する。
ず、半導体基板１０の表面に、ＬＯＣＯＳ法あるいはト
レンチアイソレーション法などによって素子分離領域３
００を形成する。ついで、深いＮ型の第１ウエル１０ａ
および第１ウエル１０ａより浅いＰ型の第２ウエル１０
ｂを形成する。ついで、ビット線６０のためのコンタク
ト２１０（図１参照）を形成するためのコンタクト用不
純物拡散層４００を半導体基板１０内に形成する。
【００３７】ついで、半導体基板１０の表面に第１ゲー
ト絶縁層１２、ドープトポリシリコンからなるワードゲ
ート層１４０および後のＣＭＰ工程におけるストッパ層
Ｓ１００を形成する。ストッパ層Ｓ１００としては、た
とえば窒化シリコン層などを用いることができる。
ト絶縁層１２、ドープトポリシリコンからなるワードゲ
ート層１４０および後のＣＭＰ工程におけるストッパ層
Ｓ１００を形成する。ストッパ層Ｓ１００としては、た
とえば窒化シリコン層などを用いることができる。
【００３８】ワードゲート層１４０およびストッパ層Ｓ
１００の積層体は、図４に示すように、開口部１６０，
１８０を除いて半導体基板１０上に全面的に形成され
る。開口部１６０，１８０は、後のイオン注入によって
不純物拡散層１６，１８が形成される領域にほぼ対応し
ている。図４におけるＡ−Ａ線は、図１のＡ−Ａ線に対
応している。そして、後の工程で、開口部１６０，１８
０の縁部に沿ってサイド絶縁層とコントロールゲートと
が形成される。
１００の積層体は、図４に示すように、開口部１６０，
１８０を除いて半導体基板１０上に全面的に形成され
る。開口部１６０，１８０は、後のイオン注入によって
不純物拡散層１６，１８が形成される領域にほぼ対応し
ている。図４におけるＡ−Ａ線は、図１のＡ−Ａ線に対
応している。そして、後の工程で、開口部１６０，１８
０の縁部に沿ってサイド絶縁層とコントロールゲートと
が形成される。
【００３９】（２）図５に示すように、ワードゲート層
１４０およびストッパ層Ｓ１００の積層体が形成された
半導体基板１０上に、第１酸化シリコン層２２ａ、窒化
シリコン層２２ｂおよび第２酸化シリコン層２２ｃを全
面的に順次堆積させる。第１酸化シリコン層２２ａは、
たとえば熱酸化法を用いて成膜することができる。窒化
シリコン層２２ｂは、たとえばアンモニア雰囲気におい
てアニール処理した後、ＣＶＤ法などによって成膜する
ことができる。第２酸化シリコン層２２ｃは、ＣＶＤ
法、たとえば高温酸化法を用いて成膜することができ
る。これらの各層を成膜した後アニール処理を行い、各
層を緻密化することが好ましい。
１４０およびストッパ層Ｓ１００の積層体が形成された
半導体基板１０上に、第１酸化シリコン層２２ａ、窒化
シリコン層２２ｂおよび第２酸化シリコン層２２ｃを全
面的に順次堆積させる。第１酸化シリコン層２２ａは、
たとえば熱酸化法を用いて成膜することができる。窒化
シリコン層２２ｂは、たとえばアンモニア雰囲気におい
てアニール処理した後、ＣＶＤ法などによって成膜する
ことができる。第２酸化シリコン層２２ｃは、ＣＶＤ
法、たとえば高温酸化法を用いて成膜することができ
る。これらの各層を成膜した後アニール処理を行い、各
層を緻密化することが好ましい。
【００４０】これらの第１酸化シリコン層２２ａ、窒化
シリコン層２２ｂおよび第２酸化シリコン層２２ｃは、
後のパターニングによって、図２に示すように、コント
ロールゲート２０，３０のための第２ゲート絶縁層２２
およびサイド絶縁層２４、ならびに共通コンタクト部２
００の絶縁層２１０を構成する。
シリコン層２２ｂおよび第２酸化シリコン層２２ｃは、
後のパターニングによって、図２に示すように、コント
ロールゲート２０，３０のための第２ゲート絶縁層２２
およびサイド絶縁層２４、ならびに共通コンタクト部２
００の絶縁層２１０を構成する。
【００４１】（３）図６に示すように、ドープトポリシ
リコン層２０ａ（３０ａ）を、第２酸化シリコン層２２
Ｃ上に全面的に形成する。ドープトポリシリコン層２０
ａ（３０ａ）は、後にパターニングされて、コントロー
ルゲート２０，３０を構成する導電層４０（図１参照）
および共通コンタクト部２００の導電層２２０（図２参
照）を構成する。
リコン層２０ａ（３０ａ）を、第２酸化シリコン層２２
Ｃ上に全面的に形成する。ドープトポリシリコン層２０
ａ（３０ａ）は、後にパターニングされて、コントロー
ルゲート２０，３０を構成する導電層４０（図１参照）
および共通コンタクト部２００の導電層２２０（図２参
照）を構成する。
【００４２】ついで、共通コンタクト部が形成される領
域（以下、「共通コンタクト部の形成領域」という）２
００ａに、レジスト層Ｒ１００を形成する。この実施の
形態では、このレジスト層Ｒ１００は、図７に示すよう
に、共通コンタクト部の形成領域２００ａに対応した位
置に設けられている。
域（以下、「共通コンタクト部の形成領域」という）２
００ａに、レジスト層Ｒ１００を形成する。この実施の
形態では、このレジスト層Ｒ１００は、図７に示すよう
に、共通コンタクト部の形成領域２００ａに対応した位
置に設けられている。
【００４３】（４）図８に示すように、ドープトポリシ
リコン層２０ａを異方性エッチングによって全面的にエ
ッチングすることにより、第１および第２コントロール
ゲート２０，３０および共通コンタクト部のための導電
層２２０ａを形成する。すなわち、この工程では、ワー
ドゲート層１４０の開口部１６０，１８０（図４参照）
の側面に沿って、サイド絶縁層２４を介在させた状態
で、第２ゲート絶縁層２２上にサイドウォール状のコン
トロールゲート２０，３０が形成される。そして、これ
と同時に、レジスト層Ｒ１００でマスクされた部分に
は、コントロールゲート２０，３０と連続する、共通コ
ンタクト部のための導電層２２０ａが形成される。つい
で、レジスト層Ｒ１００は、溶解あるいはアッシングな
どの方法で除去される。
リコン層２０ａを異方性エッチングによって全面的にエ
ッチングすることにより、第１および第２コントロール
ゲート２０，３０および共通コンタクト部のための導電
層２２０ａを形成する。すなわち、この工程では、ワー
ドゲート層１４０の開口部１６０，１８０（図４参照）
の側面に沿って、サイド絶縁層２４を介在させた状態
で、第２ゲート絶縁層２２上にサイドウォール状のコン
トロールゲート２０，３０が形成される。そして、これ
と同時に、レジスト層Ｒ１００でマスクされた部分に
は、コントロールゲート２０，３０と連続する、共通コ
ンタクト部のための導電層２２０ａが形成される。つい
で、レジスト層Ｒ１００は、溶解あるいはアッシングな
どの方法で除去される。
【００４４】（５）図９に示すように、不純物、たとえ
ばＮ型不純物を全面的にイオン注入することにより、第
２ウエル１０ｂ内に、ソース領域またはドレイン領域を
構成する不純物拡散層１６，１８を形成する。なお、必
要に応じて、不純物拡散層１６，１８を形成する領域上
の第２絶縁層を除去することができる。そして、不純物
拡散層１６，１８の露出部分にチタン，コバルトなどの
シリサイド層を形成することができる。
ばＮ型不純物を全面的にイオン注入することにより、第
２ウエル１０ｂ内に、ソース領域またはドレイン領域を
構成する不純物拡散層１６，１８を形成する。なお、必
要に応じて、不純物拡散層１６，１８を形成する領域上
の第２絶縁層を除去することができる。そして、不純物
拡散層１６，１８の露出部分にチタン，コバルトなどの
シリサイド層を形成することができる。
【００４５】（６）図１０に示すように、第１，第２コ
ントロールゲート２０，３０および導電層２２０ａなど
が形成された半導体基板１０上に、酸化シリコン、窒化
酸化シリコンなどの絶縁層７０ａを全面的に形成する。
ントロールゲート２０，３０および導電層２２０ａなど
が形成された半導体基板１０上に、酸化シリコン、窒化
酸化シリコンなどの絶縁層７０ａを全面的に形成する。
【００４６】（７）図１１に示すように、絶縁層７０ａ
をＣＭＰ法を用いて、ストッパ層Ｓ１００が露出するま
で平坦化を行う。このとき、ワードゲート層１４０およ
びストッパ層Ｓ１００の側面に形成されたサイド絶縁層
２４は、コントロールゲート２０，３０より上に突出す
る状態で残される。そして、コントロールゲート２０，
３０をはさんで対向するサイド絶縁層２４，２４間には
埋込み絶縁層７０が形成される。この工程によって、第
１，第２コントロールゲート２０，３０が埋込み絶縁層
７０によって完全に覆われるとともに、共通コンタクト
部を構成する導電層２２０の少なくとも一部が露出す
る。
をＣＭＰ法を用いて、ストッパ層Ｓ１００が露出するま
で平坦化を行う。このとき、ワードゲート層１４０およ
びストッパ層Ｓ１００の側面に形成されたサイド絶縁層
２４は、コントロールゲート２０，３０より上に突出す
る状態で残される。そして、コントロールゲート２０，
３０をはさんで対向するサイド絶縁層２４，２４間には
埋込み絶縁層７０が形成される。この工程によって、第
１，第２コントロールゲート２０，３０が埋込み絶縁層
７０によって完全に覆われるとともに、共通コンタクト
部を構成する導電層２２０の少なくとも一部が露出す
る。
【００４７】（８）図１２に示すように、平坦化された
埋め込み絶縁層７０およびストッパ層Ｓ１００を含む積
層体の表面全体に窒化シリコン層などの絶縁層２３０ａ
を形成する。ついで、図１３に示すように、共通コンタ
クト部の形成領域２００ａにレジスト層Ｒ２００を形成
し、これをマスクとして絶縁層２３０ａをパターニング
することで、キャップ層２３０を形成する。ついで、レ
ジスト層Ｒ２００を公知の方法で除去する。
埋め込み絶縁層７０およびストッパ層Ｓ１００を含む積
層体の表面全体に窒化シリコン層などの絶縁層２３０ａ
を形成する。ついで、図１３に示すように、共通コンタ
クト部の形成領域２００ａにレジスト層Ｒ２００を形成
し、これをマスクとして絶縁層２３０ａをパターニング
することで、キャップ層２３０を形成する。ついで、レ
ジスト層Ｒ２００を公知の方法で除去する。
【００４８】（９）図１４に示すように、ドープトポリ
シリコン層、金属層あるいはシリサイドなどの合金層か
らなる導電層を形成した後、レジスト層Ｒ３００を形成
し、前記導電層をパターニングすることにより、ワード
線５０を形成する。さらに、レジスト層Ｒ３００あるい
はワード線５０が金属層の場合にはこれをマスクとし
て、ドープトポリシリコンからなるワードゲート層１４
０をパターニングすることにより、アレイ状に配列した
ワードゲート１４を形成する。
シリコン層、金属層あるいはシリサイドなどの合金層か
らなる導電層を形成した後、レジスト層Ｒ３００を形成
し、前記導電層をパターニングすることにより、ワード
線５０を形成する。さらに、レジスト層Ｒ３００あるい
はワード線５０が金属層の場合にはこれをマスクとし
て、ドープトポリシリコンからなるワードゲート層１４
０をパターニングすることにより、アレイ状に配列した
ワードゲート１４を形成する。
【００４９】続いて、図２に示すように、公知の方法で
層間絶縁層７２を形成した後、共通コンタクト部２００
と接続された導電層８２および配線層８０を形成する。
層間絶縁層７２を形成した後、共通コンタクト部２００
と接続された導電層８２および配線層８０を形成する。
【００５０】以上の工程により、図１に示す半導体集積
回路装置を製造することができる。
回路装置を製造することができる。
【００５１】この製造方法によれば、特に工程数を増加
させることなく、サイドウォール状のコントロールゲー
ト２０，３０とともに共通コンタクト部２００を形成で
きる。そして、共通コンタクト部２００は、少なくとも
不純物拡散層１６，１８の幅に近いサイズを有すること
ができ、充分に大きなコンタクト面積を確保できる。し
たがって、本発明では、充分なコントクト領域をとりに
くいサイドウォール状のコントロールゲート２０，３０
であっても、共通コンタクト部２００を介して確実な電
気的接続をとることができる。
させることなく、サイドウォール状のコントロールゲー
ト２０，３０とともに共通コンタクト部２００を形成で
きる。そして、共通コンタクト部２００は、少なくとも
不純物拡散層１６，１８の幅に近いサイズを有すること
ができ、充分に大きなコンタクト面積を確保できる。し
たがって、本発明では、充分なコントクト領域をとりに
くいサイドウォール状のコントロールゲート２０，３０
であっても、共通コンタクト部２００を介して確実な電
気的接続をとることができる。
【００５２】（変形例）次に、上記実施の形態の変形例
について、図１５を参照して説明する。図１５は、上記
実施の形態の工程（３）における平面図を示し、図７に
相当する。図１５において図７に示す部分と実質的に同
じ部分には同じ符号を付して、その説明を省略する。
について、図１５を参照して説明する。図１５は、上記
実施の形態の工程（３）における平面図を示し、図７に
相当する。図１５において図７に示す部分と実質的に同
じ部分には同じ符号を付して、その説明を省略する。
【００５３】図７に示す例においては、共通コンタクト
部の形成領域２００ａに対応する部分のみにレジスト層
Ｒ１００を形成している。これに対して図１５に示す例
においては、行方向に複数存在する共通コンタクト部の
形成領域２００ａ上を覆うように、連続するレジスト層
Ｒ４００を用いている。このような連続するレジスト層
Ｒ４００を用いることで、図７に示す分離されたレジス
ト層Ｒ１００を用いた場合に比べて、リソグラフィーに
おける光の近接効果の影響を緩和でき、より正確なパタ
ーニングができる点で有利である。
部の形成領域２００ａに対応する部分のみにレジスト層
Ｒ１００を形成している。これに対して図１５に示す例
においては、行方向に複数存在する共通コンタクト部の
形成領域２００ａ上を覆うように、連続するレジスト層
Ｒ４００を用いている。このような連続するレジスト層
Ｒ４００を用いることで、図７に示す分離されたレジス
ト層Ｒ１００を用いた場合に比べて、リソグラフィーに
おける光の近接効果の影響を緩和でき、より正確なパタ
ーニングができる点で有利である。
【００５４】この例の場合、共通コンタクト部の形成領
域２００ａ以外の部分にもドープトポリシリコン層２０
ａ（３０ａ）が残るが、不要な部分は上記実施の形態の
工程（９）でワードゲート１４をパターニングする際
に、キャップ層２３０をマスクとして同時に除去でき
る。
域２００ａ以外の部分にもドープトポリシリコン層２０
ａ（３０ａ）が残るが、不要な部分は上記実施の形態の
工程（９）でワードゲート１４をパターニングする際
に、キャップ層２３０をマスクとして同時に除去でき
る。
【００５５】以上、本発明の一実施の形態について述べ
たが、本発明はこれに限定されず、本発明の発明の要旨
の範囲内で種々の態様をとりうる。たとえば、上記実施
の形態では、半導体層としてバルク状の半導体基板を用
いたが、ＳＯＩ基板の半導体層を用いてもよい。
たが、本発明はこれに限定されず、本発明の発明の要旨
の範囲内で種々の態様をとりうる。たとえば、上記実施
の形態では、半導体層としてバルク状の半導体基板を用
いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図１】本発明の実施の形態にかかる半導体集積回路装
置のレイアウトを模式的に示す平面図である。
置のレイアウトを模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿った部分を模式的に示す断
面図である。
面図である。
【図３】図１および図２に示す半導体集積回路装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図４】図３に示す半導体集積回路装置の製造方法の一
工程を示す平面図である。
工程を示す平面図である。
【図５】図１および図２に示す半導体集積回路装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図６】図１および図２に示す半導体集積回路装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図７】図６に示す半導体集積回路装置の製造方法の一
工程を示す平面図である。
工程を示す平面図である。
【図８】図１および図２に示す半導体集積回路装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図９】図１および図２に示す半導体集積回路装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図１０】図１および図２に示す半導体集積回路装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１１】図１および図２に示す半導体集積回路装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１２】図１および図２に示す半導体集積回路装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１３】図１および図２に示す半導体集積回路装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１４】図１および図２に示す半導体集積回路装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１５】本発明にかかる半導体集積回路装置の製造方
法の一工程の変形例を示す平面図である。
法の一工程の変形例を示す平面図である。
【図１６】公知のMONOS型メモリセルを示す断面図であ
る。
る。
１０ 半導体基板
１０ａ，１０ｂ ウェル
１２ 第１ゲート絶縁層
１４ ワードゲート
１６，１８ 不純物拡散層
２０ 第１コントロールゲート
２０ａ ドープドポリシリコン層
２２ 第２ゲート絶縁層
２４ サイド絶縁層
３０ 第２コントロールゲート
３０ａ ドープドポリシリコン層
５０ ワード線
６０ ビット線
７０ 埋込み絶縁層
７０ａ 絶縁層
７２ 層間絶縁層
８０ 配線層
１００ メモリセル
１６０，１８０ 開口部
２００ 共通コンタクト部
２００ａ 共通コンタクト部の形成領域
２１０ 絶縁層
２２０，２２０ａ 導電層
２３０ キャップ層
３００ 素子分離領域
４００ コンタクト用不純物拡散層
Ｓ１００ ストッパ層
Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００ レジスト層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 丸尾 豊
長野県諏訪市大和３丁目３番５号 セイ
コーエプソン株式会社内
(56)参考文献 特開2002−203918（ＪＰ，Ａ)
特開2002−26150（ＪＰ，Ａ)
特開 平11−8325（ＪＰ，Ａ)
特開 平５−326976（ＪＰ，Ａ)
特表 平９−507341（ＪＰ，Ａ)
2000 Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ
ＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐ
ａｐｅｒｓ，ｐｐ．122−123
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (10)
- 【請求項１】不揮発性半導体記憶装置が複数の行および
列に格子状に配列されたメモリセルアレイを有する半導
体集積回路装置であって、 前記不揮発性半導体記憶装置は、 半導体層上に第１ゲート絶縁層を介して形成されたワー
ドゲートと、 前記半導体層に形成されたソース領域またはドレイン領
域を構成する不純物拡散層と、前記ワードゲートの一方の側面に沿って形成されたサイ
ドウォール状の第１コントロールゲートであって、前記
半導体層に対して第２ゲート絶縁層を介して、かつ、前
記ワードゲートに対してサイド絶縁層を介して配置され
た前記第１コントロールゲートと、 前記ワードゲートの他方の側面に沿って形成されたサイ
ドウォール状の第２コントロールゲートであって、前記
半導体層に対して第２ゲート絶縁層を介して、かつ、前
記ワードゲートに対してサイド絶縁層を介して配置され
た前記第２コントロールゲートと、 を含み、 １つの前記不純物拡散層を共有し行方向に隣り合う２つ
の不揮発性半導体記憶装置は、該不純物拡散層を挟んで
対向する１組の第１コントロールゲートと第２コントロ
ールゲートとが、該不純物拡散層を囲むように連続して
形成され、かつ、１つの共通コンタクト部に接続されて
いる、 半導体集積回路装置。 - 【請求項２】 請求項１において、 前記共通コンタクト部は、前記第１および第２コントロ
ールゲートと連続し、かつ同じ材質の導電層を有する、
半導体集積回路装置。 - 【請求項３】 請求項１または２において、 前記共通コンタクト部は、前記半導体層上に形成された
絶縁層と、該絶縁層上に形成された導電層と、該導電層
上に形成されたキャップ層とを有する、半導体集積回路
装置。 - 【請求項４】 請求項３において、 前記絶縁層は、第１酸化シリコン層、窒化シリコン層、
および第２酸化シリコン層の積層体からなる、半導体集
積回路装置。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 前記ワードゲートと前記コントロールゲートとの間に位
置する前記サイド絶縁層は、その上端が前記半導体層に
対して前記コントロールゲートより上に位置する、半導
体集積回路装置。 - 【請求項６】 請求項１ないし５のいずれかにおいて、 隣り合う前記第１および第２コントロールゲートは、埋
込み絶縁層によって覆われ、該埋込み絶縁層は、該第１
および第２コントロールゲートに接して配置された、対
向する２つの前記サイド絶縁層の相互間に形成された、
半導体集積回路装置。 - 【請求項７】 請求項１ないし６のいずれかにおいて、 前記共通コンタクト部は、前記不純物拡散層の端部に隣
接して設けられた、半導体集積回路装置。 - 【請求項８】 請求項７において、 前記共通コンタクト部は、複数配列された前記不純物拡
散層に対して、該不純物拡散層の一方の側の端部と他方
の側の端部とにおいて交互に設けられた、半導体集積回
路装置。 - 【請求項９】 請求項１ないし８のいずれかにおいて、 前記第２ゲート絶縁層は、第１酸化シリコン層、窒化シ
リコン層、および第２酸化シリコン層の積層体からな
る、半導体集積回路装置。 - 【請求項１０】 請求項１ないし９のいずれかにおい
て、 前記サイド絶縁層は、第１酸化シリコン層、窒化シリコ
ン層、および第２酸化シリコン層からなる、半導体集積
回路装置。
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