JP2006054430A - 半導体装置 - Google Patents

Abstract

【課題】 集積度の向上が容易な半導体装置を提供する。
【解決手段】 活性領域４ａには、ｎＭＯＳトランジスタ１０の１対のソース／ドレイン領域１１、１１が形成されている。１対のソース／ドレイン領域１１、１１に挟まれる半導体基板の領域上にゲート酸化膜を介してゲート電極層１３が形成されている。ゲート電極層１３は、活性領域４ａ上および素子分離構造上の双方に延在し、かつ素子分離構造上にコンタクトパッド部１３ａを有し、かつ活性領域４ａとコンタクトパッド１３ａとの平面的な間隔Ｓ１が０．５μｍ未満である。
【選択図】 図１

Description

本発明は、半導体装置に関し、特にＭＩＳ（Metal Insulator Semiconductor）トランジスタを有する半導体装置に関するものである。

最小寸法のＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成する際には、そのデバイスは各世代で規定されたデザインルールに沿って設計されている。たとえばトランジスタに関して述べると、ゲートのピッチスペース、活性領域の面積などがこのデザインルールに基づいて定められている。このときデザインルールは一般にｎＭＯＳ（ｎチャネルＭＯＳ）トランジスタ、ｐＭＯＳ（ｐチャネルＭＯＳ）トランジスタとで共通である。

このようなトランジスタのゲート電極のレイアウトを示す文献として、たとえば特開平９−１２９７４４号公報がある。
特開平９−１２９７４４号公報

従来、ゲート電極のコンタクトパッド部は、コンタクトをＳＴＩ（Shallow Trench Isolation）領域へ踏み外さないようゲート部よりも線幅が大きい構造を有していた。一方、微細化が進んだデバイスでは、設計値通りのレイアウト配置を行なうと、光近接効果により直角のパターンの角が丸くなる（コーナーラウンディング）、ラインパターンが短くなる（ラインショートニング）、パターン細り、太りのパターン密度依存性などが生じる。

ゲート電極のコンタクトパッド部と活性領域上のゲート部との接続部でコーナーラウンディングが生じた場合、ゲート部の線幅がその付近で大きくなり、トランジスタのソース−ドレイン電流Ｉｄｓなどの電気特性に影響を与える。このため、フォトマスクにＯＰＣ（Optical Proximity Correction）技術を用いて設計値通りに仕上がるよう補正を行なうが、コンタクトパッド部と活性領域間では、トランジスタの電気特性にできるだけ影響を与えない程度に所定の間隔を確保する必要がある。このため、従来の半導体装置においては、集積度を向上させることが難しいという問題があった。

本発明の目的は、集積度の向上が容易な半導体装置を提供することである。

本発明の一の局面に従う半導体装置は、ｎＭＩＳトランジスタとｐＭＩＳトランジスタとを有する半導体装置であって、半導体基板と、素子分離構造と、ｎＭＩＳトランジスタのソース領域およびドレイン領域と、ｎＭＩＳトランジスタのゲート電極層とを備えている。素子分離構造は、半導体基板の活性領域間を電気的に分離するように半導体基板の主表面に形成されている。ｎＭＩＳトランジスタのソース領域およびドレイン領域は、活性領域に形成されている。ｎＭＩＳトランジスタのゲート電極層は、ソース領域およびドレイン領域に挟まれる半導体基板の領域上に絶縁層を介して形成されている。ゲート電極層は、活性領域上および素子分離構造上の双方に延在し、かつ素子分離構造上に広幅部を有し、かつ活性領域と広幅部との平面的な間隔が０．５μｍ未満である。

なお、本願明細書において「広幅部」とは、典型的には、コンタクトパッド部や屈曲部等のように、ゲート電極層において、活性領域上に位置する最小幅（ゲート長方向の最小幅）の部分よりも広い幅の部分をいう。なお、徐々にあるいは段階的に幅が変化する場合には、活性領域の近傍に位置するゲート電極層の一部であって、最も幅の広い部分を「広幅部」と称する。

本発明の他の局面に従う半導体装置は、ｎＭＩＳトランジスタとｐＭＩＳトランジスタ
とを有する半導体装置であって、半導体基板と、素子分離構造と、ｎＭＩＳトランジスタのソース領域およびドレイン領域と、前記ｎＭＩＳトランジスタのゲート電極層と、ｐＭＩＳトランジスタのソース領域およびドレイン領域と、前記ｐＭＩＳトランジスタのゲート電極層とを備えている。素子分離構造は、半導体基板の第１の活性領域と第２の活性領域との間を電気的に分離するように半導体基板の主表面に形成されている。ｎＭＩＳトランジスタのソース領域およびドレイン領域は第１の活性領域に形成されている。ｎＭＩＳトランジスタのゲート電極層は、ｎＭＩＳトランジスタのソース領域およびドレイン領域に挟まれる半導体基板の領域上に第１の絶縁層を介して形成されている。ｐＭＩＳトランジスタのソース領域およびドレイン領域は第２の活性領域に形成されている。ｐＭＩＳトランジスタのゲート電極層は、ｐＭＩＳトランジスタのソース領域およびドレイン領域に挟まれる半導体基板の領域上に第２の絶縁層を介して形成されている。ｎＭＩＳトランジスタのゲート電極層は、第１の活性領域上および素子分離構造上の双方に延在し、かつ素子分離構造上に第１の広幅部を有している。ｐＭＩＳトランジスタのゲート電極層は、第２の活性領域上および素子分離構造上の双方に延在し、かつ素子分離構造上に第２の広幅部を有している。第１の活性領域と第１の広幅部との平面的な間隔が第２の活性領域と第２の広幅部との平面的な間隔よりも小さい。

本発明のさらに他の局面に従う半導体装置は、半導体基板と、素子分離構造と、ＭＩＳトランジスタのソース領域およびドレイン領域と、ＭＩＳトランジスタのゲート電極層と、導電層とを備えている。素子分離構造は半導体基板の活性領域間を電気的に分離するように半導体基板の主表面に形成されている。ＭＩＳトランジスタのソース領域およびドレイン領域は活性領域に形成されている。ＭＩＳトランジスタのゲート電極層は、ソース領域およびドレイン領域に挟まれる半導体基板の領域上に絶縁層を介して形成されている。導電層は、ゲート電極層上に位置し、かつゲート電極層の少なくとも上面に接続されている。ゲート電極層は、全長にわたって一定の幅を有している。

本発明の一の局面に従う半導体装置によれば、ｎＭＩＳトランジスタとｐＭＩＳトランジスタとを有する半導体装置において、ｎＭＩＳトランジスタにおける活性領域と広幅部との平面的な間隔を０．５μｍ未満にすることで、ｎＭＩＳトランジスタの集積度を向上させることができる。なお、ｎＭＩＳトランジスタにおいてはコーナーラウンディングによる電気特性への影響がｐＭＩＳトランジスタよりも小さいため、上記の間隔を０．５μｍ未満としてもｎＭＩＳトランジスタにおけるコーナーラウンディングによる電気特性への影響を小さく維持できる。

本発明の他の局面に従う半導体装置によれば、ｎＭＩＳトランジスタにおける第１の活性領域と第１の広幅部との平面的な間隔がｐＭＩＳトランジスタにおける第２の活性領域と第２の広幅部との平面的な間隔よりも小さい。ｎＭＩＳトランジスタにおいてはコーナーラウンディングによる電気特性への影響がｐＭＩＳトランジスタよりも小さいため、上記の間隔を小さく（たとえば０．５μｍ未満）としてもｎＭＩＳトランジスタにおけるコーナーラウンディングによる電気特性への影響を小さく維持できる。よって、電気特性への影響を小さく維持しながらｎＭＩＳトランジスタの集積度を向上させることができる。

本発明のさらに他の局面に従う半導体装置によれば、ゲート電極層が全長にわたって実質的に一定の幅を有しており、線幅の広い部分を有していないため、コーナーラウンディングによって電気特性に影響を受けることはない。また、線幅の広い部分を有していないため、素子の高集積化にも有利である。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。また図２（ａ）は図１のＩＩａ−ＩＩａ線に沿う概略断面図であり、図２（ｂ）は図１のＩＩｂ−ＩＩｂ線に沿う概略断面図である。また図３は図１のＩＩＩ−ＩＩＩ線に沿う概略断面図であり、図４は図１のＩＶ−ＩＶ線に沿う概略断面図である。なお、図３および図４においては、コンタクトパッド部に導電層が接続された様子を示している。

図１および図２（ａ）を参照して、ｎＭＯＳトランジスタ形成領域においては、半導体基板にｐ型ウエル１ａが形成されており、このｐ型ウエル１ａの表面に素子分離構造が選択的に形成されている。この素子分離構造は、たとえば半導体基板の表面に形成された溝２と、その溝２内を充填する絶縁層３とからなるトレンチ分離構造を有している。この素子分離構造によって平面的に囲まれた活性領域４ａは他の活性領域と電気的に分離されている。つまり、素子分離構造が活性領域間を電気的に分離する役割をなしている。

活性領域４ａには、ｎＭＯＳトランジスタ１０が形成されている。このｎＭＯＳトランジスタ１０は、１対のｎ型ソース／ドレイン領域１１と、ゲート酸化膜１２と、ゲート電極層１３とを有している。１対のソース／ドレイン領域１１は、ｐ型ウエル１ａの表面に互いに間隔を隔てて形成されている。１対のソース／ドレイン領域１１の各々は、たとえばｎ型の高濃度領域１１ａとｎ型の低濃度領域１１ｂとからなるＬＤＤ（Lightly Doped Drain）構造を有している。１対のｎ型ソース／ドレイン領域１１に挟まれる半導体基板上にはゲート酸化膜１２を介してゲート電極層１３のゲート部１３ｂが延在している。

ゲート電極層１３の側壁は、側壁絶縁層により覆われている。この側壁絶縁層は、たとえばゲート電極層１３の側壁と半導体基板の表面とに接する絶縁層１４と、その絶縁層１４上に形成された絶縁層１５との２層構造を有している。絶縁層１４はたとえばＴＥＯＳ（Tetra Etyle Ortho Silicate）酸化膜よりなり、絶縁層１５はたとえばシリコン窒化膜よりなっている。

図１を参照して、ゲート電極層１３は、活性領域４ａ上および素子分離構造上の双方に延在し、活性領域４ａ上を延在するゲート部１３ｂと、素子分離構造上に位置するコンタクトパッド部（広幅部）１３ａとを有している。コンタクトパッド部１３ａはゲート部１３ｂの線幅よりも大きな幅（Ｌ２）を有しており、その線幅方向においてゲート部１３ｂに対して両側（図中左右方向）に張り出した平面形状を有している。このコンタクトパッド部１３ａは上層配線をゲート電極層１３に電気的に接続する部分であり、その接続部分がコンタクト３０ａである。

図３を参照して、ゲート電極層１３を覆うように層間絶縁層３１が形成されており、この層間絶縁層３１にはゲート電極層１３のコンタクトパッド部１３ａに達する孔３１ａが形成されている。孔３１ａ内には導電層３２ａが形成されており、この導電層３２ａがコンタクトパッド部１３ａとコンタクト３０ａで接続されている。この導電層３２ａを介して上層配線層３３ａはゲート電極層１３に電気的に接続されている。

図１および図２（ｂ）を参照して、ｐＭＯＳトランジスタ形成領域においては、半導体基板にｎ型ウエル１ｂが形成されており、このｎ型ウエル１ｂの表面に素子分離構造が選択的に形成されている。この素子分離構造は、上述と同様、たとえば半導体基板の表面に形成された溝２と、その溝２内を充填する絶縁層３とからなるトレンチ分離構造を有している。この素子分離構造によって平面的に囲まれた活性領域４ｂは他の活性領域と電気的に分離されている。つまり、素子分離構造が活性領域間を電気的に分離する役割をなしている。

活性領域４ｂには、ｐＭＯＳトランジスタ２０が形成されている。このｐＭＯＳトランジスタ２０は、１対のｐ型ソース／ドレイン領域２１と、ゲート酸化膜２２と、ゲート電極層２３とを有している。１対のソース／ドレイン領域２１は、ｎ型ウエル１ｂの表面に互いに間隔を隔てて形成されている。１対のソース／ドレイン領域２１の各々は、たとえばｐ型の高濃度領域２１ａとｐ型の低濃度領域２１ｂとからなるＬＤＤ構造を有している。１対のｐ型ソース／ドレイン領域２１に挟まれる半導体基板上にはゲート酸化膜２２を介してゲート電極層２３のゲート部２３ｂが延在している。

ゲート電極層２３の側壁は、側壁絶縁層により覆われている。この側壁絶縁層は、たとえばゲート電極層２３の側壁と半導体基板の表面とに接する絶縁層１４と、その絶縁層１４上に形成された絶縁層１５との２層構造を有している。絶縁層１４はたとえばＴＥＯＳ酸化膜よりなり、絶縁層１５はたとえばシリコン窒化膜よりなっている。

図１を参照して、ゲート電極層２３は、活性領域４ｂ上および素子分離構造上の双方に延在し、活性領域４ｂ上を延在するゲート部２３ｂと、素子分離構造上に位置するコンタクトパッド部（広幅部）２３ａとを有している。コンタクトパッド部２３ａはゲート部２３ｂの線幅よりも大きな線幅を有しており、その線幅方向においてゲート部２３ｂに対して両側（図中左右方向）に張り出した平面形状を有している。このコンタクトパッド部２３ａは上層配線をゲート電極層２３に電気的に接続する部分であり、その接続部分がコンタクト３０ｂである。

図４を参照して、ゲート電極層２３を覆うように層間絶縁層３１が形成されており、この層間絶縁層３１にはゲート電極層２３のコンタクトパッド部２３ａに達する孔３１ｂが形成されている。孔３１ｂ内には導電層３２ｂが形成されており、この導電層３２ｂがコンタクトパッド部２３ａとコンタクト３０ｂで接続されている。この導電層３２ｂを介して上層配線層３３ｂはゲート電極層２３に電気的に接続されている。

図１を参照して、本実施の形態においては、ｎＭＯＳトランジスタにおけるコンタクトパッド部（広幅部）１３ａと活性領域４ａとの間隔Ｓ１は、ｐＭＯＳトランジスタにおけるコンタクトパッド部（広幅部）２３ａと活性領域４ｂとの間隔Ｓ２よりも小さくなるように設計されている。具体的には、ｎＭＯＳトランジスタにおけるコンタクトパッド部１３ａと活性領域４ａとの間隔Ｓ１は０．５μｍ未満であり、ｐＭＯＳトランジスタにおけるコンタクトパッド部２３ａと活性領域４ｂとの間隔Ｓ２は０．５μｍ以上である。

なお、上記の例では、コンタクトパッド部１３ａ、２３ａが線幅方向（ゲート長Ｌ１方向）においてゲート部１３ｂ、２３ｂに対して両側に張り出した場合について説明したが、図５に示すように片側にのみ張り出した平面形状を有していてもよい。

次に、本発明を完成するにあたり本発明者が行なった検討について説明する。
まず本発明者は、ＳＥＭ（Scanning Electron Microscope）によりゲート電極層におけるコーナーラウンディングについて調べた。その結果、図６に示すようにゲート電極層１３におけるゲート部１３ｂとコンタクトパッド部１３ａとの接続部の角やコンタクトパッド部１３ａの角がラウンディングしていた。これにより、ゲート部１３ｂとコンタクトパッド部１３ａとの接続部付近のゲート部１３ｂのゲート長Ｌ３は設計値より大きくなっており、ゲート部１３ｂの他の部分のゲート長Ｌ１よりも大きくなっていた。

次にこのゲート電極層１３のコーナーラウンディングによってトランジスタの電気特性がどの程度影響を受けるかを調べた。

図７（ａ）にゲートのコーナーラウンディング効果を受けやすいレイアウト（パターンＡ）を、また図７（ｂ）にゲートのコーナーラウンディング効果を受けにくいレイアウト（パターンＢ）を示す。図７（ａ）に示すパターンＡでは、ゲートコンタクトパッド部（広幅部）１３ａと活性領域との間隔を０．５μｍ未満（たとえば０．２４μｍ）、ゲート開放端部と活性領域との間隔を０．５μｍ未満（たとえば０．１８μｍ）に固定した。また図７（ｂ）に示すパターンＢでは、ゲートコンタクトパッド部（広幅部）１３ａと活性領域との間隔を０．５μｍ、ゲート開放端部と活性領域との間隔を０．５μｍに固定した。

上記２つのレイアウトの電流比Ｉｄｓ（パターンＡ）／Ｉｄｓ（パターンＢ）のＷ１（ゲート幅方向の活性領域幅：図１参照）依存性を調べた。その結果として、図８にｎＭＯＳトランジスタにおける電流比のＷ１依存性を、図９にｐＭＯＳトランジスタの電流比のＷ１依存性を示す。

図８および図９の結果より、ｎＭＯＳトランジスタでは、活性領域幅Ｗ１が狭い領域でもＩｄｓの劣化は小さいことがわかる。一方、ｐＭＯＳトランジスタでは、Ｗ１が狭い領域ではＩｄｓの劣化が大きく、Ｗ１＝１０μｍに対してＷ１＝０．５μｍではＩｄｓが１０％低くなっていることがわかる。

したがって、ｎＭＯＳトランジスタでは活性領域幅Ｗ１方向の微細化を行なってもゲートのラウンディング効果の影響をほとんど受けず、（１）電流駆動能力が維持され、（２）ゲート開放端部と活性領域との間隔、およびゲートコンタクトパッド部等の広幅部と活性領域との間隔を狭くすることができる。

上記の効果とともに活性領域幅Ｗ１方向の微細化が可能になると集積度のみならずさまざまな寄生容量を小さくでき、高速化も可能となる。

以上より、本実施の形態のようにｎＭＯＳトランジスタにおける間隔Ｓ１をｐＭＯＳトランジスタにおける間隔Ｓ２よりも小さくしても、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの双方でコーナーラウンディングによる電気特性の影響を受けにくい。また、ｎＭＯＳトランジスタの高集積化が容易となる。

また、本実施の形態のように間隔Ｓ１を０．５μｍ未満としても、ｎＭＯＳトランジスタにおいてコーナーラウンディングによる電気特性の影響を受けにくい。また、ｎＭＯＳトランジスタの高集積化が容易となる。

またゲート電極層の平面パターンは図１および図５に示すパターンに限定されず、図１０に示すように複数のゲート部１３ｂが１つのコンタクトパッド部１３ａで互いに接続されたような複雑なパターンであってもよい。

なお、図１０に示す構成は上述した構成以外は図１〜図４の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。

図１４に、本実施の形態１の思想を適用した半導体装置の一例を示す。この図１４に示す構成は、２入力ＮＯＲの構成である。

図１４に示す半導体装置は、上下方向の中央に金属配線（電源線）１１４と、該金属配線１１４の両側（上下）にｎＭＯＳトランジスタとｐＭＯＳトランジスタとをそれぞれ有する。ｎＭＯＳトランジスタとｐＭＯＳトランジスタとは、活性領域４ａ，４ｂ上にそれぞれ形成され、ゲート電極層１１３、ソース領域およびドレイン領域を有している。ゲート電極層１１３は、素子分離構造上に、広幅部の一例であるコンタクトパッド部１１３ａを有している。活性領域４ａ，４ｂ上の所定位置と、コンタクトパッド部１１３ａ上にコンタクト１３０が設けられる。そして、ｎＭＯＳトランジスタ形成用の活性領域４ａを、ｐＭＯＳトランジスタ形成用の活性領域４ｂよりもコンタクトパッド部（広幅部）１１３ａに近づけている。

なお、図１４に示すように、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとは、中央の金属配線１１４に関して対称位置に形成されており、ｎＭＯＳトランジスタやｐＭＯＳトランジスタ形成用のマスクずれのために活性領域４ａ，４ｂとコンタクトパッド部（広幅部）１１３ａとの間の距離が変化しているのではない。

図１５（ａ）に、図１４に示す半導体装置中の１つのコンタクトパッド部１１３ａおよびその近傍の拡大図を示す。

図１５（ａ）に示すように、ｎＭＯＳトランジスタの活性領域４ａとコンタクトパッド部１１３ａ間の間隔Ｓ１を、ｐＭＯＳトランジスタの活性領域４ｂとコンタクトパッド部１１３ａ間の間隔Ｓ２よりも小さくしている。このようにｎＭＯＳトランジスタの活性領域４ａとコンタクトパッド部１１３ａ間の間隔Ｓ１を小さくすることができるので、ＭＯＳトランジスタの集積度を向上することができる。

図１５（ｂ）に、図１５（ａ）に示すパターンの実際の形状例を示す。図１５（ｂ）に示すように、ゲート電極層１１３は、ゲート部１１３ｂとコンタクトパッド部１１３ａとの間に、幅が変化する幅変化部１６ａ、１６ｂを有する。この幅変化部１６ａ、１６ｂは前述のコーナーラウンディングの結果として生じるものであり、図１５（ｂ）の例では、コンタクトパッド部１１３ａに向かうにつれて幅変化部１６ａ、１６ｂの幅が徐々に増大している。

上記のようにｎＭＯＳトランジスタの活性領域４ａとコンタクトパッド部１１３ａとの間隔Ｓ１を、ｐＭＯＳトランジスタの活性領域４ｂとコンタクトパッド部１１３ａとの間隔Ｓ２よりも小さくすることにより、図１５（ｂ）に示すように、ｎＭＯＳトランジスタの活性領域４ａ上に位置する幅変化部１６ａの長さＬ４が、ｐＭＯＳトランジスタの活性領域４ｂ上に位置する幅変化部１６ｂの長さＬ５よりも長くなる。その結果、上記の長さＬ４／活性領域幅Ｗ１の値が、長さＬ５／活性領域幅Ｗ１の値よりも大きくなっている。このようにｎＭＯＳトランジスタにおいては、ゲート電極層の幅変化部と、直下の活性領域との重なり長さが長くなっても、Ｉｄｓの劣化は小さく、トランジスタとしての性能上ほとんど問題とならない。

（実施の形態２）
図１１は、本発明の実施の形態２における半導体装置の構成を概略的に示す平面図である。また図１２は図１１のＸＩＩ−ＸＩＩ線に沿う概略断面図である。図１１および図１２を参照して、本実施の形態においては、ゲート電極層１１３は全長にわたって一定の線幅を有している。このゲート電極層１１３を覆うように層間絶縁層３１が形成されており、この層間絶縁層３１にはゲート電極層１１３に達する孔３１ｃが形成されている。

孔３１ｃ内には、上層配線をゲート電極層１１３に電気的に接続するための導電層３２ｃが形成されている。この導電層３２ｃはゲート電極層１１３にコンタクト１３０で接続されている。図１１のＩＩａ−ＩＩａ線に沿う部分の断面における構成は図２（ａ）に示す構成と同じである。

なおこれ以外の構成については上述した実施の形態１の構成とほぼ同じであるため同一の構成要素については同一の符号を付し、その説明を省略する。

本実施の形態においては、実施の形態１のようにゲート電極層１１３がコンタクトパッド部を有していないため、コンタクトパッド部を設けることによるラウンディング効果を受けない。よって、直線状パターンの場合には、ゲート電極層１１３のラウンディング効果によるＩｄｓ劣化を防止でき、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタとも活性領域幅Ｗ１方向の微細化が可能となる。

またコンタクトパッド部を有していないため、図１４に示すようにコンタクトパッド部１１３ａを設けたパターンよりもコンタクトパッド部を設けない本実施の形態のパターン（図１６参照）の方が微細化が容易となる。またｎＭＯＳトランジスタ形成領域では、活性領域幅Ｗ１方向（ゲート幅方向）に微細化が可能である。

しかし、本実施の形態の構造では、コンタクトがゲート電極層上から踏み外すことによりコンタクト抵抗の増加が懸念される。このとき、図１３に示すように導電層３２ｃがゲート電極層１１３を踏み外し、サイドウォール１４、１５上にずれたとしても、導電層３２ｃはゲート電極層１１３の上面および側面と接することにより導電層３２ｃとゲート電極層１１３との接触面積を確保でき、その接触面積は図１２における接触面積と同程度とすることができるので、コンタクト抵抗に与える影響を小さくすることができる。

図１６に、本実施の形態２の思想を適用した半導体装置の一例を示す。この図１６に示す半導体装置は、コンタクトパッド部を有しないこと以外は、図１４に示す半導体装置と基本的に同様の構成を有する。

図１６に示す上記半導体装置では、ゲート電極層１１３が屈曲部を有しており、該屈曲部が広幅部となる。この屈曲部上にコンタクト１３０を設ける。そして、ｎＭＯＳトランジスタ形成用の活性領域４ａを、ｐＭＯＳトランジスタ形成用の活性領域４ｂよりも屈曲部に近づけている。本例の場合も、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとは、中央の金属配線１１４に関して対称位置に形成されており、ｎＭＯＳトランジスタやｐＭＯＳトランジスタ形成用のマスクずれのために活性領域４ａ，４ｂと屈曲部との間の距離が変化しているのではない。

図１７（ａ）に、図１４に示す半導体装置中の１つの屈曲部およびその近傍の拡大図を示す。

図１７（ａ）に示すように、本例では、ｎＭＯＳトランジスタの活性領域４ａと屈曲部との間隔Ｓ１を、ｐＭＯＳトランジスタの活性領域４ｂと屈曲部との間隔Ｓ２よりも小さくしている。それにより、実施の形態１の場合と同様に、ＭＯＳトランジスタの集積度を向上することができる。それに加え、図１７（ａ）の例では、コンタクトパッド部を設けていないので、実施の形態１の場合よりもさらにＭＯＳトランジスタの集積度を向上することができる。

図１７（ｂ）に、図１７（ａ）に示すパターンの実際の形状例を示す。図１７（ｂ）に示す例の場合も、ゲート電極層１１３は、ゲート部１１３ｂと屈曲部との間に、幅が変化する幅変化部１６ａ、１６ｂを有する。この幅変化部１６ａ、１６ｂの幅は、屈曲部に向かうにつれて徐々に増大している。

図１７（ｂ）の場合も、ｎＭＯＳトランジスタの活性領域４ａと屈曲部との間隔Ｓ１を、ｐＭＯＳトランジスタの活性領域４ｂと屈曲部との間隔Ｓ２より小さくしているので、ｎＭＯＳトランジスタの活性領域４ａ上に位置する幅変化部１６ａの長さＬ４が、ｐＭＯＳトランジスタの活性領域４ｂ上に位置する幅変化部１６ｂの長さＬ５よりも長くなる。その結果、上記の長さＬ４／活性領域幅Ｗ１の値が、長さＬ５／活性領域幅Ｗ１の値よりも大きくなっている。この図１７（ｂ）の場合も、ｎＭＯＳトランジスタにおいては、ゲート電極層の幅変化部と、直下の活性領域との重なり長さが長くなっても、Ｉｄｓの劣化は小さく、トランジスタとしての性能上ほとんど問題とならない。

なお、上述の実施の形態１および２においては、ＭＯＳトランジスタを有する半導体装置について説明したが、本発明はＭＯＳトランジスタを有する半導体装置に限定されずＭＩＳトランジスタを有する半導体装置に適用することができる。

また、実施の形態１，２においては、ゲート電極層における広幅部の例としてコンタクトパッド部や屈曲部を設けた場合について説明したが、これ以外の形態の広幅部を設けることも考えられる。

さらに、ゲート電極層における幅変化部の例としては、素子分離領域に向かって徐々に幅が増大するものを挙げたが、素子分離領域に向かって徐々に幅が減少する場合や、素子分離領域に向かって段階的に幅が増減する場合も考えられる。

以上のように本発明の実施の形態について説明したが、各実施の形態の構成を適宜組合わせることも当初から予定している。

また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、ＭＩＳトランジスタを有する半導体装置に特に有利に適用することができる。

本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。 図１のＩＩａ−ＩＩａ線に沿う概略断面図（ａ）、図１のＩＩｂ−ＩＩｂ線に沿う概略断面図（ｂ）である。 コンタクトパッド部に導電層が接続された様子を示す図であり、図１のＩＩＩ−ＩＩＩ線に沿う概略断面図である。 コンタクトパッド部に導電層が接続された様子を示す図であり、図１のＩＶ−ＩＶ線に沿う概略断面図である。 ゲート電極層の別パターンを示す概略平面図である。 ゲート電極層におけるコーナーラウンディングについてＳＥＭにより観察した様子を表した平面図である。 コーナーラウンディングによる電気特性が受ける影響を調べるためのレイアウトを示す平面図であり、コーナーラウンディング効果を受けやすいレイアウト（ａ）と、コーナーラウンディング効果を受けにくいレイアウト（ｂ）とを示す図である。 ｎＭＯＳトランジスタにおける電流比Ｉｄｓ（パターンＡ）／Ｉｄｓ（パターンＢ）のＷ１（ゲート部の線幅）依存性を示す図である。 ｐＭＯＳトランジスタにおける電流比Ｉｄｓ（パターンＡ）／Ｉｄｓ（パターンＢ）のＷ１（ゲート部の線幅）依存性を示す図である。 実施の形態１におけるゲート電極層の別パターンを示す概略平面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す平面図である。 図１１のＸＩＩ−ＸＩＩ線に沿う概略断面図である。 上層配線のコンタクトがゲート電極層からサイドウォール側へずれた様子を示す概略断面図である。 コンタクトパッド部を有するパターンを含む半導体装置の一例を示す概略平面図である。 （ａ）は図１４の部分拡大図であり、（ｂ）は（ａ）に示すパターンの実際の形状例を示す図である。 コンタクトパッド部を有しないパターンを含む半導体装置の一例を示す概略平面図である。 （ａ）は図１６の部分拡大図であり、（ｂ）は（ａ）に示すパターンの実際の形状例を示す図である。

符号の説明

１ａ ｐ型ウエル、１ｂ ｎ型ウエル、２ 溝、３ 絶縁層、４ａ，４ｂ 活性領域、１０ ｎＭＯＳトランジスタ、１１ ドレイン領域、１１ａ 高濃度領域、１１ｂ 低濃度領域、１２ ゲート酸化膜、１３ａ コンタクトパッド部、１３ｂ ゲート部、１３ ゲート電極層、１４，１５ 絶縁層（サイドウォール）、１６ａ，１６ｂ 幅変化部、２０ ｐＭＯＳトランジスタ、２１ ドレイン領域、２１ａ 高濃度領域、２１ｂ 低濃度領域、２２ ゲート酸化膜、２３ａ コンタクトパッド部、２３ｂ ゲート部、２３ ゲート電極層、３０ａ，３０ｂ コンタクト、３１ａ，３１ｂ，３１ｃ 孔、３１ 層間絶縁層、３２ａ，３２ｂ，３２ｃ 導電層、３３ａ，３３ｂ 上層配線層、１１３ ゲート電極層、１１３ａ コンタクトパッド部、１３０ コンタクト。

Claims (8)

1. ｎＭＩＳトランジスタとｐＭＩＳトランジスタとを有する半導体装置であって、
   半導体基板と、
   前記半導体基板の活性領域間を電気的に分離するように前記半導体基板の主表面に形成された素子分離構造と、
   前記活性領域に形成された前記ｎＭＩＳトランジスタのソース領域およびドレイン領域と、
   前記ソース領域および前記ドレイン領域に挟まれる半導体基板の領域上に絶縁層を介して形成された前記ｎＭＩＳトランジスタのゲート電極層とを備え、
   前記ゲート電極層は、前記活性領域上および前記素子分離構造上の双方に延在し、かつ前記素子分離構造上に広幅部を有し、かつ前記活性領域と前記広幅部との平面的な間隔が０．５μｍ未満であることを特徴とする、半導体装置。
2. 前記広幅部は、コンタクトパッド部を含み、
   前記コンタクトパッド部は前記ゲート電極層のゲート部に対して片側にのみ張り出した平面形状を有することを特徴とする、請求項１に記載の半導体装置。
3. 前記広幅部は、コンタクトパッド部を含み、
   前記コンタクトパッド部は前記ゲート電極層のゲート部に対して両側に張り出した平面形状を有することを特徴とする、請求項１に記載の半導体装置。
4. ｎＭＩＳトランジスタとｐＭＩＳトランジスタとを有する半導体装置であって、
   半導体基板と、
   前記半導体基板の第１の活性領域と第２の活性領域との間を電気的に分離するように前記半導体基板の主表面に形成された素子分離構造と、
   前記第１の活性領域に形成された前記ｎＭＩＳトランジスタのソース領域およびドレイン領域と、
   前記ｎＭＩＳトランジスタの前記ソース領域および前記ドレイン領域に挟まれる半導体基板の領域上に第１の絶縁層を介して形成された前記ｎＭＩＳトランジスタのゲート電極層と、
   前記第２の活性領域に形成された前記ｐＭＩＳトランジスタのソース領域およびドレイン領域と、
   前記ｐＭＩＳトランジスタの前記ソース領域および前記ドレイン領域に挟まれる半導体基板の領域上に第２の絶縁層を介して形成された前記ｐＭＩＳトランジスタのゲート電極層とを備え、
   前記ｎＭＩＳトランジスタの前記ゲート電極層は、前記第１の活性領域上および前記素子分離構造上の双方に延在し、かつ前記素子分離構造上に第１の広幅部を有し、
   前記ｐＭＩＳトランジスタの前記ゲート電極層は、前記第２の活性領域上および前記素子分離構造上の双方に延在し、かつ前記素子分離構造上に第２の広幅部を有し、
   前記第１の活性領域と前記第１の広幅部との平面的な間隔が前記第２の活性領域と前記第２の広幅部との平面的な間隔よりも小さいことを特徴とする、半導体装置。
5. 前記ｎＭＩＳトランジスタの前記ゲート電極層は、前記第１の活性領域上に、幅が変化する第１の幅変化部を有し、
   前記ｐＭＩＳトランジスタの前記ゲート電極層は、前記第２の活性領域上に、幅が変化する第２の幅変化部を有し、
   前記第１の活性領域上に位置する前記第１の幅変化部の長さが、前記第２の活性領域上に位置する前記第２の幅変化部の長さよりも長い、請求項４に記載の半導体装置。
6. 半導体基板と、
   前記半導体基板の活性領域間を電気的に分離するように前記半導体基板の主表面に形成された素子分離構造と、
   前記活性領域に形成された前記ＭＩＳトランジスタのソース領域およびドレイン領域と、
   前記ソース領域および前記ドレイン領域に挟まれる半導体基板の領域上に絶縁層を介し
   て形成された前記ＭＩＳトランジスタのゲート電極層と、
   前記ゲート電極層上に位置し、かつ前記ゲート電極層の少なくとも上面に接続された導電層とを備え、
   前記ゲート電極層は、全長にわたって一定の幅を有していることを特徴とする、半導体装置。
7. 前記ゲート電極層の側面を覆う側壁絶縁層をさらに備えたことを特徴とする、請求項６に記載の半導体装置。
8. 前記導電層は前記ゲート電極層上および前記側壁絶縁層上に位置しており、前記ゲート電極層の上面および側面に接続されていることを特徴とする、請求項７に記載の半導体装置。

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