JP2001077199A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2001077199A JP2001077199A JP25130599A JP25130599A JP2001077199A JP 2001077199 A JP2001077199 A JP 2001077199A JP 25130599 A JP25130599 A JP 25130599A JP 25130599 A JP25130599 A JP 25130599A JP 2001077199 A JP2001077199 A JP 2001077199A
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- diffusion region
- portions
- gate terminal
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 セル寸法としてのセル高を縮小し、セル構成
を高密度化して、コスト低減の効果を達成できる半導体
集積回路装置を得る。 【解決手段】 基本集合素子としてのセル１を、ゲート
端子取り出し部５Ｐ，５Ｎの少なくとも一部がＰ拡散領
域３ＰおよびＮ拡散領域３Ｎからなる活性領域部へ埋め
込まれた構造を有する一導電型チャネルトランジスタと
その反対導電型チャネルトランジスタとで構成する。
を高密度化して、コスト低減の効果を達成できる半導体
集積回路装置を得る。 【解決手段】 基本集合素子としてのセル１を、ゲート
端子取り出し部５Ｐ，５Ｎの少なくとも一部がＰ拡散領
域３ＰおよびＮ拡散領域３Ｎからなる活性領域部へ埋め
込まれた構造を有する一導電型チャネルトランジスタと
その反対導電型チャネルトランジスタとで構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に基本集合素子（以下、セルという）の
構造に関するものである。
装置に関し、特に基本集合素子（以下、セルという）の
構造に関するものである。
【０００２】
【従来の技術】近年、大規模集積回路が急速に大型化，
多様化するにつれ、製造コストを下げることは最重要課
題となっている。ここで、直接チップ単価を抑制するこ
とのできる一要因であるセルにおいて、セル単位面積の
縮小はコスト低減への大きな課題である。
多様化するにつれ、製造コストを下げることは最重要課
題となっている。ここで、直接チップ単価を抑制するこ
とのできる一要因であるセルにおいて、セル単位面積の
縮小はコスト低減への大きな課題である。
【０００３】従来のマスター・スライス方式におけるゲ
ートアレイ構造は、ゲート端子取り出し部を有するＰチ
ャネルトランジスタおよびＮチャネルトランジスタを整
然とした行列形式に配置し、求める素子機能を得るため
に配線することによりセルを構成していた。
ートアレイ構造は、ゲート端子取り出し部を有するＰチ
ャネルトランジスタおよびＮチャネルトランジスタを整
然とした行列形式に配置し、求める素子機能を得るため
に配線することによりセルを構成していた。
【０００４】このゲート端子取り出し部は、各種機能を
有する論理素子を構成するための接続孔（以下、コンタ
クトという）が打たれることを前提とするため、面積が
大きく、高密度なセルを構成する上での一つの制約とな
っていた。
有する論理素子を構成するための接続孔（以下、コンタ
クトという）が打たれることを前提とするため、面積が
大きく、高密度なセルを構成する上での一つの制約とな
っていた。
【０００５】ＣＭＯＳ素子には、インバータ，ナンドゲ
ート，ノアゲートその他各種の論理素子があるが、その
機能ごとに予めセルレイアウトを用意している。図１
１，図１２に従来の半導体集積回路に使用されるセルで
の一例を示す。前記従来例におけるセル機能はナンドゲ
ート機能を有するが、如何なる機能種別を持つかについ
てはその種別を問わない。
ート，ノアゲートその他各種の論理素子があるが、その
機能ごとに予めセルレイアウトを用意している。図１
１，図１２に従来の半導体集積回路に使用されるセルで
の一例を示す。前記従来例におけるセル機能はナンドゲ
ート機能を有するが、如何なる機能種別を持つかについ
てはその種別を問わない。
【０００６】図１１において、図示上下２箇所のゲート
取り出し部ＧＵ１，ＧＵ２を備えたＰチャネルトランジ
スタＴＰ１，ＴＰ２，ＴＤ１，ＴＤ２およびＮチャネル
トランジスタＴＮ１，ＴＮ２，ＴＤ３，ＴＤ４が配置さ
れている内、２個のＰチャネルトランジスタＴＰ１，Ｔ
Ｐ２および２個のＮチャネルトランジスタＴＮ１，ＴＮ
２からナンドゲートを構成している。ＧＣ１はゲートコ
ンタクトセル、ＷＣ１は電源配線コンタクトセルであ
る。
取り出し部ＧＵ１，ＧＵ２を備えたＰチャネルトランジ
スタＴＰ１，ＴＰ２，ＴＤ１，ＴＤ２およびＮチャネル
トランジスタＴＮ１，ＴＮ２，ＴＤ３，ＴＤ４が配置さ
れている内、２個のＰチャネルトランジスタＴＰ１，Ｔ
Ｐ２および２個のＮチャネルトランジスタＴＮ１，ＴＮ
２からナンドゲートを構成している。ＧＣ１はゲートコ
ンタクトセル、ＷＣ１は電源配線コンタクトセルであ
る。
【０００７】図１３に、図示上下２箇所のゲート取り出
し部ＧＵ１，ＧＵ２を備えたトランジスタの形状を示
す。図１２は片側一方にゲート取り出し部ＧＵ１を備え
た場合の一例を、図１４は片側一方にゲート取り出し部
ＧＵ１を備えたトランジスタの形状を示す。図１２およ
び図１４において、図１１，図１３と同一符号は同一ま
たは相当部分を示すものである。
し部ＧＵ１，ＧＵ２を備えたトランジスタの形状を示
す。図１２は片側一方にゲート取り出し部ＧＵ１を備え
た場合の一例を、図１４は片側一方にゲート取り出し部
ＧＵ１を備えたトランジスタの形状を示す。図１２およ
び図１４において、図１１，図１３と同一符号は同一ま
たは相当部分を示すものである。
【０００８】マスター・スライス方式では予め大量のト
ランジスタを配置している。しかし、実際に全てのトラ
ンジスタを使用することは殆どなく、未使用のトランジ
スタをＶＤＤ電位またはＶＳＳ電位に固定する必要があ
る。図中、ＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４が未使用ト
ランジスタにあたる。また、ＶＤＤ電位またはＶＳＳ電
位に固定する際の電源配線層（図１１における：ＶＤ
１，ＶＳ１）や、セルのソース領域の接続配線層は、通
常、セル内を配線する配線層（図１１：Ｌ１）と同一配
線層を使用し、コンタクトセル（図１１：ＷＣ１）で接
続されていた。
ランジスタを配置している。しかし、実際に全てのトラ
ンジスタを使用することは殆どなく、未使用のトランジ
スタをＶＤＤ電位またはＶＳＳ電位に固定する必要があ
る。図中、ＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４が未使用ト
ランジスタにあたる。また、ＶＤＤ電位またはＶＳＳ電
位に固定する際の電源配線層（図１１における：ＶＤ
１，ＶＳ１）や、セルのソース領域の接続配線層は、通
常、セル内を配線する配線層（図１１：Ｌ１）と同一配
線層を使用し、コンタクトセル（図１１：ＷＣ１）で接
続されていた。
【０００９】理想的なセル使用でのセル高は、Ｐチャネ
ルトランジスタおよびＮチャネルトランジスタのゲート
幅と、ＰチャネルトランジスタとＮチャネルトランジス
タ間の距離とゲート端からセル枠までの距離の和で決定
される。完全にセルがバッティング配置されることを理
想とすると、ゲート端からセル枠までの距離は［（ゲー
ト端−ゲート端間距離）×（１／２）］となる。
ルトランジスタおよびＮチャネルトランジスタのゲート
幅と、ＰチャネルトランジスタとＮチャネルトランジス
タ間の距離とゲート端からセル枠までの距離の和で決定
される。完全にセルがバッティング配置されることを理
想とすると、ゲート端からセル枠までの距離は［（ゲー
ト端−ゲート端間距離）×（１／２）］となる。
【００１０】ＰチャネルトランジスタとＮチャネルトラ
ンジスタ間の距離が（図１１：Ａ）、（ゲート端−ゲー
ト端間距離）が（図１１：Ｂ）、［（ゲート端−ゲート
端間距離）×（１／２）］が（図１１：Ｃ）にあたる。
ンジスタ間の距離が（図１１：Ａ）、（ゲート端−ゲー
ト端間距離）が（図１１：Ｂ）、［（ゲート端−ゲート
端間距離）×（１／２）］が（図１１：Ｃ）にあたる。
【００１１】
【発明が解決しようとする課題】この発明は、セル寸法
を縮小し、セル構成を高密度化して、コスト低減の効果
を達成できる半導体集積回路装置を提供することを目的
とする。
を縮小し、セル構成を高密度化して、コスト低減の効果
を達成できる半導体集積回路装置を提供することを目的
とする。
【００１２】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置では、基本集合素子をゲート端子取り出し
部の少なくとも一部が活性領域部へ埋め込まれた構造を
有する一導電型チャネルトランジスタとその反対導電型
チャネルトランジスタとで構成するものである。
集積回路装置では、基本集合素子をゲート端子取り出し
部の少なくとも一部が活性領域部へ埋め込まれた構造を
有する一導電型チャネルトランジスタとその反対導電型
チャネルトランジスタとで構成するものである。
【００１３】第２の発明に係る半導体集積回路装置で
は、Ｎウエル領域に設けられたＰ拡散領域と、前記Ｐ拡
散領域に設けられた第１のゲート部と、Ｐウエル領域に
設けられたＮ拡散領域と、前記Ｎ拡散領域に設けられた
第２のゲート部と、前記第１および第２のゲート部にそ
れぞれ設けられた第１および第２のゲート端子取り出し
部とを備え、前記第１および第２のゲート端子取り出し
部の少なくとも一部を前記Ｐ拡散領域および前記Ｎ拡散
領域からなる活性領域部に配設するようにしたものであ
る。
は、Ｎウエル領域に設けられたＰ拡散領域と、前記Ｐ拡
散領域に設けられた第１のゲート部と、Ｐウエル領域に
設けられたＮ拡散領域と、前記Ｎ拡散領域に設けられた
第２のゲート部と、前記第１および第２のゲート部にそ
れぞれ設けられた第１および第２のゲート端子取り出し
部とを備え、前記第１および第２のゲート端子取り出し
部の少なくとも一部を前記Ｐ拡散領域および前記Ｎ拡散
領域からなる活性領域部に配設するようにしたものであ
る。
【００１４】第３の発明に係る半導体集積回路装置で
は、Ｎウエル領域に設けられたＰ拡散領域と、前記Ｐ拡
散領域に設けられた第１のゲート部と、Ｐウエル領域に
設けられたＮ拡散領域と、前記Ｎ拡散領域に設けられた
第２のゲート部と、前記第１および第２のゲート部にそ
れぞれ設けられた第１および第２のゲート端子取り出し
部とを備え、第１および第２のゲート端子取り出し部を
前記第１および第２のゲート部の両端部のうち片側一方
のみにそれぞれ設けるとともに、前記第１および第２の
ゲート端子取り出し部の少なくとも一部を前記Ｐ拡散領
域および前記Ｎ拡散領域からなる活性領域部に配設する
ようにしたものである。
は、Ｎウエル領域に設けられたＰ拡散領域と、前記Ｐ拡
散領域に設けられた第１のゲート部と、Ｐウエル領域に
設けられたＮ拡散領域と、前記Ｎ拡散領域に設けられた
第２のゲート部と、前記第１および第２のゲート部にそ
れぞれ設けられた第１および第２のゲート端子取り出し
部とを備え、第１および第２のゲート端子取り出し部を
前記第１および第２のゲート部の両端部のうち片側一方
のみにそれぞれ設けるとともに、前記第１および第２の
ゲート端子取り出し部の少なくとも一部を前記Ｐ拡散領
域および前記Ｎ拡散領域からなる活性領域部に配設する
ようにしたものである。
【００１５】第４の発明に係る半導体集積回路装置で
は、Ｎウエル領域に設けられたＰ拡散領域と、前記Ｐ拡
散領域に設けられた第１のゲート部と、Ｐウエル領域に
設けられたＮ拡散領域と、前記Ｎ拡散領域に設けられた
第２のゲート部と、前記第１のゲート部のＮ拡散領域側
端部に設けられた第１のゲート端子取り出し部と、前記
第２のゲート部のＰ拡散領域側端部に設けられた第２の
ゲート端子取り出し部とを備え、前記第１のゲート端子
取り出し部の少なくとも一部を前記Ｐ拡散領域に配設す
るとともに、前記第２のゲート端子取り出し部の少なく
とも一部を前記Ｎ拡散領域に配設するようにしたもので
ある。
は、Ｎウエル領域に設けられたＰ拡散領域と、前記Ｐ拡
散領域に設けられた第１のゲート部と、Ｐウエル領域に
設けられたＮ拡散領域と、前記Ｎ拡散領域に設けられた
第２のゲート部と、前記第１のゲート部のＮ拡散領域側
端部に設けられた第１のゲート端子取り出し部と、前記
第２のゲート部のＰ拡散領域側端部に設けられた第２の
ゲート端子取り出し部とを備え、前記第１のゲート端子
取り出し部の少なくとも一部を前記Ｐ拡散領域に配設す
るとともに、前記第２のゲート端子取り出し部の少なく
とも一部を前記Ｎ拡散領域に配設するようにしたもので
ある。
【００１６】第５の発明に係る半導体集積回路装置で
は、前記Ｐ拡散領域およびＮ拡散領域ならびに第１およ
び第２のゲート部で構成される使用状態のトランジスタ
については、第１および第２のゲート端子取り出し部を
互いに接続し、前記Ｐ拡散領域およびＮ拡散領域ならび
に第１および第２のゲート部で構成される未使用状態の
トランジスタについては、第１および第２のゲート端子
取り出し部をそれぞれ第１または第２のゲート部に沿っ
て電源配線に接続するようにしたものである。
は、前記Ｐ拡散領域およびＮ拡散領域ならびに第１およ
び第２のゲート部で構成される使用状態のトランジスタ
については、第１および第２のゲート端子取り出し部を
互いに接続し、前記Ｐ拡散領域およびＮ拡散領域ならび
に第１および第２のゲート部で構成される未使用状態の
トランジスタについては、第１および第２のゲート端子
取り出し部をそれぞれ第１または第２のゲート部に沿っ
て電源配線に接続するようにしたものである。
【００１７】第６の発明に係る半導体集積回路装置で
は、電源配線および未使用状態のトランジスタに係るゲ
ート端子取り出し部と電源配線との接続配線を、使用状
態のトランジスタに係るゲート端子取り出し部の接続配
線を行う配線層と異なる配線層を用いて配線するように
したものである。
は、電源配線および未使用状態のトランジスタに係るゲ
ート端子取り出し部と電源配線との接続配線を、使用状
態のトランジスタに係るゲート端子取り出し部の接続配
線を行う配線層と異なる配線層を用いて配線するように
したものである。
【００１８】第７の発明に係る半導体集積回路装置で
は、使用状態のトランジスタに係るゲート端子取り出し
部相互間の接続配線を行うとともに、Ｐ拡散領域および
Ｎ拡散領域相互間の接続配線を行うための第１の配線層
と、未使用状態のトランジスタに係るゲート端子取り出
し部と電源配線との接続配線を行うための前記第１の配
線層と異なる第２の配線層とを用いて配線するようにし
たものである。
は、使用状態のトランジスタに係るゲート端子取り出し
部相互間の接続配線を行うとともに、Ｐ拡散領域および
Ｎ拡散領域相互間の接続配線を行うための第１の配線層
と、未使用状態のトランジスタに係るゲート端子取り出
し部と電源配線との接続配線を行うための前記第１の配
線層と異なる第２の配線層とを用いて配線するようにし
たものである。
【００１９】第８の発明に係る半導体集積回路装置で
は、互いに並行する直線上に延在して配設された両端部
を有し前記両端部と直交する屈曲部により連結されるベ
ントゲートを構成するゲート部を設けたものである。
は、互いに並行する直線上に延在して配設された両端部
を有し前記両端部と直交する屈曲部により連結されるベ
ントゲートを構成するゲート部を設けたものである。
【００２０】第９の発明に係る半導体集積回路装置で
は、Ｎウエル領域に設けられたＰ拡散領域と、前記Ｐ拡
散領域に設けられた第１のゲート部と、Ｐウエル領域に
設けられたＮ拡散領域と、前記Ｎ拡散領域に設けられた
第２のゲート部とを備え、前記第１および第２のゲート
部を互いに並行する直線上に延在して配設された両端部
を有し前記両端部と直交する屈曲部により連結されるベ
ントゲートにより構成するようにしたものである。
は、Ｎウエル領域に設けられたＰ拡散領域と、前記Ｐ拡
散領域に設けられた第１のゲート部と、Ｐウエル領域に
設けられたＮ拡散領域と、前記Ｎ拡散領域に設けられた
第２のゲート部とを備え、前記第１および第２のゲート
部を互いに並行する直線上に延在して配設された両端部
を有し前記両端部と直交する屈曲部により連結されるベ
ントゲートにより構成するようにしたものである。
【００２１】第１０の発明に係る半導体集積回路装置で
は、互いに並行する両端部相互間が直交に屈曲するベン
トゲートからなる複数のゲート部を設けたものである。
は、互いに並行する両端部相互間が直交に屈曲するベン
トゲートからなる複数のゲート部を設けたものである。
【００２２】第１１の発明に係る半導体集積回路装置で
は、Ｐ拡散領域に複数設けられた第１のゲート部を互い
に並行する両端部相互間が直交に屈曲するベントゲート
により構成するとともに、Ｎ拡散領域に複数設けられた
第２のゲート部を互いに並行する両端部相互間が直交に
屈曲するベントゲートにより構成したものにおいて、前
記第１および第２のゲート部における互いに近接するそ
れぞれの一端部を同一直線上に配設し、かつ、前記第１
および第２のゲート部におけるそれぞれの他端部を前記
直線と異なる直線上に配設したものである。
は、Ｐ拡散領域に複数設けられた第１のゲート部を互い
に並行する両端部相互間が直交に屈曲するベントゲート
により構成するとともに、Ｎ拡散領域に複数設けられた
第２のゲート部を互いに並行する両端部相互間が直交に
屈曲するベントゲートにより構成したものにおいて、前
記第１および第２のゲート部における互いに近接するそ
れぞれの一端部を同一直線上に配設し、かつ、前記第１
および第２のゲート部におけるそれぞれの他端部を前記
直線と異なる直線上に配設したものである。
【００２３】第１２の発明に係る半導体集積回路装置で
は、互いに平行する直線上に延在してそれぞれ配設され
た両端部を有し前記両端部と直交する屈曲部により連結
されるベントゲートを構成するゲート部と、前記ゲート
部の一方の端部に設けられたゲート端子取り出し部とを
備え、前記ゲート端子取り出し部を前記ゲート部の他方
の端部が延在する直線側に突出して配設したものであ
る。
は、互いに平行する直線上に延在してそれぞれ配設され
た両端部を有し前記両端部と直交する屈曲部により連結
されるベントゲートを構成するゲート部と、前記ゲート
部の一方の端部に設けられたゲート端子取り出し部とを
備え、前記ゲート端子取り出し部を前記ゲート部の他方
の端部が延在する直線側に突出して配設したものであ
る。
【００２４】第１３の発明に係る半導体集積回路装置で
は、互いに平行する直線上に延在してそれぞれ配設され
た両端部を有し前記両端部と直交する屈曲部により連結
されるベントゲートを構成してＰ拡散領域に配設された
第１のゲート部と、互いに平行する直線上に延在してそ
れぞれ配設された両端部を有し前記両端部と直交する屈
曲部により連結されるベントゲートを構成してＮ拡散領
域に配設された第２のゲート部と、前記第１および第２
のゲート部における一方の端部にそれぞれ設けられ、前
記ゲート部の他方の端部が延在する直線側に突出して配
設された第１および第２のゲート端子取り出し部を設
け、前記第１および第２のゲート端子取り出し部を互い
に配線接続したものである。
は、互いに平行する直線上に延在してそれぞれ配設され
た両端部を有し前記両端部と直交する屈曲部により連結
されるベントゲートを構成してＰ拡散領域に配設された
第１のゲート部と、互いに平行する直線上に延在してそ
れぞれ配設された両端部を有し前記両端部と直交する屈
曲部により連結されるベントゲートを構成してＮ拡散領
域に配設された第２のゲート部と、前記第１および第２
のゲート部における一方の端部にそれぞれ設けられ、前
記ゲート部の他方の端部が延在する直線側に突出して配
設された第１および第２のゲート端子取り出し部を設
け、前記第１および第２のゲート端子取り出し部を互い
に配線接続したものである。
【００２５】この発明の半導体集積回路装置は、一導電
型チャネルトランジスタとその反対導電型チャネルトラ
ンジスタを有し、それらはゲート端子取り出し部を部分
的に活性領域部へ埋め込んだ構造を備えている。これに
よりセル寸法は従来よりも縮小可能となり、高密度なセ
ルを得ることができる。これは、ゲート端子取り出し部
が上下２箇所ある場合でも従来のセル高より縮小され、
加えてマスター・スライス方式のゲートアレイ構造に限
らず、セルベース方式等の他の方式においても所望の効
果が得られるものである。
型チャネルトランジスタとその反対導電型チャネルトラ
ンジスタを有し、それらはゲート端子取り出し部を部分
的に活性領域部へ埋め込んだ構造を備えている。これに
よりセル寸法は従来よりも縮小可能となり、高密度なセ
ルを得ることができる。これは、ゲート端子取り出し部
が上下２箇所ある場合でも従来のセル高より縮小され、
加えてマスター・スライス方式のゲートアレイ構造に限
らず、セルベース方式等の他の方式においても所望の効
果が得られるものである。
【００２６】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を、図１，図４，図５および図６について説
明する。図１に、この発明による実施の形態１において
半導体集積回路に使用されるセルでの一例を示し、図４
に、そのセルに使用するゲート端子取り出し部を部分的
に活性領域部へ埋め込んだ構造を取るトランジスタを示
す。図５は、ゲートコンタクトセルＧＣ１の平面構造を
示し、図６は電源配線コンタクトセルＷＣ１の平面構造
を示すものである。この発明の実施の形態におけるセル
機能はナンドゲートの機能を有するが、セルの機能種別
については、その種別を問わない。
施の形態１を、図１，図４，図５および図６について説
明する。図１に、この発明による実施の形態１において
半導体集積回路に使用されるセルでの一例を示し、図４
に、そのセルに使用するゲート端子取り出し部を部分的
に活性領域部へ埋め込んだ構造を取るトランジスタを示
す。図５は、ゲートコンタクトセルＧＣ１の平面構造を
示し、図６は電源配線コンタクトセルＷＣ１の平面構造
を示すものである。この発明の実施の形態におけるセル
機能はナンドゲートの機能を有するが、セルの機能種別
については、その種別を問わない。
【００２７】図１において、１は基本集合素子としての
セル、２Ｎはセル１に形成されたＮウエル領域、２Ｐは
セル１に形成されたＰウエル領域、３ＰはＮウエル領域
２Ｎに設けられたＰ拡散領域、３ＮはＰウエル領域２Ｐ
に設けられたＮ拡散領域である。４ＰはＰ拡散領域３Ｐ
に設けられたゲート部、４ＮはＮ拡散領域３Ｎに設けら
れたゲート部、５Ｐはゲート部４Ｐのゲート端子取り出
し部、５Ｎはゲート部４Ｎのゲート端子取り出し部、Ｇ
Ｃ１はゲートコンタクトセルである。
セル、２Ｎはセル１に形成されたＮウエル領域、２Ｐは
セル１に形成されたＰウエル領域、３ＰはＮウエル領域
２Ｎに設けられたＰ拡散領域、３ＮはＰウエル領域２Ｐ
に設けられたＮ拡散領域である。４ＰはＰ拡散領域３Ｐ
に設けられたゲート部、４ＮはＮ拡散領域３Ｎに設けら
れたゲート部、５Ｐはゲート部４Ｐのゲート端子取り出
し部、５Ｎはゲート部４Ｎのゲート端子取り出し部、Ｇ
Ｃ１はゲートコンタクトセルである。
【００２８】ＶＤ１は電源電位に保持されるＶＤＤ電源
配線、ＶＳ１は接地電位に保持されるＶＳＳ電源配線、
ＷＣ１は電源配線コンタクトセル、Ｌ１はセル内配線
層、６はセル内配線層Ｌ１を構成するゲート間配線、７
はセル内配線層Ｌ１を構成する拡散領域間配線、８はセ
ル内配線層Ｌ１を構成する電源ゲート間配線、９はセル
内配線層Ｌ１を構成する電源拡散領域間配線である。
配線、ＶＳ１は接地電位に保持されるＶＳＳ電源配線、
ＷＣ１は電源配線コンタクトセル、Ｌ１はセル内配線
層、６はセル内配線層Ｌ１を構成するゲート間配線、７
はセル内配線層Ｌ１を構成する拡散領域間配線、８はセ
ル内配線層Ｌ１を構成する電源ゲート間配線、９はセル
内配線層Ｌ１を構成する電源拡散領域間配線である。
【００２９】Ｐ拡散領域３Ｐに複数設けられたゲート部
４Ｐは、Ｐ拡散領域３Ｐとともに、それぞれＰチャネル
ＭＯＳトランジスタＴＰ１，ＴＰ２およびＴＤ１，ＴＤ
２を構成する。Ｎ拡散領域３Ｎに複数設けられたゲート
部４Ｎは、Ｎ拡散領域３Ｎとともに、それぞれＮチャネ
ルＭＯＳトランジスタＴＮ１，ＴＮ２およびＴＤ３，Ｔ
Ｄ４を構成する。ここで、トランジスタＴＰ１，ＴＰ
２，ＴＰ３，ＴＰ４は、使用状態にあるトランジスタで
あり、トランジスタＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４
は、未使用状態のトランジスタである。
４Ｐは、Ｐ拡散領域３Ｐとともに、それぞれＰチャネル
ＭＯＳトランジスタＴＰ１，ＴＰ２およびＴＤ１，ＴＤ
２を構成する。Ｎ拡散領域３Ｎに複数設けられたゲート
部４Ｎは、Ｎ拡散領域３Ｎとともに、それぞれＮチャネ
ルＭＯＳトランジスタＴＮ１，ＴＮ２およびＴＤ３，Ｔ
Ｄ４を構成する。ここで、トランジスタＴＰ１，ＴＰ
２，ＴＰ３，ＴＰ４は、使用状態にあるトランジスタで
あり、トランジスタＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４
は、未使用状態のトランジスタである。
【００３０】図１では、片側一方のゲート端子取り出し
部５Ｐ，５Ｎを備えたＰチャネルトランジスタＴＰ１，
ＴＰ２およびＴＤ１，ＴＤ２、ならびに、Ｎチャネルト
ランジスタＴＮ１，ＴＮ２およびＴＤ３，ＴＤ４が配置
されている内、２個のＰチャネルトランジスタＴＰ１，
ＴＰ２および２個のＮチャネルトランジスタＴＮ１，Ｔ
Ｎ２によってナンドゲートを構成している。
部５Ｐ，５Ｎを備えたＰチャネルトランジスタＴＰ１，
ＴＰ２およびＴＤ１，ＴＤ２、ならびに、Ｎチャネルト
ランジスタＴＮ１，ＴＮ２およびＴＤ３，ＴＤ４が配置
されている内、２個のＰチャネルトランジスタＴＰ１，
ＴＰ２および２個のＮチャネルトランジスタＴＮ１，Ｔ
Ｎ２によってナンドゲートを構成している。
【００３１】ゲート端子取り出し部５Ｐ，５Ｎの電源ゲ
ート間配線８への接続は、図５に示すコンタクトセルＧ
Ｃ１で接続される。電源ゲート間配線８のＶＤＤ電源配
線ＶＤ１およびＶＳＳ電源配線ＶＳ１におけるＶＤＤ，
ＶＳＳ電位への接続は、図６に示すコンタクトセルＷＣ
１で接続される。電源ゲート間配線８は、ゲート部４
Ｐ，４Ｎの延在方向に沿って延び電源配線ＶＤ１，ＶＳ
１とゲート部４Ｐ，４Ｎとを接続するものである。
ート間配線８への接続は、図５に示すコンタクトセルＧ
Ｃ１で接続される。電源ゲート間配線８のＶＤＤ電源配
線ＶＤ１およびＶＳＳ電源配線ＶＳ１におけるＶＤＤ，
ＶＳＳ電位への接続は、図６に示すコンタクトセルＷＣ
１で接続される。電源ゲート間配線８は、ゲート部４
Ｐ，４Ｎの延在方向に沿って延び電源配線ＶＤ１，ＶＳ
１とゲート部４Ｐ，４Ｎとを接続するものである。
【００３２】ＶＤＤ電源配線ＶＤ１およびＶＳＳ電源配
線ＶＳ１におけるＶＤＤ電位またはＶＳＳ電位に固定さ
れるべき未使用のトランジスタは、図１中トランジスタ
ＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４がそれにあたる。
線ＶＳ１におけるＶＤＤ電位またはＶＳＳ電位に固定さ
れるべき未使用のトランジスタは、図１中トランジスタ
ＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４がそれにあたる。
【００３３】ゲート端子取り出し部５Ｐ，５Ｎは、その
平面形状の半分を活性領域部を形成するＰ拡散領域３Ｐ
およびＮ拡散領域３Ｎに配設されている。すなわち、ゲ
ート端子取り出し部５Ｐ，５Ｎは、その少なくとも一部
がＰ拡散領域３ＰおよびＮ拡散領域３Ｎからなる活性領
域部に埋め込まれた構造を有している。
平面形状の半分を活性領域部を形成するＰ拡散領域３Ｐ
およびＮ拡散領域３Ｎに配設されている。すなわち、ゲ
ート端子取り出し部５Ｐ，５Ｎは、その少なくとも一部
がＰ拡散領域３ＰおよびＮ拡散領域３Ｎからなる活性領
域部に埋め込まれた構造を有している。
【００３４】ここで、セル高を決定する要因であるＰチ
ャネルトランジスタとＮチャネルトランジスタ間の距離
が寸法（図１：Ａ）、［（ゲート端−ゲート端間距離）
×（１／２）］が寸法（図１：Ｃ）を満たし、図１１の
セル高に比べ、寸法（図１：Ｄ＋図１：Ｅ）分、セル高
を縮小することが出来、高密度なセルを得ることができ
る。
ャネルトランジスタとＮチャネルトランジスタ間の距離
が寸法（図１：Ａ）、［（ゲート端−ゲート端間距離）
×（１／２）］が寸法（図１：Ｃ）を満たし、図１１の
セル高に比べ、寸法（図１：Ｄ＋図１：Ｅ）分、セル高
を縮小することが出来、高密度なセルを得ることができ
る。
【００３５】この発明による実施の形態１によれば、Ｎ
ウエル領域２Ｎに設けられたＰ拡散領域３Ｐと、Ｐ拡散
領域３Ｐに設けられた第１のゲート部４Ｐと、Ｐウエル
領域２Ｐに設けられたＮ拡散領域３Ｎと、Ｎ拡散領域３
Ｎに設けられた第２のゲート部４Ｎと、第１のゲート部
４ＰのＮ拡散領域３Ｎ側端部に設けられた第１のゲート
端子取り出し部５Ｐと、第２のゲート部４ＮのＰ拡散領
域３Ｐ側端部に設けられた第２のゲート端子取り出し部
５Ｎとを備え、第１のゲート端子取り出し部５Ｐの少な
くとも一部をＰ拡散領域３Ｐに配設するとともに、第２
のゲート端子取り出し部５Ｎの少なくとも一部をＮ拡散
領域３Ｎに配設するようにし、かつ、Ｐ拡散領域３Ｐお
よびＮ拡散領域３Ｎならびに第１および第２のゲート部
４Ｐ，４Ｎで構成される使用状態のトランジスタＴＰ
１，ＴＰ２，ＴＰ３，ＴＰ４については、第１および第
２のゲート端子取り出し部５Ｐ，５Ｎを互いに接続し、
Ｐ拡散領域およびＮ拡散領域３Ｐ，３Ｎならびに第１お
よび第２のゲート部４Ｐ，４Ｎで構成される未使用状態
のトランジスタＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４につい
ては、第１および第２のゲート端子取り出し部５Ｐ，５
Ｎをそれぞれ第１または第２のゲート部４Ｐ，４Ｎに沿
って電源ゲート間配線８により電源配線ＶＤ１，ＶＳ１
に接続するようにしたので、セル寸法としてのセル高を
縮小し、セル構成を高密度化して、コスト低減の効果を
達成できる半導体集積回路装置を得ることが可能であ
る。
ウエル領域２Ｎに設けられたＰ拡散領域３Ｐと、Ｐ拡散
領域３Ｐに設けられた第１のゲート部４Ｐと、Ｐウエル
領域２Ｐに設けられたＮ拡散領域３Ｎと、Ｎ拡散領域３
Ｎに設けられた第２のゲート部４Ｎと、第１のゲート部
４ＰのＮ拡散領域３Ｎ側端部に設けられた第１のゲート
端子取り出し部５Ｐと、第２のゲート部４ＮのＰ拡散領
域３Ｐ側端部に設けられた第２のゲート端子取り出し部
５Ｎとを備え、第１のゲート端子取り出し部５Ｐの少な
くとも一部をＰ拡散領域３Ｐに配設するとともに、第２
のゲート端子取り出し部５Ｎの少なくとも一部をＮ拡散
領域３Ｎに配設するようにし、かつ、Ｐ拡散領域３Ｐお
よびＮ拡散領域３Ｎならびに第１および第２のゲート部
４Ｐ，４Ｎで構成される使用状態のトランジスタＴＰ
１，ＴＰ２，ＴＰ３，ＴＰ４については、第１および第
２のゲート端子取り出し部５Ｐ，５Ｎを互いに接続し、
Ｐ拡散領域およびＮ拡散領域３Ｐ，３Ｎならびに第１お
よび第２のゲート部４Ｐ，４Ｎで構成される未使用状態
のトランジスタＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４につい
ては、第１および第２のゲート端子取り出し部５Ｐ，５
Ｎをそれぞれ第１または第２のゲート部４Ｐ，４Ｎに沿
って電源ゲート間配線８により電源配線ＶＤ１，ＶＳ１
に接続するようにしたので、セル寸法としてのセル高を
縮小し、セル構成を高密度化して、コスト低減の効果を
達成できる半導体集積回路装置を得ることが可能であ
る。
【００３６】実施の形態２．この発明による実施の形態
２を、図２，図７，図８および図１０について説明す
る。図２は、この発明による実施の形態２において半導
体集積回路装置に使用されるセルを示すものである。図
７は、ゲートコンタクト上に電源配線層との接続孔を配
置したゲートコンタクトセルＧＣ２の平面構造を示し、
図８は、ＶＤＤ，ＶＳＳ電位へのコンタクト上に電源配
線層との接続孔を配置した電源配線コンタクトセルＷＣ
２の平面構造を、図１０は、その接続断面図を示す。
２を、図２，図７，図８および図１０について説明す
る。図２は、この発明による実施の形態２において半導
体集積回路装置に使用されるセルを示すものである。図
７は、ゲートコンタクト上に電源配線層との接続孔を配
置したゲートコンタクトセルＧＣ２の平面構造を示し、
図８は、ＶＤＤ，ＶＳＳ電位へのコンタクト上に電源配
線層との接続孔を配置した電源配線コンタクトセルＷＣ
２の平面構造を、図１０は、その接続断面図を示す。
【００３７】図１に示す上記実施の形態１において、Ｖ
ＤＤ電源配線（図１：ＶＤ１）、ＶＳＳ電源配線（図
１：ＶＳ１）をセル内配線層である（図１：Ｌ１）と同
一配線層を使用していたが、この場合、セル内で配線層
（図１：Ｌ１）の配線領域が増え、セル内の配線効率を
妨げる可能性がある。
ＤＤ電源配線（図１：ＶＤ１）、ＶＳＳ電源配線（図
１：ＶＳ１）をセル内配線層である（図１：Ｌ１）と同
一配線層を使用していたが、この場合、セル内で配線層
（図１：Ｌ１）の配線領域が増え、セル内の配線効率を
妨げる可能性がある。
【００３８】図２に、電源配線およびそれと同電位とす
るために接続する配線をセル内配線層と異なる配線層を
使用することを特徴とする実施の形態を示す。
るために接続する配線をセル内配線層と異なる配線層を
使用することを特徴とする実施の形態を示す。
【００３９】図２において、１は基本集合素子としての
セル、２Ｎはセル１に形成されたＮウエル領域、２Ｐは
セル１に形成されたＰウエル領域、３ＰはＮウエル領域
２Ｎに設けられたＰ拡散領域、３ＮはＰウエル領域２Ｐ
に設けられたＮ拡散領域である。４ＰはＰ拡散領域３Ｐ
に設けられたゲート部、４ＮはＮ拡散領域３Ｎに設けら
れたゲート部、５Ｐはゲート部４Ｐのゲート端子取り出
し部、５Ｎはゲート部４Ｎのゲート端子取り出し部、Ｇ
Ｃ２はゲートコンタクトセルである。
セル、２Ｎはセル１に形成されたＮウエル領域、２Ｐは
セル１に形成されたＰウエル領域、３ＰはＮウエル領域
２Ｎに設けられたＰ拡散領域、３ＮはＰウエル領域２Ｐ
に設けられたＮ拡散領域である。４ＰはＰ拡散領域３Ｐ
に設けられたゲート部、４ＮはＮ拡散領域３Ｎに設けら
れたゲート部、５Ｐはゲート部４Ｐのゲート端子取り出
し部、５Ｎはゲート部４Ｎのゲート端子取り出し部、Ｇ
Ｃ２はゲートコンタクトセルである。
【００４０】ＶＤ２は電源電位に保持されるＶＤＤ電源
配線、ＶＳ２は接地電位に保持されるＶＳＳ電源配線、
ＷＣ２は電源配線コンタクトセル、Ｌ１はセル内配線
層、６はセル内配線層Ｌ１を構成するゲート間配線、７
はセル内配線層Ｌ１を構成する拡散領域間配線、９はセ
ル内配線層Ｌ１を構成する電源拡散領域間配線、Ｌ２は
電源配線層、１０は電源配線層Ｌ２を構成する電源ゲー
ト間配線である。
配線、ＶＳ２は接地電位に保持されるＶＳＳ電源配線、
ＷＣ２は電源配線コンタクトセル、Ｌ１はセル内配線
層、６はセル内配線層Ｌ１を構成するゲート間配線、７
はセル内配線層Ｌ１を構成する拡散領域間配線、９はセ
ル内配線層Ｌ１を構成する電源拡散領域間配線、Ｌ２は
電源配線層、１０は電源配線層Ｌ２を構成する電源ゲー
ト間配線である。
【００４１】Ｐ拡散領域３Ｐに複数設けられたゲート部
４Ｐは、Ｐ拡散領域とともに、それぞれＰチャネルＭＯ
ＳトランジスタＴＰｂ１，ＴＰｂ２およびＴＤｂ１，Ｔ
Ｄｂ２を構成する。Ｎ拡散領域３Ｎに複数設けられたゲ
ート部４Ｎは、Ｎ拡散領域とともに、それぞれＮチャネ
ルＭＯＳトランジスタＴＮｂ１，ＴＮｂ２およびＴＤｂ
３，ＴＤｂ４を構成する。ここで、トランジスタＴＰｂ
１，ＴＰｂ２，ＴＰｂ３，ＴＰｂ４は、使用状態にある
トランジスタであり、トランジスタＴＤｂ１，ＴＤｂ
２，ＴＤｂ３，ＴＤｂ４は、未使用状態のトランジスタ
である。
４Ｐは、Ｐ拡散領域とともに、それぞれＰチャネルＭＯ
ＳトランジスタＴＰｂ１，ＴＰｂ２およびＴＤｂ１，Ｔ
Ｄｂ２を構成する。Ｎ拡散領域３Ｎに複数設けられたゲ
ート部４Ｎは、Ｎ拡散領域とともに、それぞれＮチャネ
ルＭＯＳトランジスタＴＮｂ１，ＴＮｂ２およびＴＤｂ
３，ＴＤｂ４を構成する。ここで、トランジスタＴＰｂ
１，ＴＰｂ２，ＴＰｂ３，ＴＰｂ４は、使用状態にある
トランジスタであり、トランジスタＴＤｂ１，ＴＤｂ
２，ＴＤｂ３，ＴＤｂ４は、未使用状態のトランジスタ
である。
【００４２】図２では、ＶＤＤ電源配線ＶＤ２およびＶ
ＳＳ電源配線ＶＳ２は、セル内配線層Ｌ１とは異なる配
線層Ｌ２を使用する。
ＳＳ電源配線ＶＳ２は、セル内配線層Ｌ１とは異なる配
線層Ｌ２を使用する。
【００４３】未使用トランジスタをＶＤＤ電位，ＶＳＳ
電位に固定する場合は、ゲートコンタクトの真上に電源
配線層との接続孔を配置して配線層（図２：Ｌ２）で接
続し、セルのソース領域の場合は、ＶＤＤ，ＶＳＳ電位
へ接続するコンタクトの真上に電源配線層とのコンタク
トを配置して接続すると、小スペースで配線を施すこと
が可能である。大規模集積回路の多層化が進む今日で
は、ゲート端子取り出し部が片側一方でもセルを構成す
る配線効率およびチップを構成する配線効率は損なわれ
ない。
電位に固定する場合は、ゲートコンタクトの真上に電源
配線層との接続孔を配置して配線層（図２：Ｌ２）で接
続し、セルのソース領域の場合は、ＶＤＤ，ＶＳＳ電位
へ接続するコンタクトの真上に電源配線層とのコンタク
トを配置して接続すると、小スペースで配線を施すこと
が可能である。大規模集積回路の多層化が進む今日で
は、ゲート端子取り出し部が片側一方でもセルを構成す
る配線効率およびチップを構成する配線効率は損なわれ
ない。
【００４４】この発明による実施の形態２によれば、Ｎ
ウエル領域２Ｎに設けられたＰ拡散領域３Ｐと、Ｐ拡散
領域３Ｐに設けられた第１のゲート部４Ｐと、Ｐウエル
領域２Ｐに設けられたＮ拡散領域３Ｎと、Ｎ拡散領域３
Ｎに設けられた第２のゲート部４Ｎと、第１のゲート部
４ＰのＮ拡散領域３Ｎ側端部に設けられた第１のゲート
端子取り出し部５Ｐと、第２のゲート部４ＮのＰ拡散領
域３Ｐ側端部に設けられた第２のゲート端子取り出し部
５Ｎとを備え、第１のゲート端子取り出し部５Ｐの少な
くとも一部をＰ拡散領域３Ｐに配設するとともに、第２
のゲート端子取り出し部５Ｎの少なくとも一部をＮ拡散
領域３Ｎに配設するようにし、かつ、Ｐ拡散領域３Ｐお
よびＮ拡散領域３Ｎならびに第１および第２のゲート部
４Ｐ，４Ｎで構成される使用状態のトランジスタＴＰｂ
１，ＴＰｂ２，ＴＰｂ３，ＴＰｂ４については、第１お
よび第２のゲート端子取り出し部５Ｐ，５Ｎを互いに接
続し、Ｐ拡散領域およびＮ拡散領域３Ｐ，３Ｎならびに
第１および第２のゲート部４Ｐ，４Ｎで構成される未使
用状態のトランジスタＴＤｂ１，ＴＤｂ２，ＴＤｂ３，
ＴＤｂ４については、第１および第２のゲート端子取り
出し部５Ｐ，５Ｎをそれぞれ第１または第２のゲート部
４Ｐ，４Ｎに沿って電源ゲート間配線８により電源配線
ＶＤ２，ＶＳ２に接続するようにしたものにおいて、使
用状態のトランジスタＴＰｂ１，ＴＰｂ２，ＴＮｂ１，
ＴＮｂ２に係るゲート端子取り出し部５Ｐ，５Ｎ相互間
の接続配線を行うとともに、Ｐ拡散領域３ＰおよびＮ拡
散領域３Ｎ相互間の接続配線を行うための第１の配線層
Ｌ１と、未使用状態のトランジスタＴＤｂ１，ＴＤｂ
２，ＴＤｂ３，ＴＤｂ４に係るゲート端子取り出し部５
Ｐ，５Ｎと電源配線ＶＤ２，ＶＳ２との接続配線を行う
ための第１の配線層Ｌ１と異なる第２の配線層Ｌ２とを
用いて配線するようにしたので、セル寸法としてのセル
高を縮小し、セル構成を高密度化して、コスト低減の効
果を達成できるとともに、セル内の配線効率を確保でき
る半導体集積回路装置を得ることが可能である。
ウエル領域２Ｎに設けられたＰ拡散領域３Ｐと、Ｐ拡散
領域３Ｐに設けられた第１のゲート部４Ｐと、Ｐウエル
領域２Ｐに設けられたＮ拡散領域３Ｎと、Ｎ拡散領域３
Ｎに設けられた第２のゲート部４Ｎと、第１のゲート部
４ＰのＮ拡散領域３Ｎ側端部に設けられた第１のゲート
端子取り出し部５Ｐと、第２のゲート部４ＮのＰ拡散領
域３Ｐ側端部に設けられた第２のゲート端子取り出し部
５Ｎとを備え、第１のゲート端子取り出し部５Ｐの少な
くとも一部をＰ拡散領域３Ｐに配設するとともに、第２
のゲート端子取り出し部５Ｎの少なくとも一部をＮ拡散
領域３Ｎに配設するようにし、かつ、Ｐ拡散領域３Ｐお
よびＮ拡散領域３Ｎならびに第１および第２のゲート部
４Ｐ，４Ｎで構成される使用状態のトランジスタＴＰｂ
１，ＴＰｂ２，ＴＰｂ３，ＴＰｂ４については、第１お
よび第２のゲート端子取り出し部５Ｐ，５Ｎを互いに接
続し、Ｐ拡散領域およびＮ拡散領域３Ｐ，３Ｎならびに
第１および第２のゲート部４Ｐ，４Ｎで構成される未使
用状態のトランジスタＴＤｂ１，ＴＤｂ２，ＴＤｂ３，
ＴＤｂ４については、第１および第２のゲート端子取り
出し部５Ｐ，５Ｎをそれぞれ第１または第２のゲート部
４Ｐ，４Ｎに沿って電源ゲート間配線８により電源配線
ＶＤ２，ＶＳ２に接続するようにしたものにおいて、使
用状態のトランジスタＴＰｂ１，ＴＰｂ２，ＴＮｂ１，
ＴＮｂ２に係るゲート端子取り出し部５Ｐ，５Ｎ相互間
の接続配線を行うとともに、Ｐ拡散領域３ＰおよびＮ拡
散領域３Ｎ相互間の接続配線を行うための第１の配線層
Ｌ１と、未使用状態のトランジスタＴＤｂ１，ＴＤｂ
２，ＴＤｂ３，ＴＤｂ４に係るゲート端子取り出し部５
Ｐ，５Ｎと電源配線ＶＤ２，ＶＳ２との接続配線を行う
ための第１の配線層Ｌ１と異なる第２の配線層Ｌ２とを
用いて配線するようにしたので、セル寸法としてのセル
高を縮小し、セル構成を高密度化して、コスト低減の効
果を達成できるとともに、セル内の配線効率を確保でき
る半導体集積回路装置を得ることが可能である。
【００４５】実施の形態３．この発明による実施の形態
３を、図３および図９について説明する。図３は、この
発明による実施の形態３において半導体集積回路に使用
されるセルの平面構造を示すものである。図９は、ゲー
ト端子取り出し部を部分的に活性領域部へ埋め込んだト
ランジスタにおいて、ベンドゲートを用いた場合のトラ
ンジスタを示すものである。この実施の形態３において
は、上記実施の形態１および実施の形態２におけるトラ
ンジスタを折り曲がったベンドゲートとすることで、ゲ
ート幅を同等、またはそれ以上に確保することが出来、
トランジスタ能力を向上した高密度なセルを得ることが
可能となる。
３を、図３および図９について説明する。図３は、この
発明による実施の形態３において半導体集積回路に使用
されるセルの平面構造を示すものである。図９は、ゲー
ト端子取り出し部を部分的に活性領域部へ埋め込んだト
ランジスタにおいて、ベンドゲートを用いた場合のトラ
ンジスタを示すものである。この実施の形態３において
は、上記実施の形態１および実施の形態２におけるトラ
ンジスタを折り曲がったベンドゲートとすることで、ゲ
ート幅を同等、またはそれ以上に確保することが出来、
トランジスタ能力を向上した高密度なセルを得ることが
可能となる。
【００４６】図３において、１は基本集合素子としての
セル、２Ｎはセル１に形成されたＮウエル領域、２Ｐは
セル１に形成されたＰウエル領域、３ＰはＮウエル領域
２Ｎに設けられたＰ拡散領域、３ＮはＰウエル領域２Ｐ
に設けられたＮ拡散領域である。４ＰはＰ拡散領域３Ｐ
に設けられたゲート部、４ＮはＮ拡散領域３Ｎに設けら
れたゲート部、５Ｐはゲート部４Ｐのゲート端子取り出
し部、５Ｎはゲート部４Ｎのゲート端子取り出し部、Ｇ
Ｃ２はゲートコンタクトセルである。
セル、２Ｎはセル１に形成されたＮウエル領域、２Ｐは
セル１に形成されたＰウエル領域、３ＰはＮウエル領域
２Ｎに設けられたＰ拡散領域、３ＮはＰウエル領域２Ｐ
に設けられたＮ拡散領域である。４ＰはＰ拡散領域３Ｐ
に設けられたゲート部、４ＮはＮ拡散領域３Ｎに設けら
れたゲート部、５Ｐはゲート部４Ｐのゲート端子取り出
し部、５Ｎはゲート部４Ｎのゲート端子取り出し部、Ｇ
Ｃ２はゲートコンタクトセルである。
【００４７】ゲート部４Ｐ，４Ｎは、いわゆるベンドゲ
ートにより構成されている。ゲート部４Ｐ，４Ｎの一端
部４Ｐａ，４Ｎａは、それぞれゲート部４Ｐ，４Ｎの延
在方向に延長する第１の仮想直線ａ上に延在する。ゲー
ト部４Ｐ，４Ｎの他端部４Ｐｂ，４Ｎｂは、それぞれゲ
ート部４Ｐ，４Ｎの延在方向に延長する第２の仮想直線
ｂ上に延在する。
ートにより構成されている。ゲート部４Ｐ，４Ｎの一端
部４Ｐａ，４Ｎａは、それぞれゲート部４Ｐ，４Ｎの延
在方向に延長する第１の仮想直線ａ上に延在する。ゲー
ト部４Ｐ，４Ｎの他端部４Ｐｂ，４Ｎｂは、それぞれゲ
ート部４Ｐ，４Ｎの延在方向に延長する第２の仮想直線
ｂ上に延在する。
【００４８】各ゲート部４Ｐ，４Ｎの端部４Ｐａ，４Ｎ
ａおよび４Ｐｂ，４Ｎｂは、それぞれ、ゲート部４Ｐ，
４Ｎの中間部において、端部４Ｐａ，４Ｎａおよび４Ｐ
ｂ，４Ｎｂと直交して配設された屈曲部４Ｐｃ，４Ｎｃ
により屈曲状態で連結される。すなわち、Ｐ拡散領域３
Ｐに複数づつ設けられたゲート部４Ｐの一つは、その一
端部４Ｐａおよび他端部４Ｐｂならびに屈曲部４Ｐｃに
よってベンドゲートを構成し、Ｎ拡散領域３Ｎに複数づ
つ設けられたゲート部４Ｎの一つは、その一端部４Ｎａ
および他端部４Ｎｂならびに屈曲部４Ｎｃによってベン
ドゲートを構成する。
ａおよび４Ｐｂ，４Ｎｂは、それぞれ、ゲート部４Ｐ，
４Ｎの中間部において、端部４Ｐａ，４Ｎａおよび４Ｐ
ｂ，４Ｎｂと直交して配設された屈曲部４Ｐｃ，４Ｎｃ
により屈曲状態で連結される。すなわち、Ｐ拡散領域３
Ｐに複数づつ設けられたゲート部４Ｐの一つは、その一
端部４Ｐａおよび他端部４Ｐｂならびに屈曲部４Ｐｃに
よってベンドゲートを構成し、Ｎ拡散領域３Ｎに複数づ
つ設けられたゲート部４Ｎの一つは、その一端部４Ｎａ
および他端部４Ｎｂならびに屈曲部４Ｎｃによってベン
ドゲートを構成する。
【００４９】Ｐ拡散領域３Ｐに複数設けられたベンドゲ
ートからなるゲート部４Ｐは、その一端部４Ｐａを互い
に等距離に保った状態で配設され、かつ、他端部４Ｐｂ
を互いに等距離に保った状態で配設されている。Ｎ拡散
領域３Ｎに複数設けられたベンドゲートからなるゲート
部４Ｎは、同様に、その一端部４Ｎａを互いに等距離に
保った状態で配設され、かつ、他端部４Ｎｂを互いに等
距離に保った状態で配設されている。
ートからなるゲート部４Ｐは、その一端部４Ｐａを互い
に等距離に保った状態で配設され、かつ、他端部４Ｐｂ
を互いに等距離に保った状態で配設されている。Ｎ拡散
領域３Ｎに複数設けられたベンドゲートからなるゲート
部４Ｎは、同様に、その一端部４Ｎａを互いに等距離に
保った状態で配設され、かつ、他端部４Ｎｂを互いに等
距離に保った状態で配設されている。
【００５０】Ｐ拡散領域３Ｐに複数設けられたゲート部
４Ｐの一つとＮ拡散領域３Ｎに複数設けられたゲート部
４Ｎの一つとは、相対応して設けられている。例えば、
図３に図示の左から２番目のゲート部４Ｐとゲート部４
Ｎとは、端部４Ｐａと端部４Ｎａとを同一の仮想線ａ上
に配設し、かつ、端部４Ｐｂと端部４Ｎｂとを同一の仮
想線ｂ上に配設するとともに、Ｎウエル領域２ＮとＰウ
エル領域２Ｐとの境界線ｃについて線対称となる形状，
配置を有している。
４Ｐの一つとＮ拡散領域３Ｎに複数設けられたゲート部
４Ｎの一つとは、相対応して設けられている。例えば、
図３に図示の左から２番目のゲート部４Ｐとゲート部４
Ｎとは、端部４Ｐａと端部４Ｎａとを同一の仮想線ａ上
に配設し、かつ、端部４Ｐｂと端部４Ｎｂとを同一の仮
想線ｂ上に配設するとともに、Ｎウエル領域２ＮとＰウ
エル領域２Ｐとの境界線ｃについて線対称となる形状，
配置を有している。
【００５１】仮想直線ｂ上に配設されたゲート部４Ｐ，
４Ｎの他端部４Ｐｂ，４Ｎｂにそれぞれ設けられた平面
正方形状の端子取り出し部５Ｐ，５Ｎは、図３および図
９に示すように、その図示右半分を端部４Ｐｂ，４Ｎｂ
の延在方向に突出延長して配設され、その図示左半分
は、仮想直線ａ側に突出した状態で配設されている。
４Ｎの他端部４Ｐｂ，４Ｎｂにそれぞれ設けられた平面
正方形状の端子取り出し部５Ｐ，５Ｎは、図３および図
９に示すように、その図示右半分を端部４Ｐｂ，４Ｎｂ
の延在方向に突出延長して配設され、その図示左半分
は、仮想直線ａ側に突出した状態で配設されている。
【００５２】ＶＤ２は電源電位に保持されるＶＤＤ電源
配線、ＶＳ２は接地電位に保持されるＶＳＳ電源配線、
ＷＣ２は電源配線コンタクトセル、Ｌ１はセル内配線
層、６はセル内配線層Ｌ１を構成するゲート間配線、７
はセル内配線層Ｌ１を構成する拡散領域間配線、９はセ
ル内配線層Ｌ１を構成する電源拡散領域間配線、Ｌ２は
電源配線層、１０は電源配線層Ｌ２を構成する電源ゲー
ト間配線である。
配線、ＶＳ２は接地電位に保持されるＶＳＳ電源配線、
ＷＣ２は電源配線コンタクトセル、Ｌ１はセル内配線
層、６はセル内配線層Ｌ１を構成するゲート間配線、７
はセル内配線層Ｌ１を構成する拡散領域間配線、９はセ
ル内配線層Ｌ１を構成する電源拡散領域間配線、Ｌ２は
電源配線層、１０は電源配線層Ｌ２を構成する電源ゲー
ト間配線である。
【００５３】Ｐ拡散領域３Ｐに複数設けられたゲート部
４Ｐは、Ｐ拡散領域とともに、それぞれＰチャネルＭＯ
ＳトランジスタＴＰｂ１，ＴＰｂ２およびＴＤｂ１，Ｔ
Ｄｂ２を構成する。Ｎ拡散領域３Ｎに複数設けられたゲ
ート４Ｎは、Ｎ拡散領域とともに、それぞれＮチャネル
ＭＯＳトランジスタＴＮｂ１，ＴＮｂ２およびＴＤｂ
３，ＴＤｂ４を構成する。ここで、トランジスタＴＰｂ
１，ＴＰｂ２，ＴＰｂ３，ＴＰｂ４は、使用状態にある
トランジスタであり、トランジスタＴＤｂ１，ＴＤｂ
２，ＴＤｂ３，ＴＤｂ４は、未使用状態のトランジスタ
である。
４Ｐは、Ｐ拡散領域とともに、それぞれＰチャネルＭＯ
ＳトランジスタＴＰｂ１，ＴＰｂ２およびＴＤｂ１，Ｔ
Ｄｂ２を構成する。Ｎ拡散領域３Ｎに複数設けられたゲ
ート４Ｎは、Ｎ拡散領域とともに、それぞれＮチャネル
ＭＯＳトランジスタＴＮｂ１，ＴＮｂ２およびＴＤｂ
３，ＴＤｂ４を構成する。ここで、トランジスタＴＰｂ
１，ＴＰｂ２，ＴＰｂ３，ＴＰｂ４は、使用状態にある
トランジスタであり、トランジスタＴＤｂ１，ＴＤｂ
２，ＴＤｂ３，ＴＤｂ４は、未使用状態のトランジスタ
である。
【００５４】図３に示す実施の形態３では、ベントゲー
トにより構成されたトランジスタは、図３中：ＴＰｂ
１，ＴＰｂ２，ＴＮｂ１，ＴＮｂ２，ＴＤｂ１，ＴＤｂ
２，ＴＤｂ３，ＴＤｂ４がそれにあたり、従来技術を示
す図１１のセル高に比べ、図３：Ｄ＋図３：Ｅの分セル
高が縮小される。
トにより構成されたトランジスタは、図３中：ＴＰｂ
１，ＴＰｂ２，ＴＮｂ１，ＴＮｂ２，ＴＤｂ１，ＴＤｂ
２，ＴＤｂ３，ＴＤｂ４がそれにあたり、従来技術を示
す図１１のセル高に比べ、図３：Ｄ＋図３：Ｅの分セル
高が縮小される。
【００５５】この発明による実施の形態３によれば、Ｎ
ウエル領域２Ｎに設けられたＰ拡散領域３Ｐと、Ｐ拡散
領域３Ｐに設けられた第１のゲート部４Ｐと、Ｐウエル
領域２Ｐに設けられたＮ拡散領域３Ｎと、Ｎ拡散領域３
Ｎに設けられた第２のゲート部４Ｎと、第１のゲート部
４ＰのＮ拡散領域３Ｎ側端部に設けられた第１のゲート
端子取り出し部５Ｐと、第２のゲート部４ＮのＰ拡散領
域３Ｐ側端部に設けられた第２のゲート端子取り出し部
５Ｎとを備え、第１のゲート端子取り出し部５Ｐの少な
くとも一部をＰ拡散領域３Ｐに配設するとともに、第２
のゲート端子取り出し部５Ｎの少なくとも一部をＮ拡散
領域３Ｎに配設するようにし、かつ、Ｐ拡散領域３Ｐお
よびＮ拡散領域３Ｎならびに第１および第２のゲート部
４Ｐ，４Ｎで構成される使用状態のトランジスタＴＰｂ
１，ＴＰｂ２，ＴＰｂ３，ＴＰｂ４については、第１お
よび第２のゲート端子取り出し部５Ｐ，５Ｎを互いに接
続し、Ｐ拡散領域およびＮ拡散領域３Ｐ，３Ｎならびに
第１および第２のゲート部４Ｐ，４Ｎで構成される未使
用状態のトランジスタＴＤｂ１，ＴＤｂ２，ＴＤｂ３，
ＴＤｂ４については、第１および第２のゲート端子取り
出し部５Ｐ，５Ｎをそれぞれ第１または第２のゲート部
４Ｐ，４Ｎに沿って電源ゲート間配線８により電源配線
ＶＤ２，ＶＳ２に接続するようにしたものにおいて、Ｐ
拡散領域３Ｐに複数設けられた第１のゲート部４Ｐを互
いに並行する端部４Ｐａ相互間および端部４Ｐｂ相互間
が等距離を保つように屈曲するベントゲートで構成する
とともに、Ｎ拡散領域３Ｎに複数設けられた第２のゲー
ト部４Ｎを互いに並行する端部４Ｎａ相互間および端部
４Ｎｂ相互間が等距離を保つように屈曲するベントゲー
トで構成したものにおいて、第１および第２のゲート部
４Ｐ，４Ｎにおける互いに近接するそれぞれの端部４Ｐ
ｂ，４Ｎｂを同一直線ｂ上に配設し、かつ、第１および
第２のゲート部４Ｐ，４Ｎにおけるそれぞれの端部４Ｐ
ａ，４Ｎａを前記直線ｂと異なる直線ａ上に配設したの
で、セル寸法としてのセル高を縮小し、セル構成を高密
度化して、コスト低減の効果を達成できるとともに、比
較的小さなスペースでゲート幅を実質的に確保でき、ト
ランジスタ能力を向上できる半導体集積回路装置を得る
ことが可能である。
ウエル領域２Ｎに設けられたＰ拡散領域３Ｐと、Ｐ拡散
領域３Ｐに設けられた第１のゲート部４Ｐと、Ｐウエル
領域２Ｐに設けられたＮ拡散領域３Ｎと、Ｎ拡散領域３
Ｎに設けられた第２のゲート部４Ｎと、第１のゲート部
４ＰのＮ拡散領域３Ｎ側端部に設けられた第１のゲート
端子取り出し部５Ｐと、第２のゲート部４ＮのＰ拡散領
域３Ｐ側端部に設けられた第２のゲート端子取り出し部
５Ｎとを備え、第１のゲート端子取り出し部５Ｐの少な
くとも一部をＰ拡散領域３Ｐに配設するとともに、第２
のゲート端子取り出し部５Ｎの少なくとも一部をＮ拡散
領域３Ｎに配設するようにし、かつ、Ｐ拡散領域３Ｐお
よびＮ拡散領域３Ｎならびに第１および第２のゲート部
４Ｐ，４Ｎで構成される使用状態のトランジスタＴＰｂ
１，ＴＰｂ２，ＴＰｂ３，ＴＰｂ４については、第１お
よび第２のゲート端子取り出し部５Ｐ，５Ｎを互いに接
続し、Ｐ拡散領域およびＮ拡散領域３Ｐ，３Ｎならびに
第１および第２のゲート部４Ｐ，４Ｎで構成される未使
用状態のトランジスタＴＤｂ１，ＴＤｂ２，ＴＤｂ３，
ＴＤｂ４については、第１および第２のゲート端子取り
出し部５Ｐ，５Ｎをそれぞれ第１または第２のゲート部
４Ｐ，４Ｎに沿って電源ゲート間配線８により電源配線
ＶＤ２，ＶＳ２に接続するようにしたものにおいて、Ｐ
拡散領域３Ｐに複数設けられた第１のゲート部４Ｐを互
いに並行する端部４Ｐａ相互間および端部４Ｐｂ相互間
が等距離を保つように屈曲するベントゲートで構成する
とともに、Ｎ拡散領域３Ｎに複数設けられた第２のゲー
ト部４Ｎを互いに並行する端部４Ｎａ相互間および端部
４Ｎｂ相互間が等距離を保つように屈曲するベントゲー
トで構成したものにおいて、第１および第２のゲート部
４Ｐ，４Ｎにおける互いに近接するそれぞれの端部４Ｐ
ｂ，４Ｎｂを同一直線ｂ上に配設し、かつ、第１および
第２のゲート部４Ｐ，４Ｎにおけるそれぞれの端部４Ｐ
ａ，４Ｎａを前記直線ｂと異なる直線ａ上に配設したの
で、セル寸法としてのセル高を縮小し、セル構成を高密
度化して、コスト低減の効果を達成できるとともに、比
較的小さなスペースでゲート幅を実質的に確保でき、ト
ランジスタ能力を向上できる半導体集積回路装置を得る
ことが可能である。
【００５６】また、この発明による実施の形態３によれ
ば、互いに平行する直線ａ，ｂ上に延在してそれぞれ配
設された両端部４Ｐａ，４Ｐｂを有し中間部で両端部４
Ｐａ，４Ｐｂと直交する屈曲部４Ｐｃにより連結される
ベントゲートを構成してＰ拡散領域３Ｐに配設された第
１のゲート部４Ｐと、互いに平行する直線ａ，ｂ上に延
在してそれぞれ配設された両端部４Ｎａ，４Ｎｂを有し
中間部で両端部４Ｎａ，４Ｎｂと直交する屈曲部４Ｎｃ
により連結されるベントゲートを構成してＮ拡散領域３
Ｎに配設された第２のゲート部４Ｎと、第１および第２
のゲート部４Ｐ，４Ｎにおける一方の端部４Ｐｂ，４Ｎ
ｂにそれぞれ設けられ、ゲート部４Ｐ，４Ｎの他方の端
部４Ｐａ，４Ｎａが延在する直線ａ側に突出して配設さ
れた第１および第２のゲート端子取り出し部５Ｐ，５Ｎ
を設け、第１および第２のゲート端子取り出し部５Ｐ，
５Ｎを互いに配線６により配線接続したので、ゲート端
子取り出し部５Ｐ，５Ｎを小さなスペースに適切に配置
することができ、高密度化できる半導体集積回路を得る
ことが可能である。
ば、互いに平行する直線ａ，ｂ上に延在してそれぞれ配
設された両端部４Ｐａ，４Ｐｂを有し中間部で両端部４
Ｐａ，４Ｐｂと直交する屈曲部４Ｐｃにより連結される
ベントゲートを構成してＰ拡散領域３Ｐに配設された第
１のゲート部４Ｐと、互いに平行する直線ａ，ｂ上に延
在してそれぞれ配設された両端部４Ｎａ，４Ｎｂを有し
中間部で両端部４Ｎａ，４Ｎｂと直交する屈曲部４Ｎｃ
により連結されるベントゲートを構成してＮ拡散領域３
Ｎに配設された第２のゲート部４Ｎと、第１および第２
のゲート部４Ｐ，４Ｎにおける一方の端部４Ｐｂ，４Ｎ
ｂにそれぞれ設けられ、ゲート部４Ｐ，４Ｎの他方の端
部４Ｐａ，４Ｎａが延在する直線ａ側に突出して配設さ
れた第１および第２のゲート端子取り出し部５Ｐ，５Ｎ
を設け、第１および第２のゲート端子取り出し部５Ｐ，
５Ｎを互いに配線６により配線接続したので、ゲート端
子取り出し部５Ｐ，５Ｎを小さなスペースに適切に配置
することができ、高密度化できる半導体集積回路を得る
ことが可能である。
【００５７】
【発明の効果】第１の発明によれば、基本集合素子をゲ
ート端子取り出し部の少なくとも一部が活性領域部へ埋
め込まれた構造を有する一導電型チャネルトランジスタ
とその反対導電型チャネルトランジスタとで構成するよ
うにしたので、基本集合素子の構成を高密度化して、コ
スト低減の効果を達成できる半導体集積回路を得ること
ができる。
ート端子取り出し部の少なくとも一部が活性領域部へ埋
め込まれた構造を有する一導電型チャネルトランジスタ
とその反対導電型チャネルトランジスタとで構成するよ
うにしたので、基本集合素子の構成を高密度化して、コ
スト低減の効果を達成できる半導体集積回路を得ること
ができる。
【００５８】第２の発明によれば、Ｎウエル領域に設け
られたＰ拡散領域と、前記Ｐ拡散領域に設けられた第１
のゲート部と、Ｐウエル領域に設けられたＮ拡散領域
と、前記Ｎ拡散領域に設けられた第２のゲート部と、前
記第１および第２のゲート部にそれぞれ設けられた第１
および第２のゲート端子取り出し部とを備え、前記第１
および第２のゲート端子取り出し部の少なくとも一部を
前記Ｐ拡散領域および前記Ｎ拡散領域からなる活性領域
部に配設するようにしたので、第１および第２のゲート
端子取り出し部を活性領域部に配設することにより、基
本集合素子の構成を高密度化して、コスト低減の効果を
達成できる半導体集積回路を得ることができる。
られたＰ拡散領域と、前記Ｐ拡散領域に設けられた第１
のゲート部と、Ｐウエル領域に設けられたＮ拡散領域
と、前記Ｎ拡散領域に設けられた第２のゲート部と、前
記第１および第２のゲート部にそれぞれ設けられた第１
および第２のゲート端子取り出し部とを備え、前記第１
および第２のゲート端子取り出し部の少なくとも一部を
前記Ｐ拡散領域および前記Ｎ拡散領域からなる活性領域
部に配設するようにしたので、第１および第２のゲート
端子取り出し部を活性領域部に配設することにより、基
本集合素子の構成を高密度化して、コスト低減の効果を
達成できる半導体集積回路を得ることができる。
【００５９】第３の発明によれば、Ｎウエル領域に設け
られたＰ拡散領域と、前記Ｐ拡散領域に設けられた第１
のゲート部と、Ｐウエル領域に設けられたＮ拡散領域
と、前記Ｎ拡散領域に設けられた第２のゲート部と、前
記第１および第２のゲート部にそれぞれ設けられた第１
および第２のゲート端子取り出し部とを備え、第１およ
び第２のゲート端子取り出し部を前記第１および第２の
ゲート部の両端部のうち片側一方のみにそれぞれ設ける
とともに、前記第１および第２のゲート端子取り出し部
の少なくとも一部を前記Ｐ拡散領域および前記Ｎ拡散領
域からなる活性領域部に配設するようにしたので、ゲー
ト部の片側一方のみに設けた第１および第２のゲート端
子取り出し部を活性領域部に配設することにより、基本
集合素子の構成を高密度化して、コスト低減の効果を達
成できる半導体集積回路を得ることができる。
られたＰ拡散領域と、前記Ｐ拡散領域に設けられた第１
のゲート部と、Ｐウエル領域に設けられたＮ拡散領域
と、前記Ｎ拡散領域に設けられた第２のゲート部と、前
記第１および第２のゲート部にそれぞれ設けられた第１
および第２のゲート端子取り出し部とを備え、第１およ
び第２のゲート端子取り出し部を前記第１および第２の
ゲート部の両端部のうち片側一方のみにそれぞれ設ける
とともに、前記第１および第２のゲート端子取り出し部
の少なくとも一部を前記Ｐ拡散領域および前記Ｎ拡散領
域からなる活性領域部に配設するようにしたので、ゲー
ト部の片側一方のみに設けた第１および第２のゲート端
子取り出し部を活性領域部に配設することにより、基本
集合素子の構成を高密度化して、コスト低減の効果を達
成できる半導体集積回路を得ることができる。
【００６０】第４の発明によれば、Ｎウエル領域に設け
られたＰ拡散領域と、前記Ｐ拡散領域に設けられた第１
のゲート部と、Ｐウエル領域に設けられたＮ拡散領域
と、前記Ｎ拡散領域に設けられた第２のゲート部と、前
記第１のゲート部のＮ拡散領域側端部に設けられた第１
のゲート端子取り出し部と、前記第２のゲート部のＰ拡
散領域側端部に設けられた第２のゲート端子取り出し部
とを備え、前記第１のゲート端子取り出し部の少なくと
も一部を前記Ｐ拡散領域に配設するとともに、前記第２
のゲート端子取り出し部の少なくとも一部を前記Ｎ拡散
領域に配設するようにしたので、第１および第２のゲー
ト端子取り出し部をＰ拡散領域およびＮ拡散領域に配設
することにより、基本集合素子の構成を高密度化して、
コスト低減の効果を達成できる半導体集積回路を得るこ
とができる。
られたＰ拡散領域と、前記Ｐ拡散領域に設けられた第１
のゲート部と、Ｐウエル領域に設けられたＮ拡散領域
と、前記Ｎ拡散領域に設けられた第２のゲート部と、前
記第１のゲート部のＮ拡散領域側端部に設けられた第１
のゲート端子取り出し部と、前記第２のゲート部のＰ拡
散領域側端部に設けられた第２のゲート端子取り出し部
とを備え、前記第１のゲート端子取り出し部の少なくと
も一部を前記Ｐ拡散領域に配設するとともに、前記第２
のゲート端子取り出し部の少なくとも一部を前記Ｎ拡散
領域に配設するようにしたので、第１および第２のゲー
ト端子取り出し部をＰ拡散領域およびＮ拡散領域に配設
することにより、基本集合素子の構成を高密度化して、
コスト低減の効果を達成できる半導体集積回路を得るこ
とができる。
【００６１】第５の発明によれば、前記Ｐ拡散領域およ
びＮ拡散領域ならびに第１および第２のゲート部で構成
される使用状態のトランジスタについては、第１および
第２のゲート端子取り出し部を互いに接続し、前記Ｐ拡
散領域およびＮ拡散領域ならびに第１および第２のゲー
ト部で構成される未使用状態のトランジスタについて
は、第１および第２のゲート端子取り出し部をそれぞれ
第１または第２のゲート部に沿って電源配線に接続する
ようにしたので、使用状態トランジスタおよび未使用状
態トランジスタをそれぞれ状況にあわせて適切に接続す
ることにより、基本集合素子の構成を高密度化して、コ
スト低減の効果を達成できる半導体集積回路を得ること
ができる。
びＮ拡散領域ならびに第１および第２のゲート部で構成
される使用状態のトランジスタについては、第１および
第２のゲート端子取り出し部を互いに接続し、前記Ｐ拡
散領域およびＮ拡散領域ならびに第１および第２のゲー
ト部で構成される未使用状態のトランジスタについて
は、第１および第２のゲート端子取り出し部をそれぞれ
第１または第２のゲート部に沿って電源配線に接続する
ようにしたので、使用状態トランジスタおよび未使用状
態トランジスタをそれぞれ状況にあわせて適切に接続す
ることにより、基本集合素子の構成を高密度化して、コ
スト低減の効果を達成できる半導体集積回路を得ること
ができる。
【００６２】第６の発明によれば、第１ないし第５の発
明において、電源配線および未使用状態のトランジスタ
に係るゲート端子取り出し部と電源配線との接続配線
を、使用状態のトランジスタに係るゲート端子取り出し
部の接続配線を行う配線層と異なる配線層を用いて配線
するようにしたので、基本集合素子の構成を高密度化し
て、コスト低減の効果を達成できるとともに、基本集合
素子内の配線効率を確保できる半導体集積回路を得るこ
とができる。
明において、電源配線および未使用状態のトランジスタ
に係るゲート端子取り出し部と電源配線との接続配線
を、使用状態のトランジスタに係るゲート端子取り出し
部の接続配線を行う配線層と異なる配線層を用いて配線
するようにしたので、基本集合素子の構成を高密度化し
て、コスト低減の効果を達成できるとともに、基本集合
素子内の配線効率を確保できる半導体集積回路を得るこ
とができる。
【００６３】第７の発明によれば、第２ないし第５の発
明において、使用状態のトランジスタに係るゲート端子
取り出し部相互間の接続配線を行うとともに、Ｐ拡散領
域およびＮ拡散領域相互間の接続配線を行うための第１
の配線層と、未使用状態のトランジスタに係るゲート端
子取り出し部と電源配線との接続配線を行うための前記
第１の配線層と異なる第２の配線層とを用いて配線する
ようにしたので、使用状態トランジスタおよび未使用状
態トランジスタをそれぞれ状況にあわせて適切に接続す
ることにより、基本集合素子の構成を高密度化して、コ
スト低減の効果を達成できるとともに、基本集合素子内
の配線効率を確保できる半導体集積回路を得ることがで
きる。
明において、使用状態のトランジスタに係るゲート端子
取り出し部相互間の接続配線を行うとともに、Ｐ拡散領
域およびＮ拡散領域相互間の接続配線を行うための第１
の配線層と、未使用状態のトランジスタに係るゲート端
子取り出し部と電源配線との接続配線を行うための前記
第１の配線層と異なる第２の配線層とを用いて配線する
ようにしたので、使用状態トランジスタおよび未使用状
態トランジスタをそれぞれ状況にあわせて適切に接続す
ることにより、基本集合素子の構成を高密度化して、コ
スト低減の効果を達成できるとともに、基本集合素子内
の配線効率を確保できる半導体集積回路を得ることがで
きる。
【００６４】第８の発明によれば、第１ないし第７の発
明において、互いに並行する直線上に延在して配設され
た両端部を有し前記両端部と直交する屈曲部により連結
されるベントゲートを構成するゲート部を設けたので、
基本集合素子の構成を高密度化して、コスト低減の効果
を達成できるとともに、ベンドゲートの採用により、比
較的小さなスペースでゲート幅を実質的に確保でき、ト
ランジスタ能力を向上できる半導体集積回路を得ること
ができる。
明において、互いに並行する直線上に延在して配設され
た両端部を有し前記両端部と直交する屈曲部により連結
されるベントゲートを構成するゲート部を設けたので、
基本集合素子の構成を高密度化して、コスト低減の効果
を達成できるとともに、ベンドゲートの採用により、比
較的小さなスペースでゲート幅を実質的に確保でき、ト
ランジスタ能力を向上できる半導体集積回路を得ること
ができる。
【００６５】第９の発明によれば、第１ないし第８の発
明において、Ｎウエル領域に設けられたＰ拡散領域と、
前記Ｐ拡散領域に設けられた第１のゲート部と、Ｐウエ
ル領域に設けられたＮ拡散領域と、前記Ｎ拡散領域に設
けられた第２のゲート部とを備え、前記第１および第２
のゲート部を互いに並行する直線上に延在して配設され
た両端部を有し前記両端部と直交する屈曲部により連結
されるベントゲートにより構成するようにしたので、基
本集合素子の構成を高密度化して、コスト低減の効果を
達成できるとともに、両端部と屈曲部からなるベンドゲ
ートの採用により、比較的小さなスペースでゲート幅を
実質的に確保でき、トランジスタ能力を向上できる半導
体集積回路を得ることができる。
明において、Ｎウエル領域に設けられたＰ拡散領域と、
前記Ｐ拡散領域に設けられた第１のゲート部と、Ｐウエ
ル領域に設けられたＮ拡散領域と、前記Ｎ拡散領域に設
けられた第２のゲート部とを備え、前記第１および第２
のゲート部を互いに並行する直線上に延在して配設され
た両端部を有し前記両端部と直交する屈曲部により連結
されるベントゲートにより構成するようにしたので、基
本集合素子の構成を高密度化して、コスト低減の効果を
達成できるとともに、両端部と屈曲部からなるベンドゲ
ートの採用により、比較的小さなスペースでゲート幅を
実質的に確保でき、トランジスタ能力を向上できる半導
体集積回路を得ることができる。
【００６６】第１０の発明によれば、第１ないし第９の
発明において、互いに並行する両端部相互間が直交に屈
曲するベントゲートからなる複数のゲート部を設けたの
で、基本集合素子の構成を高密度化して、コスト低減の
効果を達成できるとともに、適切に配置されたベンドゲ
ートからなる複数のゲート部により、比較的小さなスペ
ースでゲート幅を実質的に確保でき、トランジスタ能力
を向上できる半導体集積回路を得ることができる。
発明において、互いに並行する両端部相互間が直交に屈
曲するベントゲートからなる複数のゲート部を設けたの
で、基本集合素子の構成を高密度化して、コスト低減の
効果を達成できるとともに、適切に配置されたベンドゲ
ートからなる複数のゲート部により、比較的小さなスペ
ースでゲート幅を実質的に確保でき、トランジスタ能力
を向上できる半導体集積回路を得ることができる。
【００６７】第１１の発明によれば、第８ないし第１０
の発明において、Ｐ拡散領域に複数設けられた第１のゲ
ート部を互いに並行する両端部相互間が直交に屈曲する
ベントゲートにより構成するとともに、Ｎ拡散領域に複
数設けられた第２のゲート部を互いに並行する両端部相
互間が直交に屈曲するベントゲートにより構成したもの
において、前記第１および第２のゲート部における互い
に近接するそれぞれの一端部を同一直線上に配設し、か
つ、前記第１および第２のゲート部におけるそれぞれの
他端部を前記直線と異なる直線上に配設したので、基本
集合素子の構成を高密度化して、コスト低減の効果を達
成できるとともに、適切に配置された複数のベンドゲー
トからなる第１および第２のゲート部により、比較的小
さなスペースでゲート幅を実質的に確保でき、トランジ
スタ能力を向上できる半導体集積回路を得ることができ
る。
の発明において、Ｐ拡散領域に複数設けられた第１のゲ
ート部を互いに並行する両端部相互間が直交に屈曲する
ベントゲートにより構成するとともに、Ｎ拡散領域に複
数設けられた第２のゲート部を互いに並行する両端部相
互間が直交に屈曲するベントゲートにより構成したもの
において、前記第１および第２のゲート部における互い
に近接するそれぞれの一端部を同一直線上に配設し、か
つ、前記第１および第２のゲート部におけるそれぞれの
他端部を前記直線と異なる直線上に配設したので、基本
集合素子の構成を高密度化して、コスト低減の効果を達
成できるとともに、適切に配置された複数のベンドゲー
トからなる第１および第２のゲート部により、比較的小
さなスペースでゲート幅を実質的に確保でき、トランジ
スタ能力を向上できる半導体集積回路を得ることができ
る。
【００６８】第１２の発明によれば、第８ないし第１１
の発明において、互いに平行する直線上に延在してそれ
ぞれ配設された両端部を有し前記両端部と直交する屈曲
部により連結されるベントゲートを構成するゲート部
と、前記ゲート部の一方の端部に設けられたゲート端子
取り出し部とを備え、前記ゲート端子取り出し部を前記
ゲート部の他方の端部が延在する直線側に突出して配設
したので、ゲート端子取り出し部を小さなスペースに適
切に配置することができ、高密度化できる半導体集積回
路を得ることができる。
の発明において、互いに平行する直線上に延在してそれ
ぞれ配設された両端部を有し前記両端部と直交する屈曲
部により連結されるベントゲートを構成するゲート部
と、前記ゲート部の一方の端部に設けられたゲート端子
取り出し部とを備え、前記ゲート端子取り出し部を前記
ゲート部の他方の端部が延在する直線側に突出して配設
したので、ゲート端子取り出し部を小さなスペースに適
切に配置することができ、高密度化できる半導体集積回
路を得ることができる。
【００６９】第１３の発明によれば、第８ないし第１２
の発明において、互いに平行する直線上に延在してそれ
ぞれ配設された両端部を有し前記両端部と直交する屈曲
部により連結されるベントゲートを構成してＰ拡散領域
に配設された第１のゲート部と、互いに平行する直線上
に延在してそれぞれ配設された両端部を有し前記両端部
と直交する屈曲部により連結されるベントゲートを構成
してＮ拡散領域に配設された第２のゲート部と、前記第
１および第２のゲート部における一方の端部にそれぞれ
設けられ、前記ゲート部の他方の端部が延在する直線側
に突出して配設された第１および第２のゲート端子取り
出し部を設け、前記第１および第２のゲート端子取り出
し部を互いに配線接続したので、互いに接続されるゲー
ト端子取り出し部を小さなスペースに適切に配置するこ
とができ、高密度化できる半導体集積回路を得ることが
できる。
の発明において、互いに平行する直線上に延在してそれ
ぞれ配設された両端部を有し前記両端部と直交する屈曲
部により連結されるベントゲートを構成してＰ拡散領域
に配設された第１のゲート部と、互いに平行する直線上
に延在してそれぞれ配設された両端部を有し前記両端部
と直交する屈曲部により連結されるベントゲートを構成
してＮ拡散領域に配設された第２のゲート部と、前記第
１および第２のゲート部における一方の端部にそれぞれ
設けられ、前記ゲート部の他方の端部が延在する直線側
に突出して配設された第１および第２のゲート端子取り
出し部を設け、前記第１および第２のゲート端子取り出
し部を互いに配線接続したので、互いに接続されるゲー
ト端子取り出し部を小さなスペースに適切に配置するこ
とができ、高密度化できる半導体集積回路を得ることが
できる。
【図１】 この発明による実施の形態１における半導体
集積回路のセルを示す平面図。
集積回路のセルを示す平面図。
【図２】 この発明による実施の形態２における半導体
集積回路のセルを示す平面図。
集積回路のセルを示す平面図。
【図３】 この発明による実施の形態３における半導体
集積回路のセルを示す平面図。
集積回路のセルを示す平面図。
【図４】 この発明による実施の形態１におけるトラン
ジスタの構成を示す平面図。
ジスタの構成を示す平面図。
【図５】 この発明による実施の形態１におけるコンタ
クトセルＧＣ１の構造を示す平面図。
クトセルＧＣ１の構造を示す平面図。
【図６】 この発明による実施の形態１におけるコンタ
クトセルＷＣ１の構造を示す平面図。
クトセルＷＣ１の構造を示す平面図。
【図７】 この発明による実施の形態２におけるコンタ
クトセルＧＣ２の構造を示す平面図。
クトセルＧＣ２の構造を示す平面図。
【図８】 この発明による実施の形態２におけるコンタ
クトセルＷＣ２の構造を示す平面図。
クトセルＷＣ２の構造を示す平面図。
【図９】 この発明による実施の形態３におけるトラン
ジスタの構成を示す平面図。
ジスタの構成を示す平面図。
【図１０】 この発明による実施の形態２において、電
源配線層をセル内配線層とは異なる配線層を用いる場合
の接続断面図。
源配線層をセル内配線層とは異なる配線層を用いる場合
の接続断面図。
【図１１】 従来技術による半導体集積回路装置におけ
る基本集合素子（セル）の例を示す平面図。
る基本集合素子（セル）の例を示す平面図。
【図１２】 従来技術による半導体集積回路装置におけ
る基本集合素子（セル）について他の例を示す平面図。
る基本集合素子（セル）について他の例を示す平面図。
【図１３】 従来技術による半導体集積回路におけるセ
ルの基本部品となるトランジスタ形状を示す平面図。
ルの基本部品となるトランジスタ形状を示す平面図。
【図１４】 従来技術による半導体集積回路におけるセ
ルの基本部品となるトランジスタ形状を示す平面図。
ルの基本部品となるトランジスタ形状を示す平面図。
１ 基本集合素子としてのセル、２Ｎ Ｎウエル領域、
２Ｐ Ｐウエル領域、３Ｐ Ｐ拡散領域、３Ｎ Ｎ拡散
領域、４Ｐ，４Ｎ ゲート部、５Ｐ，５Ｎ ゲート端子
取り出し部、ＴＰ１，ＴＰ２ Ｐチャネルトランジス
タ、ＴＮ１，ＴＮ２ Ｎチャネルトランジスタ、ＴＤ
１，ＴＤ２，ＴＤ３，ＴＤ４ 未使用トランジスタ、Ｇ
Ｃ１ ゲートコンタクトセル、ＧＣ２ ゲートコンタク
トセルＧＣ１上に電源配線層との接続孔を配置したコン
タクトセル、ＷＣ１ ＶＤＤ，ＶＳＳ電位へ接続するコ
ンタクトセル、ＷＣ２ ＶＤＤ，ＶＳＳ電位へ接続する
コンタクトセルＷＣ１，ＧＣ１上に電源配線層との接続
孔を配置したコンタクトセル、ＶＤ１，ＶＤ２，ＶＳ
１，ＶＳ２ 電源配線、Ｌ１，Ｌ２ セル内配線、ＴＰ
ｂ１，ＴＰｂ２ ベンドしたＰチャネルトランジスタ、
ＴＮｂ１，ＴＮｂ２ ベンドしたＮチャネルトランジス
タ、ＴＤｂ１，ＴＤｂ２，ＴＤｂ３，ＴＤｂ４ ベンド
した未使用トランジスタ、Ａ Ｐチャネルトランジスタ
とＮチャネルトランジスタ間距離、Ｂ ゲート端−ゲー
ト端間距離、Ｃ （ゲート端−ゲート端間距離）×（１
／２）、Ｄ，Ｅ この発明に係わる各実施の形態でのセ
ル高において従来技術のセル高から縮小された長さ。
２Ｐ Ｐウエル領域、３Ｐ Ｐ拡散領域、３Ｎ Ｎ拡散
領域、４Ｐ，４Ｎ ゲート部、５Ｐ，５Ｎ ゲート端子
取り出し部、ＴＰ１，ＴＰ２ Ｐチャネルトランジス
タ、ＴＮ１，ＴＮ２ Ｎチャネルトランジスタ、ＴＤ
１，ＴＤ２，ＴＤ３，ＴＤ４ 未使用トランジスタ、Ｇ
Ｃ１ ゲートコンタクトセル、ＧＣ２ ゲートコンタク
トセルＧＣ１上に電源配線層との接続孔を配置したコン
タクトセル、ＷＣ１ ＶＤＤ，ＶＳＳ電位へ接続するコ
ンタクトセル、ＷＣ２ ＶＤＤ，ＶＳＳ電位へ接続する
コンタクトセルＷＣ１，ＧＣ１上に電源配線層との接続
孔を配置したコンタクトセル、ＶＤ１，ＶＤ２，ＶＳ
１，ＶＳ２ 電源配線、Ｌ１，Ｌ２ セル内配線、ＴＰ
ｂ１，ＴＰｂ２ ベンドしたＰチャネルトランジスタ、
ＴＮｂ１，ＴＮｂ２ ベンドしたＮチャネルトランジス
タ、ＴＤｂ１，ＴＤｂ２，ＴＤｂ３，ＴＤｂ４ ベンド
した未使用トランジスタ、Ａ Ｐチャネルトランジスタ
とＮチャネルトランジスタ間距離、Ｂ ゲート端−ゲー
ト端間距離、Ｃ （ゲート端−ゲート端間距離）×（１
／２）、Ｄ，Ｅ この発明に係わる各実施の形態でのセ
ル高において従来技術のセル高から縮小された長さ。
Claims (13)
- 【請求項１】 基本集合素子をゲート端子取り出し部の
少なくとも一部が活性領域部へ埋め込まれた構造を有す
る一導電型チャネルトランジスタとその反対導電型チャ
ネルトランジスタとで構成することを特徴とする半導体
集積回路装置。 - 【請求項２】 Ｎウエル領域に設けられたＰ拡散領域
と、前記Ｐ拡散領域に設けられた第１のゲート部と、Ｐ
ウエル領域に設けられたＮ拡散領域と、前記Ｎ拡散領域
に設けられた第２のゲート部と、前記第１および第２の
ゲート部にそれぞれ設けられた第１および第２のゲート
端子取り出し部とを備え、前記第１および第２のゲート
端子取り出し部の少なくとも一部を前記Ｐ拡散領域およ
び前記Ｎ拡散領域からなる活性領域部に配設するように
したことを特徴とする半導体集積回路装置。 - 【請求項３】 Ｎウエル領域に設けられたＰ拡散領域
と、前記Ｐ拡散領域に設けられた第１のゲート部と、Ｐ
ウエル領域に設けられたＮ拡散領域と、前記Ｎ拡散領域
に設けられた第２のゲート部と、前記第１および第２の
ゲート部にそれぞれ設けられた第１および第２のゲート
端子取り出し部とを備え、第１および第２のゲート端子
取り出し部を前記第１および第２のゲート部の両端部の
うち片側一方のみにそれぞれ設けるとともに、前記第１
および第２のゲート端子取り出し部の少なくとも一部を
前記Ｐ拡散領域および前記Ｎ拡散領域からなる活性領域
部に配設するようにしたことを特徴とする半導体集積回
路装置。 - 【請求項４】 Ｎウエル領域に設けられたＰ拡散領域
と、前記Ｐ拡散領域に設けられた第１のゲート部と、Ｐ
ウエル領域に設けられたＮ拡散領域と、前記Ｎ拡散領域
に設けられた第２のゲート部と、前記第１のゲート部の
Ｎ拡散領域側端部に設けられた第１のゲート端子取り出
し部と、前記第２のゲート部のＰ拡散領域側端部に設け
られた第２のゲート端子取り出し部とを備え、前記第１
のゲート端子取り出し部の少なくとも一部を前記Ｐ拡散
領域に配設するとともに、前記第２のゲート端子取り出
し部の少なくとも一部を前記Ｎ拡散領域に配設するよう
にしたことを特徴とする半導体集積回路装置。 - 【請求項５】 前記Ｐ拡散領域およびＮ拡散領域ならび
に第１および第２のゲート部で構成される使用状態のト
ランジスタについては、第１および第２のゲート端子取
り出し部を互いに接続し、前記Ｐ拡散領域およびＮ拡散
領域ならびに第１および第２のゲート部で構成される未
使用状態のトランジスタについては、第１および第２の
ゲート端子取り出し部をそれぞれ第１または第２のゲー
ト部に沿って電源配線に接続することを特徴とする請求
項４に記載の半導体集積回路装置。 - 【請求項６】 電源配線および未使用状態のトランジス
タに係るゲート端子取り出し部と電源配線との接続配線
を、使用状態のトランジスタに係るゲート端子取り出し
部の接続配線を行う配線層と異なる配線層を用いて配線
することを特徴とする請求項１ないし請求項５のいずれ
かに記載の半導体集積回路装置。 - 【請求項７】 使用状態のトランジスタに係るゲート端
子取り出し部相互間の接続配線を行うとともに、Ｐ拡散
領域およびＮ拡散領域相互間の接続配線を行うための第
１の配線層と、未使用状態のトランジスタに係るゲート
端子取り出し部と電源配線との接続配線を行うための前
記第１の配線層と異なる第２の配線層とを用いて配線す
ることを特徴とする請求項２ないし請求項５のいずれか
に記載の半導体集積回路装置。 - 【請求項８】 互いに並行する直線上に延在して配設さ
れた両端部を有し、前記両端部と直交する屈曲部により
連結されるベントゲートを構成するゲート部を設けたこ
とを特徴とする請求項１ないし請求項７に記載の半導体
集積回路装置。 - 【請求項９】 Ｎウエル領域に設けられたＰ拡散領域
と、前記Ｐ拡散領域に設けられた第１のゲート部と、Ｐ
ウエル領域に設けられたＮ拡散領域と、前記Ｎ拡散領域
に設けられた第２のゲート部とを備え、前記第１および
第２のゲート部を互いに並行する直線上に延在して配設
された両端部を有し、前記両端部と直交する屈曲部によ
り連結されるベントゲートにより構成することを特徴と
する請求項１ないし請求項８に記載の半導体集積回路装
置。 - 【請求項１０】 互いに並行する両端部相互間が直交に
屈曲するベントゲートからなる複数のゲート部を設けた
ことを特徴とする請求項１ないし請求項９に記載の半導
体集積回路装置。 - 【請求項１１】 Ｐ拡散領域に複数設けられた第１のゲ
ート部を互いに並行する両端部相互間が直交に屈曲する
ベントゲートにより構成するとともに、Ｎ拡散領域に複
数設けられた第２のゲート部を互いに並行する両端部相
互間が直交に屈曲するベントゲートにより構成したもの
において、前記第１および第２のゲート部における互い
に近接するそれぞれの一端部を同一直線上に配設し、か
つ、前記第１および第２のゲート部におけるそれぞれの
他端部を前記直線と異なる直線上に配設したことを特徴
とする請求項８ないし請求項１０に記載の半導体集積回
路装置。 - 【請求項１２】 互いに平行する直線上に延在してそれ
ぞれ配設された両端部を有し前記両端部と直交する屈曲
部により連結されるベントゲートを構成するゲート部
と、前記ゲート部の一方の端部に設けられたゲート端子
取り出し部とを備え、前記ゲート端子取り出し部を前記
ゲート部の他方の端部が延在する直線側に突出して配設
したことを特徴とする請求項８ないし請求項１１に記載
の半導体集積回路装置。 - 【請求項１３】 互いに平行する直線上に延在してそれ
ぞれ配設された両端部を有し前記両端部と直交する屈曲
部により連結されるベントゲートを構成してＰ拡散領域
に配設された第１のゲート部と、互いに平行する直線上
に延在してそれぞれ配設された両端部を有し前記両端部
と直交する屈曲部により連結されるベントゲートを構成
してＮ拡散領域に配設された第２のゲート部と、前記第
１および第２のゲート部における一方の端部にそれぞれ
設けられ、前記ゲート部の他方の端部が延在する直線側
に突出して配設された第１および第２のゲート端子取り
出し部を設け、前記第１および第２のゲート端子取り出
し部を互いに配線接続したことを特徴とする請求項８な
いし請求項１２に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25130599A JP2001077199A (ja) | 1999-09-06 | 1999-09-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25130599A JP2001077199A (ja) | 1999-09-06 | 1999-09-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077199A true JP2001077199A (ja) | 2001-03-23 |
Family
ID=17220841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25130599A Pending JP2001077199A (ja) | 1999-09-06 | 1999-09-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077199A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054430A (ja) * | 2004-07-12 | 2006-02-23 | Renesas Technology Corp | 半導体装置 |
| JP2015057856A (ja) * | 2008-03-13 | 2015-03-26 | テラ イノヴェイションズ インコーポレイテッド | 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト |
-
1999
- 1999-09-06 JP JP25130599A patent/JP2001077199A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054430A (ja) * | 2004-07-12 | 2006-02-23 | Renesas Technology Corp | 半導体装置 |
| JP2015057856A (ja) * | 2008-03-13 | 2015-03-26 | テラ イノヴェイションズ インコーポレイテッド | 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト |
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