JP2009032788A - 半導体装置 - Google Patents
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Abstract
【解決手段】スタンダードセルCLは、n型ウエル2nに設けられ、金属シリサイド膜で覆われたp+型拡散層3pおよびn+型拡散層4nを有している。p+型拡散層3pはMISトランジスタのソース/ドレインを構成し、n+型拡散層4nはタップTP1を構成する。p+型拡散層3pは、コンタクト7pを介して配線層6aと電気的に接続されており、n+型拡散層4nは、コンタクト7を介して配線層6と電気的に接続されている。また、p+型拡散層3pがn+型拡散層4nと接触している。MISトランジスタのソースノードに給電される電源電位が拡散層と配線層の2層を用いて行われる。
【選択図】図1
Description
図1は本発明の実施の形態1におけるLSI(半導体装置)を模式的に示す要部平面図(レイアウトパターン)であり、図2は図1のX−X’線の断面図である。例えばn−型の単結晶シリコンから構成される半導体基板(以下、基板という)1の主面(素子形成面)には、スタンダードセル(論理回路セル)CLおよびタップTP1、TP2がレイアウトされている。スタンダードセルCLは半導体素子としてMIS(Metal Insulator Semiconductor)トランジスタを用いて構成されている。なお、MISトランジスタおよびその上のコンタクト、配線層は周知の製造方法を用いて形成することができる。
図6は本発明の実施の形態2におけるLSI(半導体装置)を模式的に示す要部平面図(レイアウトパターン)である。本実施の形態2におけるLSIのレイアウトパターンは、図6に示すように、前記実施の形態1で説明した本発明のレイアウトパターンと、前記実施の形態1で検討したレイアウトパターンとを組合せたものである。さらに、本発明のレイアウトパターンと、検討したレイアウトパターンとが上下左右方向に配置されても、特にそれらの境界条件は追加されない。
図7は本発明の実施の形態3におけるLSI(半導体装置)を模式的に示す要部平面図(レイアウトパターン)であり、図8は図7のY−Y’線の断面図である。前記実施の形態1では電源VDDを第1層の配線層6から供給する場合を示したが、本実施の形態3では電源VDDを第2層の配線層10から供給する場合について示す。このように電源VDDを第2層の配線層10を用いた場合であっても、前記実施の形態1と同様の効果を得ることができる。
図9は本発明の実施の形態4におけるLSI(半導体装置)の回路図であり、図10は本発明の実施の形態4におけるLSIを模式的に示す要部平面図(レイアウトパターン)である。本実施の形態4では、MISトランジスタを並列接続して、冗長性を利用したLSIについて説明する。
2n n型ウエル
2p p型ウエル
3n n+型拡散層
3nb BD部
3p p+型拡散層
3pb BD部
4n n+型拡散層
4p p+型拡散層
5 層間絶縁膜
6 配線層
6a、6b 配線層
7、7p、7n コンタクト
8 ゲート(ゲート電極)
9 金属シリサイド膜
10 配線層
101 拡散層
101a 拡張部
102 拡散層
102a 拡張部
103、103a コンタクト
104 拡散層
105 ゲート(ゲート電極)
CL スタンダードセル
TP1、TP2 タップ
Claims (9)
- スタンダードセルを備えた半導体装置であって、
半導体基板と、
前記半導体基板の主面に設けられた第1導電型のウエルと、
前記ウエルに設けられた前記第1導電型とは反対の第2導電型の第1拡散層と、
前記ウエルに設けられた前記第1導電型の第2拡散層と、
前記半導体基板の上層に設けられ、前記スタンダードセルに電位を供給する配線層と、
前記第1拡散層上に設けられ前記配線層と電気的に接続される第1コンタクトと、
前記第2拡散層上に設けられ前記配線層と電気的に接続される第2コンタクトと、
を有し、
前記第1拡散層は前記スタンダードセルを構成し、
前記第2拡散層は前記ウエルの電位を供給するタップを構成し、
前記第1拡散層の一部が前記第2拡散層と接触し、
前記第1拡散層の一部上に前記第1コンタクトが設けられていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板はシリコンからなり、
前記第1拡散層および前記第2拡散層を覆う金属シリサイド膜が設けられており、
前記第1コンタクトが、前記第1拡散層上に前記金属シリサイド膜を介して設けられ、
前記第2コンタクトが、前記第2拡散層上に前記金属シリサイド膜を介して設けられていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記スタンダードセルは、MISトランジスタから構成されており、
前記MISトランジスタのソースが、前記第1拡散層から構成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記スタンダードセルは、MISトランジスタから構成されており、
前記MISトランジスタのソースが、前記第1拡散層から構成され、
前記MISトランジスタのドレインが、前記ウエルに設けられた前記第1拡散層と対をなす第3拡散層から構成され、
複数の前記MISトランジスタは、互いの前記第3拡散層が電気的に接続されており、
複数の前記MISトランジスタは、前記半導体基板面内の所定の方向に延在する前記第2拡散層に沿って設けられており、
複数の前記MISトランジスタのうち少なくとも1つは、前記第1拡散層が前記第1コンタクトを介して前記配線層と電気的に接続されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1拡散層の一部が、前記スタンダードセルの形成領域内にあることを特徴とする半導体装置。 - 半導体素子を備えた半導体装置であって、
半導体基板と、
前記半導体基板の主面に設けられた第1導電型のウエルと、
前記ウエルに設けられた前記第1導電型とは反対の第2導電型の第1拡散層と、
前記ウエルに設けられた前記第1導電型の第2拡散層と、
前記半導体基板の上層に設けられ、前記半導体素子に電位を供給する配線層と、
前記第1拡散層上に設けられ前記配線層と電気的に接続される第1コンタクトと、
前記第2拡散層上に設けられ前記配線層と電気的に接続される第2コンタクトと、
を有し、
前記第1拡散層は前記半導体素子を構成し、
前記第2拡散層は前記ウエルの電位を供給するタップを構成し、
前記第1拡散層の一部が前記第2拡散層と接触し、
前記第1拡散層の一部上に前記第1コンタクトが設けられていることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記半導体基板はシリコンからなり、
前記第1拡散層および前記第2拡散層を覆う金属シリサイド膜が設けられており、
前記第1コンタクトが、前記第1拡散層上に前記金属シリサイド膜を介して設けられ、
前記第2コンタクトが、前記第2拡散層上に前記金属シリサイド膜を介して設けられていることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記半導体素子は、MISトランジスタからなり、
前記MISトランジスタのソースが、前記第1拡散層から構成されていることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記半導体素子は、MISトランジスタからなり、
前記MISトランジスタのソースが、前記第1拡散層から構成され、
前記MISトランジスタのドレインが、前記ウエルに設けられた前記第1拡散層と対をなす第3拡散層から構成され、
複数の前記MISトランジスタは、互いの前記第3拡散層が電気的に接続されており、
複数の前記MISトランジスタは、前記半導体基板面内の所定の方向に延在する前記第2拡散層に沿って設けられており、
複数の前記MISトランジスタのうち少なくとも1つは、前記第1拡散層が前記第1コンタクトを介して前記配線層と電気的に接続されていることを特徴とする半導体装置。
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