JP5357476B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
本発明は、半導体集積回路装置の製造技術および半導体集積回路装置に関し、特に、微細な半導体素子および配線を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
従来、半導体集積回路装置のレイアウト設計にあたり、給電用の拡散層を一方向に延在させ、その間に所望の回路を構成するＭＯＳトランジスタを配置することで、それらをセルとして認識している。このようなセルのレイアウトの１例については、たとえば、特開２００６−２５３３７５号公報（特許文献１）に記載されている。また、一方向に延在するように形成された給電用の拡散層を、「タップ」と称することもある。
特開平１１−１３５７３４号公報（特許文献２）は、ドレイン領域とｐ型ウエルとで構成されるダイオードを有する半導体装置において、ドレイン領域のコンタクトの辺とウエルタップ領域のコンタクトの辺との距離をＬ１とし、前記ドレイン領域のコンタクトの他辺とウエルタップ領域の他のコンタクトとの距離をＬ２とした場合に、Ｌ２≧Ｌ１とする技術を開示している。このような条件とすることで、前記ダイオードのアバランシェブレークを伴わないＥＳＤでの静電破壊を有効に防止している。
特開２００７−７３８８５号公報（特許文献３）は、複数の基本セルからなる半導体集積回路装置において、集積度を損ねることなく複数種の電源供給を可能とする技術を開示している。
特開２００６−２２８９８２号公報（特許文献４）は、回路を形成するための回路用拡散層を有するスタンダードセルが複数配列された半導体集積回路装置において、隣接するスタンダードセル同士の回路用拡散層が予め定められた間隔で配置されると共に互いに異なる位相で形成される場合に、その隣接する回路用拡散層の近傍において電源電位または接地電位を取るためのタップ用拡散層を非連続的に形成する技術を開示している。それにより、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンを高集積化している。
特開２００６−２５３３７５号公報
特開平１１−１３５７３４号公報
特開２００７−７３８８５号公報
特開２００６−２２８９８２号公報
近年、半導体集積回路を形成する個々の回路セルの小型化が進んだことに伴い、回路セル内に配置される半導体素子および配線を微細化するだけでなく、回路セル内を無駄なく利用して半導体素子および配線を配置することがなされている。
セルの高さは（タップと直行する方向のセルの長さ）は、セル上を通過できる配線の本数によって決められる。特に、２層目配線（Ｍ２配線）と３層目配線（Ｍ３配線）との整合性で決定される。具体的には、２層目配線（Ｍ２配線）の最小配線ピッチで決定される。たとえば、図１４に示すようなセルでは、タップ間を６本の配線が通過可能であり、片方のタップ上の配線を加えて、７本の配線が通過可能なセルとして認識される。このようなセルを７ピッチセルと称する。なお、最小配線ピッチとは、最小加工寸法で形成された第２層目配線の幅と、最小加工寸法で形成された配線間隔を足したものである。ここで、従来のセルでは、８ピッチセル、または、９ピッチセルが主流であった。本発明者は、チップサイズをより縮小させるため、図１１のような７ピッチセルを実現することを試みた。本発明者らは、小型化の進んだ回路セル内に半導体素子および配線を配置するに当たって以下のような課題が存在することを見出した。
図１１は、上記半導体集積回路に含まれる論理回路を形成する回路セルの要部平面図である。
回路セル領域内には、ゲート電極１０１、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のソース・ドレインが形成される活性領域１０２、配線１０３、１０４、および配線１０３、１０４と活性領域１０２またはゲート電極１０１とを電気的に接続するプラグ１０５、１０６、１０７が形成され、これら各部材によって回路セルが形成されている。配線１０４および配線１０４と接続するプラグ１０６は、電源電位あるいは基準電位が供給される給電用となっており、ゲート電極１０１と電気的に接続する配線１０３およびプラグ１０５よりも高い電位が供給される。また、プラグ１０６は、大きな電位を伝えるために、複数が配線１０４下にて等間隔で配置されている。なお、図１２および図１３は、それらゲート電極１０１、活性領域１０２、配線１０３、１０４およびプラグ１０５、１０６、１０７の構成と他部材との接続状況とをわかりやすくするための要部平面図であり、図１２ではゲート電極１０１、活性領域１０２、およびプラグ１０５、１０６、１０７のみを図示し、図１３では配線１０３、１０４およびプラグ１０５、１０６、１０７のみを図示している。
ところで、ゲート電極１０１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１０１に接続するプラグ１０５と電源電位あるいは基準電位が供給されるプラグ１０６との間は、所定値（たとえばプラグ１０５の径の約１．５倍）以上離間することが求められる。ここで、図１１〜図１３の平面レイアウトに示されるプラグ１０６のうち、プラグ１０６Ａは、プラグ１０５のうちのプラグ１０５Ａと所定値以上離間できなくなっている。このような不具合を解消する手段の１つとしては、ゲート電極１０１および配線１０３の平面レイアウトを調整することが考えられる。しかしながら、小型化の進んだ回路セルにおいては、回路セル内を無駄なく利用して配置されたゲート電極１０１および配線１０３の平面レイアウトを調整することが困難となっている。また、上記不具合を解消する手段の他の１つとしては、回路セル領域を拡大することでプラグ１０６Ａとプラグ１０５Ａとを十分離間させることが考えられるが、その一方で、回路セルの小型化の実現が困難となってしまうという課題が生じてしまう。
本発明の目的は、回路セルを小型化できる技術を提供することにある。
また、本発明の他の目的は、小型化の進んだ回路セルでも回路信頼性の低下を防止できる回路レイアウトの設計方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体集積回路装置の製造方法は、集積回路を有する半導体集積回路装置の製造方法であり、
（ａ）複数の活性領域、複数のゲート電極、複数の信号用配線、複数の給電用配線、複数の信号用プラグおよび複数の給電用プラグを含む前記集積回路の第１のレイアウトを作成する工程、
（ｂ）前記複数の給電用プラグのうち、前記複数の信号用プラグ各々から第１の距離以内に配置された前記給電用プラグを前記第１のレイアウトから消去する工程、
を含み、
前記（ａ）工程においては、前記給電用配線下に前記給電用配線と前記活性領域とを電気的に接続する前記給電用プラグを複数配置し、
前記給電用配線および前記給電用プラグには、前記信号用配線および前記信号用プラグより大きな電位が供給され、前記（ｂ）工程で前記第１のレイアウトから消去される前記給電用プラグは、前記集積回路の動作に支障を与えるほどに前記信号用プラグに近接しているものである。
（ａ）複数の活性領域、複数のゲート電極、複数の信号用配線、複数の給電用配線、複数の信号用プラグおよび複数の給電用プラグを含む前記集積回路の第１のレイアウトを作成する工程、
（ｂ）前記複数の給電用プラグのうち、前記複数の信号用プラグ各々から第１の距離以内に配置された前記給電用プラグを前記第１のレイアウトから消去する工程、
を含み、
前記（ａ）工程においては、前記給電用配線下に前記給電用配線と前記活性領域とを電気的に接続する前記給電用プラグを複数配置し、
前記給電用配線および前記給電用プラグには、前記信号用配線および前記信号用プラグより大きな電位が供給され、前記（ｂ）工程で前記第１のレイアウトから消去される前記給電用プラグは、前記集積回路の動作に支障を与えるほどに前記信号用プラグに近接しているものである。
また、本発明による半導体集積回路装置は、半導体基板に、素子分離領域と、素子分離領域によって規定される第１活性領域とを備えた半導体集積回路装置であって、
前記第１活性領域は、前記半導体基板に形成され、かつ、第１導電型を示す第１ウエルを有し、
前記第１活性領域は、第１方向に延在し、かつ、複数のＭＩＳＦＥＴが形成される第１領域と、前記第１方向に延在し、かつ、前記複数のＭＩＳＦＥＴに給電するための第２領域とを有し、
前記複数のＭＩＳＦＥＴの各ゲート電極は、前記第１方向と交差する第２方向に延在し、
前記複数のＭＩＳＦＥＴの各前記ゲート電極には、それぞれ複数の第１プラグが形成され、
前記第２領域には、複数の第２プラグが前記第１方向に沿って配置され、
前記第１プラグの中心から、前記第１プラグの径の２．５倍より小さい範囲内には、前記第２プラグは形成されていないものである。
前記第１活性領域は、前記半導体基板に形成され、かつ、第１導電型を示す第１ウエルを有し、
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前記複数のＭＩＳＦＥＴの各ゲート電極は、前記第１方向と交差する第２方向に延在し、
前記複数のＭＩＳＦＥＴの各前記ゲート電極には、それぞれ複数の第１プラグが形成され、
前記第２領域には、複数の第２プラグが前記第１方向に沿って配置され、
前記第１プラグの中心から、前記第１プラグの径の２．５倍より小さい範囲内には、前記第２プラグは形成されていないものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
回路セルを小型化できる。
小型化の進んだ回路セルでも回路信頼性の低下を防止できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本実施の形態で説明するセルの高さは（タップと直行する方向のセルの長さ）は、前述の図１４と同様である。すなわち、セルの高さは、セル上を通過できる配線の本数によって決められる。特に、２層目配線（Ｍ２配線）と３層目配線（Ｍ３配線）との整合性で決定される。具体的には、２層目配線（Ｍ２配線）の最小配線ピッチで決定される。図１に示すセルでは、タップ間を６本の配線が通過可能であり、片方のタップ上の配線を加えて、７本の配線が通過可能なセルとして認識する。すなわち、７ピッチセルで構成されている。なお、ここで言う最小配線ピッチとは、最小加工寸法で形成された第２層目配線の幅と、最小加工寸法で形成された配線間隔を足したものである。
本実施の形態の半導体集積回路装置は、たとえばセレクタ回路、排他的論理和（exclusive or；ＸＯＲ）回路またはフリップフロップ回路等の論理回路（集積回路）を有するものである。
図１〜図３は、その論理回路を形成する回路セルの要部平面図であり、隣接する２つの回路セルの境界付近が図示されている。図１はＭＩＳＦＥＴ構成部材（ゲート電極および半導体基板の主面に規定された活性領域）、第１層目の配線、およびＭＩＳＦＥＴ構成部材と第１層目の配線とを電気的に接続するプラグを図示し、図２は図１と同位置におけるＭＩＳＦＥＴ構成部材およびプラグのみを図示し、図３は図１と同位置における第１層目の配線およびプラグのみを図示している。
回路セル領域内には、ゲート電極１、ＭＩＳＦＥＴのソース・ドレインが形成される活性領域２、配線３、４、および配線３、４と活性領域２またはゲート電極１とを電気的に接続するプラグ５、６、７が形成され、これら各部材によって回路セルが形成されている。活性領域２は、たとえばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する浅溝型の分離領域を半導体基板の主面に形成することで規定されたものである。ＳＴＩは、半導体基板に形成された溝内に、酸化シリコン膜等の絶縁膜が埋め込まれて形成された領域である。この分離領域によって、活性領域ＬＮ、および、活性領域ＬＰが規定されている。
ゲート電極１は、たとえば多結晶シリコン膜から形成されており、半導体基板の主面上にて薄い酸化シリコン膜等から形成されたゲート絶縁膜を介してパターニングされている。そのゲート長は、たとえば、６５ｎｍ以下である。ｎチャネル型ＭＩＳＦＥＴのゲート電極１は、図中の横方向に延在した活性領域ＬＮに複数形成され、それぞれ、図中の縦方向に延在するように形成されている。同様に、ｐチャネル型ＭＩＳＦＥＴのゲート電極１は、図中の横方向に延在した活性領域ＬＰに複数形成され、それぞれ、図中の縦方向に延在するように形成されている。また、ゲート電極１を構成する多結晶シリコン膜のうち、ｎチャネル型ＭＩＳＦＥＴの多結晶シリコンにはｎ型の不純物が導入されており、ｐチャネル型ＭＩＳＦＥＴの多結晶シリコンにはｐ型の不純物が導入されている。
また、活性領域ＬＮは、半導体基板にｐ型ウエルが形成された領域である。活性領域ＬＮのうち、ｎチャネル型ＭＩＳＦＥＴが形成される領域において、ゲート電極１の両側のｐ型ウエルの表面は、ｎ−型半導体領域およびｎ＋型半導体領域が形成され、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域となっている。活性領域ＬＮのうち、複数のプラグ６が配置される給電領域では、ｐ型ウエルの表面は、ｐ＋型半導体領域が形成されている。ｎチャネル型ＭＩＳＦＥＴの動作時には、配線４Ｇを介して給電用の活性領域ＬＮに給電される電位が、ｎチャネル型ＭＩＳＦＥＴのｐ型ウエルに印加されることになる。
また、活性領域ＬＰは、半導体基板にｎ型ウエルが形成された領域である。活性領域ＬＰのうち、ｐチャネル型ＭＩＳＦＥＴが形成される領域において、ゲート電極１の両側のｎ型ウエルの表面は、ｐ−型半導体領域およびｐ＋型半導体領域が形成され、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域となっている。活性領域ＬＰのうち、複数のプラグ６が配置される給電領域では、ｎ型ウエルの表面は、ｎ＋型半導体領域が形成されている。ｐチャネル型ＭＩＳＦＥＴの動作時には、配線４Ｖを介して給電用の活性領域ＬＰに給電される電位が、ｐチャネル型ＭＩＳＦＥＴのｎ型ウエルに印加されることになる。
なお、ｐ−型半導体領域およびｐ＋型半導体領域の不純物濃度は、ｐ型ウエルの不純物濃度よりも高く、ｎ−型半導体領域およびｎ＋型半導体領域の不純物濃度は、ｎ型ウエルの不純物濃度よりも高い。
また、ゲート電極１の表面、活性領域ＬＮの表面（ｎチャネル型ＭＩＳＦＥＴが形成される領域におけるｎ＋型半導体領域の表面、および、給電領域におけるｐ＋型半導体領域の表面）、および、活性領域ＬＰの表面（ｐチャネル型ＭＩＳＦＥＴが形成される領域におけるｐ＋型半導体領域の表面、および、給電領域におけるｎ＋型半導体領域の表面）は、サリサイドプロセスがなされており、シリサイド層が形成されている。シリサイド層は、たとえば、コバルトシリサイド、ニッケルシリサイド、モリブデンシリサイド、チタンシリサイド、または、プラチナシリサイドからなる。このようなシリサイド層によって、プラグとの接触抵抗を低減している。
プラグ５、６、７は、半導体基板の主面上に成膜された層間絶縁膜に開孔されたコンタクトホールを埋め込むように形成されたものである。配線３、４は、その層間絶縁膜上に形成されたものである。
配線（給電用配線）４および配線４と接続するプラグ６（給電用プラグ）には、電源電位あるいは基準電位が供給される給電用となっており、ゲート電極１と電気的に接続する配線（信号用配線）３およびプラグ（信号用プラグ）５とは異なる電位が供給される。具体的には、ゲート電極１に供給される電位よりも高い電位が供給される。また、プラグ６は、大きな電位を伝えるために、一部を除いて複数が配線４下にて等間隔で配置されている。なお、図２および図３は、それらゲート電極１、活性領域２、配線３、４、およびプラグ５、６、７の構成と他部材との接続状況とをわかりやすくするための要部平面図であり、前述したように図２ではゲート電極１、活性領域２およびプラグ５、６、７のみを図示し、図３では配線３、４およびプラグ５、６、７のみを図示している。
図１および図３に示すように、給電用配線（配線４）には、電源電位ＶＤＤを供給する配線４Ｖと、基準電位ＧＮＤを供給する配線４Ｇを含む。また、図１および図２に示すように、活性領域ＬＮのうち、プラグ６を介して配線４Ｖと接続する給電領域は、図中の横方向に延在している。図中の中央の箇所である。同様に、活性領域ＬＰのうち、プラグ６を介して配線４Ｇと接続する給電領域は、図中の横方向に延在している。図中の一番上および一番下の箇所である。
ここで、回路セルの小型化が進むと、ゲート電極１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１に接続するプラグ５と電源電位あるいは基準電位が供給されるプラグ６との間は、プラグ５に電源電位あるいは基準電位からのノイズの影響が及ばない十分な距離（第１の距離）だけ離間することが求められる。たとえば、プラグ５の端部とプラグ６の端部との最短距離を、プラグ５またはプラグ６の径の約１．５倍以上の距離だけ離間することが求められる。言い換えれば、プラグ５の中心とプラグ６の中心との距離が、プラグ５またはプラグ６の径の約２．５倍以上の距離だけ離間することが求められる。また、プラグ５の中心とプラグ６の中心との距離が、第１層目配線の最小加工寸法以上の距離だけ離間することが求められる。
たとえば、複数のプラグ６のすべてが配線４下にて等間隔で配置され、図１〜図３に示す配置位置６Ａにもプラグ６が形成されていたとすると、そのプラグ６は、プラグ５のうちのプラグ（信号用プラグ）５Ａと十分離間できないものとする。本実施の形態では、このような条件下において、そのような配置位置６Ａには、プラグ６を配置せず、プラグ５の各々が電位差の大きいプラグ６と十分離間したレイアウトとする。それにより、回路セルを平面で拡大することなくプラグ５の各々とプラグ６とを離間できるようになる。すなわち、ゲート電極１に接続するプラグ５Ａの端部から、プラグ５Ａの径の１．５倍より小さい範囲内には、給電用のプラグ６は配置されていない。言い換えれば、ゲート電極１に接続するプラグ５Ａの中心から、プラグ５Ａの径の２．５倍より小さい範囲内に、給電用のプラグ６の中心が配置される場合には、プラグ６は配置されていない。また、プラグ５の中心とプラグ６の中心との距離が、第１層目配線の最小加工寸法よりも近い場合には、プラグ６は配置されていない。
また、その配置位置６Ａを有する配線４は、隣接する２つの回路セル間にて延在する部分を有し、その隣接する２つの回路セル間にて延在する部分に配置位置６Ａが含まれ、かつその隣接する２つの回路セル間にて延在する部分は、２つの回路セルに共通して含まれる部分となっている。
また、プラグ５から十分離間していない前述の配置位置６Ａに限って電源電位あるいは基準電位が供給されるプラグ６の配置を省略するので、回路セル内のＭＩＳＦＥＴの特性が低下してしまったり、回路の動作速度が低下してしまったり、回路へ十分な電力供給ができなくなってしまうといった不具合の発生を防ぐことができる。
また、給電用の活性領域ＬＮ、ＬＰには、プラグ６Ｂを省略する分、若干の電圧降下が発生する恐れがあるが、プラグ６は多数配置されていることと、給電用配線４Ｖ、４Ｇが給電用の活性領域ＬＮ、ＬＰの上に配置されていることから、実質的な電圧降下はない。
以下、上記のような平面レイアウトを有する本実施の形態の回路セルの設計方法および複数の回路セルの配置方法について説明する。
図４は、本実施の形態の回路セルの設計方法および複数の回路セルの配置方法を説明するフローチャートである。
まず、本実施の形態の論理回路を形成する個々の回路セルの平面レイアウト（第１のレイアウト）を設計する（工程Ｐ１）。ここで、図５〜図７は、１つの回路セルの平面図である。また、図６および図７は、活性領域２、配線３、４、およびプラグ５、６、７の構成と他部材との接続状況とをわかりやすくするための要部平面図であり、図６は図５と同位置におけるゲート電極１、活性領域２およびプラグ５、６、７のみを図示し、図７は図５と同位置における配線３、４およびプラグ５、６、７のみを図示している。また、図５〜図７に示す回路セルは、回路セル上を２層目配線（Ｍ２配線）が６本通過可能な高さである。上述の図１４で説明したように、一方のタップ上の配線を加えて、７本の配線が通過可能なセルとして認識する。すなわち、７ピッチセルで構成されている。本実施の形態では、第１層目配線についても同様としている。すなわち、配線４の延在方向と交差（直行）する方向（紙面上下方向）で、配線３、４が最小加工寸法で合計７本まで配置できるセル高さの低い回路セルとなっている。
個々の回路セルの平面レイアウトの設計段階においては、まず、電源電位あるいは基準電位が供給される配線４下に複数のプラグ６を等間隔で配置する。次いで、ゲート電極１と接続するプラグ５の各々と十分離間できなくなっているプラグ６を平面レイアウトから消去する。なお、図５〜図７中においては、その消去したプラグ６と十分離間できないプラグ５をプラグ５Ａとして図示している。次いで、その平面レイアウトにおいて、消去したプラグ６の位置に識別用マーク６Ｂを配置する。
次に、Ｐ＆Ｒ（Place and Rout）設計により、工程Ｐ１でレイアウト設計された個々の回路セルの配置レイアウトを設計していき、本実施の形態の論理回路を含む半導体チップ全体の平面レイアウト（第２のレイアウト）を完成する（工程Ｐ２）。この時、図８に示すように、個々の回路セルＫＣは、平面矩形のブロックとして配置レイアウトを設計していく。
次に、半導体チップ全体の平面レイアウトの設計検証（Design Rule Check；ＤＲＣ）を行い、ＧＤＳ（Graphic Data System）を作成する（工程Ｐ３）。
前述したように、電源電位あるいは基準電位といった大きな電位が供給される配線４（図１、図３、図５および図８参照）は、隣接する２つの回路セルＫＣ間にて延在する部分を有し、かつその隣接する２つの回路セルＫＣ間にて延在する部分は、２つの回路セルＫＣに共通して含まれる部分となっていることから、その配線４は、図８中の平面矩形のブロックである回路セルＫＣの外縁部となる。そのため、その隣接する２つの回路セルＫＣのうちの一方における配線４に上記識別用マーク６Ｂが配置されていたとしても、他方の回路セルＫＣにおける配線４の対応位置にはプラグ６が配置されている場合もある（図８参照）。
そこで、この工程Ｐ３では、隣接する２つの回路セルＫＣのうちの一方の回路セルＫＣに配置された識別用マーク６Ｂと、他方の回路セルＫＣのプラグ６が重なった場合には、その重なったプラグ６を平面レイアウトから消去するというルール（演算処理）で、半導体チップ全体の平面レイアウトの設計検証を行う。すなわち、この工程Ｐ３において、識別用マーク６Ｂと重なったすべてのプラグ６を半導体チップ全体の平面レイアウトから一括消去され、所望のマスク製造のためのＧＤＳを作成することができる。
また、レイアウトから消去されるプラグ６の存在する配線層は予めわかっているので、たとえば工程Ｐ１の個々の回路セルＫＣの平面レイアウト設計を行う工程と、工程Ｐ２のＰ＆Ｒ設計とを他社間で行う場合でも、Ｐ＆Ｒ設計により識別用マーク６Ｂと重なったプラグ６を平面レイアウトから消去するだけなので、容易に対応することができる。
また、上記工程Ｐ２のＰ＆Ｒ設計が完了するまで、１つの回路セルＫＣに対して他のどの回路セルＫＣが隣接するかは確定していない。そのため、個々の回路セルＫＣの平面レイアウトの設計段階において消去すべきプラグ６を平面レイアウトからすべて消去するのは困難であるが、工程Ｐ３での設計検証において、識別用マーク６Ｂと重なったプラグ６を平面レイアウトから強制的に消去するというルール（演算処理）とすることにより、消去すべきプラグ６を平面レイアウトから容易に消去することが可能となる。
次に、上記工程Ｐ３で作成したＧＤＳを基に回路パターン転写用のマスクを作成する（工程Ｐ４）。それにより、プラグ５の各々と十分離間できなくなっているプラグ６が消去された回路パターンをマスクへ描画することが可能となり、そのマスクを用いてプラグ５の各々がプラグ６と十分離間した回路パターンを半導体基板へ転写することが可能となる。
上記のような本実施の形態によれば、電源電位あるいは基準電位が供給されるプラグ６のうち、ゲート電極１と接続するプラグ５と十分離間できないものを平面レイアウト設計時点で消去するので、回路セルＫＣの平面サイズ、特に複数のプラグ６上で延在する配線４の延在方向の交差（直行）する方向での平面サイズを拡大することなく、プラグ５の各々とプラグ６とを十分離間させることができる。
ところで、プラグ５と十分離間できないプラグ６を消去せずに、回路セルＫＣの平面サイズを拡大することでプラグ５とプラグ６とを必要最小限離間させた場合の回路セルＫＣのレイアウト条件をＡとし、本実施の形態のように平面レイアウト設計時点で所定のプラグ６を消去した場合のレイアウト条件をＢとする。ここで、本発明者らが行ったシミュレーションによれば、レイアウト条件Ａの場合の回路セルＫＣの面積を１００％とすると、レイアウト条件Ｂの場合の回路セルＫＣの面積は、回路セルＫＣがセレクタ回路の場合で約８５％に縮小でき（図９参照）、半導体チップ全体では約９６．８％に縮小できた。また、回路セルＫＣがフリップフロップ回路の場合では、レイアウト条件Ｂの場合の回路セルＫＣの面積は、レイアウト条件Ａの場合の約７７％に縮小できた（図１０参照）。すなわち、本実施の形態によれば、プラグ５から十分離間していないプラグ６のみを平面レイアウトの設計時点で消去しているので、前述したように回路セルＫＣ内のＭＩＳＦＥＴの特性が低下してしまったり、回路の動作速度が低下してしまったり、回路へ十分な電力供給ができなくなってしまうといった信頼性の低下を防ぎつつ、回路セルＫＣの小型化を実現することができる。
また、上記の本実施の形態によれば、平面サイズが最小となるようにレイアウト設計された複数の回路セルＫＣにより集積回路を形成する場合でも、プラグ５から十分離間していないプラグ６のみを平面レイアウトの設計時点で容易に消去できるので、種々の集積回路を容易に最小サイズで設計することができるようになり、回路設計の展開性を向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、本実施の形態では、７ピッチセルについて記載したが、これに限られるものではなく、例えば６ピッチや５ピッチ等、７ピッチ以下のセルについても同様に適用することが可能である。
また、本実施の形態では、ゲート電極１を多結晶シリコン膜で形成した例を示したが、これに限られるものではなく、たとえば金属膜で形成してもよい。そのような金属膜としては、Ｔｉ、ＴｉＮ、ＰｔまたはＡｌ等が挙げられる。
また、本実施の形態では、ゲート絶縁膜を酸化シリコン膜で形成した例を示したが、これに限られるものではなく、たとえば窒化シリコン膜よりも高い誘電率を有する膜で形成してもよい。そのような高誘電率膜としては、ＨｆＯ、ＨｆＡｌＯ、ＨｆＳｉＯ、ＺｒＯ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＬａＯ、ＬａＳｉＯ、ＴａＯまたはＴｉＯ等が挙げられる。
本発明の半導体集積回路装置およびその製造方法は、小型化の進んだ回路セルから形成された集積回路を有する半導体集積回路装置の製造工程に適用することができる。
１ ゲート電極
２ 活性領域
３ 配線（信号用配線）
４ 配線（給電用配線）
４Ｇ 配線
４Ｖ 配線
５ プラグ（信号用プラグ）
５Ａ プラグ（信号用プラグ）
６ プラグ（給電用プラグ）
６Ａ 配置位置
６Ｂ 識別用マーク
７ プラグ
１０１ ゲート電極
１０２ 活性領域
１０３ 配線
１０４ 配線
１０５ プラグ
１０５Ａ プラグ
１０６ プラグ
１０６Ａ プラグ
１０７ プラグ
ＫＣ 回路セル
ＬＮ 活性領域
ＬＰ 活性領域
Ｐ１〜Ｐ４ 工程
２ 活性領域
３ 配線（信号用配線）
４ 配線（給電用配線）
４Ｇ 配線
４Ｖ 配線
５ プラグ（信号用プラグ）
５Ａ プラグ（信号用プラグ）
６ プラグ（給電用プラグ）
６Ａ 配置位置
６Ｂ 識別用マーク
７ プラグ
１０１ ゲート電極
１０２ 活性領域
１０３ 配線
１０４ 配線
１０５ プラグ
１０５Ａ プラグ
１０６ プラグ
１０６Ａ プラグ
１０７ プラグ
ＫＣ 回路セル
ＬＮ 活性領域
ＬＰ 活性領域
Ｐ１〜Ｐ４ 工程
Claims (7)
- 集積回路を有する半導体集積回路装置の製造方法であって、
（ａ）複数の活性領域、ゲート電極、信号用配線、給電用配線、信号用プラグおよび複数の給電用プラグを含む前記集積回路の第１のレイアウトを作成する工程、
（ｂ）前記複数の給電用プラグのうち、前記信号用プラグから前記信号用プラグの径の１．５倍の距離以内に配置された前記給電用プラグを前記第１のレイアウトから消去する工程、
を含み、
前記（ａ）工程においては、前記給電用配線下に前記給電用配線と前記活性領域とを電気的に接続する前記給電用プラグを複数配置し、且つ、前記信号用配線下に前記信号用配線と前記ゲート電極とを電気的に接続する前記信号用プラグを配置し、
前記給電用配線および前記給電用プラグには、前記信号用配線および前記信号用プラグより大きな電位が供給され、
前記信号用配線および前記給電用配線は、それぞれ多層配線層のうちの最下層である第１配線層に形成され、
前記（ｂ）工程で前記第１のレイアウトから消去される前記給電用プラグは、前記信号用プラグの中心と前記給電用プラグの中心との距離が前記第１配線層の最小加工寸法よりも近い場合に、前記第１のレイアウトから消去されることを特徴とする半導体集積回路装置の製造方法。 - 請求項１記載の半導体集積回路装置の製造方法において、
前記（ａ）工程において、前記給電用プラグは、前記複数の給電用配線下にて等間隔で配置することを特徴とする半導体集積回路装置の製造方法。 - 請求項１記載の半導体集積回路装置の製造方法において、
前記集積回路は、１つ以上の回路セルから形成され、
前記（ａ）工程および前記（ｂ）工程は、前記回路セルの各々に対して行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項３記載の半導体集積回路装置の製造方法において、
前記給電用配線および前記給電用プラグは、隣接する２つの回路セル間に配置され、かつ前記隣接する２つの回路セルの双方の前記第１のレイアウトに共通して含まれ、
前記（ｂ）工程では、前記第１のレイアウトから消去した前記給電用プラグの位置に識別用マークを配置し、
さらに、
（ｃ）複数の前記回路セルの前記第１のレイアウトの各々を配置することで前記集積回路の第２のレイアウトを形成し、前記識別用マークと重なる位置の前記給電用プラグを前記第２のレイアウトから消去する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項４記載の半導体集積回路装置の製造方法において、
前記第２のレイアウトは半導体チップ全体のレイアウトであり、
前記第２のレイアウトを基に前記集積回路のパターンの転写用のマスクを製造することを特徴とする半導体集積回路装置の製造方法。 - 請求項１記載の半導体集積回路装置の製造方法において、
前記第１のレイアウトは、前記（ｂ）工程において消去される前記給電用プラグを、最も近接する前記信号用プラグから前記信号用プラグの径の１．５倍の距離以上離間させて形成することができないほどに小さい平面領域内で形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項１記載の半導体集積回路装置の製造方法において、
前記第１のレイアウトは、前記複数の給電用配線の延在方向と交差する方向において、前記集積回路を有する半導体チップの平面サイズを小型化することを特徴とする半導体集積回路装置の製造方法。
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