CN101673711B - 半导体集成电路器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种即使在高度小型化的电路单元中仍然可以防止电路可靠性下降的电路布局设计方法。为了防止来自电势差大的电源电势或者参考电势的噪声影响栅极电极并且造成故障，要求连接到栅极电极的第一塞与对其供应电源电势或者参考电势的第二塞相互隔开如下距离，该距离足以让来自电源电势或者参考电势的噪声不影响第一塞。为此，在按照相等间隔放置于布线以下的第二塞之中，在平面布局设计之时仅删除在没有与第一塞充分隔开的布局位置放置的第二塞。
Description
相关申请的交叉引用
包括说明书、说明书附图和说明书摘要、于2008年9月11日提交的日本专利申请第2008-232882号的公开内容通过整体引用而结合于此。
技术领域
本发明涉及一种半导体集成电路器件和用于制造该半导体集成电路器件的技术并且具体地涉及有效地应用于制造包括精细半导体元件和布线的半导体集成电路器件的技术。
背景技术
常规上，在半导体集成电路器件的布局设计中，功率馈给扩散层在一个方向上延伸而构成所需电路的MOS晶体管布置于其间并且这些晶体管被视为一个单元。例如在日本专利公开第2006-253375号中描述了这样的单元布局的一个例子。另外，形成为在一个方向上延伸的功率馈给扩散层可以称为“抽头(tap)”。
日本专利公开第11-135734号公开了一种技术，其中在具有二极管(包括漏极区域和p型阱)的半导体器件中假设漏极区域中的接触的一边与阱抽头区域中的接触的一边之间的距离是L1而漏极区域中的接触的另一边与阱抽头区域中的其它接触的一边之间的距离是L2，那么L2≥L1。通过设置这样的条件有效地防止了二极管中的静电破坏而无雪崩击穿。
日本专利公开第2007-73885号公开了一种在包括多个基本单元的半导体集成电路器件中实现多种类电源而无损于集成度的技术。
日本专利公开第2006-228982号公开了一种技术，其中在布置有多个标准单元(具有用于形成电路的电路扩散层)的半导体集成电路器件中，如果按照预定间隔来布置并且利用互不相同的相位来形成相邻标准单元的电路扩散层，则不连续地形成用于在有关相邻电路扩散层的附近形成电源电势或者地电势的抽头扩散层。由此，相对容易地实现图案的高度集成而不降低图案分辨率也不造成比如相位差异这样的问题。
发明内容
由于形成半导体集成电路的个别电路单元的小型化近来已经得以发展，所以不仅要将布置于电路单元中的半导体元件和布线小型化而且要无浪费地利用电路单元的内部并且布置半导体元件和布线。
单元的高度(单元在与抽头垂直的方向上的长度)取决于可以在单元之上通过的布线的数目。特别地，它取决于第二层布线(M2布线)与第三层布线(M3布线)之间的一致性。具体而言，它取决于第二层布线(M2布线)的最小布线节距。例如在如图14中所示的单元中，六个布线可以在抽头之间通过，并且该单元可以视为七个布线(包括在抽头之一上方的布线)可以在其上通过的单元。这样的单元被称为7个节距的单元。注意最小布线节距等于利用最小特征尺寸来形成的第二层布线的宽度加上利用最小特征尺寸来形成的布线之间的间距。这里在常规单元中，8个节距的单元或者9个节距的单元已经是主流。本发明人已经尝试实现如图11中所示7个节距的单元以便进一步减少芯片尺寸。当在高度小型化的电路单元中布置半导体元件和布线时，本发明人已经发现如下有待解决的问题。
图11是形成上述半导体集成电路中所含逻辑电路的电路单元的主要部分的平面图。
在电路单元区域中形成有栅极电极101、MISFET(金属绝缘体半导体场效应晶体管)的源极/漏极形成于其中的有源区域102、布线103、104以及用于将布线103、104电连接到有源区域102或者栅极电极101的塞105、106和107。电路单元由这些部件形成。布线104和连接到布线104的塞106是电源电势或者参考电势被供应到的用于馈给功率的布线和塞。向这些布线104和塞106供应比电连接到栅极电极101的布线103和塞105的电势更高的电势。另外，为了馈给高电势，多个塞106按照相等间隔放置于布线104以下。图12和图13是用于阐明这些栅极电极101、有源区域102、布线103、104、塞105、106和107的配置以及与其它部件的连接状态的平面图。图12仅图示栅极电极101、有源区域102以及塞105、106和107，而图13仅图示布线103、104以及塞105、106和107。
为了防止来自电势差大的电源电势或者参考电势的噪声影响栅极电极101并且造成故障，要求连接到栅极电极101的塞105与电源电势或者参考电势被供应到的塞106相互隔开至少指定值(例如塞105的直径的约1.5倍)。这里，图11至图13的平面布局中所示塞106之中的塞106A不能与塞105之中的塞105A隔开至少指定值。作为用于解决这样的问题的手段之一，可以调整栅极电极101和布线103的平面布局。然而在高度小型化的电路单元中，现在难以调整已经无浪费地利用了电路单元的内部来布置的栅极电极101和布线103的平面布局。另外，作为用于解决上述问题的另一手段，可以通过扩展电路单元区域将塞106A和塞105A相互充分隔开，然而这一对策使得难以实现电路单元的小型化。
本发明的一个目的在于提供一种可以将电路单元小型化的技术。
另外，本发明的另一目的在于提供一种即使在高度小型化的电路单元中仍然可以防止电路可靠性下降的电路布局设计方法。
根据本说明书的描述和附图，本发明的上述和其它目的及新颖特征将显而易见。
在本申请中公开的多个发明之中有代表性的发明的发明内容简述如下：
根据本发明的一个方面，一种制造具有集成电路的半导体集成电路器件的方法包括以下步骤：(a)预备集成电路的包括多个有源区域、多个栅极电极、多个信令布线、多个功率馈给布线、多个信令塞和多个功率馈给塞的第一布局；并且(b)从第一布局删除功率馈给塞之中在与各信令塞的第一距离内放置的功率馈给塞，其中在步骤(a)中，用于将功率馈给布线电连接到有源区域的功率馈给塞放置于功率馈给布线以下，其中比信令布线和信令塞的电势更高的电势被供应到功率馈给布线和功率馈给塞，并且其中在步骤(b)中从第一布局删除的功率馈给塞与信令塞接近到足以损害集成电路的操作。
根据本发明的另一方面，一种半导体集成电路器件在半导体衬底中包括元件隔离区域和由元件隔离区域限定的第一有源区域，其中第一有源区域形成于半导体衬底中并且包括第一导电类型的第一阱；其中第一有源区域还包括在第一方向上延伸并且多个MISFET形成于其中的第一区域和在第一方向上延伸并且向MISFET馈给功率的第二区域；其中MISFET的各栅极电极在与第一方向相交的第二方向上延伸；其中多个第一塞分别形成于MISFET的各栅极电极中；并且其中在第二区域中，多个第二塞沿着第一方向来放置，并且第二塞没有形成于从第一塞的中心起的小于第一塞的直径的2.5倍的范围内。
通过在本申请中公开的本发明的诸多方面之中有代表性的方面获得的优点简述如下。
可以将电路单元小型化。
即使在高度小型化的电路单元中仍然可以防止电路可靠性下降。
附图说明
图1是形成根据本发明一个实施例的半导体集成电路中所包含的逻辑电路的电路单元的主要部分的平面图；
图2是形成根据本发明实施例的半导体集成电路中所包含的逻辑电路的电路单元的主要部分的平面图；
图3是形成根据本发明实施例的半导体集成电路中所包含的逻辑电路的电路单元的主要部分的平面图；
图4是图示了形成根据本发明实施例的半导体集成电路中所包含的逻辑电路的电路单元的设计方法和布置多个电路单元的方法的流程图；
图5是形成根据本发明一个实施例的半导体集成电路中所包含的逻辑电路的电路单元的平面图；
图6是形成根据本发明实施例的半导体集成电路中所包含的逻辑电路的电路单元的平面图；
图7是形成根据本发明实施例的半导体集成电路中所包含的逻辑电路的电路单元的平面图；
图8是图示对形成根据一个本发明实施例的半导体集成电路中所包含的逻辑电路的多个电路单元进行布置的方法的说明图；
图9是根据一个本发明实施例的用于比较形成半导体集成电路中所包含的逻辑电路的电路单元的面积与在指定塞之间有充分间距时形成的电路单元的面积的说明图；
图10是根据一个本发明实施例的用于比较形成半导体集成电路中所包含的逻辑电路的电路单元的面积与在指定塞之间有充分间距时形成的电路单元的面积的说明图；
图11是形成半导体集成电路中所包含的逻辑电路的电路单元的主要部分的平面图；
图12是形成半导体集成电路中所包含的逻辑电路的电路单元的主要部分的平面图；
图13是形成半导体集成电路中所包含的逻辑电路的电路单元的主要部分的平面图；并且
图14是用于图示本实施例的布线节距的参考图。
具体实施方式
为求方便如果需要的话，将以下实施例划分成多个部分或者实施例来进行说明。除了特别明显地表明之外，它们并非互不相关，并且一个实施例具有对另一实施例的部分或者全部比如进行修改、详述和补充说明的关系。
在以下实施例中，当提及元件数等(包括数目、数值、数量、范围等)时，除了特别明显地指定其以及理论上将其明显地限于具体数的情况之外，其可以并不限于具体数而是可以大于或者小于该具体数。
另外在以下实施例中无需赘言，要素(包括要素步骤等)除了特别明显地指定其以及从理论观点来看将其视为明显地不可或缺等情况之外并非必然地不可或缺。另外，当在实施例等中关于组成元件等描述为“包括A”时，例如除非另外具体地声明“仅包括相关元件”，则当然不应排除相关元件之外的元件。
类似地，在以下实施例中，当提及元件等的形状、位置关系等时，除了特别清楚地指定和从理论观点来看认为明显地不恰当的情况之外应当包括形状基本上类似或者相似的元件。这一声明也适用于上述数值和范围。
另外，当提及材料等时，除非另外具体地声明并非如此或者除非另外在原理上或者情形上并非如此，则指定材料是主要材料并且不应排除辅助元素、添加物、附加元件等。例如除非另有具体指明，则硅部件应当不仅包含纯硅而且包含添加杂质、二元或者三元合金(例如SiGe)等(包括硅作为主要元素)。
在用于图示实施例的附图中向具有相同功能的相同部件通篇地给予相同参考标号以省略重复描述。
另外在实施例中所用附图中甚至可以将阴影线应用于平面图以便于查看。
下文将根据附图具体地描述本发明的实施例。
实施例中说明的单元高度(单元在与抽头垂直的方向上的长度)与如上所述的图14的单元高度相同。也就是说，单元的高度取决于可以在单元之上通过的布线的数目。特别地，它取决于第二层布线(M2布线)与第三层布线(M3布线之间)的一致性。具体而言，它取决于第二层布线(M2布线)的最小布线节距。在图1中所示单元中，六个布线可以在抽头之间通过，并且该单元可以被视为七个布线(包括在抽头之一上方的布线)可以在其上通过的单元。也就是说，该单元包括7个节距的单元。注意最小布线节距在这里等于利用最小特征尺寸来形成的第二层布线的宽度加上利用最小特征尺寸来形成的布线之间的间距。
这一实施例的半导体集成电路器件包括逻辑电路(集成电路)，如例如选择器电路、异或(XOR)电路或者触发器电路。
图1至图3是形成这一逻辑电路的电路单元的主要部分的平面图，其中图示了相邻两个电路单元之间边界的附近处。图1图示MISFET组成部件(在半导体衬底的主表面中限定的栅极电极和有源区域)、第一层布线和用于将MISFET组成部件电连接到第一层布线的塞，图2仅图示在与图1中相同位置的MISFET组成部件和塞，而图3仅图示在与图1中相同位置的第一层布线和塞。
在电路单元区域中形成有栅极电极1、MISFET的源极/漏极形成于其中的有源区域2、布线3、4以及用于将布线3、4电连接到有源区域2和栅极电极1的塞5、6和7。电路单元由这些部件形成。例如通过在半导体衬底的主表面中形成称为STI(浅沟槽隔离)或者SGI(浅槽隔离)的浅槽型隔离区域来限定有源区域2。STI是通过将绝缘膜如氧化硅膜嵌入到在半导体衬底中形成的槽中来形成的区域。这一隔离区域限定有源区域LN和有源区域LP。
栅极电极1例如由多晶硅膜形成并且经由在半导体衬底的主表面之上由薄氧化硅膜等形成的栅极绝缘膜来构图。栅极长度例如不大于例如65nm。n沟道型MISFET的多个栅极电极1形成于在图中横向延伸的有源区域LN中并且形成为分别在图中纵向延伸。类似地，p沟道型MISFET的多个栅极电极1形成于在图中横向延伸的有源区域LP中并且形成为分别在图中纵向延伸。另外，在组成栅极电极1的多晶硅膜之中，将n型杂质引入到n沟道型MISFET的多晶硅中，而将p型杂质引入到p沟道型MSFET的多晶硅中。
另外，有源区域LN是在半导体衬底中形成p型阱的区域。在有源区域LN之中，在形成n沟道型MISFET的区域中，在栅极电极1的两侧上的p型阱的表面中形成n-型半导体区域和n+型半导体区域，并且这些区域用作为LDD(轻度掺杂漏极)结构的源极/漏极区域。在有源区域LN之中，在放置多个塞6的功率馈给区域中，在p型阱的表面中形成p+型半导体区域。在n沟道型MISFET的操作期间，将向n沟道型MISFET的p型阱施加经由布线4G向功率馈给有源区域LN供应的电势。
另外，有源区域LP是在半导体衬底中形成n型阱的区域。在有源区域LP之中，在形成p沟道型MISFET的区域中，在栅极电极1的两侧上的n型阱的表面中形成p-型半导体区域和p+型半导体区域，并且这些区域用作为LDD(轻度掺杂漏极)结构的源极/漏极区域。在有源区域LP之中，在放置多个塞6的功率馈给区域中，在n型阱的表面中形成n+型半导体区域。在p沟道型MISFET的操作期间，将向p沟道型MISFET的n型阱施加经由布线4V向功率馈给有源区域LP供应的电势。
p-型半导体区域和p+型半导体区域的杂质浓度高于p型阱的杂质浓度，而n-型半导体区域和n+型半导体区域的杂质浓度高于n型阱的杂质浓度。
另外，对栅极电极1的表面和有源区域LN的表面(形成n沟道型MISFET的区域中n+型半导体区域的表面以及功率馈给区域中p+型半导体区域的表面)以及有源区域LP的表面(形成p沟道型MISFET的区域中p+型半导体区域的表面以及功率馈给区域中n+型半导体区域的表面)进行硅化工艺以形成硅化物层。硅化物层例如包括硅化钴、硅化镍、硅化钼、硅化钛或者硅化铂。这样的硅化物层减少了与塞的接触电阻。
形成塞5、6和7以便嵌入于在半导体衬底的主表面之上形成的层间绝缘膜中打开的接触孔中。布线3、4形成于这一层间绝缘膜之上。
布线(功率馈给布线)4和连接到布线4的塞6(功率馈给塞)是用于馈给功率的布线和塞，对其供应电源电势或者参考电势。向这些布线4和塞6供应与电连接到栅极电极1布线(信令布线)3和塞(信令塞)5的电势不同的电势。具体而言，向这些布线4和塞6供应比向栅极电极1供应的电势更高的电势。另外，为了馈给高电势，多个塞6除了其部分之外按照相等间隔放置于布线4以下。图2和图3是用于阐明这些栅极电极1、有源区域2、布线3、4以及塞5、6和7的配置以及与其它部件的连接状态的平面图。如上所述，图2仅图示栅极电极1、有源区域2以及塞5、6和7，而图3仅图示布线3、4以及塞5、6和7。
如图1和图3中所示，功率馈给布线(布线4)包括用于供应电源电势VDD的布线4V和用于供应参考电势GND的布线4G。另外，如图1和图2中所示，在有源区域LN之中，经由塞6连接到布线4V的功率馈给区域在图中的水平方向上延伸。这对应于图中的中心部分。类似地，在有源区域LP之中，经由塞6连接到布线4G的功率馈给区域在图中的水平方向上延伸。这些对应于图中的顶部和底部。
这里，随着电路单元的小型化发展，为了防止来自电势差大的电源电势或者参考电势的噪声影响栅极电极1并且造成故障，要求连接到栅极电极1的塞5与电源电势或者参考电势被供应到的塞6相互隔开如下距离(第一距离)，该距离足以让来自电源电势或者参考电势的噪声不影响塞5。例如，要求塞5的边缘与塞6的边缘之间隔开的最短距离是塞5或者塞6的直径的至少1.5倍。换而言之，要求塞5的中心与塞6的中心相互隔开如下距离，该距离是塞5或者塞6的直径的至少约2.5倍。另外，要求塞5的中心与塞6的中心相互隔开如下距离，该距离至少是第一层布线的最小特征尺寸。
例如，如果所有塞6按照相等间隔放置于布线4以下并且塞6也形成于图1至图3中所示布局位置6A，则在布局位置6A的塞6不能与塞5之中的塞(信令塞)5A充分隔开。在这一实施例中，在这样的条件之下，进行布局使得塞6没有布置于这样的布局位置6A并且各塞5与电势差大的塞6充分隔开。由此，各塞5可以与塞6隔开而没有平面地扩展电路单元。即在从连接到栅极电极1的塞5A的边缘起的小于塞5A的直径的1.5倍的范围内没有放置功率馈给塞6。换而言之，如果功率馈给塞6的中心放置于从连接到栅极电极1的塞5A的中心起的小于塞5A的直径的2.5倍的范围内，则将不放置此塞6。另外，如果塞5的中心与塞6的中心之间的距离小于第一层布线的最小特征尺寸，则将不放置此塞6。
另外，具有布局位置6A的布线4包括在两个相邻电路单元之间延伸的部分，并且在两个相邻电路单元之间延伸的部分中包括布局位置6A，而在两个相邻电路单元之间延伸的该部分是在两个电路单元中共同包括的部分。
仅在没有与塞5充分隔开的布局位置6A处才省略对其供应电源电势或者参考电势的塞6的放置。因此有可能防止出现比如电路单元中的MISFET的特性降级、电路的操作速度减少或者不能向电路供应充分功率这样的问题。
另外，在功率馈给有源区域LN、LP中可能出现因塞6A的省略数量所致的少量电压降。然而，由于放置大量塞6并且功率馈给布线4V、4G布置于功率馈给有源区域LN、LP之上，所以没有大量电压降。
下文将描述具有这一实施例的如上所述平面布局的电路单元的设计方法和布置多个电路单元的方法。
图4是图示这一实施例的电路单元的设计方法和布置电路单元的方法的流程图。
首先，设计形成根据这一实施例的逻辑电路的个别电路单元的平面布局(第一布局)(步骤P1)。这里，图5至图7是一个电路单元的平面图。图6和图7是用于阐明有源区域2、布线3、4以及塞5、6和7以及与其它部件的连接状态的主要部分的平面图。图6仅图示在与图5的位置相同的位置的栅极电极1、有源区域2以及塞5、6和7，而图7仅图示在与图5的位置相同的位置的布线3、4以及塞5、6和7。另外，图5至图7中所示电路单元具有用以允许六个第二层布线(M2布线)在电路单元之上通过的高度。如图14中所示，这一单元视为如下单元，该单元允许七个布线(包括在抽头之一上方的布线)在该单元之上通过。即该单元包括7个节距的单元。在这一实施例中，这对于第一层布线也成立。即这一实施例的电路单元是低单元高度的电路单元，其中可以在与布线4的延伸方向相交(垂直)的方向(与页面垂直的方向)上利用最小特征尺寸来布置上至共计七个布线3、4。
在个别电路单元的平面布局的设计阶段，首先按照相等间隔将多个塞6放置于对其供应电源电势或者参考电势的布线4以下。接着从平面布局删除不能与连接到栅极电极1的各塞5充分隔开的塞6。注意在图5至图7中将不能与删除的塞6充分隔开的塞5图示为塞5A。接着在这一平面布局中将标识标记6B放置于删除的塞6的位置。
接着，通过P&R(放置和配线(Place and Route))设计来设计在步骤P1中被设计布局的个别电路单元的放置布局，然后完成包括这一实施例的逻辑电路的整个半导体芯片的平面布局(第二布局)(步骤P2)。在这一情况下，如图8中所示，关于个别电路单元KC，将放置布局设计为矩形块。
接着，进行整个半导体芯片的平面布局的设计验证(设计规则校验；DRC)，然后预备GDS(图形数据系统)(步骤P3)。
如上所述，对其供应高电势如电源电势或者参考电势的布线4(见图1、图3、图5和图8)具有在两个相邻电路单元KC之间延伸的部分，而在两个相邻电路单元KC之间延伸的该部分是在两个电路单元KC中共同包括的部分。因此，相关布线4用作为电路单元KC(该KC是图8中的矩形块)的外边缘。出于这一原因，即使上述标识标记6B放置于两个相邻的电路单元KC之一的布线4中，该塞6也可以放置于另一电路单元KC中的布线4的相应位置(参见图8)。
然后在这一步骤P3中，使用如下规则(计算处理)来进行对整个半导体芯片的平面布局的设计验证：如果放置于两个相邻电路单元KC之一中的标识标记6B与另一电路单元KC的塞6相互重叠，则从平面布局删除相关的重叠塞6。即在这一步骤P3中，可以从整个半导体芯片的平面布局中全体地删除与标识标记6B重叠的所有塞6，并且可以预备用于制造所需标记的GDS。
由于预先知道将从布局删除的塞6所在的布线层，所以甚至可以容易地处理其中个别电路单元KC的平面布局设计步骤P1由一个公司进行而P&R设计步骤P2由另一公司进行的情况，因为仅需从平面布局删除按照P&R设计与标识标记6B重叠的塞6。
另外，在完成步骤P2的P&R设计之前没有确定哪个电路单元KC与某个电路单元KC相邻。出于这一原因，难以在个别电路单元KC的平面布局的设计阶段从平面布局删除待删除的所有塞6。然而，通过制定在步骤P3中的设计验证中从平面布局强行删除与标识标记6B重叠的塞6这一规则(计算处理)，可以从平面布局容易地删除待删除的塞6。
接着，基于在步骤P3中预备的GDS来预备用于电路图案转移的掩模(步骤P4)。由此可以将其中已经删除不能与各塞5充分隔开的塞6的电路图案绘制到掩模上，并且使用这一掩模可以将其中各塞5与塞6充分隔开的电路图案转移到半导体衬底。
根据如上所述实施例，在对其供应电源电势或者参考电势的塞6之中，在平面布局设计之时删除不能与待连接到栅极电极1的塞5充分隔开的塞6。因此，相关塞6可以与各塞5充分隔开而没有扩展电路单元KC的平面尺寸、特别是在如下方向上的平面尺寸，该方向与在塞6之上延伸的布线4的延伸方向相交(垂直)。
附带提及一点，电路单元KC在通过扩展电路单元KC的平面尺寸将塞5和塞6相互最低限度地隔开而没有删除不能与塞5充分隔开的塞6时的布局条件由A代表，而在如这一实施例中一样在平面布局设计之时删除指定塞6时的布局条件由B代表。这里，根据由本发明人进行的仿真，当电路单元KC在布局条件A中的面积规一化成100％时，电路单元KC在布局条件B中的面积在电路单元KC是选择器电路的情况下可以减少至约85％(见图9)而作为整个半导体芯片可以减少至约96.8％。另外，电路单元KC在布局条件B中的面积在电路单元KC是触发器电路的情况下可以减少至约77％(见图10)。也就是说，根据这一实施例，在平面布局设计之时仅删除没有与塞5充分隔开的塞6。因此有可能实现电路单元KC的小型化而又防止可靠性下降，比如电路单元KC中的MISFET的特性降级、电路的操作速度减少或者无法向电路供应充分功率。
另外，根据这一实施例，即使当集成电路由被布局设计的多个电路单元KC形成以便使平面尺寸最小时，仍然可以在平面布局设计之时容易地仅删除没有与塞5充分隔开的塞6。因此，可以利用最小尺寸来容易地设计各种集成电路，并且可以改进电路设计的部署。
如上所述，已经基于实施例具体地描述了由本发明人创造的本发明，然而清楚的是本发明不限于上述实施例并且可以进行各种修改而不脱离其范围。
例如，在本实施例中已经描述7个节距的单元但是不限于此，例如本发明可以相似地应用于少于7个节距的单元，比如6个节距的单元或者5个节距的单元。
另外，在本实施例中示出由多晶硅膜形成栅极电极1的例子但是不限于此，例如栅极电极1可以由金属膜形成。作为这样的金属膜，列举Ti、TiN、Pt或者Al。
另外，在本实施例中示出由氧化硅膜形成栅极绝缘膜的例子但是不限于此，例如栅极绝缘膜可以由介电常数比氮化硅膜的介电常数更大的膜形成。作为介电常数高的这样的膜，列举HfO、HfAlO、HfSiO、ZrO、ZrAlO、ZrSiO、LaO、LaSiO、TaO或者TiO。
本发明的半导体集成电路器件及其制造方法可以应用于具有由高度小型化的电路单元形成的集成电路的半导体集成器件的制造工艺。
Claims (5)
1.一种制造具有集成电路的半导体集成电路器件的方法，所述方法包括以下步骤：
(a)预备所述集成电路的包括多个有源区域、多个栅极电极、多个信令布线、多个功率馈给布线、多个信令塞和多个功率馈给塞的第一布局；并且
(b)从所述第一布局删除所述功率馈给塞之中在与各所述信令塞的所述信令塞的直径的1.5倍内放置的所述功率馈给塞，
其中在所述步骤(a)中，用于将所述功率馈给布线电连接到所述有源区域的所述功率馈给塞放置于所述功率馈给布线以下，
其中比所述信令布线和所述信令塞的电势更高的电势被供应到所述功率馈给布线和所述功率馈给塞，并且
其中在所述步骤(b)中从所述第一布局删除的所述功率馈给塞与所述信令塞接近到足以损害所述集成电路的操作，
其中所述集成电路由一个或者多个电路单元形成，并且
其中对各所述电路单元进行所述步骤(a)和所述步骤(b)，
其中所述功率馈给布线和所述功率馈给塞布置于两个相邻电路单元之间并且共同地包含于所述两个相邻电路单元这二者的所述第一布局中；并且
其中在所述步骤(b)中，标识标记放置于已经从所述第一布局删除的所述功率馈给塞的位置，并且
所述方法还包括以下步骤：
(c)通过布置所述电路单元的各所述第一布局来形成所述集成电路的第二布局，并且然后从所述第二布局删除在所述功率馈给塞与所述标识标记重叠的位置处的所述功率馈给塞。
2.根据权利要求1所述的制造具有集成电路的半导体集成电路器件的方法，
其中在所述步骤(a)中，所述功率馈给塞按照相等间隔放置于所述功率馈给布线之下。
3.根据权利要求1所述的制造具有集成电路的半导体集成电路器件的方法，
其中所述第二布局是整个半导体芯片的布局，并且
其中用于转移所述集成电路的图案的掩模基于所述第二布局来制造。
4.根据权利要求1所述的制造具有集成电路的半导体集成电路器件的方法，
其中所述第一布局形成于这样的小平面区域内使得有待在所述步骤(b)中删除的所述功率馈给塞不能与最近信令塞隔开至少所述信令塞的直径的1.5倍。
5.根据权利要求1所述的制造具有集成电路的半导体集成电路器件的方法，
其中所述第一布局减少具有所述集成电路的半导体芯片在与所述功率馈给布线的延伸方向相交的方向上的平面尺寸。
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