CN108063157B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其包含：第一有源图案，其在衬底的第一区和第二区上在第一方向上延伸；第一虚拟栅极电极，其在第二方向上延伸与第一区和第二区之间的第一有源图案交叉；接触结构，其接触第一虚拟栅极电极并且在第一方向上延伸；以及电力线，其安置在接触结构上并且电连接到接触结构。电力线在第一方向上延伸。当在平面图中查看时接触结构与电力线重叠。本发明的半导体装置的整体面积可以减小并且半导体装置的电气特征可以得到改进。

Description

半导体装置
相关申请的交叉参考
根据2016年11月9日在韩国知识产权局提交的10-2016-0149079号韩国专利申请的优先权，该韩国专利申请的披露内容全部以引用的方式并入本文中。
技术领域
本发明的实施例涉及半导体装置，更确切地说，涉及包含场效应晶体管的半导体装置。
背景技术
由于半导体装置的尺寸小、多功能特征和/或低制造成本，使得半导体装置广泛的用于电子行业中。半导体装置可以分类为存储逻辑数据的半导体存储器装置、处理逻辑数据的半导体逻辑装置以及具有半导体存储器装置的功能和半导体逻辑装置的功能这两者的混合半导体装置中的任何一种。随着电子行业的发展，对具有优良特征的半导体装置的需求也在不断提高。举例来说，在快速发展的电子行业中，对半导体装置的高可靠性、高速和/或多功能能力的需求正在不断提高。为了满足这种需求，半导体装置已经变得高度集成并且半导体装置的结构已经变得更加复杂。
发明内容
本发明的实施例可以提供包含具有改进的电气特征的场效应晶体管的半导体装置。
在一个方面中，半导体装置可以包含：第一有源图案，其在第一方向上延伸，且在衬底的第一区和第二区上；第一虚拟栅极电极，其在第二方向上延伸，且与第一区和第二区之间的第一有源图案交叉；接触结构，其接触第一虚拟栅极电极并且在第一方向上延伸；以及电力线，其安置在接触结构上并且电连接到接触结构。电力线可以在第一方向上延伸。当在平面图中查看时接触结构可以与电力线重叠。
在一个方面中，半导体装置可以包含：衬底，其包含有源图案，所述有源图案具有一对掺杂剂区和在该对掺杂剂区之间的耗尽区(depletion region)；虚拟栅极电极，其在耗尽区上；接触结构，其安置在虚拟栅极电极上并且连接到虚拟栅极电极；以及电力线，其安置在接触结构上并且电连接到接触结构。接触结构可以包含：线性部分，其在电力线的纵向方向上延伸；以及第一突出部分，其从线性部分中突出并且覆盖虚拟栅极电极的顶部表面。
在一个方面中，半导体装置可以包含：第一标准单元、第二标准单元、第三标准单元和第四标准单元，其提供在衬底上；第一虚拟栅极电极，其提供在第一标准单元与第二标准单元之间的边界处；接触结构，其提供在第一标准单元与第三标准单元之间的边界以及第二标准单元与第四标准单元之间的边界处；以及电力线，其提供在第一标准单元与第三标准单元之间的边界以及第二标准单元与第四标准单元之间的边界处，其中第一标准单元和第二标准单元布置在第一方向上，其中第三标准单元和第四标准单元布置在第一方向上，其中第一标准单元和第三标准单元布置在与第一方向交叉的第二方向上，其中第二标准单元和第四标准单元布置在第二方向上，并且其中电力线通过接触结构施加电压到第一虚拟栅极电极。
在一个方面中，半导体装置可以包含：有源图案，其在第一方向上延伸，且提供在衬底上，所述有源图案具有一对源极/漏极区以及在该对源极/漏极区之间的耗尽区；虚拟栅极电极，其在耗尽区上并且在第二方向上延伸与有源图案交叉；接触结构，其安置在虚拟栅极电极上并且连接到虚拟栅极电极且在第一方向上延伸；以及通路和电力线，其安置在接触结构上，其中通路安置在接触结构与电力线之间，所述通路具有在第二方向上延伸的线性形状并且所述电力线具有沿着通路在第二方向上延伸的线性形状，其中当在平面图中查看时接触结构和通路与电力线重叠。
在一个方面中，制造半导体装置的方法可以包含：在衬底的第一区和第二区上形成第一有源图案，第一有源图案在第一区和第二区上，且在第一方向上延伸；形成在第二方向上延伸且与第一区和第二区之间的第一有源图案交叉的第一虚拟栅极电极；形成接触第一虚拟栅极电极并且在第一方向上延伸的接触结构；以及形成在接触结构上并且电连接到接触结构的电力线，所述电力线在第一方向上延伸，其中当在平面图中查看时接触结构与电力线重叠。
附图说明
鉴于附图和所附的具体实施方式本发明的示例性实施例将变得更加显而易见。
图1是根据本发明的一些示例性实施例说明半导体装置的透视图。
图2是根据本发明的一些示例性实施例说明半导体装置的透视图。
图3是根据本发明的一些示例性实施例说明半导体装置的透视图。
图4是根据本发明的一些示例性实施例说明半导体装置的平面图。
图5A到图5E是相应地沿着图4的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图。
图6、图8和图10是根据本发明的一些示例性实施例说明制造半导体装置的方法的平面图。
图7A、图9A和图11A是相应地沿着图6、图8和图10的线A-A'截取的截面图。
图7B、图9B和图11B是相应地沿着图6、图8和图10的线B-B'截取的截面图。
图9C和图11C是相应地沿着图8和图10的线C-C'截取的截面图。
图9D和图11D是相应地沿着图8和图10的线D-D'截取的截面图。
图9E和图11E是相应地沿着图8和图10的线E-E'截取的截面图。
附图标号说明
100：衬底；
110：第一层间绝缘层；
120：第二层间绝缘层；
AC：有源触点；
AF：通道区；
CP：遮盖图案；
CS：接触结构；
CS1：第一接触结构；
CS2：第二接触结构；
D1：第一方向；
D2：第二方向；
D3：第三方向；
DE：耗尽区；
DP：虚拟栅极电极；
DP1：第一虚拟栅极电极；
DP2：第二虚拟栅极电极；
DP3：第三虚拟栅极电极；
DP4：第四虚拟栅极电极；
DP5：第五虚拟栅极电极；
FN：有源图案；
FN1：第一有源图案；
FN2：第二有源图案；
GE：栅极电极；
GI：栅极绝缘图案；
GS：栅极间隔物；
LP：线性部分；
M1：第一互连线；
NR：NMOSFET区；
PL1：第一电力线；
PL2：第二电力线；
PP1：第一突出部分；
PP2：第二突出部分；
PP3：第三突出部分；
PR1：第一PMOSFET区；
PR2：第二PMOSFET区；
RG1：第一区；
RG2：第二区；
SD：源极/漏极区；
ST：装置隔离图案；
ST1：第一装置隔离图案；
ST2：第二装置隔离图案；
STD1：第一标准单元；
STD2：第二标准单元；
STD3：第三标准单元；
STD4：第四标准单元；
STD5：第五标准单元；
STD6：第六标准单元；
VI：通路。
具体实施方式
图1是根据本发明的一些示例性实施例说明半导体装置的透视图。
如本文所使用，半导体装置可以指例如半导体芯片(例如，形成于裸片上的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠、包含堆叠在封装衬底上的一个或多个半导体芯片的半导体封装或包含多个封装的叠层封装装置的装置。这些装置可以使用球形网格阵列、导线结合(wire bonding)、穿衬底通孔(through substrate vias)或其它电连接元件形成，并且可以包含例如易失性(volatile)或非易失性存储器装置的存储器装置。
如本文中所使用，电子装置可以指这些半导体装置，但是可以另外包含产品，所述产品包含这些装置，例如，存储器模块、存储卡、包含额外组件的硬盘驱动器，或移动电话、膝上型计算机、平板计算机、桌上型计算机、相机或其它消费者电子装置等。
参考图1，可以提供具有有源图案FN和装置隔离图案ST的衬底100。装置隔离图案ST可以提供于衬底100中以定义有源图案FN。有源图案FN可以包含第一导电型杂质(例如，在一个实施例中的P型杂质)或第二导电型杂质(例如，在另一个实施例中的N型杂质)。装置隔离图案ST可以包含绝缘材料，例如，氧化硅薄膜、氮化硅薄膜、氮氧化硅薄膜、其组合。有源图案FN可以安置在衬底100的第一区RG1和第二区RG2上。
有源图案FN可以包含源极/漏极区SD(也被称作掺杂剂区)、通道区AF和耗尽区DE。通道区AF可以安置在彼此邻近的一对源极/漏极区SD之间。耗尽区DE可以安置在彼此邻近的一对源极/漏极区SD之间。耗尽区DE可以安置在衬底100的第一区RG1与第二区RG2之间。
栅极电极GE和虚拟栅极电极DP可以安置成跨越有源图案FN。栅极电极GE和虚拟栅极电极DP可以在平行于衬底100的顶部表面的第一方向D1上延伸。栅极电极GE可以安置在通道区AF上，并且虚拟栅极电极DP可以安置在耗尽区DE上。尽管未在图式中示出，但是第一栅极绝缘图案可以安置在通道区AF与栅极电极GE之间，并且第二栅极绝缘图案可以安置在耗尽区DE与虚拟栅极电极DP之间。栅极电极GE和虚拟栅极电极DP中的每一个可以包含掺杂半导体材料、导电金属氮化物(例如，氮化钛或氮化钽)或金属(例如，铝或钨)中的至少一个。在一些实施例中，掺杂半导体材料可以包含掺杂有P型杂质或N型杂质的多晶硅。
在一些实施例中，虚拟栅极电极DP可以是在垂直于衬底100的顶部表面的第三方向D3上形成于与栅极电极GE相同水平(或高度)处的导电线，并且邻近于栅极电极GE(也被称作普通栅极)。虚拟栅极电极DP可以从形成栅极电极GE的相同导电层中图案化。举例来说，虚拟栅极电极DP可以通过沉积和图案化形成栅极电极GE的导电层的相同过程与栅极电极GE同时形成。
在一些情况下，虚拟栅极电极DP可能未被连接或配置成接收将施加到栅极电极GE的普通栅极电压(例如，它可以接收不同电压水平，或者可以在不同于电压被施加到栅极电极GE中的一个时的时间处接收电压)。举例来说，虚拟栅极电极DP可以被连接并且配置成接收施加到邻近于虚拟栅极电极DP的标准单元或晶体管的源极或漏极的相同电压(例如，施加到电力线PL，如下文进一步描)。
虚拟栅极电极DP可以重叠并跨越装置隔离图案ST。栅极电极GE可能不会完全地跨越装置隔离图案ST。举例来说，虚拟栅极电极DP的一端可以在第一方向D1上比栅极电极GE的一端突出。
接触结构CS可以安置在虚拟栅极电极DP上。接触结构CS可以与虚拟栅极电极DP的顶部表面接触。接触结构CS的底部表面可以在垂直于衬底100的顶部表面的第三方向D3上安置在与虚拟栅极电极DP的顶部表面实质上相同的高度(或水平)处。接触结构CS的底部表面可以在垂直于衬底100的顶部表面的第三方向D3上安置在与栅极电极GE的顶部表面实质上相同的高度(或水平)处，但是接触结构CS可以在第一方向D1上与栅极电极GE间隔开。这可以因为栅极电极GE的一端并不在与接触结构CS接触的平行于衬底100的顶部表面的第一方向D1上延伸。
接触结构CS可以包含线性部分LP、第一突出部分PP1和第二突出部分PP2。线性部分LP可以具有在与第一方向D1交叉的第二方向D2上延伸的线性形状。线性部分LP的纵向方向可以是第二方向D2。第一突出部分PP1可以在与第一方向D1相反的方向(例如，从装置隔离图案ST到有源图案FN的方向)上从线性部分LP中突出。第二突出部分PP2可以在第一方向D1上从线性部分LP中突出。举例来说，第二突出部分PP2可以在与第一突出部分PP1的延伸方向相反的方向上从线性部分LP中突出。由于线性部分LP以及第一突出部分PP1和第二突出部分PP2与虚拟栅极电极DP接触，所以接触结构CS与虚拟栅极电极DP之间的接触区域可以相对地增大。因此，接触结构CS与虚拟栅极电极DP之间的电阻可以相对地减小。接触结构CS可以包含导电金属氮化物(例如，氮化钛或氮化钽)或金属(例如，铝或钨)中的至少一个。
通路(via)VI和电力线(power line)PL可以安置在接触结构CS上。通路VI可以安置在接触结构CS与电力线PL之间。通路VI可以具有沿着线性部分LP在第二方向D2上延伸的线性形状。电力线PL可以具有沿着通路VI在第二方向D2上延伸的线性形状。电力线PL的纵向方向可以是第二方向D2。在一些实施例中，电力线PL在第一方向D1上的宽度可以大于通路VI在第一方向D1上的宽度。在一些实施例中，电力线PL在第一方向D1上的宽度也可以大于接触结构CS在第一方向D3上的宽度。当在平面图中查看时接触结构CS和通路VI可以与电力线PL重叠。尽管在图式中未示出，但是电力线PL和通路VI可以整体地形成。举例来说，电力线PL和通路VI可以连接到彼此以构成一个主体。电力线PL和通路VI中的每一个可以包含导电金属氮化物(例如，氮化钛或氮化钽)或金属(例如，铝或钨)中的至少一个。
在一些实施例中，接触结构CS、通路VI和电力线PL可以具有彼此平行延伸的线性形状。因此，接触结构CS与通路VI之间的接触面积可以相对地增大并且其间的电阻可以相对地减小。
举例来说，电力线PL可以是连接到使用电力(例如，电压)以供操作的集成电路和/或晶体管的终端的线。电力线PL可以通过通路VI和接触结构CS施加电力电压或接地电压到虚拟栅极电极DP。在一些实施例中，当有源图案FN是P-通道金属氧化物半导体(P-channelmetal-oxide-semiconductor，PMOS)有源区时，电力电压可以被施加到虚拟栅极电极DP。因此，耗尽区DE可以形成在虚拟栅极电极DP之下。耗尽区DE可以阻断或中断载子(carrier)在有源图案FN中在第一区RG1与第二区RG2之间的移动。第一区RG1的有源图案FN可以通过虚拟栅极电极DP与第二区RG2的有源图案FN电隔离。在某些实施例中，当有源图案FN是N通道金属氧化物半导体(N-channel metal-oxide-semiconductor，NMOS)有源区时，接地电压可以被施加到虚拟栅极电极DP。因此，耗尽区DE可以形成在虚拟栅极电极DP之下。
图2是根据本发明的一些实施例说明半导体装置的透视图。在这个示例性实施例中，为了解释的容易和便利性起见将省略或简要地提及与上文图1的实施例中相同的技术特性的描述。举例来说，在下文中将主要描述这个示例性实施例与图1的实施例之间的差异。
参考图2，接触结构CS可以进一步包含第三突出部分PP3。第三突出部分PP3可以在与第一方向D1相反的方向(例如，从装置隔离图案ST到有源图案FN的方向)上从线性部分LP中突出。第三突出部分PP3可以具有线性形状。第三突出部分PP3的底部表面的高度可以不同于线性部分LP、第一突出部分PP1和第二突出部分PP2的底部表面的高度。在一些实施例中，第三突出部分PP3的底部表面的高度可以低于线性部分LP、第一突出部分PP1和第二突出部分PP2的底部表面的高度。第三突出部分PP3的底部表面的高度可以指在第三方向D3上从衬底100的顶部表面到第三突出部分PP3的底部表面的距离，并且线性部分LP、第一突出部分PP1和第二突出部分PP2的底部表面的高度可以指在第三方向D3上从衬底100的顶部表面到线性部分LP、第一突出部分PP1和第二突出部分PP2的相应的底部表面的距离。线性部分LP的顶部表面可以与第一突出部分到第三突出部分PP1、PP2和PP3的顶部表面共面。
第三突出部分PP3可以电连接到至少一个源极/漏极区SD。举例来说，第三突出部分PP3可以与至少一个源极/漏极区SD接触。电力线PL可以通过第三突出部分PP3施加电力电压或接地电压到至少一个源极/漏极区SD。
图3是根据本发明的一些实施例说明半导体装置的透视图。在这个示例性实施例中，为了解释的容易和便利性起见将省略或简要地提及与上文图1的实施例中相同的技术特性的描述。举例来说，在下文中将主要描述这个示例性实施例与图1的实施例之间的差异。
参考图3，栅极电极GE和第一虚拟栅极电极DP1可以安置成跨越有源图案FN。第二虚拟栅极电极DP2可以安置成邻近于栅极电极GE。第二虚拟栅极电极DP2和栅极电极GE可以平行于彼此并且可以布置在第一方向D1上。尽管在图式中未示出，但是第二虚拟栅极电极DP2可以延伸到邻近于装置隔离图案ST的另一有源图案上。
接触结构CS的第一突出部分PP1可以与第一虚拟栅极电极DP1的顶部表面接触，并且接触结构CS的第二突出部分PP2可以与第二虚拟栅极电极DP2的顶部表面接触。不同于在图1中说明的接触结构CS，第一突出部分PP1和第二突出部分PP2可不在第一方向D1上彼此对齐。第二突出部分PP2可以从第一突出部分PP1偏移。这可以是因为第一虚拟栅极电极DP1在第一方向D1上不与第二虚拟栅极电极DP2对齐。
图4是根据本发明的一些实施例说明半导体装置的平面图。图5A到图5E是相应地沿着图4的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图。在这个示例性实施例中，为了解释的容易和便利性起见将省略或简要地提及与上文图1到图3的实施例中相同的技术特性的描述。举例来说，在下文中将主要描述这个示例性实施例与图1到图3的实施例之间的差异。
参考图4和图5A到图5E，第一标准单元STD1到第六标准单元STD6可以提供在衬底100上。第一标准单元到第三标准单元STD1、STD2和STD3可以布置在第二方向D2上。举例来说，第二标准单元STD2可以在第二方向D2上布置在第一标准单元STD1与第三标准单元STD3之间。第四标准单元到第六标准单元STD4、STD5和STD6可以布置在第二方向D2上。举例来说，第五标准单元STD5可以在第二方向D2上布置在第四标准单元STD4与第六标准单元STD6之间。第一标准单元STD1和第四标准单元STD4可以在第一方向D1上邻近于彼此布置。第二标准单元STD2和第五标准单元STD5可以在第一方向D1上邻近于彼此布置。第三标准单元STD3和第六标准单元STD6可以在第一方向D1上邻近于彼此布置。
第一标准单元STD1到第六标准单元STD6中的每一个可以是逻辑单元区，在所述逻辑单元区上安置有构成半导体装置的逻辑电路的逻辑晶体管。举例来说，构成过程核心(process core)或输入/输出(input/output，I/O)终端的逻辑晶体管可以安置在第一标准单元STD1到第六标准单元STD6中的每一个上。第一标准单元STD1到第六标准单元STD6中的每一个可以是过程核心或I/O终端的一部分。举例来说，衬底100可以是硅衬底、锗衬底或绝缘层上矽(silicon-on-insulator，SOI)衬底。
第二装置隔离图案ST2可以提供在衬底100处以定义第一PMOSFET区PR1和第二PMOSFET区PR2与NMOSFET区NR。第二装置隔离图案ST2可以形成于衬底100的上部部分中。
第一PMOSFET区PR1和NMOSFET区NR可以通过插入在其间的第二装置隔离图案ST2在第一方向D1上彼此间隔开。第一PMOSFET区PR1和第二PMOSFET区PR2可以通过插入在其间的第二装置隔离图案ST2在第一方向D1上彼此间隔开。第一PMOSFET区PR1和第二PMOSFET区PR2以及NMOSFET区NR可以在第二方向D2上延伸。第一PMOSFET区PR1和NMOSFET区NR可以跨越第一标准单元到第三标准单元STD1、STD2和STD3。第二PMOSFET区PR2可以跨越第四标准单元到第六标准单元STD4、STD5和STD6。尽管未在图式中示出，但是第二装置隔离图案ST2可以定义额外的PMOSFET区和额外的NMOSFET区以及所述第一PMOSFET区PR1和第二PMOSFET区PR2及NMOSFET区NR。
在第二方向D2上延伸的多个第一有源图案FN1可以提供在第一PMOSFET区PR1和第二PMOSFET区PR2中的每一个上。在第二方向D2上延伸的多个第二有源图案FN2可以提供在NMOSFET区NR上。第一有源图案FN1和第二有源图案FN2可以是从衬底100的顶部表面突出的衬底100的部分。第一有源图案FN1和第二有源图案FN2可以沿着第一方向D1布置。在第二方向D2上延伸的第一装置隔离图案ST1可以安置在第一有源图案FN1和第二有源图案FN2中的每一个的两侧(例如，相对侧)处。
第一有源图案FN1和第二有源图案FN2的上部部分可以垂直地突出多于第一装置隔离图案ST1。第一有源图案FN1和第二有源图案FN2的上部部分中的每一个可以具有从一对第一装置隔离图案ST1之间突出的鳍片形状。
第二装置隔离图案ST2和第一装置隔离图案ST1可以连接到彼此以构成连续绝缘层。第二装置隔离图案ST2的厚度可以大于第一装置隔离图案ST1的厚度。举例来说，如图5B中所说明，在垂直于衬底100的顶部表面的方向上的第一装置隔离图案ST1的厚度T1可以小于在垂直于衬底100的顶部表面的方向上的第二装置隔离图案ST2的厚度T2。在一个实施例中，第一装置隔离图案ST1可以通过不同于形成第二装置隔离图案ST2的过程的过程形成。举例来说，在一些实施例中，第一装置隔离图案ST1可以形成为具有与第二装置隔离图案ST2的深度相比更浅的深度。在一些实施例中，第一装置隔离图案ST1和第二装置隔离图案ST2可以包含氧化硅。
在第一方向D1上延伸的栅极电极GE可以提供为跨越第一有源图案FN1和第二有源图案FN2。栅极电极GE可以在第二方向D2上彼此间隔开。栅极电极GE可以选择性地提供在第一标准单元STD1到第六标准单元STD6中。
在一些实施例中，第一标准单元STD1中的栅极电极GE可以在第一方向D1上延伸以跨越NMOSFET区NR、第二装置隔离图案ST2和第一PMOSFET区PR1。在第一标准单元STD1中的栅极电极GE可不延伸超过在第一方向D1上的第一标准单元STD1的边界。在第一标准单元STD1中的栅极电极GE可不跨越在第一标准单元STD1与第四标准单元STD4之间的区。在一些实施例中，在第四标准单元STD4中的栅极电极GE可以在第一方向D1上延伸以跨越第二PMOSFET区PR2。在第四标准单元STD4中的栅极电极GE可不延伸超过在第一方向D1上的第四标准单元STD4的边界。在第四标准单元STD4中的栅极电极GE可以与在第一方向D1上的在第一标准单元STD1中的栅极电极GE间隔开。
在第一方向D1上延伸的虚拟栅极电极DP可以提供为跨越第一有源图案FN1和第二有源图案FN2。虚拟栅极电极DP可以具有与栅极电极GE实质上相同的结构并且可以包含与栅极电极GE实质上相同的材料。虚拟栅极电极DP可以提供在第一标准单元STD1到第六标准单元STD6的边界处。虚拟栅极电极DP可以包含第一虚拟栅极电极DP1到第五虚拟栅极电极DP5。
第一虚拟栅极电极DP1可以提供在第一标准单元STD1与第二标准单元STD2之间的边界以及第四标准单元STD4与第五标准单元STD5之间的边界处。第二虚拟栅极电极DP2可以提供在第五标准单元STD5与第六标准单元STD6之间的边界处。第三虚拟栅极电极DP3可以提供在第二标准单元STD2与第三标准单元STD3之间的边界处。第四虚拟栅极电极DP4可以提供在第一标准单元STD1与第二标准单元STD2之间的边界处。第五虚拟栅极电极DP5可以提供在第二标准单元STD2与第三标准单元STD3之间的边界处。
第一虚拟栅极电极DP1和第四虚拟栅极电极DP4可以在第一方向D1上彼此间隔开。第三虚拟栅极电极DP3和第五虚拟栅极电极DP5可以在第一方向D1上彼此间隔开。第二虚拟栅极电极DP2和第三虚拟栅极电极DP3可不在第一方向D1上彼此对齐。第二虚拟栅极电极DP2和第三虚拟栅极电极DP3可以彼此偏移(参见图4)。
第一虚拟栅极电极到第三虚拟栅极电极DP1、DP2和DP3可以跨越第一PMOSFET区PR1和第二PMOSFET区PR2中的至少一个。第一虚拟栅极电极到第三虚拟栅极电极DP1、DP2和DP3可以不延伸到NMOSFET区NR上。第四虚拟栅极电极DP4和第五虚拟栅极电极DP5可以跨越NMOSFET区NR。第四虚拟栅极电极DP4和第五虚拟栅极电极DP5可以不延伸到第一PMOSFET区PR1和第二PMOSFET区PR2上。
栅极绝缘图案GI可以提供在栅极电极GE和虚拟栅极电极DP中的每一个之下。栅极间隔物GS可以提供在栅极电极GE和虚拟栅极电极DP中的每一个的两个侧壁(例如，相对的侧壁)上。可以提供遮盖图案CP以覆盖栅极电极GE和虚拟栅极电极DP中的每一个的顶部表面。可以从连接到稍后将描述的接触结构CS1或CS2的虚拟栅极电极DP的一部分中移除遮盖图案CP的一部分。栅极绝缘图案GI可以垂直地延伸以覆盖栅极电极GE(或虚拟栅极电极DP)的两个侧壁。因此，栅极绝缘图案GI可以安置在栅极电极GE(或虚拟栅极电极DP)与栅极间隔物GS之间。可以提供第一层间绝缘层110和第二层间绝缘层120以覆盖第一有源图案FN1和第二有源图案FN2、栅极电极GE以及虚拟栅极电极DP。举例来说，第一层间绝缘层110可以提供在第一有源图案FN1和第二有源图案FN2的顶部表面上，栅极电极GE和虚拟栅极电极DP，并且第二层间绝缘层120可以提供在第一层间绝缘层110的顶部表面上。
栅极电极GE和虚拟栅极电极DP可以包含掺杂半导体材料、导电金属氮化物或金属中的至少一个。栅极绝缘图案GI可以包含氧化硅层、氮氧化硅层或高k介电层(介电常数高于氧化硅层的介电常数)中的至少一个。遮盖图案CP和栅极间隔物GS中的每一个可以包含氧化硅、氮化硅或氮氧化硅中的至少一个。第一层间绝缘层110和第二层间绝缘层120中的每一个可以包含氧化硅层或氮氧化硅层中的至少一个。
源极/漏极区SD可以提供在第一有源图案FN1和第二有源图案FN2的上部部分中。一对源极/漏极区SD可以相应地安置在栅极电极GE和虚拟栅极电极DP中的每一个的两侧(例如，相对侧)处。在第一PMOSFET区PR1和第二PMOSFET区PR2上的源极/漏极区SD可以是P型掺杂剂区，并且在NMOSFET区NR上的源极/漏极区SD可以是N型掺杂剂区。
通道区AF可以提供在第一有源图案FN1和第二有源图案FN2的上部部分中。通道区AF可以垂直地重叠栅极电极GE。通道区AF中的每一个可以安置在一对源极/漏极区SD之间。耗尽区DE可以提供在第一有源图案FN1和第二有源图案FN2的上部部分中。耗尽区DE可以垂直地重叠虚拟栅极电极DP。耗尽区DE中的每一个可以安置在一对源极/漏极区SD之间。
源极/漏极区SD可以包含使用选择性外延生长(selective epitaxial growth，SEG)过程形成的外延图案。源极/漏极区SD的顶部表面可以安置在与通道区AF和耗尽区DE的顶部表面相比较高水平处。源极/漏极区SD可以包含与衬底100不同的半导体元件。在一些实施例中，源极/漏极区SD可以包含晶格常数与衬底100的半导体元件的晶格常数相比更大或更小的半导体元件。由于源极/漏极区SD包含与衬底100不同的半导体元件，所以压缩应力或拉伸应力可以通过源极/漏极区SD提供到通道区AF。
第一接触结构CS1和第二接触结构CS2以及有源触点(active contact)AC可以提供在第一层间绝缘层110中。第一接触结构CS1和第二接触结构CS2的顶部表面以及有源触点AC的顶部表面可以实质上与第一层间绝缘层110的顶部表面共面。有源触点AC可以安置在第一PMOSFET区PR1和第二PMOSFET区PR2以及NMOSFET区NR中的每一个上。有源触点AC可以安置在栅极电极GE之间并且安置在栅极电极GE与虚拟栅极电极DP之间。有源触点AC可以具有在第一方向D1上延伸的线性形状。有源触点AC中的每一个可以直接地连接到源极/漏极区SD。在这个示例性实施例中，有源触点AC中的每一个与多个源极/漏极区SD接触。然而，本发明的实施例并不限于此。举例来说，有源触点AC中的至少一个可以与一个源极/漏极区SD或两个源极/漏极区SD接触。
第一接触结构CS1可以提供在第一标准单元STD1与第四标准单元STD4之间的边界、第二标准单元STD2与第五标准单元STD5之间的边界以及第三标准单元STD3与第六标准单元STD6之间的边界处。第一接触结构CS1可以安置在第一PMOSFET区PR1与第二PMOSFET区PR2之间的第二装置隔离图案ST2上(参见，例如，图5B)。第二接触结构CS2可以提供在与安置有第一接触结构CS1的边界相对的第一标准单元到第三标准单元STD1、STD2和STD3的其它边界处。第二接触结构CS2可以安置在邻近于NMOSFET区NR的第二装置隔离图案ST2上(参见，例如，图4)。
第一接触结构CS1和第二接触结构CS2中的每一个可以包含在第二方向D2上延伸的线性部分LP以及第一突出部分PP1、第二突出部分PP2和第三突出部分PP3。第一突出部分PP1、第二突出部分PP2和第三突出部分PP3可以从线性部分LP中横向突出。第一接触结构CS1和第二接触结构CS2的第一突出部分PP1和第二突出部分PP2可以与虚拟栅极电极DP接触。第一突出部分PP1和第二突出部分PP2可以增大虚拟栅极电极DP与第一接触结构CS1和第二接触结构CS2之间的接触面积。
第一接触结构CS1的第三突出部分PP3中的每一个可以延伸到第一PMOSFET区PR1或第二PMOSFET区PR2上。第二接触结构CS2的第三突出部分PP3中的每一个可以延伸到NMOSFET区NR上。第一接触结构CS1和第二接触结构CS2的第三突出部分PP3中的每一个可以直接地连接到源极/漏极区SD。
第一接触结构CS1和第二接触结构CS2的第三突出部分PP3的顶部表面可以在垂直于衬底100的方向上安置在与有源触点AC的顶部表面实质上相同的水平处。第一接触结构CS1和第二接触结构CS2的第三突出部分PP3的底部表面可以在垂直于衬底100的方向上安置在与有源触点AC的底部表面实质上相同的水平处。第一接触结构CS1和第二接触结构CS2中的每一个的线性部分LP以及第一突出部分到第三突出部分PP1、PP2和PP3的其它技术特性可以与如参考图1到图3所描述的实质上相同。
有源触点AC可以包含与第一接触结构CS1和第二接触结构CS2相同的材料。举例来说，有源触点AC可以包含导电金属氮化物(例如，氮化钛或氮化钽)或金属(例如，铝或钨)中的至少一个。
尽管在图式中未示出，但是阻障图案(barrier pattern)可以安置在第一层间绝缘层110与接触结构CS1和接触结构CS2之间以及第一层间绝缘层110与有源触点AC之间。除了接触结构CS1和接触结构CS2以及有源触点AC的顶部表面之外，阻障图案可以直接地覆盖接触结构CS1和接触结构CS2以及有源触点AC的侧壁和底部表面。阻障图案可以包含金属氮化物(例如，氮化钛(TiN))。
第一电力线PL1和第二电力线PL2、第一互连线M1和通路VI可以提供在第二层间绝缘层120中。第一电力线PL1和第二电力线PL2以及第一互连线M1的顶部表面可以实质上与第二层间绝缘层120的顶部表面共面。第一互连线M1中的每一个可以由导电材料形成，例如，导电金属氮化物(例如，氮化钛或氮化钽)或金属(例如，铝或钨)。
第一电力线PL1可以安置在第一接触结构CS1上。通路VI可以安置在第一电力线PL1与第一接触结构CS1之间。第一电力线PL1可以通过通路VI电连接到第一接触结构CS1。第二电力线PL2可以安置在第二接触结构CS2上。通路VI可以安置在第二电力线PL2与第二接触结构CS2之间。第二电力线PL2可以通过通路VI电连接到第二接触结构CS2。尽管在图式中未示出，但是第一电力线PL1和连接到其上的通路VI可以构成一个主体，并且第二电力线PL2和连接到其上的通路VI可以构成一个主体。举例来说，在一些实施例中，第一电力线PL1和通路VI可以整体地形成以构成一个主体，并且第二电力线PL2和通路VI可以整体地形成以构成一个主体。
第一电力线PL1可以通过通路VI和第一接触结构CS1施加电力电压到第一虚拟栅极电极到第三虚拟栅极电极DP1、DP2和DP3。因此，耗尽区DE可以在第一虚拟栅极电极到第三虚拟栅极电极DP1、DP2和DP3之下形成在第一有源图案FN1中。
在一些实施例中，第一虚拟栅极电极DP1可以防止第一有源图案FN1中的载子在第一标准单元STD1与第二标准单元STD2之间移动。第一标准单元STD1的第一有源图案FN1可以与第二标准单元STD2的第一有源图案FN1电隔离。此外，第一虚拟栅极电极DP1可以防止第一有源图案FN1中的载子在第四标准单元STD4与第五标准单元STD5之间移动。第四标准单元STD4的第一有源图案FN1可以与第五标准单元STD5的第一有源图案FN1电隔离。第二虚拟栅极电极DP2和第三虚拟栅极电极DP3也可以防止载子在邻近标准单元之间的移动。
第二电力线PL2可以通过通路VI和第二接触结构CS2施加接地电压到第四虚拟栅极电极DP4和第五虚拟栅极电极DP5。因此，耗尽区DE可以在第四虚拟栅极DP4和第五虚拟栅极电极DP5之下形成在第二有源图案FN2中。
在一些实施例中，第四虚拟栅极电极DP4可以防止第二有源图案FN2中的载子在第一标准单元STD1与第二标准单元STD2之间移动。第一标准单元STD1的第二有源图案FN2可以与第二标准单元STD2的第二有源图案FN2电隔离。第五虚拟栅极电极DP5也可以防止载子在邻近标准单元之间的移动。
第一互连线M1可以安置在有源触点AC上。通路VI可以安置在第一互连线M1与有源触点AC之间。第一互连线M1可以通过通路VI电连接到有源触点AC。尽管在图式中未示出，但是第一互连线M1和连接到其上的通路VI可以构成一个主体。举例来说，第一互连线M1和通路VI可以整体地形成以构成一个主体。
尽管在图式中未示出，但是阻障图案可以安置在第二层间绝缘层120与电力线PL1和电力线PL2之间以及第二层间绝缘层120与第一互连线M1之间。
根据本发明的一些实施例，虚拟栅极电极DP可以使邻近标准单元彼此电隔离。邻近标准单元之间的距离可以实质上等于虚拟栅极电极DP的宽度，并且因此可以减小半导体装置的整体面积。此外，由于并不需要用于隔离标准单元的额外的绝缘结构，所以可以使得制造半导体装置的过程有效或简化。
图6、图8和图10是根据本发明的一些实施例说明制造半导体装置的方法的平面图。图7A、图9A和图11A是相应地沿着图6、图8和图10的线A-A'截取的截面图，并且图7B、图9B和图11B是相应地沿着图6、图8和图10的线B-B'截取的截面图。图9C和图11C是相应地沿着图8和图10的线C-C'截取的截面图，并且图9D和图11D是相应地沿着图8和图10的线D-D'截取的截面图。图9E和图11E是相应地沿着图8和图10的线E-E'截取的截面图。
参考图6、图7A和图7B，可以提供具有第一标准单元STD1到第六标准单元STD6的衬底100。举例来说，衬底100可以是硅衬底、锗衬底或绝缘层上矽(silicon-on-insulator，SOI)衬底。衬底100的上部部分可以经图案化以形成有源图案。有源图案可以包含第一有源图案FN1和第二有源图案FN2。
第一装置隔离图案ST1可以形成为填充有源图案FN1与有源图案FN2之间的空间。第一装置隔离图案ST1可以是凹陷的以暴露有源图案FN1和有源图案FN2的上部部分。第二装置隔离图案ST2可以形成于衬底100上以定义第一PMOSFET区PR1、第二PMOSFET区PR2和NMOSFET区NR。在一些实施例中，当形成第二装置隔离图案ST2时，除了第一PMOSFET区PR1和第二PMOSFET区PR2以及NMOSFET区NR之外可以移除残余区上的有源图案。剩余在第一PMOSFET区PR1和第二PMOSFET区PR2上的有源图案可以是第一有源图案FN1，并且剩余在NMOSFET区NR上的有源图案可以是第二有源图案FN2。
第一装置隔离图案ST1和第二装置隔离图案ST2可以通过浅渠沟隔离(shallow-trench isolation，STI)过程形成。第一装置隔离图案ST1和第二装置隔离图案ST2可以例如使用氧化硅形成。在一些实施例中，第一装置隔离图案ST1可以形成为具有与第二装置隔离图案ST2的深度相比更浅的深度。在一个实施例中，第一装置隔离图案ST1可以通过不同于形成第二装置隔离图案ST2的过程的过程形成。在某些实施例中，第一装置隔离图案ST1可以形成为具有与第二装置隔离图案ST2实质上相同的深度。在一个实施例中，第一装置隔离图案ST1可以与第二装置隔离图案ST2同时形成。
参考图8和图9A到图9E，在第一方向D1上延伸的栅极电极GE和虚拟栅极电极DP可以形成为跨越第一有源图案FN1和第二有源图案FN2。栅极电极GE和虚拟栅极电极DP可以在第二向D2上彼此间隔开。虚拟栅极电极DP可以形成于第一标准单元STD1到第六标准单元STD6的边界处。虚拟栅极电极DP可以包含第一虚拟栅极电极DP1到第五虚拟栅极电极DP5。源极/漏极区SD可以形成于第一有源图案FN1和第二有源图案FN2的上部部分处。源极/漏极区SD可以形成于栅极电极GE和虚拟栅极电极DP中的每一个的两个侧(例如，相对侧)处。在第一PMOSFET区PR1和第二PMOSFET区PR2上的源极/漏极区SD可以掺杂有P型掺杂剂，并且在NMOSFET区NR上的源极/漏极区SD可以掺杂有N型掺杂剂。
栅极电极GE和虚拟栅极电极DP可以同时形成。在一些实施例中，形成栅极电极GE和虚拟栅极电极DP可以包含：形成交叉第一有源图案FN1和第二有源图案FN2的牺牲图案；在牺牲图案中的每一个的两个侧壁(相对的侧壁)上形成栅极间隔物GS；并且用栅极电极GE和虚拟栅极电极DP替换牺牲图案。
栅极绝缘图案GI可以形成在栅极电极GE和虚拟栅极电极DP中的每一个之下。遮盖图案CP可以形成为覆盖栅极电极GE和虚拟栅极电极DP中的每一个的顶部表面。
栅极电极GE和虚拟栅极电极DP可以包含掺杂半导体材料、金属或导电金属氮化物中的至少一个。栅极绝缘图案GI可以包含氧化硅层、氮氧化硅层或高k介电层(介电常数高于氧化硅层的介电常数)中的至少一个。遮盖图案CP和栅极间隔物GS中的每一个可以包含氧化硅、氮化硅或氮氧化硅中的至少一个。
在用栅极电极GE和虚拟栅极电极DP替换牺牲图案之前源极/漏极区SD可以形成于牺牲图案中的每一个的两侧(相对侧)处。在一些实施例中，源极/漏极区SD可以包含通过选择性外延生长(SEG)过程形成的外延图案。在一些实施例中，安置在牺牲图案中的每一个的两侧(相对侧)处的第一有源图案FN1和第二有源图案FN2的部分可以是凹陷的，并且随后，可以在第一有源图案FN1和第二有源图案FN2的凹陷区上执行SEG过程。SEG过程可以使用与衬底100不同的半导体元件形成。举例来说，源极/漏极区SD可以由晶格常数与衬底100的半导体元件的晶格常数相比更大或更小的半导体元件形成。由于源极/漏极区SD由与衬底100不同的半导体元件形成，所以压缩应力或拉伸应力可以在源极/漏极区SD之间提供到通道区AF。
第一层间绝缘层110可以形成为覆盖源极/漏极区SD和牺牲图案。第一层间绝缘层110可以由氧化硅层或氮氧化硅层形成。
参考图10和图11A到图11E，第一接触结构CS1和第二接触结构CS2以及有源触点AC可以形成于第一层间绝缘层110中。有源触点AC可以形成于第一PMOSFET区PR1和第二PMOSFET区PR2以及NMOSFET区NR的源极/漏极区SD上。有源触点AC可以具有在第一方向D1上延伸的线性或杆形状(bar shape)。
第一接触结构CS1可以形成于第一PMOSFET区PR1与第二PMOSFET区PR2之间的第二装置隔离图案ST2上。第二接触结构CS2可以形成于邻近于NMOSFET区NR的第二装置隔离图案ST2上。第一接触结构CS1和第二接触结构CS2可以形成为与虚拟栅极电极DP接触。
第一接触结构CS1和第二接触结构CS2以及有源触点AC可以同时形成。在一些实施例中，第一层间绝缘层110可以经图案化以形成定义第一接触结构CS1和第二接触结构CS2以及有源触点AC的孔。孔可以通过使用不同光掩模执行多个光刻过程形成。举例来说，孔可以不同时形成。第一接触结构CS1和第二接触结构CS2以及有源触点AC可以通过用导电材料填充孔形成。导电材料可以包含导电金属氮化物或金属中的至少一个。
再次参考图4和图5A到图5E，第二层间绝缘层120可以形成于第一层间绝缘层110上。第二层间绝缘层120可以由氧化硅层或氮氧化硅层形成。
第一电力线PL1和第二电力线PL2、第一互连线M1和通路VI可以形成于第二层间绝缘层120中。第一电力线PL1可以形成为垂直地重叠第一接触结构CS1，并且第二电力线PL2可以形成为垂直地重叠第二接触结构CS2。第一互连线M1可以形成于有源触点AC上。线形通路VI可以形成于第一电力线PL1与第一接触结构CS1之间，并且线形通路VI可以形成于第二电力线PL2与第二CS2之间。通路VI中的一些可以形成于第一互连线M1与有源触点AC之间。
第一电力线PL1和第二电力线PL2、第一互连线M1和通路VI可以同时形成。在一些实施例中，第二层间绝缘层120可以经图案化以形成定义第一电力线PL1和第二电力线PL2、第一互连线M1和通路VI的孔。孔可以通过使用不同光掩模执行多个光刻过程形成。举例来说，孔可以不同时形成。第一电力线PL1和第二电力线PL2、第一互连线M1和通路VI可以通过用导电材料填充孔形成。导电材料可以包含导电金属氮化物或金属中的至少一个。
根据本发明的一些实施例，邻近标准单元可以通过使用连同栅极电极GE一起形成的虚拟栅极电极DP彼此电隔离。举例来说，由于并不需要用于隔离标准单元的额外的绝缘结构，所以可以使得制造半导体装置的过程有效或简化。
在根据本发明的一些实施例的半导体装置中，邻近标准单元可以通过连接到电力线的虚拟栅极电极彼此电隔离。因此，半导体装置的整体面积可以减小并且半导体装置的电气特征可以得到改进。此外，由于并不需要用于隔离标准单元的额外的绝缘结构，所以可以使得制造半导体装置的过程有效或简化。
虽然已经参考实例实施例描述了本发明，但是对于所属领域的技术人员将显而易见的是可以在不脱离本发明的精神和范围的情况下进行各种改变和修改。因此，应理解，以上实施例并非限制性的，而是说明性的。因此，本发明的范围将通过所附主张及其等效物的最广泛的容许的解释来确定，并且将不受上述描述的约束或限制。

Claims (25)

1.一种半导体装置，其特征在于，包括：
第一有源图案，在第一方向上延伸，且在衬底的第一区以及第二区上，所述第一有源图案具有一对源极/漏极区以及在所述一对源极/漏极区之间的第一耗尽区；
第一虚拟栅极电极，在所述第一耗尽区上并且在第二方向上延伸，且与所述第一区以及所述第二区之间的所述第一有源图案交叉，当在平面图中查看时，所述第一虚拟栅极电极在所述第一区以及所述第二区之间与所述第一有源图案重叠；
接触结构，接触所述第一虚拟栅极电极并且在所述第一方向上延伸；以及
电力线，安置在所述接触结构上并且通过所述接触结构电连接到所述第一虚拟栅极电极，所述电力线在所述第一方向上延伸，
其中当在平面图中查看时所述接触结构与所述电力线重叠。
2.根据权利要求1所述的半导体装置，其特征在于，所述接触结构包括：
线性部分，具有在所述第一方向上延伸的线性形状；以及
第一突出部分，在所述第二方向上从所述线性部分中突出。
3.根据权利要求2所述的半导体装置，其特征在于，当在平面图中查看时所述线性部分以及所述第一突出部分与所述第一有源图案间隔开。
4.根据权利要求2所述的半导体装置，其特征在于，还包括：
第二有源图案，在所述第一方向上延伸，且在所述衬底的第三区以及第四区上，所述第二有源图案具有一对源极/漏极区以及在所述一对源极/漏极区之间的第二耗尽区；以及
第二虚拟栅极电极，在所述第二耗尽区上并且在所述第二方向上延伸，并且与所述第三区以及所述第四区之间的所述第二有源图案交叉，
其中所述接触结构还包括：
第二突出部分，在与所述接触结构的所述第一突出部分的突出方向相反的方向上从所述线性部分中突出，
其中所述第一虚拟栅极电极接触所述第一突出部分，并且
其中所述第二虚拟栅极电极接触所述第二突出部分。
5.根据权利要求2所述的半导体装置，其特征在于，所述接触结还包括：
第二突出部分，在所述第二方向上从所述线性部分中突出，并且
其中所述第二突出部分电连接到所述第一有源图案的源极/漏极区。
6.根据权利要求5所述的半导体装置，其特征在于，在垂直于所述衬底的顶部表面的方向上的所述第二突出部分的底部表面的高度不同于在垂直于所述衬底的顶部表面的方向上的所述线性部分的底部表面的高度。
7.根据权利要求1所述的半导体装置，其特征在于，还包括：
通路，安置在所述接触结构与所述电力线之间并且在所述第一方向上延伸。
8.根据权利要求1所述的半导体装置，其特征在于，所述第一虚拟栅极电极防止载子在所述第一有源图案中在所述第一区与所述第二区之间移动。
9.根据权利要求1所述的半导体装置，其特征在于，还包括：
栅极电极，与所述第一有源图案交叉并且在所述第二方向上延伸，
其中所述栅极电极与所述接触结构间隔开。
10.根据权利要求1所述的半导体装置，其特征在于，还包括：
装置隔离图案，安置在所述衬底上并且定义所述第一有源图案，
其中当在平面图中查看时所述接触结构与所述装置隔离图案重叠。
11.根据权利要求1所述的半导体装置，其特征在于，所述第一区以及所述第二区相对于彼此布置在所述第一方向上。
12.根据权利要求1所述的半导体装置，其特征在于，还包括：
第二有源图案，在所述第一方向上延伸，且在所述衬底的第三区以及第四区上，所述第二有源图案具有一对源极/漏极区以及在所述一对源极/漏极区之间的第二耗尽区，
其中所述第一虚拟栅极电极与所述第二有源图案的第二耗尽区交叉，并且
其中所述接触结构被提供在所述第一区与所述第三区之间以及所述第二区与所述第四区之间。
13.根据权利要求1所述的半导体装置，其特征在于，所述第一虚拟栅极电极围绕所述第一有源图案的顶部表面以及相对的侧壁。
14.一种半导体装置，其特征在于，包括：
第一标准单元、第二标准单元、第三标准单元以及第四标准单元，其提供在衬底上；
第一虚拟栅极电极，提供在所述第一标准单元与所述第二标准单元之间的边界处；
接触结构，提供在所述第一标准单元与所述第三标准单元之间的边界以及所述第二标准单元与所述第四标准单元之间的边界处；以及
电力线，提供在所述第一标准单元与所述第三标准单元之间的所述边界以及所述第二标准单元与所述第四标准单元之间的所述边界处，
其中所述第一标准单元以及所述第二标准单元布置在第一方向上，
其中所述第三标准单元以及所述第四标准单元布置在所述第一方向上，
其中所述第一标准单元以及所述第三标准单元布置在与所述第一方向交叉的第二方向上，
其中所述第二标准单元以及所述第四标准单元布置在所述第二方向上，并且
其中所述电力线通过所述接触结构施加电压到所述第一虚拟栅极电极，使得耗尽区形成在所述第一标准单元与所述第二标准单元之间的所述边界上。
15.根据权利要求14所述的半导体装置，其特征在于，所述第一虚拟栅极电极使所述第一标准单元与所述第二标准单元彼此电隔离。
16.根据权利要求14所述的半导体装置，其特征在于，所述第一标准单元、所述第二标准单元、所述第三标准单元以及所述第四标准单元中的每一个包含构成逻辑电路的逻辑晶体管。
17.根据权利要求14所述的半导体装置，其特征在于，所述第一虚拟栅极电极从所述第一标准单元与所述第二标准单元之间的所述边界延伸到所述第三标准单元与所述第四标准单元之间的边界。
18.根据权利要求14所述的半导体装置，其特征在于，还包括：
第二虚拟栅极电极，提供在所述第三标准单元与所述第四标准单元之间的边界处的耗尽区上，
其中所述电力线通过所述接触结构施加电压到所述第二虚拟栅极电极。
19.根据权利要求18所述的半导体装置，其特征在于，所述第三标准单元与所述第四标准单元之间的距离实质上等于在所述第一方向上所述第二虚拟栅极电极的宽度。
20.根据权利要求14所述的半导体装置，其特征在于，所述第一标准单元与所述第二标准单元之间的距离实质上等于在所述第一方向上所述第一虚拟栅极电极的宽度。
21.一种半导体装置，其特征在于，包括：
有源图案，在第一方向上延伸，且提供在衬底上，所述有源图案具有一对源极/漏极区以及在所述一对源极/漏极区之间的耗尽区；
虚拟栅极电极，在所述耗尽区上并且在第二方向上延伸与所述有源图案交叉，当在平面图中查看时，所述虚拟栅极电极与所述有源图案的所述耗尽区重叠；
接触结构，安置在所述虚拟栅极电极上并且连接到所述虚拟栅极电极，所述接触结构在所述第一方向上延伸；以及
通路以及电力线，其安置在所述接触结构上，其中所述通路安置在所述接触结构与所述电力线之间，所述通路具有在所述第一方向上延伸的线性形状并且所述电力线具有沿着所述通路在所述第一方向上延伸的线性形状，
其中所述电力线通过所述通路及所述接触结构电连接到所述虚拟栅极电极，
其中当在平面图中查看时所述接触结构以及所述通路与所述电力线重叠。
22.根据权利要求21所述的半导体装置，其特征在于，所述电力线的纵向方向是所述第一方向。
23.根据权利要求21所述的半导体装置，其特征在于，所述电力线在所述第二方向上的宽度大于所述通路在所述第二方向上的宽度。
24.根据权利要求21所述的半导体装置，其特征在于，所述电力线在所述第二方向上的宽度大于所述接触结构在所述第二方向上的宽度。
25.根据权利要求21所述的半导体装置，其特征在于，所述电力线以及所述通路整体地形成以构成一个主体。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10540471B2 (en) * 2016-05-11 2020-01-21 Samsung Electronics Co., Ltd. Layout design system and semiconductor device fabricated using the same
KR102472135B1 (ko) * 2016-10-06 2022-11-29 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10388644B2 (en) * 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
US10756114B2 (en) * 2017-12-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor circuit with metal structure and manufacturing method
DE102019125461A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur, vorrichtung und verfahren
KR20210082307A (ko) * 2019-12-24 2021-07-05 삼성전자주식회사 반도체 소자
JP2022043742A (ja) * 2020-09-04 2022-03-16 キオクシア株式会社 半導体記憶装置
US11978774B2 (en) * 2020-10-05 2024-05-07 Sandisk Technologies Llc High voltage field effect transistor with vertical current paths and method of making the same
KR20220093981A (ko) * 2020-12-28 2022-07-05 삼성전자주식회사 집적회로 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010038611A (ko) * 1999-10-26 2001-05-15 윤종용 플래시 메모리 장치에서의 더미 패턴 형성방법
CN102111138A (zh) * 2009-12-03 2011-06-29 Nxp股份有限公司 具有互补钟控开关本体nmos-pmos伪元件的开关本体nmos-pmos开关
CN106057807A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
JP5147654B2 (ja) 2008-11-18 2013-02-20 パナソニック株式会社 半導体装置
US7919792B2 (en) 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
US8404533B2 (en) * 2010-08-23 2013-03-26 United Microelectronics Corp. Metal gate transistor and method for fabricating the same
US8901615B2 (en) 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
US20150311122A1 (en) 2014-04-28 2015-10-29 Globalfoundries Inc. Forming gate tie between abutting cells and resulting device
US9202820B1 (en) 2014-05-28 2015-12-01 Pdf Solutions, Inc Flip-flop, latch, and mux cells for use in a standard cell library and integrated circuits made therefrom
KR102088200B1 (ko) * 2014-07-01 2020-03-13 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20160025056A (ko) * 2014-08-25 2016-03-08 삼성전자주식회사 메모리 장치
KR102173638B1 (ko) * 2014-10-01 2020-11-04 삼성전자주식회사 반도체 소자 및 그 형성방법
US9734276B2 (en) 2014-10-22 2017-08-15 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of the same
KR102384862B1 (ko) 2014-10-22 2022-04-08 삼성전자주식회사 집적 회로 및 상기 집적 회로의 레이아웃 설계 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010038611A (ko) * 1999-10-26 2001-05-15 윤종용 플래시 메모리 장치에서의 더미 패턴 형성방법
CN102111138A (zh) * 2009-12-03 2011-06-29 Nxp股份有限公司 具有互补钟控开关本体nmos-pmos伪元件的开关本体nmos-pmos开关
CN106057807A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 半导体装置

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Publication number Publication date
KR20180052168A (ko) 2018-05-18
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KR102578579B1 (ko) 2023-09-14
US20180130786A1 (en) 2018-05-10

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