KR102384862B1

KR102384862B1 - 집적 회로 및 상기 집적 회로의 레이아웃 설계 방법

Info

Publication number: KR102384862B1
Application number: KR1020150076546A
Authority: KR
Inventors: 김진태; 김창범
Original assignee: 삼성전자주식회사
Priority date: 2014-10-22
Filing date: 2015-05-29
Publication date: 2022-04-08
Also published as: KR20160047380A; TW201627893A; TWI688874B

Abstract

본 개시는 집적 회로의 레이아웃 설계 방법으로서, 제1 방향으로 연장되는 복수의 도전 라인들을 각각 포함하는 제1 및 제2 표준 셀들을 저장하는 표준 셀 라이브러리를 준비하고, 제1 및 제2 표준 셀들이 복수의 도전 라인들에 평행한 제1 바운더리에서 이웃하도록 제1 및 제2 표준 셀들을 배치하며, 제1 표준 셀 내에서 제1 바운더리에 인접한 제1 패턴과, 제2 표준 셀 내에서 제1 바운더리에 인접한 제2 패턴에 동일 전압이 인가될 경우, 복수의 도전 라인들 중 제1 바운더리에 인접한 적어도 하나의 제1 도전 라인을 이용하여 디커플링 커패시터를 생성한다.

Description

집적 회로 및 상기 집적 회로의 레이아웃 설계 방법{Integrated circuit and method of designing layout of the integrated circuit}

본 발명의 기술적 사상은 집적 회로에 관한 것으로, 더욱 상세하게는, 적어도 하나의 표준 셀을 포함하는 집적 회로 및 상기 집적 회로의 레이아웃 설계 방법에 관한 것이다.

반도체 집적 회로의 설계는, 반도체 시스템으로부터 얻고자 하는 동작을 기술하는 칩에 대한 행위(behavior) 모델을, 필요한 구성 요소들 간의 연결을 기술하는 구체적인 구조 모델로 변환하는 작업이다. 이러한 반도체 집적 회로의 설계 과정에서 반도체 집적 회로에 포함되는 셀들에 대한 라이브러리(library)를 생성하고, 생성된 라이브러리를 이용하여 반도체 집적 회로를 구현하는 경우 반도체 집적 회로의 설계 및 구현에 소요되는 시간과 비용을 줄일 수 있는 장점이 있다.

본 발명의 기술적 사상이 해결하려는 과제는 전압 노이즈를 감소시키고, 면적 증가를 줄일 수 있는 집적 회로 및 집적 회로의 레이아웃 설계 방법을 제공하는 데에 있다.

본 발명의 기술적 사상에 따른 집적 회로의 레이아웃의 설계 방법은, 제1 방향으로 연장되는 복수의 도전 라인들을 각각 포함하는 제1 및 제2 표준 셀들을 저장하는 표준 셀 라이브러리를 준비하는 단계; 상기 제1 및 제2 표준 셀들이 상기 복수의 도전 라인들에 평행한 제1 바운더리에서 이웃하도록, 상기 제1 및 제2 표준 셀들을 배치하는 단계; 및 상기 제1 표준 셀 내에서 상기 제1 바운더리에 인접한 제1 패턴과, 상기 제2 표준 셀 내에서 상기 제1 바운더리에 인접한 제2 패턴에 동일 전압이 인가될 경우, 상기 복수의 도전 라인들 중 상기 제1 바운더리에 인접한 적어도 하나의 제1 도전 라인을 이용하여 디커플링 커패시터를 생성하는 단계를 포함한다.

또한, 본 발명의 다른 기술적 사상에 따른 집적 회로는, 제1 바운더리에 인접한 제1 패턴을 포함하는 제1 표준 셀; 및 상기 제1 바운더리에 인접한 제2 패턴을 포함하고, 상기 제1 표준 셀에 인접하게 배치되는 제2 표준 셀을 포함하고, 상기 제1 및 제2 패턴들에 동일 전압이 인가될 경우, 상기 제1 바운더리에 평행하게 배치되고 제1 방향으로 연장되는, 상기 제1 패턴과 상기 제2 패턴 사이의 적어도 하나의 제1 도전 라인 및 상기 제1 및 제2 패턴들을 이용하여 디커플링 커패시터를 생성한다.

또한, 본 발명의 다른 기술적 사상에 따른 반도체 장치는, 제1 방향의 제1 바운더리에서 이웃하는 제1 및 제2 표준 셀들을 포함하는 집적 회로로부터 제조된 반도체 장치로서, 상기 제1 방향과 실질적으로 수직인 제2 방향으로 연속적인 액티브 영역을 포함하는 기판; 상기 기판 상의 복수의 핀들; 상기 복수의 핀들 상부에서 상기 제1 방향으로 연장되도록 배치된 게이트 전극들; 및 상기 복수의 핀들 중 일부 상에 배치된 제1 및 제2 컨택들로서, 상기 제1 컨택은 상기 제1 셀 내에서 상기 제1 바운더리에 인접하고, 상기 제2 컨택은 상기 제2 셀 내에서 상기 제1 바운더리에 인접한 상기 제1 및 제2 컨택들을 포함하고, 상기 제1 및 제2 컨택들에 동일 전압이 인가될 경우, 상기 게이트 전극들 중 상기 제1 및 제2 컨택들 사이의 적어도 하나의 제1 게이트 전극과 상기 제1 및 제2 컨택들을 이용하여 디커플링 커패시터가 생성된다.

본 발명의 기술적 사상에 따르면, 집적 회로에서 인접하게 배치되는 제1 및 제2 표준 셀들 사이의 바운더리의 양 옆에 각각 배치된 제1 및 제2 패턴들의 전압들을 기초로, 바운더리 상의 도전 라인을 이용하여 디커플링 커패시터를 생성함으로써, 집적 회로에서 전압 변동에 따른 노이즈를 감소시킬 수 있다. 또한, 제1 및 제2 표준 셀들 사이에서 생성된 디커플링 커패시터를 이용함으로써, 디커플링 커패시터 셀을 추가적으로 구비하지 않아도 되므로, 집적 회로의 면적 증가를 방지할 수 있다. 나아가, 집적 회로에서 제1 및 제2 표준 셀들을 절연시키지 않음으로써, LLE(Local Layout Effect)를 감소시킬 수 있고, 이에 따라, 집적 회로에 따른 반도체 장치의 성능을 더욱 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.
도 2는 도 1의 집적 회로의 설계 방법에 포함된 디커플링 커패시터의 생성 단계의 일 예를 더욱 상세하게 나타내는 흐름도이다.
도 3a는 본 발명의 일 실시예에 따른 집적 회로의 일 예를 나타내는 레이아웃이다.
도 3b는 본 발명의 일 실시예에 따른 집적 회로의 다른 예를 나타내는 레이아웃이다.
도 4는 본 발명의 다른 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.
도 5는 도 4에 예시된 집적 회로의 설계 방법이 적용된 레이아웃의 일 예를 나타낸다.
도 6은 도 5에 예시된 디커플링 커패시터의 일 예를 나타내는 회로도이다.
도 7은 도 5에 예시된 디커플링 커패시터의 다른 예를 나타내는 회로도이다.
도 8은 도 6의 레이아웃의 VIII-VIII' 선에 따른 단면도의 일 예이다.
도 9는 도 6의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 10은 도 9의 IX-IX' 선에 따른 단면도의 일 예이다.
도 11은 도 6의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다.
도 12는 도 IX-IX' 선에 따른 단면도의 일 예이다.
도 13은 복수의 셀들이 인접하게 배치된 집적 회로의 일 예를 나타내는 레이아웃이다.
도 14는 본 발명의 일 실시예에 따라 생성된 디커플링 커패시터를 포함하는 집적 회로의 일 예를 나타내는 레이아웃이다.
도 15는 본 발명의 일 실시예에 따라 생성된 디커플링 커패시터를 포함하는 집적 회로의 다른 예를 나타내는 레이아웃이다.
도 16은 도 4에 예시된 집적 회로의 설계 방법이 적용된 레이아웃의 다른 예를 나타낸다.
도 17은 도 16에 예시된 디커플링 커패시터의 일 예를 나타내는 회로도이다.
도 18은 도 16에 예시된 디커플링 커패시터의 다른 예를 나타내는 회로도이다.
도 19는 도 16의 레이아웃의 XIX-XIX' 선에 따른 단면도의 일 예이다.
도 20은 본 발명의 다른 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.
도 21은 도 20에 예시된 집적 회로의 설계 방법이 적용된 레이아웃의 일 예를 나타낸다.
도 22는 본 발명의 일 실시예에 따른 집적 회로의 설계 방법의 적용에 의한 집적 회로의 면적 감소를 나타낸다.
도 23은 디커플링 커패시터를 포함하지 않는 집적 회로의 일 예를 개략적으로 나타낸다.
도 24는 본 발명의 일 실시예에 따라 생성된 디커플링 캐패시터를 포함하는 집적 회로의 일 예를 개략적으로 나타낸다.
도 25는 본 발명의 일 실시예에 따른 집적 회로의 설계 방법의 적용에 의한 전압 노이즈의 감소를 나타낸다.
도 26은 본 발명의 일 실시예에 따라 생성된 디커플링 커패시터에 의한 전압 노이즈의 감소의 일 예를 개략적으로 나타낸다.
도 27은 본 발명의 일 실시예에 따라 생성된 디커플링 커패시터에 의한 전압 노이즈의 감소의 다른 예를 개략적으로 나타낸다.
도 28은 본 개시의 일 실시예에 따른 저장 매체를 나타내는 블록도이다.
도 29는 본 개시의 일 실시예에 따른 집적 회로를 포함하는 메모리 카드를 나타내는 블록도이다.
도 30은 본 개시의 일 실시예에 따른 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.

도 1을 참조하면, 집적 회로의 설계 방법은 집적 회로에 대한 레이아웃을 디자인하는 단계일 수 있고, 집적 회로를 설계하기 위한 툴에서 수행될 수 있다. 이때, 집적 회로를 설계하기 위한 툴은 프로세서에 수행되는 복수의 명령어들을 포함하는 프로그램일 수 있다.

단계 S100에서, 표준 셀들로서 집적 회로를 정의하는 입력 데이터를 수신한다. 일반적으로 집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 이하에서 후술되는 본 발명의 실시예들에서, 셀은 표준 셀이고, 셀 라이브러리는 표준 셀 라이브러리일 수 있다.

여기서, 표준 셀은 레이아웃의 크기가 미리 정해진 규칙을 만족하는 집적 회로의 단위를 의미한다. 표준 셀은 입력 핀(pin) 및 출력 핀을 포함할 수 있으며, 입력 핀으로 수신되는 신호를 처리함으로써 출력 핀을 통해 신호를 출력할 수 있다. 예를 들어, 표준 셀은 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭 및 래치 등과 같은 저장 요소(storage element)에 대응할 수 있다.

일 실시예에서, 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태로부터, 예컨대 RTL(register transfer level)에서 정의된 데이터로부터 표준 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터일 수 있다. 예를 들면, 입력 데이터는 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림(bitstream) 또는 네트리스트(netlist)일 수 있다.

다른 실시예에서, 입력 데이터는 집적 회로의 레이아웃을 정의하는 데이터일 수 있다. 예를 들면, 입력 데이터는 반도체 물질, 금속, 절연체 등으로서 구현된 구조체를 정의하는 기하학적인 정보를 포함할 수 있다. 입력 데이터가 나타내는 집적 회로의 레이아웃은 표준 셀들의 레이아웃을 포함할 수 있고, 표준 셀들을 서로 연결하는 도선들을 포함할 수 있다.

단계 S120에서, 표준 셀 라이브러리를 준비한다. 여기서, 표준 셀 라이브러리는 복수의 표준 셀들에 대한 정보를 포함할 수 있고, 예를 들어, 표준 셀의 명칭, 표준 셀의 기능에 대한 정보, 타이밍 정보, 전력 정보 및 레이아웃 정보 등을 포함할 수 있다. 표준 셀 라이브러리는 스토리지에 저장되어 있을 수 있고, 단계 S120은 스토리지에 액세스함으로써 표준 셀 라이브러리를 준비할 수 있다.

단계 S140에서, 제1 표준 셀과 제2 표준 셀을 인접하게 배치한다. 여기서, 제1 및 제2 표준 셀들은 표준 셀 라이브러리에 포함된 정보에 대응한다. 단계 S140은 배치 툴에 의해 수행될 수 있으며, 구체적으로, 배치 툴은 수신한 입력 데이터를 기초로 하여 표준 셀 라이브러리로부터 제1 및 제2 표준 셀들을 획득할 수 있다. 이어서, 배치 툴은 제1 및 제2 표준 셀들을 일 방향에 따라 인접하게 배치할 수 있다.

단계 S160에서, 제1 표준 셀과 제2 표준 셀 사이의 제1 바운더리의 양 옆에 각각 배치된 제1 및 제2 패턴들의 전압들을 기초로, 제1 바운더리에 인접한 적어도 하나의 도전 라인을 이용하여 디커플링 커패시터를 생성한다. 구체적으로, 제1 및 제2 패턴들에 동일한 전압이 인가될 경우, 적어도 하나의 도전 라인과 제1 및 제2 패턴들을 이용하여 디커플링 커패시터를 생성할 수 있다. 이에 따라, 집적 회로에서 전압 노이즈를 줄이기 위해 디커플링 커패시터 셀을 추가적으로 배치하지 않아도 되므로, 집적 회로의 면적 증가를 방지할 수 있다.

본 실시예에서, 제1 표준 셀과 제2 표준 셀은 제1 바운더리에서 이웃하도록 배치될 수 있다. 일 실시예에서, 제1 표준 셀과 제2 표준 셀은 제1 바운더리에서 서로 접하도록 배치될 수 있다. 다른 실시예에서, 제1 표준 셀 및 제2 표준 셀 중 적어도 하나는 제1 바운더리로부터 일정 간격 이격되어 배치될 수 있다.

일 실시예에서, 적어도 하나의 도전 라인은 제1 바운더리 상에 배치될 수 있다. 예를 들어, 적어도 하나의 도전 라인은 도 5에 도시된 바와 같이 배치될 수 있으며, 이에 대해, 도 5를 참조하여 후술하기로 한다. 다른 실시예에서, 적어도 하나의 도전 라인은 제1 바운더리에서 일정 간격 이격되어 배치될 수 있다. 예를 들어, 적어도 하나의 도전 라인은 도 16에 도시된 바와 같이 배치될 수 있으며, 이에 대해, 도 16을 참조하여 후술하기로 한다.

일 실시예에서, 적어도 하나의 도전 라인의 개수는 집적 회로에서 요구되는 디커플링 커패시턴스에 따라 적응적으로 결정할 수 있다. 예를 들어, 집적 회로에서 요구되는 디커플링 커패시턴스가 증가할수록 제1 표준 셀과 제2 표준 셀 사이에서 디커플링 커패시터를 생성하는데 필요한 도전 라인의 개수가 증가할 수 있다. 다른 실시예에서, 적어도 하나의 도전 라인의 개수는 일정하게 유지될 수 있고, 집적 회로에서 디커플링 커패시터의 개수가 적응적으로 결정될 수 있다. 예를 들어, 집적 회로에서 요구되는 디커플링 커패시턴스가 증가할수록 디커플링 커패시터의 개수가 증가할 수 있다.

본 실시예에서, 제1 패턴은 제1 표준 셀 내에서 제1 바운더리에 상대적으로 인접하게 배치될 수 있다. 일 실시예에서, 제1 표준 셀은 제1 바운더리에 상대적으로 인접하게 배치된 복수의 제1 패턴들을 포함할 수 있다. 예를 들어, 제1 패턴은 도 5의 제1 표준 셀(SC1)에 포함된 패턴들(CA1a, CA1b)일 수 있다. 일 실시예에서, 제1 패턴은 제1 표준 셀 내의 액티브 영역 또는 액티브 핀(fin)에 전압을 인가하기 위한 컨택 패턴일 수 있다.

본 실시예에서, 제2 패턴은 제2 표준 셀 내에서 제1 바운더리에 상대적으로 인접하게 배치될 수 있다. 일 실시예서, 제2 표준 셀은 제1 바운더리에 상대적으로 인접하게 배치된 복수의 제2 패턴들을 포함할 수 있다. 예를 들어, 제2 패턴은 도 5의 제2 표준 셀(SC2)에 포함된 패턴들(CA2a, CA2b)일 수 있다. 일 실시예에서, 제2 패턴은 제2 표준 셀 내의 액티브 영역 또는 액티브 핀에 전압을 인가하기 위한 컨택 패턴일 수 있다.

단계 S180에서, 집적 회로를 정의하는 출력 데이터를 생성한다. 일 실시예에서, 수신된 입력 데이터가 집적 회로를 합성함으로써 생성된 비트스트림 또는 네트리스트와 같은 데이터인 경우, 출력 데이터는 비트스트림 또는 네트리스트일 수 있다. 다른 실시예에서, 수신된 입력 데이터가, 예컨대 GDSII(Graphic Data System II) 형식(format)을 가지는 집적 회로의 레이아웃을 정의하는 데이터인 경우, 출력 데이터의 형식 역시 집적 회로의 레이아웃을 정의하는 데이터일 수 있다.

도 2는 도 1의 집적 회로의 설계 방법에 포함된 디커플링 커패시터의 생성 단계의 일 예를 더욱 상세하게 나타내는 흐름도이다.

도 2를 참조하면, 단계 S1610에서, 제1 패턴에 인가될 제1 전압과 제2 패턴에 인가될 제2 전압을 비교한다. 일 실시예에서, 제1 패턴은 제1 표준 셀 내의 액티브 영역 또는 액티브 핀에 전압을 인가하기 위한 컨택 패턴일 수 있고, 이때, 제1 패턴에 인가되는 전압은 제1 전압일 수 있다. 또한, 제2 패턴은 제2 표준 셀 내의 액티브 영역 또는 액티브 핀에 전압을 인가하기 위한 컨택 패턴일 수 있고, 이때, 제2 패턴에 인가되는 전압은 제2 전압일 수 있다.

단계 S1630에서, 제1 전압과 제2 전압이 동일한지 판단한다. 판단 결과, 제1 전압과 제2 전압이 동일한 경우, 단계 S1650이 수행된다. 한편, 제1 전압과 제2 전압이 동일하지 않은 경우, 단계 S1670이 수행된다.

단계 S1650에서, 제1 바운더리 상의 적어도 하나의 도전 라인을 이용하여 디커플링 커패시터를 생성한다. 일 실시예에서, 동일한 전압이 인가되는 제1 및 제2 패턴들과 제1 바운더리 상의 적어도 하나의 도전 라인은 디커플링 커패시터에 대응하는 트랜지스터를 구성할 수 있다. 일 실시예에서, 적어도 하나의 도전 라인은 플로팅 될 수 있다. 다른 실시예에서, 적어도 하나의 도전 라인은 일정 전압으로 바이어스될 수 있다. 한편, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 바운더리와 일정 간격 이격된 적어도 하나의 도전 라인을 이용하여 디커플링 커패시터를 생성할 수 있다.

단계 S1670에서, 제1 바운더리 상의 도전 라인을 더미 라인으로 이용하여 제1 및 제2 표준 셀들을 절연시킬 수 있다. 일 실시예에서, 제1 표준 셀과 제2 표준 셀을 전기적으로 절연시키기 위하여, 제1 표준 셀과 제2 표준 셀 사이에 절단 레이어(cutting layer)를 배치할 수 있다. 다시 말해, 제1 표준 셀과 제2 표준 셀을 포함하는 집적 회로의 레이아웃은 제1 표준 셀과 제2 표준 셀 사이에 절단 레이어를 포함할 수 있다.

여기서, 절단 레이어는 제1 표준 셀과 제2 표준 셀 사이의 일부 영역을 절단하기 위한 표시(marking) 레이어일 수 있다. 예를 들어, 절단 레이어는 제1 표준 셀과 제2 표준 셀에서 인접한 핀들의 일부 영역을 절단하기 위한 표시 레이어일 수 있다. 이러한 절단 레이어를 포함하는 레이아웃에 따라 제조된 반도체 장치에서, 제1 표준 셀에 포함된 핀들과 제2 표준 셀들에 포함된 핀들을 서로 분리될 수 있고, 이에 따라, 제1 표준 셀과 제2 표준 셀을 전기적으로 절연될 수 있다.

이러한 절단 레이어는 디퓨전 브레이크(diffusion break)라고 지칭할 수 있다. 예를 들어, 제1 표준 셀과 제2 표준 셀 사이에 하나의 더미 라인(예를 들어, 더미 게이트)에 대해 절단 레이어를 배치하는 경우, 해당 절단 레이어는 싱글 디퓨전 브레이크(single diffusion break, SDB)라고 지칭할 수 있다. 다른 예를 들어, 제1 표준 셀과 제2 표준 셀 사이에 두 개의 더미 라인(예를 들어, 더미 게이트)에 대해 절단 레이어를 배치하는 경우, 해당 절단 레이어는 더블 디퓨전 브레이크(double diffusion break, DDB)라고 지칭할 수 있다.

도 3a는 본 발명의 일 실시예에 따른 집적 회로의 일 예를 나타내는 레이아웃이다.

도 3a를 참조하면, 집적 회로(30)는 인접하게 배치된 제1 내지 제3 표준 셀들(SC1, SC2, SC3)을 포함할 수 있다. 제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 제1 바운더리(BD1)에서 서로 이웃하고, 제1 표준 셀(SC1)과 제3 표준 셀(SC3)은 제2 바운더리(BD2)에서 서로 이웃할 수 있다.

제1 내지 제3 표준 셀들(SC1, SC2, SC3)의 각각은 제1 방향(예를 들어, Y 방향)으로 연장되는 복수의 도전 라인들(conductive lines)(CL)을 포함할 수 있다. 제1 내지 제3 표준 셀들(SC1, SC2, SC3)의 각각에 포함된 도전 라인들의 개수는 실시예에 따라 다양하게 선택될 수 있다. 또한, 제1 내지 제3 표준 셀들(SC1, SC2, SC3)은 제1 방향에 대해 실질적으로 수직인 제2 방향(예를 들어, X 방향)으로 연속적으로 배치된 액티브 영역(active region)(AR)을 포함할 수 있다.

제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이의 절연을 위해, 제1 바운더리(BD1) 상의 제1 도전 라인(CL1)에 대해 제1 절단 레이어(CT1)가 배치될 수 있으며, 이에 따라, 제1 도전 라인(CL1)은 더미 라인이 될 수 있다. 또한, 표준 셀(SC1)과 제3 표준 셀(SC3) 사이의 절연을 위해, 제2 바운더리(BD2) 상의 제2 도전 라인(CL2)에 대해 제2 절단 레이어(CT2)가 배치될 수 있으며, 이에 따라, 제2 도전 라인(CL2)은 더미 라인이 될 수 있다.

도 3b는 본 발명의 일 실시예에 따른 집적 회로의 다른 예를 나타내는 레이아웃이다.

도 3b를 참조하면, 집적 회로(35)는 집적 회로(30)와 달리, 제1 바운더리(BD1) 상의 제1 도전 라인(CL1)에 대해 제1 절단 레이어(CT1)가 배치되지 않을 수 있다. 이에 따라, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 전기적으로 절연되지 않는다. 한편, 집적 회로(35)는 집적 회로(30)와 마찬가지로, 제2 바운더리(BD2) 상의 제2 도전 라인(CL2)에 대해 제2 절단 레이어(CT2)가 배치될 수 있다. 이에 따라, 제1 표준 셀(SC1)과 제3 표준 셀(SC3)은 전기적으로 절연될 수 있다.

본 실시예에서, 제1 바운더리(BD1)의 양 옆의 액티브 영역(AR)에 인가되는 전압이 동일할 경우, 제1 바운더리(BD1) 상의 제1 도전 라인(CL1)에 대해 제1 절단 레이어(CT1)를 배치하지 않고, 제1 바운더리(BD1) 상의 제1 도전 라인(CL1)을 더미 라인이 아닌, 리얼(real) 도전 라인으로 이용할 수 있다. 이에 따라, 제1 도전 라인(CL1)은 트랜지스터를 구성할 수 있으며, 구체적으로, 제1 도전 라인(CL1)은 트랜지스터의 게이트 전극으로 동작할 수 있다.

본 실시예에서, 제1 도전 라인(CL1)의 양 옆의 액티브 영역(AR)은 트랜지스터의 소스 및 드레인으로 동작할 수 있다. 이때, 제1 도전 라인(CL1)의 양 옆의 액티브 영역(AR)에 인가되는 전압이 동일하므로, 제1 도전 라인(CL1) 및 제1 도전 라인(CL1)의 양 옆의 액티브 영역(AR)으로 구성된 트랜지스터는 커패시터로 동작할 수 있다. 일 실시예에서, 제1 도전 라인(CL1)의 양 옆의 액티브 영역(AR)에 인가되는 전압이 전원 전압 또는 그라운드 전압인 경우, 상기 트랜지스터는 전원 단자에 연결된 디커플링 커패시터로 동작할 수 있다.

일반적으로 표준 셀의 디자인 단계, 즉, 표준 셀 라이브러리 생성 단계에서는 목표 표준 셀 자체의 특성에 따라 표준 셀의 레이아웃을 디자인할 수 있다. 그러나, 표준 셀의 배치 단계에서 이웃하게 배치되는 인접 표준 셀의 레이아웃 패턴, 구체적으로, 인접 표준 셀에 포함된 액티브 영역, 도전 라인 또는 컨택 등에 따라 목표 표준 셀의 특성, 예를 들어, 타이밍 특성이 변경될 수 있다. 이와 같이, 주변 레이아웃 패턴에 따라 목표 표준 셀에 해당하는 디바이스의 특성이 변경되는 현상을 LLE(local layout effect)라고 지칭한다.

집적 회로(30)의 제1 표준 셀(SC1)에서, 제1 절단 레이어(CT1)에 의해 도전 라인(CL)에 대한 좌측 액티브 영역의 사이즈(즉, SA)가 결정되고, 제2 절단 레이어(CT2)에 의해 도전 라인(CL)에 대한 우측 액티브 영역의 사이즈(즉, SB)가 결정될 수 있다. SA 및 SB는 제1 표준 셀(SC1)에 인접하게 배치되는 표준 셀에 따라 변경될 수 있고, 이에 따라, 제1 표준 셀(SC1)의 특성도 변경될 수 있다. 제1 및 제2 절단 레이어(CT1, CT2)에 의해 제1 표준 셀(SC1)의 SA, SB가 감소할 경우, 제1 표준 셀(SC1)의 특성이 저하될 수 있고, 이에 따라, 집적 회로(30)에 따른 반도체 장치의 성능이 저하될 수 있다.

본 실시예에 따르면, 집적 회로(35)에서 제1 절단 레이어(CT1)가 배치되지 않으므로, 제1 표준 셀(SC1) 내의 도전 라인(CL)에 대한 좌측 액티브 영역의 사이즈(SA)는 집적 회로(30)에 비해 증가할 수 있다. 한편, 집적 회로(35)에서 제2 절단 레이어(CT2)는 배치되므로, 제1 표준 셀(SC1) 내의 도전 라인(CL)에 대한 우측 액티브 영역의 사이즈(SB)는 집적 회로(30)와 실질적으로 동일할 수 있다.

이와 같이, 본 실시예에 따르면, 인접한 두 셀들 사이를 절연시키기 않음으로써, 각 셀에 포함된 적어도 하나의 도전 라인에 대한 액티브 영역들의 사이즈를 충분히 확보할 수 있다. 이에 따라, 집적 회로에서 LLE를 감소시킬 수 있고, 이에 따라, 집적 회로에 따른 반도체 장치의 성능을 더욱 향상시킬 수 있다.

도 4는 본 발명의 다른 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.

도 4를 참조하면, 본 실시예에 따른 집적 회로의 설계 방법은 도 1의 집적 회로의 설계 방법에 대한 구체적인 일 실시예이다. 따라서, 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 이에 따라, 중복된 설명은 생략하기로 한다.

단계 S200에서, 바운더리에 위치한 절단 레이어를 각각 포함하는 표준 셀들에 대한 정보가 저장된 표준 셀 라이브러리를 준비한다. 표준 셀은 네 개의 바운더리들, 즉, 제1 내지 제4 바운더리를 포함하는 셀 바운더리에 의해 한정될 수 있고, 인접하게 배치되는 두 개의 표준 셀들은 하나의 바운더리를 공유할 수 있다. 일 실시예에서, 각 표준 셀은 적어도 하나의 바운더리에 위치한 도전 라인 상에 절단 레이어를 포함할 수 있다. 다른 실시예에서, 각 표준 셀은 적어도 하나의 바운더리에 인접하게 위치한 도전 라인 상에 절단 레이어를 포함할 수 있다.

단계 S220에서, 제1 및 제2 표준 셀들을 인접하게 배치한다. 일 실시예에서, 제1 표준 셀과 제2 표준 셀은 제1 바운더리에서 이웃하게 배치될 수 있다. 구체적으로, 집적 회로를 정의하는 입력 데이터를 기초로 하여, 표준 셀 라이브러리로부터 제1 및 제2 표준 셀들에 대한 정보를 획득하고, 획득한 정보에 따라 제1 및 제2 표준 셀들을 인접하게 배치할 수 있다.

일 실시예에서, 제1 표준 셀은 제1 바운더리 상에 또는 제1 바운더리에 인접하게 배치된 절단 레이어를 포함할 수 있고, 제2 표준 셀은 제1 바운더리 상에 또는 제1 바운더리 인접하게 배치된 절단 레이어를 포함할 수 있다. 일 실시예에서, 제1 표준 셀 내의 절단 레이어와 제2 표준 셀 내의 절단 레이어는 서로 오버랩될 수 있다. 다른 실시예에서, 제1 표준 셀 내의 절단 레이어와 제2 표준 셀 내의 절단 레이어는 이격될 수 있다.

다른 실시예에서, 제1 표준 셀은 제1 바운더리 상에 또는 제1 바운더리에 인접하게 배치된 절단 레이어를 포함할 수 있고, 제2 표준 셀은 제1 바운더리 상에 또는 제1 바운더리에 인접하게 배치된 절단 레이어를 포함하지 않을 수 있다. 또 다른 실시예에서, 제1 표준 셀은 제1 바운더리 상에 또는 제1 바운더리에 인접하게 배치된 절단 레이어를 포함하지 않을 수 있고, 제2 표준 셀은 제1 바운더리 상에 또는 제1 바운더리에 인접하게 배치된 절단 레이어를 포함할 수 있다.

단계 S240에서, 제1 및 제2 표준 셀들 사이의 제1 바운더리의 양 옆에 각각 배치된 제1 및 제2 패턴들에 각각 인가될 제1 및 제2 전압들을 비교한다. 일 실시예에서, 제1 패턴은 제1 표준 셀 내의 액티브 영역 또는 액티브 핀에 전압을 인가하기 위한 컨택일 수 있고, 이때, 제1 패턴에 인가되는 전압은 제1 전압일 수 있다. 또한, 제2 패턴은 제2 표준 셀 내의 액티브 영역 또는 액티브 핀에 전압을 인가하기 위한 컨택일 수 있고, 이때, 제2 패턴에 인가되는 전압은 제2 전압일 수 있다.

단계 S250에서, 제1 전압과 제2 전압이 동일한지 판단한다. 판단 결과, 제1 전압과 제2 전압이 동일한 경우, 단계 S260이 수행된다. 한편, 제1 전압과 제2 전압이 동일하지 않은 경우, 단계 S280이 수행된다.

단계 S260에서, 제1 패턴과 제2 패턴 사이에서 절단 레이어를 제거한다. 이에 따라, 제1 패턴과 제2 패턴 사이에서 디퓨전 브레이크가 제거될 수 있고, 제1 표준 셀과 제2 표준 셀은 전기적으로 연결될 수 있다.

본 실시예에서, 제1 및 제2 표준 셀들의 각각은 제1 바운더리에 평행한 복수의 도전 라인들을 포함하도록 설계될 수 있는데, 제1 표준 셀과 제2 표준 셀 사이의 적어도 하나의 도전 라인에 배치된 절단 레이어를 제거할 수 있다. 이에 따라, 제1 표준 셀과 제2 표준 셀 사이의 적어도 하나의 도전 라인은 리얼 도전 라인이 될 수 있고, 이러한 리얼 도전 라인은 트랜지스터를 구성할 수 있다.

본 실시예에서, 제1 패턴 또는 제1 패턴에 연결되는 액티브 영역과 제2 패턴 또는 제2 패턴에 연결되는 액티브 영역은 트랜지스터의 소스 및 드레인을 구성할 수 있다. 본 실시예에서, 제1 패턴에 인가될 제1 전압과 제2 패턴에 인가될 제2 전압이 동일하므로, 트랜지스터는 커패시터로 동작할 수 있다. 일 실시예에서, 제1 및 제2 패턴들이 전원 전압 또는 그라운드 전압에 연결될 경우, 트랜지스터는 디커플링 커패시터로 동작할 수 있다.

단계 S280에서, 제1 패턴과 제2 패턴 사이에서 절단 레이어를 유지한다. 이에 따라, 제1 패턴과 제2 패턴 사이에서 디퓨전 브레이크가 유지될 수 있고, 제1 표준 셀과 제2 표준 셀은 전기적으로 절연될 수 있다.

도 5는 도 4에 예시된 집적 회로의 설계 방법이 적용된 레이아웃의 일 예를 나타낸다.

도 5를 참조하면, 집적 회로(50)는 예를 들어, 도 4의 단계 S220 이후의 레이아웃으로서, 인접하게 배치된 제1 내지 제3 표준 셀들(SC1, SC2, SC3)을 포함할 수 있다. 제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 제1 바운더리(BD1)에서 서로 이웃하고, 제1 표준 셀(SC1)과 제3 표준 셀(SC3)은 제2 바운더리(BD2)에서 서로 이웃할 수 있다.

제1 내지 제3 표준 셀들(SC1, SC2, SC3)의 각각은 제2 방향(예를 들어, X 방향)으로 연속적으로 배치된 액티브 영역들(AR)을 포함할 수 있다. 본 실시예에서, 제1 내지 제3 표준 셀들(SC1, SC2, SC3)에 포함된 액티브 영역들(AR)은 서로 연결될 수 있다. 구체적으로, 제2 방향을 따라 인접하게 배치된 액티브 영역들(AR)은 서로 연결될 수 있다.

제1 내지 제3 표준 셀들(SC1, SC2, SC3)은 액티브 영역들(AR) 상의 핀들(FN)을 더 포함할 수 있고, 핀들(FN)은 제2 방향으로 연장되고, 제2 방향에 실질적으로 수직인 제1 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 액티브 영역들(AR) 상의 핀들(FN)은 액티브 핀들이라고 지칭할 수 있다. 도시되지는 않았으나, 액티브 영역들 사이에도 핀들이 배치될 수 있고, 이러한 핀들은 더미 핀들이라고 지칭할 수 있다.

제1 내지 제3 표준 셀들(SC1, SC2, SC3)의 각각은 제1 방향으로 연장되는 복수의 도전 라인들(CL)을 포함할 수 있다. 이때, 복수의 도전 라인들(CL)은 복수의 핀들(FN) 위에 배치될 수 있다. 구체적으로, 복수의 도전 라인들(CL)은 복수의 핀들(FN)을 가로 질러 배치될 수 있다.

본 실시예에서, 제1 바운더리(BD1) 상의 제1 도전 라인(CL1) 상에 제1 절단 레이어(CT1)가 배치될 수 있고, 이에 따라, 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이에서 핀들(FN)이 분리될 수 있다. 구체적으로, 제2 방향으로 인접하게 배치된 핀들(FN)은 제1 절단 레이어(CT1)에 의해 분리될 수 있고, 이로써, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 서로 절연될 수 있다. 따라서, 제1 도전 라인(CL1)은 더미 라인이 되고, 제1 도전 라인(CL1)은 트랜지스터를 구성할 수 없다.

또한, 본 실시예에서, 제2 바운더리(BD2) 상의 제2 도전 라인(CL2) 상에 제2 절단 레이어(CT2)가 배치될 수 있고, 이에 따라, 제1 표준 셀(SC1)과 제3 표준 셀(SC3) 사이에서 핀들(FN)이 분리될 수 있다. 구체적으로, 제2 방향으로 인접하게 배치된 핀들(FN)은 제2 절단 레이어(CT2)에 의해 분리될 수 있고, 이로써, 제1 표준 셀(SC1)과 제3 표준 셀(SC3)은 서로 절연될 수 있다. 따라서, 제2 도전 라인(CL2)은 더미 라인이 되고, 제2 도전 라인(CL2)은 트랜지스터를 구성할 수 없다.

제1 내지 제3 표준 셀들(SC1, SC2, SC3)의 각각은 핀들(FN) 상에 배치된 컨택 패턴들(CA)을 더 포함할 수 있다. 이때, 컨택 패턴들(CA)은 연결된 핀들(FN)에 대해 전압을 각각 제공할 수 있다. 일 실시예에서, 컨택 패턴들(CA)은 서로 다른 크기 및 형태를 가질 수 있고, 동일 레벨(level)에 배치될 수 있다.

본 실시예에서, 제1 표준 셀(SC1)은 제1 바운더리(BD1)에 인접하게 배치된 제1 컨택 패턴들(CA1a, CA1b) 및 제2 바운더리(BD2)에 인접하게 배치된 제1 컨택 패턴들(CA1c, CA1d)을 포함할 수 있다. 제2 표준 셀(SC2)은 제1 바운더리(BD1)에 인접하게 배치된 제2 컨택 패턴들(CA2a, CA2b)을 포함할 수 있고, 제3 표준 셀(SC3)은 제2 바운더리(BD2)에 인접하게 배치된 제3 컨택 패턴들(CA3a, CA3b)을 포함할 수 있다.

본 실시예에 따르면, 배치 단계 이후에, 제1 바운더리(BD1)의 양 옆에서 제2 방향으로 인접하게 배치된 패턴들에 인가되는 전압들을 비교할 수 있다. 구체적으로, 제1 컨택 패턴(CA1a)에 인가되는 전압(V1)과 제2 컨택 패턴(CA2a)에 인가되는 전압(V2)을 비교할 수 있다. 또한, 제1 컨택 패턴(CA1b)에 인가되는 전압(V3)과 제2 컨택 패턴(CA2b)에 인가되는 전압(V4)을 비교할 수 있다.

비교 결과, 제1 컨택 패턴(CA1a)에 인가되는 전압(V1)과 제2 컨택 패턴(CA2a)에 인가되는 전압(V2)이 동일하고, 제1 컨택 패턴(CA1b)에 인가되는 전압(V3)과 제2 컨택 패턴(CA2b)에 인가되는 전압(V4)이 동일한 경우, 제1 도전 라인(CL1) 상에 배치된 제1 절단 레이어(CT1)를 제거할 수 있다. 이와 같이, 제1 도전 라인(CL1) 상에 배치된 제1 절단 레이어(CT1)가 제거된 집적 회로(52)에서, 제1 도전 라인(CL1)은 리얼 도전 라인으로 이용되어 트랜지스터를 구성할 수 있다. 구체적으로, 제1 도전 라인(CL1)은 상기 트랜지스터의 게이트를 구성할 수 있다.

제1 도전 라인(CL1)의 양 옆에 배치된 제1 컨택 패턴(CA1a) 및 제2 컨택 패턴(CA2a)에 각각 연결된 핀들(FN)은 트랜지스터의 소스 및 드레인을 구성할 수 있다. 일 실시예에서, 제1 컨택 패턴(CA1a) 및 제2 컨택 패턴(CA2a)에 동일한 전원 전압이 인가될 수 있다. 이로써, 제1 컨택 패턴(CA1a) 및 제2 컨택 패턴(CA2a)에 각각 연결된 핀들(FN) 및 제1 도전 라인(CL1)으로 구성된 트랜지스터는 디커플링 커패시터에 대응할 수 있다.

또한, 제1 도전 라인(CL1)의 양 옆에 배치된 제1 컨택 패턴(CA1b) 및 제2 컨택 패턴(CA2b)에 각각 연결된 핀들(FN)도 트랜지스터의 소스 및 드레인을 구성할 수 있다. 일 실시예에서, 제1 컨택 패턴(CA1b) 및 제2 컨택 패턴(CA2b)에 동일한 그라운드 전압이 인가될 수 있다. 이로써, 제1 컨택 패턴(CA1b) 및 제2 컨택 패턴(CA2b)에 각각 연결된 핀들(FN) 및 제1 도전 라인(CL1)으로 구성된 트랜지스터는 디커플링 커패시터에 대응할 수 있다.

또한, 본 실시예에 따르면, 배치 단계 이후에, 제2 바운더리(BD2)의 양 옆에서 제2 방향으로 인접하게 배치된 패턴들에 인가되는 전압들을 비교할 수 있다. 구체적으로, 제1 컨택 패턴(CA1c)에 인가되는 전압(V5)과 제3 컨택 패턴(CA3a)에 인가되는 전압(V6)을 비교할 수 있다. 또한, 제1 컨택 패턴(CA1d)에 인가되는 전압(V7)과 제3 컨택 패턴(CA3b)에 인가되는 전압(V8)을 비교할 수 있다.

비교 결과, 제1 컨택 패턴(CA1b)에 인가되는 전압(V5)과 제3 컨택 패턴(CA3a)에 인가되는 전압(V6)이 서로 다르고, 제1 컨택 패턴(CA1d)에 인가되는 전압(V7)과 제3 컨택 패턴(CA3b)에 인가되는 전압(V8)이 서로 다른 경우, 제2 도전 라인(CL2) 상에 배치된 제2 절단 레이어(CT2)를 유지할 수 있다. 이때, 제2 절단 레이어(CT2)는 싱글 디퓨전 브레이크로써 이용될 수 있다.

도 6은 도 5에 예시된 디커플링 커패시터의 일 예(DC1)를 나타내는 회로도이다.

도 6을 참조하면, 디커플링 커패시터(DC1)는 제1 및 제2 트랜지스터들(TR11, TR12)을 포함할 수 있다. 제1 트랜지스터(TR11)는 전원 전압 단자(VDD)에 연결될 수 있고, 제2 트랜지스터(TR12)는 그라운드 전압 단자(VSS)에 연결될 수 있다.

제1 트랜지스터(TR11)는 전원 전압(VDD)이 인가되는 제1 소스(S11) 및 제1 드레인(D11)을 포함할 수 있다. 예를 들어, 제1 소스(S11)는 도 5의 집적 회로(55)에서 제2 컨택 패턴(CA2a)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다. 예를 들어, 제1 드레인(D11)은 도 5의 집적 회로(55)에서 제1 컨택 패턴(CA1a)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제2 트랜지스터(TR12)는 그라운드 전압(VSS)이 인가되는 제2 소스(S12) 및 제2 드레인(D12)을 포함할 수 있다. 예를 들어, 제2 소스(S12)는 도 5의 집적 회로(55)에서 제2 컨택 패턴(CA2b)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다. 예를 들어, 제2 드레인(D12)은 도 5의 집적 회로(55)에서 제1 컨택 패턴(CA1b)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제1 트랜지스터(TR11)는 소정 전압으로 바이어스되는 제1 게이트(G11)를 더 포함할 수 있고, 제2 트랜지스터(TR12)는 소정 전압으로 바이어스되는 제2 게이트(G12)를 더 포함할 수 있다. 본 실시예에서, 제1 및 제2 게이트들(G11, G12)은 서로 연결될 수 있고, 제1 및 제2 게이트들(G11, G12)은 도 5의 집적 회로(55)에 포함된 제1 도전 라인(CL1)일 수 있다. 본 실시예에서, 제1 도전 라인(CL1)에 게이트 전압이 인가될 수 있다.

도 7은 도 5에 예시된 디커플링 커패시터의 다른 예(DC2)를 나타내는 회로도이다.

도 7을 참조하면, 디커플링 커패시터(DC2)는 제1 및 제2 트랜지스터들(TR11', TR12')을 포함할 수 있다. 제1 트랜지스터(TR11')는 전원 전압 단자(VDD)에 연결될 수 있고, 제2 트랜지스터(TR12')는 그라운드 전압 단자(VSS)에 연결될 수 있다.

제1 트랜지스터(TR11')는 전원 전압(VDD)이 인가되는 제1 소스(S11) 및 제1 드레인(D11)을 포함할 수 있다. 예를 들어, 제1 소스(S11)는 도 5의 집적 회로(55)에서 제2 컨택 패턴(CA2a)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다. 예를 들어, 제1 드레인(D11)은 도 5의 집적 회로(55)에서 제1 컨택 패턴(CA1a)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제2 트랜지스터(TR12')는 그라운드 전압(VSS)이 인가되는 제2 소스(S12) 및 제2 드레인(D12)을 포함할 수 있다. 예를 들어, 제2 소스(S12)는 도 5의 집적 회로(55)에서 제2 컨택 패턴(CA2b)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다. 예를 들어, 제1 드레인(D12)은 도 5의 집적 회로(55)에서 제1 컨택 패턴(CA1b)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제1 트랜지스터(TR1')는 제1 게이트(G1')를 더 포함할 수 있고, 제2 트랜지스터(TR2')는 제2 게이트(G2')를 더 포함할 수 있다. 본 실시예에서, 제1 및 제2 게이트들(G1', G2')은 서로 연결될 수 있고, 제1 및 제2 게이트들(G1', G2')은 도 5의 집적 회로(55)에 포함된 제1 도전 라인(CL1)일 수 있다. 본 실시예에서, 제1 도전 라인(CL1)은 플로팅될 수 있다.

도 8은 도 6의 레이아웃의 VIII-VIII' 선에 따른 단면도의 일 예이다.

도 8을 참조하면, 집적 회로(55)의 레이아웃에 따른 반도체 장치는 도 8에 도시된 바와 같이 제조될 수 있다. 구체적으로, 액티브 영역(AR) 상에 제1 핀(FN1)이 배치될 수 있다. 집적 회로(55)에서 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이에서 제1 절단 레이어(CT1)가 제거되었으므로, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)에서 제1 핀(FN1)은 서로 연결되도록 배치될 수 있다. 한편, 제1 표준 셀(SC1)과 제3 표준 셀(SC3) 사이에서 제2 절단 레이어(CT2)가 유지되므로, 제1 표준 셀(SC1)과 제3 표준 셀(SC3) 사이에서 제1 핀(FN1)은 절단될 수 있다.

제1 핀(FN1) 위에는 절연층(GI)이 배치될 수 있고, 절연층(GI) 위에는 도전 라인들(CL)이 배치될 수 있다. 본 실시예에서, 절연층(GI)은 게이트 절연층일 수 있고, 도전 라인들(CL)은 게이트 전극들일 수 있다. 또한, 제1 핀(FN1) 위에는 제2 컨택 패턴(CA2a), 제1 컨택 패턴(CA1a) 및 제3 컨택 패턴(CA3a)이 배치될 수 있다.

본 실시예에서, 제1 및 제2 컨택 패턴들(CA1a, CA2a)은 동일한 전원 전압이 인가될 수 있고, 제1 및 제2 컨택 패턴들(CA1a, CA2a)에 연결된 제1 핀(FN1)은 제1 및 제2 컨택 패턴들(CA1a, CA2a) 사이의 제1 도전 라인(CL1)과 함께 디커플링 커패시터(DC)에 대응하는 트랜지스터를 구성할 수 있다. 한편, 제1 표준 셀(SC1)과 제3 표준 셀(SC3) 사이에서 제1 핀(FN1)은 절단되므로, 제1 표준 셀(SC1)과 제3 표준 셀(SC3)은 전기적으로 절연될 수 있다.

도 9는 도 6의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다. 도 10은 도 9의 IX-IX' 선에 따른 단면도의 일 예이다.

도 9 및 도 10을 참조하면, 반도체 장치(100a)는 벌크 형(bulk type) 핀 트랜지스터일 수 있다. 반도체 장치(100a)는 기판(SUB), 제1 절연층(IL1), 제2 절연층(IL2), 핀들(FN) 및 도전 라인(이하 '게이트 전극'이라고 지칭함)(CL)을 포함할 수 있다.

기판(SUB)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄, 실리콘-게르마늄 및 갈륨 비소 중 어느 하나를 포함할 수 있다. 여기서, 기판(SUB)은 P형 기판일 수 있고, 액티브 영역(AR1)으로 이용될 수 있다. 핀들(FN)은 기판(SUB)과 연결되게 배치될 수 있다. 일 실시예에서, 핀들(FN)은 기판(SUB)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있다.

제1 및 제2 절연층들(IL1, IL2)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(IL1)은 핀들(FN) 상에 배치될 수 있다. 제1 절연층(IL1)은 핀들(FN)과 게이트 전극(CL) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 절연층(IL2)은 핀들(FN) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(IL2)은 핀들(FN) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다.

게이트 전극(CL)은 제1 및 제2 절연층들(IL1, IL2)의 상부에 배치될 수 있다. 이로써, 게이트 전극(CL)은 핀들(FN), 제1 절연층(IL1) 및 제2 절연층(IL2)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 핀들(FN)은 게이트 전극(CL)의 내부에 배치되는 구조를 가질 수 있다. 게이트 전극(CL)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.

도 11은 도 6의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다. 도 12는 도 11의 IX-IX' 선에 따른 단면도의 일 예이다.

도 11 및 도 12를 참조하면, 반도체 장치(100b)는 SOI 형 핀 트랜지스터일 수 있다. 반도체 장치(100b)는 기판(SUB'), 제1 절연층(IL1'), 제2 절연층(IL2'), 핀들(FN') 및 도전 라인(이하에서는 '게이트 전극'으로 지칭함)(CL')을 포함할 수 있다. 본 실시예에 따른 반도체 장치(100b)는 도 9 및 도 10에 도시된 반도체 장치(100a)의 변형 실시예이므로, 이하에서는, 반도체 장치(100a)와의 차이점을 중심으로 설명하고, 중복된 부분에 대한 설명은 생략하기로 한다.

제1 절연층(IL1')은 기판(SUB') 상에 배치될 수 있다. 제2 절연층(IL2')은 핀들(FN')과 게이트 전극(CL') 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 핀들(FN')은 반도체 물질, 예를 들어, 실리콘 또는 도핑된 실리콘 일 수 있다.

게이트 전극(CL')은 제2 절연층(IL2')의 상부에 배치될 수 있다. 이로써, 게이트 전극(CL')은 핀들(FN') 및 제2 절연층(IL2')을 둘러싸는 구조를 가질 수 있다. 다시 말해, 핀들(FN')은 게이트 전극(CL')의 내부에 배치되는 구조를 가질 수 있다.

도 13은 복수의 셀들이 인접하게 배치된 집적 회로의 일 예(IC1)를 나타내는 레이아웃이다.

도 13을 참조하면, 집적 회로(IC1)는 예를 들어, 도 4의 단계 S220 이후의 레이아웃일 수 있고, 인접하게 배치된 제1 내지 제3 셀들(CELL1, CELL2, CELL3)을 포함할 수 있다. 제1 셀(CELL1)과 제2 셀(CELL2)은 제1 바운더리(BD1)에서 서로 이웃하고, 제1 셀(CELL1)과 제3 셀(CELL3)은 제2 바운더리(BD2)에서 서로 이웃할 수 있다.

집적 회로(IC1)는 제1 방향(예를 들어, Y 방향)에 따라 서로 평행하고, 제2 방향(예를 들어, X 방향)으로 연속적으로 배치된 제1 및 제2 액티브 영역들(110, 115)을 포함할 수 있다. 여기서, 제1 및 제2 액티브 영역들(110, 115)은 서로 다른 도전형을 가질 수 있다. 본 실시예에서, 제1 내지 제3 셀들(CELL1, CELL2, CELL3)에 포함된 제1 액티브 영역(110)은 서로 연결될 수 있고, 제1 내지 제3 셀들(CELL1, CELL2, CELL3)에 포함된 제2 액티브 영역(115)도 서로 연결될 수 있다.

또한, 집적 회로(IC1)는 제2 방향으로 연장된 제1 및 제2 전원 라인들(120, 125)을 더 포함할 수 있다. 본 실시예에서, 제1 전원 라인(120)은 전원 전압(VDD)을 제공하고, 제2 전원 라인(125)은 그라운드 전압(VSS)을 제공할 수 있다. 제1 및 제2 전원 라인들(120, 125)은 제1 및 제2 파워 레일들(power rails)이라고 지칭할 수도 있다.

제1 내지 제3 셀들(CELL1, CELL2, CELL3)의 각각은 제1 방향으로 연장되고, 제2 방향을 따라 서로 평행하게 배치된 복수의 게이트 전극들(130)을 포함할 수 있다. 도시되지는 않았으나, 제1 내지 제3 셀들(CELL1, CELL2, CELL3)은 제1 및 제2 액티브 영역들(110, 115) 상에 배치된 복수의 핀들을 더 포함할 수 있다.

구체적으로, 제1 셀(CELL1)은 소스/드레인 컨택들(141a 내지 141d), 입력 단자(151), 입력 컨택(161) 및 출력 단자(171)을 더 포함할 수 있다. 제2 셀(CELL2)은 소스/드레인 컨택들(142a, 142b), 두 입력 단자들(152a, 152b), 두 입력 컨택들(162a, 162b) 및 출력 단자(172)를 더 포함할 수 있다. 제3 셀(CELL3)은 소스/드레인 컨택들(143a, 143b), 두 입력 단자들(153a, 153b), 두 입력 컨택들(163a, 163b) 및 출력 단자(173)를 더 포함할 수 있다.

본 실시예에서, 제1 바운더리(BD1) 상의 제1 게이트 전극(131)에 제1 절단 레이어(180)가 배치될 수 있고, 제2 바운더리(BD2) 상의 제2 게이트 전극(132)에 제2 절단 레이어(185)가 배치될 수 있다. 이때, 제1 및 제2 절단 레이어들(180, 185)은 각각 싱글 디퓨전 브레이크의 역할을 할 수 있다.

도 14는 본 발명의 일 실시예에 따라 생성된 디커플링 커패시터를 포함하는 집적 회로의 일 예(IC2)를 나타내는 레이아웃이다.

도 14를 참조하면, 집적 회로(IC2)는 도 13의 집적 회로(IC1)에서, 본 발명의 일 실시예에 따라, 제1 및 제2 셀들(CELL1, CELL2) 사이에서 제1 절단 레이어(180)를 제거하고, 디커플링 커패시터(DC)를 생성한 레이아웃이다. 도 13의 집적 회로(IC1)와 비교하면, 집적 회로(IC2)에서 제1 및 제3 셀들(CELL1, CELL3) 사이에서 제2 절단 레이어(185)는 유지될 수 있다.

본 실시예에서, 제1 셀(CELL1) 내에서 제1 바운더리(BD1)에 인접한 소스/드레인 컨택(141a)은 제1 전원 라인(120)과 연결되므로, 제1 전원 전압(VDD)을 제공받을 수 있다. 또한, 제2 셀(CELL2) 내에서 제1 바운더리(BD1)에 인접한 소스/드레인 컨택(142a)도 제1 전원 라인(120)과 연결되므로, 전원 전압(VDD)을 제공받을 수 있다. 따라서, 제1 액티브 영역(110)에서 제1 게이트 전극(131)의 양 옆에 배치된 두 소스/드레인 컨택들(141a, 142a)에 동일 전압인 전원 전압(VDD)이 인가되므로, 두 소스/드레인 컨택들(141a, 142a) 사이에서 제1 절단 레이어(180)를 제거할 수 있다.

또한, 본 실시예에서, 제1 셀(CELL1) 내에서 제1 바운더리(BD1)에 인접한 소스/드레인 컨택(141b)은 제2 전원 라인(125)과 연결되므로, 그라운드 전압(VSS)을 제공받을 수 있다. 또한, 제2 셀(CELL2) 내에서 제1 바운더리(BD1)에 인접한 소스/드레인 컨택(142b)도 제2 전원 라인(125)과 연결되므로, 그라운드 전압(VSS)을 제공받을 수 있다. 따라서, 제2 액티브 영역(115)에서 제1 게이트 전극(131)의 양 옆에 배치된 두 소스/드레인 컨택들(141b, 142b)에 동일 전압인 그라운드 전압(VSS)이 인가되므로, 두 소스/드레인 컨택들(141b, 142b) 사이에서 제1 절단 레이어(180)를 제거할 수 있다.

한편, 본 실시예에서, 제1 셀(CELL1) 내에서 제2 바운더리(BD2)에 인접한 소스/드레인 컨택(141c)은 출력 단자(171)에 연결되고, 제3 셀(CELL3) 내에서 제2 바운더리(BD2)에 인접한 소스/드레인 컨택(143a)은 제1 전원 라인(120)에 연결된다. 따라서, 제1 액티브 영역(110)에서 제2 바운더리(BD2)의 양 옆에 배치된 두 소스/드레인 컨택들(141c, 143a)은 서로 다른 전압이 인가될 수 있다. 따라서, 두 소스/드레인 컨택들(141c, 143a) 사이에서 제2 절단 레이어(185)는 유지될 수 있고, 제2 절단 레이어(185)는 싱글 디퓨전 브레이크로써 역할을 할 수 있다.

또한, 본 실시예에서, 제1 셀(CELL1) 내에서 제2 바운더리(BD2)에 인접한 소스/드레인 컨택(141d)은 출력 단자(171)에 연결되고, 제3 셀(CELL3) 내에서 제2 바운더리(BD2)에 인접한 소스/드레인 컨택(143b)은 제2 전원 라인(125)에 연결된다. 따라서, 제2 액티브 영역(115)에서 제2 바운더리(BD2)의 양 옆에 배치된 두 소스/드레인 컨택들(141d, 143b)은 서로 다른 전압이 인가될 수 있다. 따라서, 두 소스/드레인 컨택들(141d, 143b) 사이에서 제2 절단 레이어(185)는 유지될 수 있고, 제2 절단 레이어(185)는 싱글 디퓨전 브레이크로써 역할을 할 수 있다.

도 15는 본 발명의 일 실시예에 따라 생성된 디커플링 커패시터를 포함하는 집적 회로의 다른 예(IC3)를 나타내는 레이아웃이다.

도 15를 참조하면, 집적 회로(IC3)는 도 14의 집적 회로(IC2)의 변형 예로서, 도 14를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다. 구체적으로, 집적 회로(IC3)는 인접하게 배치된 제1 플립 셀(CELL1'), 제2 및 제3 셀들(CELL2, CELL3)을 포함할 수 있다. 제1 플립 셀(CELL1')과 제2 셀(CELL2)은 제1 바운더리(BD1)에서 서로 이웃하고, 제1 플립 셀(CELL1')과 제2 셀(CELL3)은 제2 바운더리(BD2)에서 서로 이웃할 수 있다.

본 발명의 일 실시예에서, 집적 회로의 설계 방법은 인접하게 배치된 두 셀들 사이의 바운더리의 양 옆에 각각 배치된 패턴들에 인가되는 전압의 비교 결과를 기초로, 두 셀들 중 하나를 Y축 대칭하여 플립 셀을 생성하고, 생성된 플립 셀과 나머지 하나의 셀을 인접하게 배치하는 단계를 더 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 두 셀들 중 하나를 두 셀들 사이의 바운더리에 평행한 임의의 축을 기준으로 대칭하여 플립 셀을 생성할 수 있다. 예를 들어, 본 발명의 일 실시예는 도 4의 단계 S240 또는 S250 이후에, 제1 및 제2 표준 셀들 중 하나를 Y축 대칭하여 플립 셀을 생성하고, 생성된 플립 셀과 나머지 하나의 셀을 인접하게 배치하는 단계를 더 포함할 수 있다.

본 실시예에서, 제1 플립 셀(CELL1')은 도 13의 집적 회로(IC1)에 포함된 제1 셀(CELL1)을 Y축 대칭함으로써 생성될 수 있다. 본 실시예에 따르면, 도 13의 집적 회로(IC1)와 비교하면, 제1 플립 셀(CELL1')과 제2 셀(CELL2) 사이에서 제1 절단 레이어(180)는 유지될 수 있고, 제1 플립 셀(CELL1')과 제3 셀(CELL3) 사이에서 제2 절단 레이어(185)는 제거될 수 있다.

집적 회로(IC3)는 제1 방향(예를 들어, Y 방향)에 따라 서로 평행하고, 제2 방향(예를 들어, X 방향)으로 연속적으로 배치된 제1 및 제2 액티브 영역들(110, 115)을 포함할 수 있다. 본 실시예에서, 제1 플립 셀(CELL1') 및 제2 및 제3 셀들(CELL2, CELL3)에 포함된 제1 액티브 영역(110)은 서로 연결될 수 있고, 제1 플립 셀(CELL1') 및 제2 및 제3 셀들(CELL2, CELL3)에 포함된 제2 액티브 영역(115)도 서로 연결될 수 있다.

또한, 집적 회로(IC3)는 제2 방향으로 연장된 제1 및 제2 전원 라인들(120, 125)을 더 포함할 수 있다. 본 실시예에서, 제1 전원 라인(120)은 전원 전압(VDD)을 제공하고, 제2 전원 라인(125)은 그라운드 전압(VSS)을 제공할 수 있다. 제1 및 제2 전원 라인들(120, 125)은 제1 및 제2 파워 레일들이라고 지칭할 수도 있다.

제1 플립 셀(CELL1') 및 제2 및 제3 셀들(CELL2, CELL3)의 각각은 제1 방향으로 연장되고, 제2 방향을 따라 서로 평행하게 배치된 복수의 게이트 전극들(130)을 포함할 수 있다. 도시되지는 않았으나, 제1 플립 셀(CELL1') 및 제2 및 제3 셀들(CELL2, CELL3)은 제1 및 제2 액티브 영역들(110, 115) 상에 배치된 복수의 핀들을 더 포함할 수 있다.

구체적으로, 제1 플립 셀(CELL1')은 소스/드레인 컨택들(141a' 내지 141d'), 입력 단자(151'), 입력 컨택(161') 및 출력 단자(171')를 더 포함할 수 있다. 제2 셀(CELL2)은 소스/드레인 컨택들(142a, 142b), 두 입력 단자들(152a, 152b), 두 입력 컨택들(162a, 162b) 및 출력 단자(172)를 더 포함할 수 있다. 제3 셀(CELL3)은 소스/드레인 컨택들(143a, 143b), 두 입력 단자들(153a, 153b), 두 입력 컨택들(163a, 163b) 및 출력 단자(173)를 더 포함할 수 있다.

본 실시예에서, 제1 플립 셀(CELL1') 내에서 제2 바운더리(BD2)에 인접한 소스/드레인 컨택(141a')은 제1 전원 라인(120)과 연결되므로, 제1 전원 전압(VDD)을 제공받을 수 있다. 또한, 제3 셀(CELL3) 내에서 제2 바운더리(BD2)에 인접한 소스/드레인 컨택(143a)도 제1 전원 라인(120)과 연결되므로, 전원 전압(VDD)을 제공받을 수 있다. 따라서, 제1 액티브 영역(110)에서 제2 게이트 전극(132)의 양 옆에 배치된 두 소스/드레인 컨택들(141a', 143a)에 동일 전압인 전원 전압(VDD)이 인가되므로, 두 소스/드레인 컨택들(141a', 143a) 사이에서 제2 절단 레이어(185)를 제거할 수 있다.

또한, 본 실시예에서, 제1 플립 셀(CELL1') 내에서 제2 바운더리(BD2)에 인접한 소스/드레인 컨택(141b')은 제2 전원 라인(125)과 연결되므로, 그라운드 전압(VSS)을 제공받을 수 있다. 또한, 제3 셀(CELL3) 내에서 제2 바운더리(BD2)에 인접한 소스/드레인 컨택(143b)도 제2 전원 라인(125)과 연결되므로, 그라운드 전압(VSS)을 제공받을 수 있다. 따라서, 제2 액티브 영역(115)에서 제2 게이트 전극(132)의 양 옆에 배치된 두 소스/드레인 컨택들(141b', 143b)에 동일 전압인 그라운드 전압(VSS)이 인가되므로, 두 소스/드레인 컨택들(141b', 143b) 사이에서 제2 절단 레이어(185)를 제거할 수 있다.

한편, 본 실시예에서, 제1 플립 셀(CELL1') 내에서 제1 바운더리(BD1)에 인접한 소스/드레인 컨택(141c')은 출력 단자(171')에 연결되고, 제2 셀(CELL2) 내에서 제1 바운더리(BD1)에 인접한 소스/드레인 컨택(142a)은 제1 전원 라인(120)에 연결된다. 따라서, 제1 액티브 영역(110)에서 제1 바운더리(BD1)의 양 옆에 배치된 두 소스/드레인 컨택들(141c', 142a)은 서로 다른 전압이 인가될 수 있다. 따라서, 두 소스/드레인 컨택들(141c', 142a) 사이에서 제1 절단 레이어(180)는 유지될 수 있고, 제1 절단 레이어(180)는 싱글 디퓨전 브레이크로써 역할을 할 수 있다.

또한, 본 실시예에서, 제1 플립 셀(CELL1') 내에서 제1 바운더리(BD1)에 인접한 소스/드레인 컨택(141d')은 출력 단자(171')에 연결되고, 제2 셀(CELL2) 내에서 제1 바운더리(BD1)에 인접한 소스/드레인 컨택(142b)은 제2 전원 라인(125)에 연결된다. 따라서, 제2 액티브 영역(115)에서 제1 바운더리(BD1)의 양 옆에 배치된 두 소스/드레인 컨택들(141d', 142b)은 서로 다른 전압이 인가될 수 있다. 따라서, 두 소스/드레인 컨택들(141d', 142b) 사이에서 제1 절단 레이어(180)는 유지될 수 있고, 제1 절단 레이어(180)는 싱글 디퓨전 브레이크로써 역할을 할 수 있다.

도 16은 도 4에 예시된 집적 회로의 설계 방법이 적용된 레이아웃의 다른 예를 나타낸다.

도 16을 참조하면, 집적 회로(160)는 예를 들어, 도 4의 단계 S220 이후의 레이아웃으로서, 인접하게 배치된 제1 내지 제3 표준 셀들(SC1', SC2', SC3')을 포함할 수 있다. 제1 표준 셀(SC1')과 제2 표준 셀(SC2')은 제1 바운더리(BD1)에서 서로 이웃하고, 제1 표준 셀(SC1')과 제3 표준 셀(SC3')은 제2 바운더리(BD2)에서 서로 이웃할 수 있다.

제1 내지 제3 표준 셀들(SC1', SC2', SC3')의 각각은 제2 방향(예를 들어, X 방향)으로 연속적으로 배치된 액티브 영역들(AR)을 포함할 수 있다. 본 실시예에서, 제1 내지 제3 표준 셀들(SC1', SC2', SC3')에 포함된 액티브 영역들(AR)은 서로 연결될 수 있다. 구체적으로, 제2 방향을 따라 인접하게 배치된 액티브 영역들(AR)은 서로 연결될 수 있다.

제1 내지 제3 표준 셀들(SC1', SC2', SC3')은 액티브 영역들(AR) 상의 핀들(FN)을 더 포함할 수 있고, 핀들(FN)은 제2 방향으로 연장되고, 제2 방향에 실질적으로 수직인 제1 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 액티브 영역들(AR) 상의 핀들(FN)은 액티브 핀들이라고 지칭할 수 있다. 도시되지는 않았으나, 액티브 영역들 사이에도 핀들이 배치될 수 있고, 이러한 핀들은 더미 핀들이라고 지칭할 수 있다.

제1 표준 셀(SC1')은 도전 라인들(CL11, CL12, CL13)을 포함하고, 제2 표준 셀(SC2')은 도전 라인들(CL21, CL22)을 포함하며, 제3 표준 셀(SC3')은 도전 라인들(CL31, CL33)을 포함할 수 있다. 이와 같이, 본 실시예에 따르면, 제1 및 제2 바운더리들(BD1, BD2) 상에는 도전 라인이 배치되지 않으며, 이에 따라, 제1 및 제2 바운더리들(BD1, BD2) 상에는 절단 레이어가 배치되지 않는다.

본 실시예에서, 제1 표준 셀(SC1')은 제1 바운더리(BD1)에 인접한 도전 라인(CL11) 상에 배치된 절단 레이어(CT11)를 포함할 수 있다. 이에 따라, 제1 표준 셀(SC1')과 제2 표준 셀(SC2') 사이에서 핀들(FN)이 분리될 수 있고, 이로써, 제1 표준 셀(SC1')과 제2 표준 셀(SC2')은 서로 절연될 수 있다. 또한, 제1 표준 셀(SC1')은 제2 바운더리(BD2)에 인접한 도전 라인(CL13) 상에 배치된 절단 레이어(CT12)를 포함할 수 있다. 이에 따라, 제1 표준 셀(SC1')과 제3 표준 셀(SC3') 사이에서 핀들(FN)이 분리될 수 있고, 이로써, 제1 표준 셀(SC1')과 제3 표준 셀(SC3')은 서로 절연될 수 있다.

그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 표준 셀(SC1')은 제1 바운더리(BD1)에 인접한 도전 라인(CL11) 상에 배치된 절단 레이어(CT11)만 포함할 수 있다. 또 다른 실시예에서, 제1 표준 셀(SC1')은 제2 바운더리(BD2)에 인접한 도전 라인(CL13) 상에 배치된 절단 레이어(CT12)만 포함할 수 있다.

다른 실시예에서, 제1 표준 셀(SC1')은 제1 바운더리(BD1)에 인접한 두 개 이상의 도전 라인들 상에 배치된 절단 레이어 또는 제2 바운더리(BD2)에 인접한 두 개 이상의 도전 라인들 상에 배치된 절단 레이어를 포함할 수 있다. 이로써, 인접한 두 표준 셀들 사이의 절연을 위한 이격 거리는 실시예에 따라 다르게 결정될 수 있다.

또한, 제2 표준 셀(SC2')은 제1 바운더리(BD1)에 인접한 도전 라인(CL22) 상에 배치된 절단 레이어(CT21)를 포함할 수 있다. 도시되지는 않았지만, 다른 실시예에서, 제2 표준 셀(SC2')은 제1 바운더리(BD1)에 인접한 두 개의 도전 라인들(CL21, CL22) 상에 배치된 절단 레이어를 포함할 수도 있다.

또한, 제3 표준 셀(SC3')은 제2 바운더리(BD2)에 인접한 도전 라인(CL31) 상에 배치된 절단 레이어(CT31)를 포함할 수 있다. 도시되지는 않았지만, 다른 실시예에서, 제3 표준 셀(SC3')은 제2 바운더리(BD2)에 인접한 두 개의 도전 라인들(CL31, CL32) 상에 배치된 절단 레이어를 포함할 수도 있다.

제1 표준 셀(SC1')은 제1 바운더리(BD1)에 인접하게 배치된 제1 컨택 패턴들(CA1a, CA1b) 및 제2 바운더리(BD2)에 인접하게 배치된 제1 컨택 패턴들(CA1c, CA1d)을 포함할 수 있다. 제2 표준 셀(SC2')은 제1 바운더리(BD1)에 인접하게 배치된 제2 컨택 패턴들(CA2a, CA2b)을 포함할 수 있고, 제3 표준 셀(SC3')은 제2 바운더리(BD2)에 인접하게 배치된 제3 컨택 패턴들(CA3a, CA3b)을 포함할 수 있다.

비교 결과, 제1 컨택 패턴(CA1a)에 인가되는 전압(V1)과 제2 컨택 패턴(CA2a)에 인가되는 전압(V2)이 동일하고, 제1 컨택 패턴(CA1b)에 인가되는 전압(V3)과 제2 컨택 패턴(CA2b)에 인가되는 전압(V4)이 동일한 경우, 도전 라인들(CL11, CL22) 상에 각각 배치된 절단 레이어들(CT11, CT21)을 제거할 수 있다.

이와 같이, 도전 라인들(CL11, CL22) 상에 각각 배치된 절단 레이어들(CT11, CT21)이 제거된 집적 회로(165)에서, 도전 라인들(CL11, CL22)은 리얼 도전 라인들로 이용되어 트랜지스터들을 구성할 수 있다. 구체적으로, 도전 라인들(CL11, CL22)의 각각은 트랜지스터의 게이트를 구성할 수 있다.

도전 라인(CL11) 옆에 배치된 제1 컨택 패턴(CA1a)에 연결된 핀들(FN)은 트랜지스터의 소스 또는 드레인을 구성할 수 있다. 한편, 도전 라인(CL22) 옆에 배치된 제2 컨택 패턴(CA2a)에 연결된 핀들(FN)은 트랜지스터의 소스 또는 드레인을 구성할 수 있다. 일 실시예에서, 제1 컨택 패턴(CA1a) 및 제2 컨택 패턴(CA2a)에 동일한 전원 전압이 인가될 수 있다. 이로써, 제1 컨택 패턴(CA1a) 및 제2 컨택 패턴(CA2a)에 각각 연결된 핀들(FN) 및 도전 라인들(CL11, CL22)은 직렬 연결된 두 개의 트랜지스터들을 구성할 수 있고, 두 개의 트랜지스터들은 디커플링 커패시터에 대응할 수 있다.

또한, 도전 라인(CL11) 옆에 배치된 제1 컨택 패턴(CA1b)에 연결된 핀들(FN)도 트랜지스터의 소스 및 드레인을 구성할 수 있다. 한편, 도전 라인(CL22) 옆에 배치된 제2 컨택 패턴(CA2a)에 연결된 핀들(FN)은 트랜지스터의 소스 또는 드레인을 구성할 수 있다. 일 실시예에서, 제1 컨택 패턴(CA1b) 및 제2 컨택 패턴(CA2b)에 동일한 그라운드 전압이 인가될 수 있다. 이로써, 제1 컨택 패턴(CA1b) 및 제2 컨택 패턴(CA2b)에 각각 연결된 핀들(FN) 및 도전 라인들(CL11, CL22)은 직렬 연결된 두 개의 트랜지스터들을 구성할 수 있고, 두 개의 트랜지스터들은 디커플링 커패시터에 대응할 수 있다.

비교 결과, 제1 컨택 패턴(CA1b)에 인가되는 전압(V5)과 제3 컨택 패턴(CA3a)에 인가되는 전압(V6)이 서로 다르고, 제1 컨택 패턴(CA1d)에 인가되는 전압(V7)과 제3 컨택 패턴(CA3b)에 인가되는 전압(V8)이 서로 다른 경우, 도전 라인들(CL13, CL31) 상에 각각 배치된 절단 레이어들(CT12, CT31)을 유지할 수 있다. 이때, 절단 레이어들(CT12, CT31)은 더블 디퓨전 브레이크로서 이용될 수 있다.

도 17은 도 16에 예시된 디커플링 커패시터의 일 예(DC3)를 나타내는 회로도이다.

도 17을 참조하면, 디커플링 커패시터(DC3)는 제1 내지 제4 트랜지스터들(TR21 내지 TR24)을 포함할 수 있다. 제1 및 제2 트랜지스터들(TR21, TR22)은 전원 전압 단자(VDD)에 연결될 수 있고, 제3 및 제4 트랜지스터들(TR23, TR24)은 그라운드 전압 단자(VSS)에 연결될 수 있다.

제1 트랜지스터(TR21)의 제1 소스(S21) 및 제2 트랜지스터(TR22)의 제2 드레인(D22)에는 동일한 전원 전압(VDD)이 인가될 수 있다. 예를 들어, 제1 소스(S21)는 도 16의 집적 회로(165)에서 제2 컨택 패턴(CA2a)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다. 예를 들어, 제2 드레인(D22)은 도 16의 집적 회로(165)에서 제1 컨택 패턴(CA1a)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제1 트랜지스터(T21)의 제1 드레인(D21) 및 제2 트랜지스터(TR22)의 제2 소스(S22)는 서로 연결될 수 있다. 예를 들어, 제1 드레인(D21) 및 제2 소스(S22)는 도 16의 집적 회로(165)에서 두 도전 라인들(CL11, CL22) 사이의 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제3 트랜지스터(TR23)의 제3 소스(S23) 및 제4 트랜지스터(TR24)의 제4 드레인(D24)에는 그라운드 전압(VSS)이 인가될 수 있다. 예를 들어, 제3 소스(S23)는 도 16의 집적 회로(165)에서 제2 컨택 패턴(CA2b)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다. 예를 들어, 제4 드레인(D24)은 도 16의 집적 회로(165)에서 제1 컨택 패턴(CA1b)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제3 트랜지스터(T23)의 제3 드레인(D23) 및 제4 트랜지스터(TR24)의 제4 소스(S24)는 서로 연결될 수 있다. 예를 들어, 제3 드레인(D23) 및 제4 소스(S24)는 도 16의 집적 회로(165)에서 두 도전 라인들(CL11, CL22) 사이의 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제1 트랜지스터(TR21)의 제1 게이트(G21)는 제3 트랜지스터(TR23)의 제3 게이트(G23)와 서로 연결될 수 있고, 제1 및 제3 게이트들(G21, G23)은 도 16의 집적 회로(165)에 포함된 도전 라인(CL22)일 수 있다. 본 실시예에서, 도전 라인(CL22)에 게이트 전압이 인가될 수 있다. 한편, 제2 트랜지스터(TR22)의 제2 게이트(G22)는 제4 트랜지스터(TR24)의 제4 게이트(G24)와 서로 연결될 수 있고, 제2 및 제4 게이트들(G22, G24)은 도 16의 집적 회로(165)에 포함된 도전 라인(CL11)일 수 있다. 본 실시예에서, 도전 라인(CL11)에 게이트 전압이 인가될 수 있다.

도 18은 도 16에 예시된 디커플링 커패시터의 다른 예(DC4)를 나타내는 회로도이다.

도 18을 참조하면, 디커플링 커패시터(DC4)는 제1 내지 제4 트랜지스터들(TR21' 내지 TR24')을 포함할 수 있다. 제1 및 제2 트랜지스터들(TR21', TR22')은 전원 전압 단자(VDD)에 연결될 수 있고, 제3 및 제4 트랜지스터들(TR23', TR24')은 그라운드 전압 단자(VSS)에 연결될 수 있다.

제1 트랜지스터(TR21')의 제1 소스(S21) 및 제2 트랜지스터(TR22')의 제2 드레인(D22)에는 동일한 전원 전압(VDD)이 인가될 수 있다. 예를 들어, 제1 소스(S21)는 도 16의 집적 회로(165)에서 제2 컨택 패턴(CA2a)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다. 예를 들어, 제2 드레인(D22)은 도 16의 집적 회로(165)에서 제1 컨택 패턴(CA1a)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제1 트랜지스터(T21')의 제1 드레인(D21) 및 제2 트랜지스터(TR22')의 제2 소스(S22)는 서로 연결될 수 있다. 예를 들어, 제1 드레인(D21) 및 제2 소스(S22)는 도 16의 집적 회로(165)에서 두 도전 라인들(CL11, CL22) 사이의 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제3 트랜지스터(TR23')의 제3 소스(S23) 및 제4 트랜지스터(TR24')의 제4 드레인(D24)에는 그라운드 전압(VSS)이 인가될 수 있다. 예를 들어, 제3 소스(S23)는 도 16의 집적 회로(165)에서 제2 컨택 패턴(CA2b)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다. 예를 들어, 제4 드레인(D24)은 도 16의 집적 회로(165)에서 제1 컨택 패턴(CA1b)에 연결된 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제3 트랜지스터(T23')의 제3 드레인(D23) 및 제4 트랜지스터(TR24')의 제4 소스(S24)는 서로 연결될 수 있다. 예를 들어, 제3 드레인(D23) 및 제4 소스(S24)는 도 16의 집적 회로(165)에서 두 도전 라인들(CL11, CL22) 사이의 제1 및 제2 핀들(FN1, FN2)일 수 있다.

제1 트랜지스터(TR21')의 제1 게이트(G21')는 제3 트랜지스터(TR23')의 제3 게이트(G23')와 서로 연결될 수 있고, 제1 및 제3 게이트들(G21', G23')은 도 16의 집적 회로(165)에 포함된 도전 라인(CL22)일 수 있다. 한편, 제2 트랜지스터(TR22')의 제2 게이트(G22')는 제4 트랜지스터(TR24')의 제4 게이트(G24')와 서로 연결될 수 있고, 제2 및 제4 게이트들(G22', G24')은 도 16의 집적 회로(165)에 포함된 도전 라인(CL11)일 수 있다. 본 실시예에서, 도전 라인(CL11)에 게이트 전압이 인가될 수 있다. 본 실시예에서, 도전 라인들(CL11, CL22)은 플로팅될 수 있다.

도 19는 도 16의 레이아웃의 XIX-XIX' 선에 따른 단면도의 일 예이다.

도 19를 참조하면, 집적 회로(165)의 레이아웃에 따른 반도체 장치는 도 19에 도시된 바와 같이 제조될 수 있다. 구체적으로, 액티브 영역(AR) 상에 제1 핀(FN1)이 배치될 수 있다. 집적 회로(165)에서 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이에서 절단 레이어들(CT11, CT21)이 제거되었으므로, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)에서 제1 핀(FN1)은 서로 연결되도록 배치될 수 있다. 한편, 제1 표준 셀(SC1)과 제3 표준 셀(SC3) 사이에서 절단 레이어들(CT12, CT31)이 유지되므로, 제1 표준 셀(SC1)과 제3 표준 셀(SC3) 사이에서 제1 핀(FN1)은 절단될 수 있다.

본 실시예에서, 제1 및 제2 컨택 패턴들(CA1a, CA2a)은 동일한 전원 전압이 인가될 수 있고, 제1 및 제2 컨택 패턴들(CA1a, CA2a)에 연결된 제1 핀(FN1)은 제1 및 제2 컨택 패턴들(CA1a, CA2a) 사이의 도전 라인들(CL11, CL21)과 함께 디커플링 커패시터(DC)에 대응하는 트랜지스터들을 구성할 수 있다. 한편, 제1 표준 셀(SC1)과 제3 표준 셀(SC3) 사이에서 제1 핀(FN1)은 절단되므로, 제1 표준 셀(SC1)과 제3 표준 셀(SC3)은 전기적으로 절연될 수 있다.

도 20은 본 발명의 다른 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.

도 20을 참조하면, 본 실시예에 따른 집적 회로의 설계 방법은 도 1의 집적 회로의 설계 방법에 대한 구체적인 일 실시예로서, 도 4에 대한 변형 예이다. 따라서, 도 1 및 도 4를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 이에 따라, 중복된 설명은 생략하기로 한다.

단계 S300에서, 표준 셀들에 대한 정보가 저장된 표준 셀 라이브러리를 준비한다. 본 실시예에서, 표준 셀 라이브러리에는 절단 레이어에 대한 정보가 저장되지 않을 수 있다. 단계 S320에서, 제1 및 제2 표준 셀들을 인접하게 배치한다.

단계 S340에서, 제1 및 제2 표준 셀들 사이의 제1 바운더리의 양 옆에 각각 배치된 제1 및 제2 패턴들에 각각 인가될 제1 및 제2 전압들을 비교한다. 단계 S350에서, 제1 전압과 제2 전압이 동일한지 판단한다. 판단 결과, 제1 전압과 제2 전압이 동일한 경우, 단계 S360이 수행된다. 한편, 제1 전압과 제2 전압이 동일하지 않은 경우, 단계 S380이 수행된다.

단계 S360에서, 제1 패턴과 제2 패턴 사이의 도전 라인을 이용하여 디커플링 커패시터를 생성한다. 구체적으로, 제1 패턴과 제2 패턴 사이의 도전 라인은 리얼 도전 라인이 될 수 있고, 이러한 리얼 도전 라인은 트랜지스터를 구성할 수 있다. 일 실시예에서, 제1 및 제2 패턴들이 전원 전압 또는 그라운드 전압에 연결될 경우, 트랜지스터는 디커플링 커패시터로 동작할 수 있다.

단계 S380에서, 제1 패턴과 제2 패턴 사이에 절단 레이어를 생성한다. 이에 따라, 제1 패턴과 제2 패턴 사이에는 디퓨전 브레이크가 생성될 수 있고, 제1 표준 셀과 제2 표준 셀은 전기적으로 절연될 수 있다.

도 21은 도 20에 예시된 집적 회로의 설계 방법이 적용된 레이아웃의 일 예를 나타낸다.

도 21을 참조하면, 집적 회로(210)은 예를 들어, 도 20의 단계 S320 이후의 레이아웃으로서, 인접하게 배치된 제1 내지 제3 표준 셀들(SC1, SC2, SC3)을 포함할 수 있다. 제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 제1 바운더리(BD1)에서 서로 이웃하고, 제1 표준 셀(SC1)과 제3 표준 셀(SC3)은 제2 바운더리(BD2)에서 서로 이웃할 수 있다.

비교 결과, 제1 컨택 패턴(CA1a)에 인가되는 전압(V1)과 제2 컨택 패턴(CA2a)에 인가되는 전압(V2)이 동일하고, 제1 컨택 패턴(CA1b)에 인가되는 전압(V3)과 제2 컨택 패턴(CA2b)에 인가되는 전압(V4)이 동일한 경우, 제1 도전 라인(CL1)을 이용하여 디커플링 커패시터를 생성할 수 있다. 본 실시예에서, 제1 도전 라인(CL1)은 리얼 도전 라인으로 이용되어 트랜지스터를 구성할 수 있다. 구체적으로, 제1 도전 라인(CL1)은 상기 트랜지스터의 게이트를 구성할 수 있다.

비교 결과, 제1 컨택 패턴(CA1b)에 인가되는 전압(V5)과 제3 컨택 패턴(CA3a)에 인가되는 전압(V6)이 서로 다르고, 제1 컨택 패턴(CA1d)에 인가되는 전압(V7)과 제3 컨택 패턴(CA3b)에 인가되는 전압(V8)이 서로 다른 경우, 제2 도전 라인(CL2) 상에 절단 레이어(CT)를 생성할 수 있다. 이때, 절단 레이어(CT)는 싱글 디퓨전 브레이크로써 이용될 수 있다.

도 22는 본 발명의 일 실시예에 따른 집적 회로의 설계 방법의 적용에 의한 집적 회로의 면적 감소를 나타낸다.

도 22를 참조하면, 집적 회로(220)는 서로 인접하게 배치된 제2 셀(CELL2), 디커플링 커패시터 셀(CELL_DC) 및 제1 셀(CELL1)을 포함할 수 있다. 제1 및 제2 셀들(CELL1, CELL2)의 각각은 도 13의 제1 및 제2 셀들(CELL1, CELL2)과 실질적으로 유사하게 구현될 수 있는바, 구체적인 설명은 생략하기로 한다.

이와 같이, 집적 회로(220)는 전원 전압의 변동에 따른 전압 노이드를 감소시키기 위해, 제1 및 제2 셀들(CELL1, CELL2) 사이에 디커플링 커패시터 셀(CELL_DC)을 배치할 수 있고, 이에 따라, 집적 회로(220)의 전체 면적이 증가하게 된다.

본 실시예에 따르면, 집적 회로(225)는 제1 셀(CELL1)과 제2 셀(CELL2) 사이에서 디커플링 커패시터(DC)를 생성할 수 있고, 이에 따라, 집적 회로(225)의 전체 면적이 증가하지 않으면서 전원 전압의 변동에 따른 전압 노이드를 감소시킬 수 있다. 도 14를 참조하여 상술된 내용은, 본 실시예에 따른 제1 셀(CELL1)과 제2 셀(CELL2) 사이에서 생성된 디커플링 커패시터(DC)에 적용될 수 있는바, 중복된 설명은 생략하기로 한다.

도 23은 디커플링 커패시터를 포함하지 않는 집적 회로의 일 예를 개략적으로 나타낸다.

도 23을 참조하면, 집적 회로(230)는 인접하게 배치된 제1 및 제2 셀들(CELL1, CELL2)을 포함한다. 집적 회로(230)에 대한 입력 신호(IN)는 제1 셀(CELL1)에 입력되고, 집적 회로(230)에서 생성되는 출력 신호(OUT)는 제2 셀(CELL2)로부터 출력된다. 이때, 제1 및 제2 셀들(CELL1, CELL2)의 각각은 전원 전압 단자(PWR) 및 그라운드 전압 단자(GND)에 연결된다.

도 24는 본 발명의 일 실시예에 따라 생성된 디커플링 캐패시터를 포함하는 집적 회로의 일 예를 개략적으로 나타낸다.

도 24를 참조하면, 집적 회로(240)는 도 23의 집적 회로(230)에 대해, 본 발명의 일 실시예에 따라 생성된 디커플링 커패시터(DC)가 추가되었다. 구체적으로, 집적 회로(240)는 제1 및 제2 셀들(CELL1, CELL2)을 포함하고, 제1 셀(CELL1)과 제2 셀(CELL2) 사이의 디커플링 커패시터(DC)를 더 포함할 수 있다.

본 실시예에 따르면, 예를 들어, 도 14의 집적 회로(IC2)에 도시된 바와 같이, 제1 및 제2 셀들(CELL1, CELL2) 사이에 디커플링 커패시터(DC)를 생성할 수 있고, 이에 따라, 집적 회로(240)는 전체 면적의 증가 없이 디커플링 커패시터(DC)를 더 포함할 수 있다.

도 25는 본 발명의 일 실시예에 따른 집적 회로의 설계 방법의 적용에 의한 전압 노이즈의 감소를 나타낸다.

도 25를 참조하면, 집적 회로(250)는 복수의 셀들(C1 내지 C7)을 포함할 수 있고, 제1 셀(C1)과 제2 셀(C2) 사이에는 제1 셀(C1)과 제2 셀(C2) 사이의 절연을 위한 절단 레이어(CT)가 배치될 수 있다. 여기서, 제1 셀(C1)과 제2 셀(C2) 사이에만 절단 레이어(CT)를 도시하였으나, 이는 설명의 편의를 위한 것이고, 제1 셀(C1)과 제3 셀(C3) 사이, 제4 셀(C4)과 제5 셀(C5) 사이, 또는 제6 셀(C6)과 제7 셀(C7) 사이에도 절단 레이어(CT)가 배치될 수 있다.

본 발명의 일 실시예에 따라, 제1 셀(C1)과 제2 셀(C2) 사이의 바운더리의 양 옆에 각각 배치된 제1 및 제2 패턴들에 인가되는 전압이 동일할 경우, 제1 셀(C1)과 제2 셀(C2) 사이에는 절단 레이어(CT)를 배치하지 않고, 제1 및 제2 패턴들을 이용하여 디커플링 커패시터에 대응하는 트랜지스터를 생성할 수 있다.

구체적으로, 전원 전압(VDD)이 인가되는 제1 및 제2 패턴들(CA1a, CA2a) 및 제1 및 제2 패턴들(CA1a, CA2a) 사이의 도전 라인을 이용하여 디커플링 커패시터에 대응하는 트랜지스터를 생성하고, 그라운드 전압(VSS)이 인가되는 제1 및 제2 패턴들(CA1b, CA2b) 및 제1 및 제2 패턴들(CA1b, CA2b) 사이의 도전 라인을 이용하여 디커플링 커패시터에 대응하는 트랜지스터를 생성함으로써, 전압 변동으로 인한 전압 노이즈를 감소시킬 수 있다. 구체적으로, 디커플링 커패시터에 대응하는 트랜지스터는 전원 전압(VDD) 및 그라운드 전압(VSS)에 연결되어, 다이나믹 전압 상승/하강을 감소시킬 수 있다.

도 26은 본 발명의 일 실시예에 따라 생성된 디커플링 커패시터에 의한 전압 노이즈의 감소의 일 예를 개략적으로 나타낸다.

도 26을 참조하면, 집적 회로(260)는 제1 셀(CELL1)과 제2 셀(CELL2) 사이의 도전 라인을 이용하여 생성된 디커플링 커패시터에 의해, 제1 셀(CELL1)과 전원 전압 단자(PWR) 사이의 제1 디커플링 커패시터(DCa), 제1 셀(CELL1)과 그라운드 전압 단자(GND) 사이의 제2 디커플링 커패시터(DCb), 제2 셀(CELL2) 전원 전압 단자(PWR) 사이의 제3 디커플링 커패시터(DCc) 및 제2 셀(CELL2)과 그라운드 전압 단자(GND) 사이의 제4 디커플링 커패시터(DCd)가 생성된 효과가 발생할 수 있다.

도 27은 본 발명의 일 실시예에 따라 생성된 디커플링 커패시터에 의한 전압 노이즈의 감소의 다른 예를 개략적으로 나타낸다.

도 27을 참조하면, 집적 회로(270)는 제1 셀(CELL1)과 제2 셀(CELL2) 사이의 도전 라인을 이용하여 생성된 디커플링 커패시터에 의해, 제1 셀(CELL1)과 전원 전압 단자(PWR) 사이의 노드와 제2 셀(CELL2) 전원 전압 단자(PWR) 사이의 노드 사이의 제5 디커플링 커패시터(DCe)에, 그리고, 제1 셀(CELL1)과 그라운드 전압 단자(GND) 사이의 노드와 제2 셀(CELL2)과 그라운드 전압 단자(GND) 사이의 노드 사이에 제5 디커플링 커패시터(DCf)가 생성된 효과가 발생할 수 있다.

도 28은 본 개시의 일 실시예에 따른 저장 매체(500)를 나타내는 블록도이다.

도 28을 참조하면, 저장 매체(500)는 컴퓨터로 읽을 수 있는 저장 매체로서, 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(500)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.

도 28에 도시된 바와 같이, 컴퓨터로 읽을 수 있는 저장 매체(500)는 배치 및 배선 프로그램(510), 라이브러리(520), 분석 프로그램(530), 데이터 구조(540)를 포함할 수 있다. 배치 및 배선 프로그램(510)은 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리를 사용하여 집적 회로를 설계하는 방법을 수행하기 위하여 복수개의 명령어들을 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(500)는 선행하는 도면들 중 하나 이상에서 도시된 표준 셀을 포함하는 표준 셀 라이브러리를 이용하여 집적 회로를 설계하기 위한 임의의 명령들을 포함하는 배치 및 배선 프로그램(510)을 저장할 수 있다. 라이브러리(520)는 집적 회로를 구성하는 단위인 표준 셀에 대한 정보를 포함할 수 있다.

분석 프로그램(530)은 집적 회로를 정의하는 데이터에 기초하여 집적 회로를 분석하는 방법을 수행하는 복수개의 명령들을 포함할 수 있다. 데이터 구조(540)는 라이브러리(520)에 포함된 표준 셀 라이브러리를 사용하거나, 라이브러리(520)에 포함된 일반 표준 셀 라이브러리로부터 특정 정보를 추출하거나, 또는 분석 프로그램(530)에 의해서 집적 회로의 특성을 분석하는 과정에서 생성된 데이터를 관리하기 위한 저장 공간 등을 포함할 수 있다.

도 29는 본 개시의 일 실시예에 따른 집적 회로를 포함하는 메모리 카드를 나타내는 블록도이다.

도 29를 참조하면, 메모리 카드(1000)는 제어기(1100)와 메모리(1200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다.

제어기(1100) 및 메모리(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로를 포함할 수 있다. 구체적으로, 제어기(1100) 및 메모리(1200)에 포함된 복수의 반도체 장치들 중 적어도 하나의 반도체 장치는, 도 1 내지 도 28을 참조하여 상술된 실시예들을 이용하여 제조될 수 있다. 더욱 상세하게는, 제어기(1100) 및 메모리(1200)에 포함된 복수의 반도체 장치들 중 적어도 하나의 반도체 장치는, 인접한 두 셀들 사이의 도전 라인을 이용하여 디커플링 커패시터를 생성할 수 있다. 이에 따라, 디커플링 커패시터를 구비하기 위해 디커플링 커패시터 셀을 추가함에 따른 면적 증가 없이, 전원 전압 노이즈를 감소시킬 수 있다.

메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.

도 30은 본 개시의 일 실시예에 따른 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 30을 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)를 포함할 수 있다. 한편, 도 30에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

이와 같이, 컴퓨팅 시스템(2000)에 포함된 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로를 포함할 수 있다. 구체적으로, 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)에 포함된 복수의 반도체 장치들 중 적어도 하나의 반도체 장치에는 인접한 두 셀들 사이의 도전 라인을 이용하여 디커플링 커패시터를 생성할 수 있다. 이에 따라, 디커플링 커패시터를 구비하기 위해 디커플링 커패시터 셀을 추가함에 따른 면적 증가 없이, 전원 전압 노이즈를 감소시킬 수 있다.

프로세서(2100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(2100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 메모리 장치(2200), 스토리지 장치(2300) 및 입출력 장치(2500)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(2200)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(2200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(2300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.

입출력 장치(2500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2400)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.

상술한 본 발명의 실시예들에 따른 집적 회로는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 집적 회로의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

SC1, SC2, SC3, SC1', SC2', SC3': 표준 셀
CL: 도전 라인
AR: 액티브 영역
CT: 절단 레이어
CA: 컨택 패턴
FN: 핀
100a, 100b: 반도체 장치

Claims

프로세서를 이용하여, 제1 방향으로 연장되는 복수의 도전 라인들을 각각 포함하는 제1 및 제2 표준 셀들을 저장하는 표준 셀 라이브러리를 준비하는 단계;
상기 프로세서를 이용하여, 상기 제1 및 제2 표준 셀들이 상기 복수의 도전 라인들에 평행한 제1 바운더리에서 이웃하도록, 상기 제1 및 제2 표준 셀들을 배치하는 단계; 및
상기 프로세서를 이용하여, 상기 제1 표준 셀 내에서 상기 제1 바운더리에 인접한 제1 패턴과, 상기 제2 표준 셀 내에서 상기 제1 바운더리에 인접한 제2 패턴에 동일 전압이 인가될 경우, 상기 복수의 도전 라인들 중 상기 제1 바운더리에 인접한 적어도 하나의 제1 도전 라인을 이용하여 디커플링 커패시터를 생성하는 단계를 포함하는 집적 회로의 레이아웃 설계 방법.
제1항에 있어서,
상기 적어도 하나의 제1 도전 라인은 상기 제1 바운더리 상에 위치하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제1항에 있어서,
상기 제1 패턴과 상기 제2 패턴에 서로 다른 전압들이 인가될 경우, 상기 프로세서를 이용하여, 상기 적어도 하나의 제1 도전 라인을 더미 라인으로 이용하여 상기 제1 표준 셀과 상기 제2 표준 셀을 절연시키는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제1항에 있어서,
상기 제1 및 제2 표준 셀들 중 적어도 하나는, 상기 제1 표준 셀과 상기 제2 표준 셀 간의 절연을 위한, 상기 제1 바운더리에 위치한 절단 레이어를 더 포함하고,
상기 디커플링 커패시터를 생성하는 단계는,
상기 제1 패턴과 상기 제2 패턴에 상기 동일 전압이 인가될 경우, 상기 디커플링 커패시터를 생성하기 위하여 상기 제1 패턴과 상기 제2 패턴 사이에서 상기 절단 레이어를 제거하는 단계를 포함하는 집적 회로의 레이아웃 설계 방법.
제4항에 있어서,
상기 제1 표준 셀은 상기 제1 방향에 수직인 제2 방향으로 연장되는 제1 핀들을 더 포함하고,
상기 제2 표준 셀은 상기 제2 방향으로 연장되는 제2 핀들을 더 포함하며,
상기 절단 레이어는, 상기 제1 표준 셀에 포함되는 상기 제1 핀들과 상기 제2 표준 셀에 포함되는 상기 제2 핀들을 절연시키기 위해 배치되는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제5항에 있어서,
상기 제1 패턴은 상기 제1 핀들 중 일부 상에 배치되는 제1 컨택 패턴이고, 상기 제2 패턴은 상기 제2 핀들 중 일부 상에 배치되는 제2 컨택 패턴이며,
상기 제1 핀들 중 상기 제1 컨택 패턴에 연결되는 제1 컨택 핀, 상기 제2 핀들 중 상기 제2 컨택 패턴에 연결되는 제2 컨택 핀 및 상기 적어도 하나의 제1 도전 라인은, 상기 디커플링 커패시터에 대응하는 트랜지스터를 구성하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제4항에 있어서,
상기 제1 패턴과 상기 제2 패턴에 서로 다른 전압들이 인가될 경우, 상기 프로세서를 이용하여, 상기 제1 도전 라인이 더미 라인이 되도록, 상기 제1 패턴과 상기 제2 패턴 사이에서 상기 절단 레이어를 유지하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제4항에 있어서,
상기 제1 및 제2 표준 셀들 중 적어도 하나는, 상기 제1 바운더리에 대향하는 제2 바운더리에 위치한 추가 절단 레이어를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제1항에 있어서,
상기 배치하는 단계 이후에, 상기 제1 패턴과 상기 제2 패턴에 서로 다른 전압들이 인가될 경우, 상기 프로세서를 이용하여, 상기 제1 패턴과 상기 제2 패턴 사이에, 상기 제1 표준 셀과 상기 제2 표준 셀 간의 절연을 위한 절단 레이어를 생성하는 단계를 더 포함하는 집적 회로의 레이아웃 설계 방법.
제9항에 있어서,
상기 제1 표준 셀은 상기 제1 방향에 수직인 제2 방향으로 연장되는 제1 핀들을 더 포함하고,
상기 제2 표준 셀은 상기 제2 방향으로 연장되는 제2 핀들을 더 포함하며,
상기 절단 레이어는, 상기 제1 표준 셀에 포함되는 상기 제1 핀들과 상기 제2 표준 셀에 포함되는 상기 제2 핀들을 절연시키기 위해 배치되는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제10항에 있어서,
상기 제1 패턴은 상기 제1 핀들 중 일부 상에 배치되는 제1 컨택 패턴이고, 상기 제2 패턴은 상기 제2 핀들 중 일부 상에 배치되는 제2 컨택 패턴이며,
상기 제1 핀들 중 상기 제1 컨택 패턴에 연결되는 제1 컨택 핀, 상기 제2 핀들 중 상기 제2 컨택 패턴에 연결되는 제2 컨택 핀 및 상기 적어도 하나의 제1 도전 라인은, 상기 디커플링 커패시터에 대응하는 트랜지스터를 구성하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제9항에 있어서,
상기 배치하는 단계 이후에, 상기 프로세서를 이용하여, 상기 제1 및 제2 패턴들 중 적어도 하나에 대해 상기 제1 바운더리에 대향하는 제2 바운더리에 위치한 추가 절단 레이어를 생성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제1항에 있어서,
상기 제1 및 제2 패턴들에 인가되는 상기 동일 전압은, 전원 전압 또는 그라운드 전압인 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제1항에 있어서,
상기 복수의 도전 라인들은 복수의 게이트 전극들에 대응하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제1항에 있어서,
상기 프로세서를 이용하여, 상기 제1 도전 라인을 플로팅하도록 상기 집적 회로를 디자인하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
제1 바운더리에 인접한 제1 패턴을 포함하는 제1 표준 셀; 및
상기 제1 바운더리에 인접한 제2 패턴을 포함하고, 상기 제1 표준 셀에 인접하게 배치되는 제2 표준 셀을 포함하고,
상기 제1 및 제2 패턴들에 동일 전압이 인가될 경우, 상기 제1 바운더리에 평행하게 배치되고 제1 방향으로 연장되는, 상기 제1 패턴과 상기 제2 패턴 사이의 적어도 하나의 제1 도전 라인 및 상기 제1 및 제2 패턴들을 이용하여 디커플링 커패시터를 생성하는 것을 특징으로 하는 집적 회로.
제16항에 있어서,
상기 제1 및 제2 패턴들에 서로 다른 전압들이 인가될 경우, 상기 제1 패턴과 상기 제2 패턴 사이에는, 상기 제1 및 제2 표준 셀들 간의 절연을 위한 절단 레이어가 배치되는 것을 특징으로 하는 집적 회로.
제17항에 있어서,
상기 제1 표준 셀은 상기 제1 방향에 수직인 제2 방향으로 연장되는 제1 핀들을 더 포함하고,
상기 제2 표준 셀은 상기 제2 방향으로 연장되는 제2 핀들을 더 포함하며,
상기 절단 레이어는 상기 제1 표준 셀에 포함되는 상기 제1 핀들과 상기 제2 표준 셀에 포함되는 상기 제2 핀들을 절연시키기 위해 배치되는 것을 특징으로 하는 집적 회로.
제18항에 있어서,
상기 제1 패턴은 상기 제1 핀들 중 일부 상에 배치되는 제1 컨택 패턴이고, 상기 제2 패턴은 상기 제2 핀들 중 일부 상에 배치되는 제2 컨택 패턴이며,
상기 제1 핀들 중 상기 제1 컨택 패턴에 연결되는 제1 컨택 핀, 상기 제2 핀들 중 상기 제2 컨택 패턴에 연결되는 제2 컨택 핀 및 상기 적어도 하나의 제1 도전 라인은, 상기 디커플링 커패시터에 대응하는 트랜지스터를 구성하는 것을 특징으로 하는 집적 회로.
제1 방향의 제1 바운더리에서 이웃하는 제1 및 제2 표준 셀들을 포함하는 집적 회로로부터 제조된 반도체 장치로서,
상기 제1 방향과 수직인 제2 방향으로 연속적인 액티브 영역을 포함하는 기판;
상기 기판 상의 복수의 핀들;
상기 복수의 핀들 상부에서 상기 제1 방향으로 연장되도록 배치된 게이트 전극들; 및
상기 복수의 핀들 중 일부 상에 배치된 제1 및 제2 컨택들로서, 상기 제1 컨택은 상기 제1 셀 내에서 상기 제1 바운더리에 인접하고, 상기 제2 컨택은 상기 제2 셀 내에서 상기 제1 바운더리에 인접한 상기 제1 및 제2 컨택들을 포함하고,
상기 제1 및 제2 컨택들에 동일 전압이 인가될 경우, 상기 게이트 전극들 중 상기 제1 및 제2 컨택들 사이의 적어도 하나의 제1 게이트 전극과 상기 제1 및 제2 컨택들을 이용하여 디커플링 커패시터가 생성되는 것을 특징으로 하는 반도체 장치.