KR102308781B1 - 집적 회로 및 반도체 장치 - Google Patents

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Abstract

본 개시에 따른 집적 회로는 표준 셀을 포함하고, 표준 셀은 서로 다른 도전형을 갖고 제1 방향으로 연장된 제1 및 제2 액티브 영역들, 제1 및 제2 액티브 영역들에 걸쳐서 제1 방향에 실질적으로 수직인 제2 방향으로 연장되고 서로 평행하게 배치된 제1, 제2 및 제3 도전 라인들, 및 제1 및 제2 액티브 영역들 사이에서 제1 방향으로 연장되어, 제1 도전 라인을 제1 상부 도전 라인 및 제1 하부 도전 라인으로, 제2 도전 라인을 제2 상부 도전 라인 및 제2 하부 도전 라인으로, 제3 도전 라인을 제3 상부 도전 라인 및 제3 하부 도전 라인으로 각각 분리하는 절단 레이어를 포함하고, 제1 상부 도전 라인 및 제3 하부 도전 라인은 제1 제어 신호를 수신하고, 제1 및 제3 상부 도전 라인들 사이의 제2 상부 도전 라인 및 제1 및 제3 하부 도전 라인들 사이의 제2 하부 도전 라인은 제2 제어 신호를 수신한다.

Description

집적 회로 및 반도체 장치{Integrated circuit and semiconductor device}
본 개시의 기술적 사상은 집적 회로에 관한 것으로, 더욱 상세하게는, 표준 셀을 포함하는 집적 회로 및 상기 집적 회로에 따라 제조된 반도체 장치에 관한 것이다.
반도체 집적 회로의 설계는, 반도체 시스템으로부터 얻고자 하는 동작을 기술하는 칩에 대한 행위(behavior) 모델을, 필요한 구성 요소들 간의 연결을 기술하는 구체적인 구조 모델로 변환하는 작업이다. 이러한 반도체 집적 회로의 설계 과정에서 반도체 집적 회로에 포함되는 셀들에 대한 라이브러리(library)를 생성하고, 생성된 라이브러리를 이용하여 반도체 집적 회로를 구현하는 경우 반도체 집적 회로의 설계 및 구현에 소요되는 시간과 비용을 줄일 수 있는 장점이 있다.
본 개시의 기술적 사상이 해결하려는 과제는 공간 효율성을 향상시킬 수 있도록 설계된 표준 셀을 포함하는 집적 회로 및 상기 집적 회로에 따라 제조된 반도체 장치를 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 집적 회로는, 표준 셀을 포함하는 집적 회로로서, 상기 표준 셀은, 서로 다른 도전형을 갖고 제1 방향으로 연장된 제1 및 제2 액티브 영역들, 상기 제1 및 제2 액티브 영역들에 걸쳐서 상기 제1 방향에 실질적으로 수직인 제2 방향으로 연장되고 서로 평행하게 배치된 제1, 제2 및 제3 도전 라인들, 및 상기 제1 및 제2 액티브 영역들 사이에서 상기 제1 방향으로 연장되어, 상기 제1 도전 라인을 제1 상부 도전 라인 및 제1 하부 도전 라인으로, 상기 제2 도전 라인을 제2 상부 도전 라인 및 제2 하부 도전 라인으로, 상기 제3 도전 라인을 제3 상부 도전 라인 및 제3 하부 도전 라인으로 각각 분리하는 절단 레이어를 포함하고, 상기 제1 상부 도전 라인 및 상기 제3 하부 도전 라인은 제1 제어 신호를 수신하고, 상기 제1 및 제3 상부 도전 라인들 사이의 상기 제2 상부 도전 라인 및 상기 제1 및 제3 하부 도전 라인들 사이의 상기 제2 하부 도전 라인은 제2 제어 신호를 수신한다.
또한, 본 개시의 기술적 사상에 따른 반도체 장치는, 서로 다른 도전형을 갖고 제1 방향으로 연장된 제1 및 제2 액티브 영역들을 갖는 기판, 상기 제1 액티브 영역 상에서, 상기 제1 방향에 실질적으로 수직인 제2 방향으로 연장되고 서로 평행하도록 배치된 제1, 제2 및 제3 상부 게이트 전극들, 및 상기 제2 액티브 영역 상에서, 상기 제1, 제2 및 제3 상부 게이트 전극들의 연장선에 각각 배치되고, 상기 제1, 제2 및 제3 상부 게이트 전극들과 각각 절연된 제1, 제2 및 제3 하부 게이트 전극들을 포함하고, 상기 제1 상부 게이트 전극과 상기 제3 하부 게이트 전극는 제1 제어 신호를 수신하고, 상기 제1 및 제3 상부 게이트 전극들 사이의 상기 제2 상부 게이트 전극과 상기 제1 및 제3 하부 게이트 전극들 사이의 상기 제2 하부 게이트 전극은 제2 제어 신호를 수신한다.
본 개시의 기술적 사상에 따르면, 표준 셀은 제1 방향으로 연장되어 세 개의 도전 라인들을 가로지도록 배치되어 각 도전 라인들을 분리하는 절단 레이어, 및 절연된 도전 라인들을 전기적으로 연결하는 상부 금속 라인을 포함함으로써, 크로스 커플 구조를 3CPP 크로스 커플 구조로 구현할 수 있다. 이에 따라, 고밀도 표준 셀을 설계할 수 있고, 결과적으로, 집적 회로의 공간 효율성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 크로스 커플 구조를 나타내는 회로도이다.
도 2 내지 도 5는 본 개시의 실시예들에 따른 크로스 커플 구조를 갖는 표준 셀의 일부를 나타내는 레이아웃들이다.
도 6은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 7은 도 6의 VII-VII' 선에 따른 단면도를 나타낸다.
도 8은 본 개시의 일 실시예에 따른 크로스 커플 구조를 포함하는 래치의 일 예를 나타내는 회로도이다.
도 9는 본 개시의 일 실시예에 따른 크로스 커플 구조를 포함하는 래치의 일 예를 나타내는 회로도이다.
도 10은 본 개시의 일 실시예에 따른 래치를 포함하는 스캔 플립플롭을 나타내는 블록도이다.
도 11은 본 개시의 일 실시예에 따른 스캔 플립플롭을 포함하는 데이터 처리 장치를 나타내는 블록도이다.
도 12는 본 개시의 일 실시예에 따른 저장 매체를 나타내는 블록도이다.
도 13은 본 개시의 일 실시예에 따른 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 여기서, 셀 라이브러리에는 셀의 명칭, 치수, 게이트 폭, 핀(pin), 딜레이(delay) 특성, 누설 전류, 임계 전압, 기능 등이 정의될 수 있다. 일반적인 셀 라이브러리 세트(set)에는 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 마스터-슬레이브 플립플롭(master-slave flip-flop) 및 래치(latch) 등과 같은 저장 요소(storage element)를 포함할 수 있다.
이하에서 후술되는 본 발명의 실시예들에서, 셀은 표준 셀일 수 있고, 셀 라이브러리는 표준 셀 라이브러리일 수 있다. 표준 셀 방식은, 여러 기능을 갖는 표준 셀들을 미리 준비하고, 표준 셀들을 임의로 조합시켜 고객이나 이용자의 명세에 맞춘 전용의 대규모 집적 회로(LSI)를 설계하는 방식이다. 표준 셀은 미리 설계와 검증이 행해져서 컴퓨터에 등록되며, 컴퓨터 지원 설계(Computer Aided Design, CAD)를 사용하여 표준 셀을 조합시킨 논리 설계, 배치(placement), 배선(routing)이 행해진다.
구체적으로, 대규모 집적 회로를 설계/제작하는 경우에 어느 규모의 표준화된 논리회로 블록들(또는 셀)이 이미 라이브러리에 보존되어 있으면, 현재의 설계 목적에 맞는 논리회로 블록을 이 중에서 꺼내어, 이것을 칩 상에 복수 개의 셀 열로서 배치하고, 셀과 셀 사이의 배선 공간에 배선 길이가 가장 짧아지는 최적 배선을 하여 전체 회로를 만들어 나갈 수 있다. 라이브러리에 보존되어 있는 셀의 종류가 풍부할수록 설계에 융통성이 생기고, 그만큼 칩의 최적 설계의 가능성도 커진다.
도 1은 본 개시의 일 실시예에 따른 크로스 커플 구조(cross-coupled structure)(XC)를 나타내는 회로도이다.
도 1을 참조하면, 크로스 커플 구조(XC)는 직렬 연결된 제1 PMOS 트랜지스터(PM1) 및 제1 NMOS 트랜지스터(NM1), 그리고 직렬 연결된 제2 PMOS 트랜지스터(PM2) 및 제2 NMOS 트랜지스터(NM2)를 포함할 수 있다. 본 실시예에 따른 크로스 커플 구조(XC)는 예를 들어, 래치, 플립플롭과 같은 순차(sequential) 셀들, 또는 멀티플렉서(multiplexer), 가산기(adder) 등과 같은 조합(combinatioanl) 셀들을 포함하는 다양한 표준 셀들에 포함될 수 있다.
구체적으로, 제1 PMOS 트랜지스터(PM1)는 제1 전압 단자(V1)에 연결된 소스, 제1 제어 신호(A)를 수신하는 게이트, 및 출력 노드(Y)에 연결된 드레인을 가질 수 있다. 제1 NMOS 트랜지스터(NM1)는 출력 노드(Y)에 연결된 드레인, 제2 제어 신호(B)를 수신하는 게이트, 및 제2 전압 단자(V2)에 연결된 소스를 가질 수 있다. 제2 PMOS 트랜지스터(PM2)는 제3 전압 단자(V3)에 연결된 소스, 제2 제어 신호(B)를 수신하는 게이트, 및 출력 노드(Y)에 연결된 드레인을 가질 수 있다. 제2 NMOS 트랜지스터(NM2)는 출력 노드(Y)에 연결된 드레인, 제1 제어 신호(A)를 수신하는 게이트, 및 제4 전압 단자(V4)에 연결된 소스를 가질 수 있다.
본 실시예에서, 제1 PMOS 트랜지스터(PM1)와 제2 NMOS 트랜지스터(NM2)의 게이트들은 서로 전기적으로 연결되어 제1 제어 신호(A)를 수신할 수 있다. 또한, 제1 NMOS 트랜지스터(NM1)와 제2 PMOS 트랜지스터(PM2)의 게이트들은 서로 전기적으로 연결되어 제2 제어 신호(B)를 수신할 수 있다. 이로써, 제1 및 제2 PMOS 트랜지스터들(PM1, PM2)과 제1 및 제2 NMOS 트랜지스터들(NM1, NM2)은 크로스 커플 구조(XC)를 구성할 수 있다.
도 2는 본 개시의 일 실시예에 따른 크로스 커플 구조를 갖는 표준 셀(100)의 일부를 나타내는 레이아웃이다.
도 2를 참조하면, 표준 셀(100)은 제1 및 제2 액티브 영역들(active regions)(AR1, AR2), 제1 내지 제3 도전 라인들(conductive lines)(CL1, CL2, CL3), 복수의 컨택들(contacts)(CB) 및 절단 레이어(cutting layer)(CT)를 포함할 수 있다. 본 실시예에 따른 표준 셀(100)는 도 1의 크로스 커플 구조(XC)에 대응될 수 있다. 도 2에서는 설명의 편의를 위하여 표준 셀(100)의 일부만을 도시하였으며, 표준 셀(100)은 다른 구성 요소들을 더 포함하도록 설계될 수 있다.
제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 제1 방향(예를 들어, X 방향)을 따라 연장되며, 제1 방향에 실질적으로 수직인 제2 방향(예를 들어, Y 방향)으로 서로 평행하게 배치될 수 있다. 본 실시예에서, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 제2 방향으로 서로 이격되도록 배치될 수 있다. 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 영역을 더미 영역(dummy region)(예를 들어, 도 5의 DR)이라고 지칭할 수 있다.
제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 제1 및 제2 액티브 영역들(AR1, AR2)에 걸쳐서 제2 방향을 따라 연장되고, 제1 방향으로 서로 평행하게 배치될 수 있다. 이때, 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 함금 등을 포함할 수 있다. 일 실시예에서, 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 게이트 전극들 또는 게이트 구조체들에 대응될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 임의의 전도성을 갖는 트레이스(trace) 등일 수 있다.
절단 레이어(cutting layer)(CT)는 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)의 사이에서 제1 방향으로 연장되어, 제1 내지 제3 도전 라인들(CL1, CL2, CL3)을 가로질러 배치될 수 있다. 여기서, 절단 레이어(CT)는 제1 내지 제3 도전 라인들(CL1, CL2, CL3)의 일부 영역을 절단하기 위한 표시(marking) 레이어일 수 있다. 이에 따라, 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 각각 두 개로 분리될 수 있다.
절단 레이어(CT)를 포함하는 레이아웃에 따라 제조된 반도체 장치에서, 제1 도전 라인(CL1)은 제1 액티브 영역(AR1) 상의 제1 상부 도전 라인(CL1a) 및 제2 액티브 영역(AR2) 상의 제1 하부 도전 라인(CL1b)으로 분리될 수 있고, 이에 따라, 제1 상부 도전 라인(CL1a)과 제1 하부 도전 라인(CL1b)은 전기적으로 절연될 수 있다. 또한, 제2 도전 라인(CL2)은 제1 액티브 영역(AR1) 상의 제2 상부 도전 라인(CL2a) 및 제2 액티브 영역(AR2) 상의 제2 하부 도전 라인(CL2b)으로 분리될 수 있고, 이에 따라, 제2 상부 도전 라인(CL2a)과 제2 하부 도전 라인(CL2b)은 전기적으로 절연될 수 있다. 또한, 제3 도전 라인(CL3)은 제1 액티브 영역(AR1) 상의 제3 상부 도전 라인(CL3a) 및 제2 액티브 영역(AR2) 상의 제3 하부 도전 라인(CL3b)으로 분리될 수 있고, 이에 따라, 제3 상부 도전 라인(CL3a)과 제3 하부 도전 라인(CL3b)은 전기적으로 절연될 수 있다.
반도체 공정 기술의 발달에 따라 표준 셀의 사이즈가 더욱 작아질 수 있고, 이에 따른 고밀도(high density) 표준 셀의 경우 표준 셀의 제2 방향에 따른 높이가 더욱 감소하므로, 서로 절연된 도전 라인들 사이의 간격을 최소화하는 것이 요구된다. 절단 레이어(CT)를 포함하지 않는 표준 셀의 레이아웃은, 제1 액티브 영역(AR1) 상의 상부 도전 라인과 제2 액티브 영역(AR2) 상의 하부 도전 라인을 각각 포함하는데, 이때, 상부 도전 라인과 하부 도전 라인 사이에는 충분한 간격이 확보되어야 한다.
한편, 절단 레이어(CT)를 포함하는 표준 셀의 레이아웃은, 제1 및 제2 액티브 영역들(AR1, AR2)을 가로지르는 단일 도전 라인을 포함하고, 제1 및 제2 액티브 영역들(AR1, AR2) 사이에서 단일 도전 라인을 분리하는 절단 레이어를 더 포함한다. 이로써, 단일 도전 라인은 상부 도전 라인과 하부 도전 라인으로 분리될 수 있는데, 이때, 상부 도전 라인과 하부 도전 라인 사이의 간격은 절단 레이어(CT)를 포함하지 않는 표준 셀의 레이아웃에 비해 훨씬 줄어들게 된다.
최근 반도체 공정 기술이 더욱 발달함에 따라 반도체 장치의 전반적인 디자인 룰이 더욱 축소되고 있다. 특히, 절단 레이어(CT)에 대한 디자인 룰의 제약으로 인해 복수의 도전 라인들을 개별적으로, 그리고 선택적으로 분리하는 것이 어려울 수 있다. 구체적으로, 절단 레이어(CT)에 대한 디자인 룰의 제약으로 인해 인접하게 배치된 복수의 도전 라인들 중 하나의 도전 라인 상에만 절단 레이어(CT)를 배치하는 것이 어려울 수 있다. 본 실시예에 따르면, 절단 레이어(CT)는 제1 방향으로 연장되어, 제1 내지 제3 도전 라인들(CL1, CL2, CL3)을 가로질러 배치될 수 있다. 이에 따라, 절단 레이어(CT)는 제1 내지 제3 도전 라인들(CL1, CL2, CL3)을 일괄적으로 절단시킬 수 있다.
복수의 컨택들(CB)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이에서, 제1 내지 제3 도전 라인들(CL1, CL2, CL3)의 일부 영역들 상에 배치될 수 있다. 이때, 컨택들(CB)은 게이트 컨택들, 게이트 컨택 패턴들 또는 게이트 컨택 플러그들이라고 지칭할 수도 있다. 구체적으로, 제1 상부 도전 라인(CL1a) 상에는 제1 상부 컨택(CB1a)이 배치되고, 제3 하부 도전 라인(CL3b)에는 제1 하부 컨택(CB1b)이 배치되며, 제2 상부 도전 라인(CL2a)에는 제2 상부 컨택(CB2a)이 배치되고, 제2 하부 도전 라인(CL2b)에는 제2 하부 컨택(CB2b)이 배치될 수 있다.
제1 상부 컨택(CB1a)을 통해 제1 제어 신호(A)가 인가될 수 있고, 제1 제어 신호(A)는 제1 상부 도전 라인(CL1a)에 전달될 수 있다. 또한, 제1 하부 컨택(CB1b)을 통해 제1 제어 신호(A)가 인가될 수 있고, 제1 제어 신호(A)는 제3 하부 도전 라인(CL3b)에 전달될 수 있다. 한편, 제2 상부 컨택(CB2a)을 통해 제2 제어 신호(B)가 인가될 수 있고, 제2 제어 신호(B)는 제2 상부 도전 라인(CL2a)에 전달될 수 있다. 또한, 제2 하부 컨택(CB2b)을 통해 제2 제어 신호(B)가 인가될 수 있고, 제2 제어 신호(B)는 제2 하부 도전 라인(CL2b)에 전달될 수 있다.
이와 같이, 본 실시예에 따르면, 서로 분리된 제1 상부 도전 라인(CL1a)과 제3 하부 도전 라인(CL3b)에 동일한 제1 제어 신호(A)가 인가되므로, 제1 상부 도전 라인(CL1a)과 제3 하부 도전 라인(CL3b)을 전기적으로 연결할 것이 요구된다. 또한, 서로 분리된 제2 상부 도전 라인(CL2a)과 제2 하부 도전 라인(CL2b)에 동일한 제2 제어 신호(B)가 인가되므로, 제2 상부 도전 라인(CL2a)과 제2 하부 도전 라인(CL2b)을 전기적으로 연결할 것이 요구된다. 이에 대해, 도 3 및 도 4를 참조하여 후술하기로 한다.
도 3은 본 개시의 일 실시예에 따른 크로스 커플 구조를 갖는 표준 셀(100a)의 일부를 나타내는 레이아웃이다.
도 3을 참조하면, 표준 셀(100a)은 제1 및 제2 액티브 영역들(AR1, AR2), 제1 내지 제3 도전 라인들(CL1, CL2, CL3), 복수의 컨택들(CB), 절단 레이어(CT), 제1 비아들(V0) 및 제1 금속 라인들(M1)을 포함할 수 있다. 본 실시예에 따른 표준 셀(100a)는 도 2에 예시된 표준 셀(100)의 변형 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에 적용될 수 있으며, 중복된 설명은 생략하기로 한다. 이하에서는, 본 실시예에 따른 표준 셀(100a)과 도 2에 예시된 표준 셀(100)과의 차이점을 중심으로 설명하기로 한다.
제1 비아들(V0)은 제1 상부 컨택(CB1a), 제1 하부 컨택(CB1b), 제2 상부 컨택(CB2a) 및 제2 하부 컨택(CB2b) 상에 각각 배치될 수 있다. 제1 비아들(V0)은 전기 전도성을 갖는 임의의 물질로 형성될 수 있다. 이때, 제1 비아(V0)들은 제1 상부 컨택(CB1a), 제1 하부 컨택(CB1b), 제2 상부 컨택(CB2a) 및 제2 하부 컨택(CB2b)과 실질적으로 유사한 디멘젼(dimension)으로 형성될 수 있다.
제1 금속 라인(M1a)은 제1 도전 라인(CL1)의 상부에서, 제1 상부 컨택(CB1a) 상의 제1 비아(V0)에 연결되도록 배치될 수 있다. 제1 금속 라인(M1a)은 제1 비아(V0) 및 제1 상부 컨택(CB1a)을 통해 제1 상부 도전 라인(CL1a)에 제1 제어 신호(A)를 전달할 수 있다. 본 실시예에서, 제1 금속 라인(M1a)은 제1 도전 라인(CL1)의 일 부분의 상부에서 제2 방향으로 연장되도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 금속 라인(M1a)은 제1 금속 라인(M1a)의 적어도 일 부분이 제2 방향으로 연장되는 임의의 형태로 설계될 수 있다. 다른 실시예에서, 제1 금속 라인(M1a)은 양 단부들 중 적어도 하나는 제1 방향으로 연장되는 형태를 가질 수도 있다.
제1 금속 라인(M1a')은 제3 도전 라인(CL3)의 상부에서, 제1 하부 컨택(CB1b) 상의 제1 비아(V0)에 연결되도록 배치될 수 있다. 제1 금속 라인(M1a')은 제1 비아(V0) 및 제1 하부 컨택(CB1b)을 통해 제3 하부 도전 라인(CL3b)에 제1 제어 신호(A)를 전달할 수 있다. 본 실시예에서, 제1 금속 라인(M1a')은 제3 도전 라인(CL3)의 일 부분의 상부에서 제2 방향으로 연장되도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 금속 라인(M1a')은 제1 금속 라인(M1a')의 적어도 일 부분이 제2 방향으로 연장되는 임의의 형태로 설계될 수 있다. 다른 실시예에서, 제1 금속 라인(M1a')은 양 단부들 중 적어도 하나는 제1 방향으로 연장되는 형태를 가질 수도 있다.
제1 금속 라인(M1b)은 제2 도전 라인(CL2)의 상부에서, 제2 상부 컨택(CB2a) 상의 제1 비아(V0) 및 제2 하부 컨택(CB2b) 상의 제1 비아(V0)에 공통으로 연결되도록 배치될 수 있다. 제1 금속 라인(M1b)은 제1 비아(V0) 및 제2 상부 컨택(CB2a)을 통해 제2 상부 도전 라인(CL2a)에 제2 제어 신호(B)를 전달할 수 있고, 제1 비아(V0) 및 제2 하부 컨택(CB2b)을 통해 제2 하부 도전 라인(CL2b)에 제2 제어 신호(B)를 전달할 수 있다. 본 실시예에서, 제1 금속 라인(M1b)은 제2 도전 라인(CL2)의 일 부분의 상부에서 제2 방향으로 연장되도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 금속 라인(M1b)은 제1 금속 라인(M1b)의 적어도 일 부분이 제2 방향으로 연장되는 임의의 형태로 설계될 수 있다. 다른 실시예에서, 제1 금속 라인(M1b)은 양 단부들 중 적어도 하나는 제1 방향으로 연장되는 형태를 가질 수도 있다.
도 4는 본 개시의 일 실시예에 따른 크로스 커플 구조를 갖는 표준 셀(100b)의 일부를 나타내는 레이아웃이다.
도 4를 참조하면, 표준 셀(100b)은 제1 및 제2 액티브 영역들(AR1, AR2), 제1 내지 제3 도전 라인들(CL1, CL2, CL3), 복수의 컨택들(CB), 절단 레이어(CT), 제1 비아들(V0), 제1 금속 라인들(M1), 제2 비아들(V1) 및 제2 금속 라인들(M1)을 포함할 수 있다. 본 실시예에 따른 표준 셀(100b)는 도 2에 예시된 표준 셀(100) 및 도 3에 예시된 표준 셀(100a)의 변형 실시예로서, 도 2 및 도 3을 참조하여 상술된 내용은 본 실시예에 적용될 수 있으며, 중복된 설명은 생략하기로 한다. 이하에서는, 본 실시예에 따른 표준 셀(100b)과 도 3에 예시된 표준 셀(100a)과의 차이점을 중심으로 설명하기로 한다.
제2 비아들(V1)은 제1 금속 라인들(M1a, M1a', M1b) 상에 각각 배치될 수 있다. 제2 비아들(V1)은 전기 전도성을 갖는 임의의 물질로 형성될 수 있다. 이때, 제2 비아들(V1)은 제1 비아들(V0)과 실질적으로 유사한 디멘젼으로 형성될 수 있다.
제2 금속 라인(M2a)은 제1 금속 라인들(M1a, M1a', M1b)의 상부에서, 제1 금속 라인(M1a) 상의 제2 비아(V1) 및 제1 금속 라인(M1a') 상의 제2 비아(V1)에 공통으로 연결되도록 배치될 수 있다. 제2 금속 라인(M2a)은 제2 비아(V1), 제1 금속 라인(M1a), 제1 비아(V0) 및 제1 상부 컨택(CB1a)을 통해 제1 상부 도전 라인(CL1a)에 제1 제어 신호(A)를 제공할 수 있다. 또한, 제2 금속 라인(M2a)은 제2 비아(V1), 제1 금속 라인(M1a'), 제1 비아(V0) 및 제1 하부 컨택(CB1b)을 통해 제3 하부 도전 라인(CL3b)에 제1 제어 신호(A)를 제공할 수 있다.
본 실시예에서, 제2 금속 라인(M2a)은 제1 방향으로 연장되어 제1 금속 라인들(M1a, M1a', M1b)을 가로지르도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제2 금속 라인(M2a)은 제2 금속 라인(M2a)의 적어도 일 부분이 제1 방향으로 연장되는 임의의 형태로 설계될 수 있다. 다른 실시예에서, 제2 금속 라인(M2a)은 양 단부들 중 적어도 하나는 제2 방향으로 연장되는 형태를 가질 수도 있다.
제2 금속 라인(M2b)은 제1 금속 라인들(M1a, M1a', M1b)의 상부에서, 제1 금속 라인(M1b) 상의 제2 비아(V1)에 연결되도록 배치될 수 있다. 제2 금속 라인(M2b)은 제2 비아(V1), 제1 금속 라인(M1b), 제1 비아(V0) 및 제2 상부 컨택(CB2a)을 통해 제2 상부 도전 라인(CL2a)에 제2 제어 신호(B)를 제공할 수 있다. 또한, 제2 금속 라인(M2b)은 제2 비아(V1), 제1 금속 라인(M1b), 제1 비아(V0) 및 제2 하부 컨택(CB2b)을 통해 제2 하부 도전 라인(CL2b)에 제2 제어 신호(B)를 제공할 수 있다.
본 실시예에서, 제2 금속 라인(M2b)은 제1 방향으로 연장되어 제1 금속 라인들(M1a, M1a', M1b)을 가로지르도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제2 금속 라인(M2b)은 제2 금속 라인(M2b)의 적어도 일 부분이 제1 방향으로 연장되는 임의의 형태로 설계될 수 있다. 다른 실시예에서, 제2 금속 라인(M2b)은 양 단부들 중 적어도 하나는 제2 방향으로 연장되는 형태를 가질 수도 있다. 본 실시예에서, 제2 금속 라인들(M2a, M2b)은 서로 평행하게 배치되었으나, 본 발명은 이에 한정되지 않는다.
도 2 내지 도 4를 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따르면, 표준 셀들(100, 100a, 100b)은 제1 방향으로 연장되어 제1 내지 제3 도전 라인들(CL1, CL2, CL3)을 일괄적으로 분리하는 절단 레이어(CT)를 포함함으로써, 제1 액티브 영역(AR1) 상의 상부 도전 라인들(CL1a, CL2a, CL3a)과 제2 액티브 영역(AR2) 상의 하부 도전 라인들(CL1b, CL2b, CL3b)을 전기적으로 분리시킬 수 있다.
본 실시예들에 따르면, 제2 상부 컨택(CB2a) 및 제2 하부 컨택(CB2b)에 공통으로 연결된 제1 금속 라인(M1b)을 이용하여, 서로 분리되었던 제2 상부 도전 라인(CL2a) 및 제2 하부 도전 라인(CL2b)을 전기적으로 연결할 수 있다. 또한, 제1 금속 라인(M1b) 상의 제2 비아(V1) 및 제2 금속 라인(M2b)을 이용하여, 제2 상부 도전 라인(CL2a) 및 제2 하부 도전 라인(CL2b)에 제2 제어 신호(B)를 공통으로 제공할 수 있다.
또한, 본 실시예들에 따르면, 제1 상부 컨택(CB1a) 상의 제1 금속 라인(M1a) 및 제1 하부 컨택(CB1b) 상의 제1 금속 라인(M1a')에 공통으로 연결된 제2 금속 라인(M2a)을 이용하여, 서로 분리되었던 제1 상부 도전 라인(CL1a) 및 제3 하부 도전 라인(CL3b)을 전기적으로 연결할 수 있다. 이때, 제2 금속 라인(M2a)을 이용하여, 제1 상부 도전 라인(CL1a) 및 제3 하부 도전 라인(CL3b)에 제1 제어 신호(A)를 공통으로 제공할 수 있다.
이에 따라, 본 실시예들에 따른 크로스 커플 구조는 세 개의 도전 라인들, 즉, 제1 내지 제3 도전 라인들(CL1, CL2, CL3)에 대응하는 영역에 구현될 수 있다. 다시 말해, 본 실시예들에 따른 크로스 커플 구조는 3 그리드(grid)에 해당하는 영역에 설계할 수 있었다. 여기서, 그리드는 도전 라인의 개수에 따른 영역에 대응할 수 있으며, CPP(contact poly pitch)라고 지칭할 수도 있다. 따라서, 본 실시예들에 따른 크로스 커플 구조를 3CPP 크로스 커플 구조라고 지칭할 수 있다.
도 5는 본 개시의 일 실시예에 따른 크로스 커플 구조를 갖는 표준 셀(100c)의 일부를 나타내는 레이아웃이다.
도 5를 참조하면, 표준 셀(100c)은 제1 및 제2 액티브 영역들(AR1, AR2), 제1 및 제2 액티브 핀들(AF1, AF2), 더미 핀들(DF), 도전 라인들(CL), 소스/드레인 컨택들(CA), 게이트 컨택들(CB) 및 절단 레이어(CT)를 포함할 수 있다. 또한, 표준 셀(100c)은 제1 비아들(V0) 및 제1 금속 라인들(M1)을 더 포함할 수 있다. 도시되지는 않았지만, 표준 셀(100c)는 도 4에 예시된 제2 비아들(V1) 및 제2 금속 라인들(M2)을 더 포함할 수 있다.
표준 셀(100c)은 상부 바운더리 라인(upper boundary line)(UBL) 및 하부 바운더리 라인(lower boundary line)(LBL)에 의해 한정될 수 있고, 좌측 및 우측에 각각 다른 회로들을 더 포함할 수 있다. 본 실시예에 따른 표준 셀(100c)는 도 2 내지 도 4에 예시된 표준 셀들(100, 100a, 100b)에 대한 구체적인 구현 예로서, 도 2 내지 도 4를 참조하여 상술된 내용은 본 실시예에 적용될 수 있다.
제1 및 제2 액티브 영역들(AR1, AR2)은 제1 방향을 따라 연장되며, 제2 방향으로 서로 평행하게 배치될 수 있다. 본 실시예에서, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 서로 다른 도전형을 가질 수 있다. 제1 및 제2 액티브 영역들(AR1, AR2)은 디퓨전(diffusion) 영역들이라고 지칭될 수 있다. 일 실시예에서, 제1 액티브 영역(AR1)은 N형 웰(well)에 대응될 수 있고, 제2 액티브 영역(AR2)은 P형 웰에 대응될 수 있다. 일 실시예에서, 기판은 P형 기판일 수 있고, 기판은 제2 액티브 영역(AR2)으로 이용될 수 있다.
일 실시예에서, 제1 액티브 영역(AR1)에는 PMOS 트랜지스터들(예를 들어, 도 1의 PM1, PM2)이 형성될 수 있고, 이에 따라, 제1 액티브 영역(AR1)을 PMOS 한정(defining) 영역이라고 지칭할 수 있다. 일 실시예에서, 제2 제2 액티브 영역(AR2)에는 NMOS 트랜지스터들(예를 들어, 도 1의 NM1, NM2)이 형성될 수 있고, 이에 따라, 제2 액티브 영역(AR2)을 NMOS 한정 영역이라고 지칭할 수 있다.
제1 및 제2 액티브 핀들(AF1, AF2) 및 더미 핀들(DF)은 제1 방향을 따라 연장되며, 제2 방향으로 서로 평행하게 배치될 수 있다. 일 실시예에서, 제1 및 제2 액티브 핀들(AF1, AF2) 및 더미 핀들(DF)은 서로 일정한 간격으로 이격될 수 있다. 제1 액티브 핀들(AF1)은 제1 액티브 영역(AR1)에 배치되고, 예를 들어, PMOS 트랜지스터(예를 들어, 도 1의 PM1, PM2)를 구성할 수 있다. 또한, 제2 액티브 핀들(AF2)은 제2 액티브 영역(AR2)에 배치되고, 예를 들어, NMOS 트랜지스터(예를 들어, 도 1의 NM1, NM2)를 구성할 수 있다. 이때, 표준 셀(100c)에 포함된 제1 및 제2 액티브 핀들(AF1, AF2) 및 더미 핀들(DF)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도전 라인들(CL)은 제1 및 제2 액티브 영역들(AR1, AR2)에 걸쳐서 제2 방향을 따라 연장되고, 제1 방향으로 서로 평행하게 배치될 수 있다. 일 실시예에서, 도전 라인들(CL)은 서로 일정한 간격으로 이격될 수 있다. 이때, 표준 셀(100c)에 포함된 도전 라인들(CL)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 본 실시예에서, 도전 라인들(CL)은 게이트 전극들에 대응할 수 있다.
절단 레이어(CT)는 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 더미 영역(DR)에서 제1 방향으로 연장되어, 제1 내지 제3 도전 라인들(CL1, CL2, CL3)을 가로질러 배치될 수 있다. 이에 따라, 제1 도전 라인(CL1)은 제1 액티브 영역(AR1) 상의 제1 상부 도전 라인(CL1a) 및 제2 액티브 영역(AR2) 상의 제1 하부 도전 라인(CL1b)으로 분리될 수 있다. 또한, 제2 도전 라인(CL2)은 제1 액티브 영역(AR1) 상의 제2 상부 도전 라인(CL2a) 및 제2 액티브 영역(AR2) 상의 제2 하부 도전 라인(CL2b)으로 분리될 수 있다. 또한, 제3 도전 라인(CL3)은 제1 액티브 영역(AR1) 상의 제3 상부 도전 라인(CL3a) 및 제2 액티브 영역(AR2) 상의 제3 하부 도전 라인(CL3b)으로 분리될 수 있다.
복수의 소스/드레인 컨택들(CA)은 제2 방향을 따라 연장되도록, 제1 및 제2 액티브 영역들(AR1, AR2) 상에 배치될 수 있다. 복수의 소스/드레인 컨택들(CA)의 각각은 서로 인접한 두 개의 도전 라인들(CL) 사이에 배치될 수 있다. 이때, 복수의 소스/드레인 컨택들(CA)은 소스/드레인 컨택 패턴들 또는 소스/드레인 컨택 플러그들이라고 지칭할 수도 있다.
복수의 게이트 컨택들(CB)은 더미 영역(DR)에 대응하는, 도전 라인들(CL)의 일부 영역들 상에 배치될 수 있다. 이때, 복수의 게이트 컨택들(CB)은 게이트 컨택 패턴들 또는 게이트 컨택 플러그들이라고 지칭할 수도 있다. 구체적으로, 제1 상부 도전 라인(CL1a)에는 제1 상부 컨택(CB1a)이 배치되며, 제3 하부 도전 라인(CL3b)에는 제1 하부 컨택(CB1b)이 배치되고, 제2 상부 도전 라인(CL2a)에는 제2 상부 컨택(CB2a)이 배치되며, 제2 하부 도전 라인(CL2b)에는 제2 하부 컨택(CB2b)이 배치될 수 있다.
일 실시예에서, 제1 및 제2 상부 컨택들(CB1a, CB2a)은 하부 바운더리 라인(LBL)에서 실질적으로 동일한 거리만큼 이격되도록 배치될 수 있다. 다시 말해, 제1 및 제1 상부 컨택들(CB1a, CB1a)는 제1 방향을 따라 대응되는 위치에 배치될 수 있다. 일 실시예에서, 제1 및 제2 하부 컨택들(CB1b, CB2b)은 하부 바운더리 라인(LBL)에서 실질적으로 동일한 거리만큼 이격되도록 배치될 수 있다. 다시 말해, 제1 및 제2 하부 컨택들(CB1b, CB2b)는 제1 방향을 따라 대응되는 위치에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 및 제2 상부 컨택들(CB1a, CB2a) 및 제1 및 제2 하부 컨택들(CB1b, CB2b)의 위치는 다양하게 변경할 수 있다.
제1 액티브 영역(AR1)에서 제1 상부 도전 라인(CL1a)과 제2 상부 도전 라인(CL2a) 사이에 배치된 소스/드레인 컨택(CA) 상에는 출력 노드(Y)에 대응하는 제1 비아(V0)가 형성될 수 있다. 제2 액티브 영역(AR2)에서 제2 하부 도전 라인(CL2b)과 제3 상부 도전 라인(CL3b) 사이에 배치된 소스/드레인 컨택(CA) 상에는 출력 노드(Y)에 대응하는 제1 비아(V0)가 형성될 수 있다. 제1 액티브 영역(AR1) 상의 출력 노드(Y)와 제2 액티브 영역(AR2) 상의 출력 노드(Y)는 상부에 배치되는 금속 층(M1c)을 통해 전기적으로 연결될 수 있다.
제1 상부 컨택(CB1a) 및 제1 하부 컨택(CB1b) 상에는 제1 제어 신호(A)를 수신하는 제1 비아(V0)가 형성될 수 있다. 제2 상부 컨택(CB2a) 및 제2 하부 컨택(CB2b) 상에는 제2 제어 신호(B)를 수신하는 제1 비아(V0)가 형성될 수 있다. 이때, 제1 비아(V0)는 각 컨택과 실질적으로 유사한 디멘젼(dimension)으로 형성될 수 있다.
제1 금속 라인(M1a)은 제1 도전 라인(CL1)의 상부에서, 제1 상부 컨택(CB1a) 상의 제1 비아(V0)에 연결되도록 배치될 수 있다. 제1 금속 라인(M1a)은 제1 비아(V0) 및 제1 상부 컨택(CB1a)을 통해 제1 상부 도전 라인(CL1a)에 제1 제어 신호(A)를 전달할 수 있다. 본 실시예에서, 제1 금속 라인(M1a)은 제1 도전 라인(CL1)의 일 부분의 상부에서 제2 방향으로 연장되도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 금속 라인(M1a)은 제1 금속 라인(M1a)의 적어도 일 부분이 제2 방향으로 연장되는 임의의 형태로 설계될 수 있다. 다른 실시예에서, 제1 금속 라인(M1a)은 양 단부들 중 적어도 하나는 제1 방향으로 연장되는 형태를 가질 수도 있다.
제1 금속 라인(M1a')은 제3 도전 라인(CL3)의 상부에서, 제1 하부 컨택(CB1b) 상의 제1 비아(V0)에 연결되도록 배치될 수 있다. 제1 금속 라인(M1a')은 제1 비아(V0) 및 제1 하부 컨택(CB1b)을 통해 제3 하부 도전 라인(CL3b)에 제1 제어 신호(A)를 전달할 수 있다. 본 실시예에서, 제1 금속 라인(M1a')은 제3 도전 라인(CL3)의 일 부분의 상부에서 제2 방향으로 연장되도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 금속 라인(M1a')은 제1 금속 라인(M1a')의 적어도 일 부분이 제2 방향으로 연장되는 임의의 형태로 설계될 수 있다. 다른 실시예에서, 제1 금속 라인(M1a')은 양 단부들 중 적어도 하나는 제1 방향으로 연장되는 형태를 가질 수도 있다.
제1 금속 라인(M1b)은 제2 도전 라인(CL2)의 상부에서, 제2 상부 컨택(CB2a) 상의 제1 비아(V0) 및 제2 하부 컨택(CB2b) 상의 제1 비아(V0)에 공통으로 연결되도록 배치될 수 있다. 제1 금속 라인(M1b)은 제1 비아(V0) 및 제2 상부 컨택(CB2a)을 통해 제2 상부 도전 라인(CL2a)에 제2 제어 신호(B)를 전달할 수 있고, 제1 비아(V0) 및 제2 하부 컨택(CB2b)을 통해 제2 하부 도전 라인(CL2b)에 제2 제어 신호(B)를 전달할 수 있다. 본 실시예에서, 제1 금속 라인(M1b)은 제2 도전 라인(CL2)의 일 부분의 상부에서 제2 방향으로 연장되도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 금속 라인(M1b)은 제1 금속 라인(M1b)의 적어도 일 부분이 제2 방향으로 연장되는 임의의 형태로 설계될 수 있다. 다른 실시예에서, 제1 금속 라인(M1b)은 양 단부들 중 적어도 하나는 제1 방향으로 연장되는 형태를 가질 수도 있다.
일부 실시예들에서, 제1 점퍼(JP1)가 제3 상부 도전 라인(CL3a) 및 제3 상부 도전 라인(CL3a)의 양 옆의 소스/드레인 컨택들(CA)의 상부에 배치될 수 있다. 이로써, 제1 점퍼(JP1)는 제3 상부 도전 라인(CL3a) 및 제3 상부 도전 라인(CL3a)의 양 옆의 소스/드레인 컨택들(CA)과 전기적으로 연결되어 하나의 노드를 형성할 수 있다. 또한, 제1 점퍼(JP1)는 제1 방향으로 연장될 수 있고, 이로써, 제3 상부 도전 라인(CL3a) 및 제3 상부 도전 라인(CL3a)의 양 옆의 소스/드레인 컨택들(CA)을 가로지르는 방향으로 배치될 수 있다.
또한. 제2 점퍼(JP2)가 제1 하부 도전 라인(CL1b) 및 제1 하부 도전 라인(CL1b)의 양 옆의 소스/드레인 컨택들(CA)의 상부에 배치될 수 있다. 이로써, 제2 점퍼(JP2)는 제1 하부 도전 라인(CL1b) 및 제1 하부 도전 라인(CL1b)의 양 옆의 소스/드레인 컨택들(CA)과 전기적으로 연결되어 하나의 노드를 형성할 수 있다. 또한, 제2 점퍼(JP2)는 제1 방향으로 연장될 수 있고, 이로써, 제1 하부 도전 라인(CL1b) 및 제1 하부 도전 라인(CL1b)의 양 옆의 소스/드레인 컨택들(CA)을 가로지르는 방향으로 배치될 수 있다.
이에 따라, 표준 셀(100c)에 따라 제조된 반도체 장치에 제3 상부 도전 라인(CL3a) 및 제1 하부 도전 라인(CL1b)이 구현되더라도, 실질적으로 제3 상부 도전 라인(CL3a) 및 제1 하부 도전 라인(CL1b)은 스킵(skip) 또는 스크리닝된 구성을 가질 수 있다. 따라서, 제1 및 제2 점퍼들(JP1, JP2)을 스킵 디바이스라고 지칭할 수 있다. 여기서, 점퍼는 집적 회로 내의 임의의 두 점 또는 두 단자 간을 접속하기 위한 길이가 상대적으로 짧은 도선이다. 이때, 제1 및 제2 점퍼들(JP1, JP2)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다.
도시되지는 않았지만, 일부 실시예들에서, 제1 금속 라인을 이용하여 제3 상부 도전 라인(CL3a) 및 제3 상부 도전 라인(CL3a)의 양 옆의 소스/드레인 컨택들(CA)을 전기적으로 연결할 수 있다. 이로써, 제3 상부 도전 라인(CL3a) 및 제3 상부 도전 라인(CL3a)의 양 옆의 소스/드레인 컨택들(CA)은 서로 전기적으로 연결되어 하나의 노드를 형성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 상부의 다른 금속 라인 또는 배선을 이용하여 제3 상부 도전 라인(CL3a) 및 제3 상부 도전 라인(CL3a)의 양 옆의 소스/드레인 컨택들(CA)을 전기적으로 연결할 수 있다.
또한, 제1 금속 라인을 이용하여 제1 하부 도전 라인(CL1b) 및 제1 하부 도전 라인(CL1b)의 양 옆의 소스/드레인 컨택들(CA)을 전기적으로 연결할 수 있다. 이로써, 제1 하부 도전 라인(CL1b) 및 제1 하부 도전 라인(CL1b)의 양 옆의 소스/드레인 컨택들(CA)은 서로 전기적으로 연결되어 하나의 노드를 형성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 상부의 다른 금속 라인 또는 배선을 이용하여 제1 하부 도전 라인(CL1b) 및 제1 하부 도전 라인(CL1b)의 양 옆의 소스/드레인 컨택들(CA)을 전기적으로 연결할 수 있다.
도 6은 본 개시의 일 실시예에 따른 반도체 장치(200)를 나타내는 사시도이다. 도 7은 도 6의 VII-VII' 선에 따른 단면도(200a)를 나타낸다.
도 6 및 도 7을 참조하면, 반도체 장치(200)는 기판(202), 제1 절연층(204), 제2 절연층(206), 제1 액티브 핀들(AF1a, AF1b), 제2 액티브 핀들(AF2a, AF2b), 더미 핀들(DFa 내지 DFd), 및 제1 및 제2 게이트 전극들(210, 215)을 포함할 수 있다. 일 실시예에서, 반도체 장치(200)는 도 5의 레이아웃을 가지는 반도체 장치의 일 예일 수 있다. 본 실시예에서, 반도체 장치(200)는 벌크 형(bulk type) 핀 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 반도체 장치는 SOI 형 핀 트랜지스터일 수 있다.
기판(202)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
제1 액티브 핀들(AF1a, AF1b), 제2 액티브 핀들(AF2a, AF2b), 및 더미 핀들(DFa 내지 DFd)은 기판(202)과 연결되게 배치될 수 있다. 일 실시예에서, 제1 및 제2 액티브 핀들(AF1a, AF1b, AF2a, AF2b)은 기판(202)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 액티브 영역일 수 있고, 더미 핀들(DFa 내지 DFd)은 기판(202)에서 수직 부분으로 돌출된 부분을 도핑하지 않은 영역일 수 있다.
제1 절연층(204)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(204)은 제1 및 제2 액티브 핀들(AF1a, AF1b, AF2a, AF2b) 및 더미 핀들(DFa 내지 DFd) 상에 배치될 수 있다. 제1 절연층(204)은 제1 액티브 핀들(AF1a, AF1b)과 제1 게이트 전극(210) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 또한, 제1 절연층(204)은 제2 액티브 핀들(AF2a, AF12)과 제2 게이트 전극(215) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다.
제2 절연층(206)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제2 절연층(206)은 제1 및 제2 액티브 핀들(AF1a, AF1b, AF2a, AF2b) 및 더미 핀들(DFa 내지 DFd) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(206)은 제1 및 제2 액티브 핀들(AF1a, AF1b, AF2a, AF2b) 및 더미 핀들(DFa 내지 DFd) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다.
제1 게이트 전극(210)은 제1 및 제2 절연층들(204, 206), 제1 액티브 영역들(AF1a, AF1b) 및 더미 핀들(DFa, DFb)의 상부에 배치될 수 있다. 이로써, 제1 게이트 전극(210)은 제1 액티브 핀들(AF1a, AF1b), 더미 핀들(DFa, DFb) 및 제2 절연층(206)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제1 액티브 핀들(AF1a, AF1b) 및 더미 핀들(DFa, DFb)은 제1 게이트 전극(210)의 내부에 배치되는 구조를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 게이트 전극(210)은 제1 액티브 영역(AR1) 및 더미 영역(DR)의 임의의 영역의 상부에 배치될 수 있다.
제2 게이트 전극(215)은 제1 및 제2 절연층들(204, 206), 제2 액티브 영역들(AF2a, AF2b) 및 더미 핀들(DFc, DFd)의 상부에 배치될 수 있다. 이로써, 제2 게이트 전극(215)은 제2 액티브 핀들(AF2a, AF2b), 더미 핀들(DFc, DFd) 및 제2 절연층(206)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제2 액티브 핀들(AF2a, AF2b) 및 더미 핀들(DFc, DFd)은 제2 게이트 전극(215)의 내부에 배치되는 구조를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제2 게이트 전극(215)은 제2 액티브 영역(AR2) 및 더미 영역(DR)의 임의의 영역의 상부에 배치될 수 있다.
본 실시예에서, 제1 게이트 전극(210)은 도 5의 제2 상부 도전 라인(CL2a)에 대응할 수 있고, 제2 게이트 전극(215)은 도 5의 제2 하부 도전 라인(CL2b)에 대응할 수 있다. 제1 및 제2 게이트 전극들(210, 215)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다. 제1 및 제2 게이트 전극들(210, 215)은 제1 및 제2 게이트 구조체들이라고 지칭할 수도 있다.
제1 게이트 컨택(220)은 더미 영역(DR)에서 제1 게이트 전극(210) 상에 형성될 수 있다. 제1 게이트 컨택(220)은 도 5의 제2 상부 컨택(CB2a)에 대응할 수 있다. 제2 게이트 컨택(225)은 더미 영역(DR)에서 제2 게이트 전극(215) 상에 형성될 수 있다. 제2 게이트 컨택(225)은 도 5의 제2 하부 컨택(CB2b)에 대응할 수 있다. 제1 및 제2 게이트 컨택들(220, 225)은 전기 전도성을 갖는 임의의 물질을 포함하도록 형성될 수 있다.
비아들(230, 235)은 제1 및 제2 게이트 컨택들(220, 225) 상에 각각 형성될 수 있다. 비아들(230, 235)는 도 5의 제1 비아(V0)에 대응할 수 있다. 비아들(230, 235)은 제1 및 제2 컨태들(220, 225)과 실질적으로 유사한 디멘젼으로 형성될 수 있다. 비아들(230, 235)은 전기 전도성을 갖는 임의의 물질을 포함하도록 형성될 수 있다.
금속 층(240)은 비아들(230, 235) 상에 형성될 수 있다. 금속 층(240)은 도 5의 제1 금속 라인(M1b)에 대응할 수 있다. 금속 층(240)에 의해 제1 및 제2 게이트 전극들(210, 215)은 전기적으로 연결될 수 있고, 동일한 제어 신호(예를 들어, 도 1의 제2 제어 신호(B))를 수신할 수 있다. 예를 들어, 금속 층(240)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 몰리브덴(Mo), 타이타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W) 또는 이들의 합금을 포함하는 금속층 또는 폴리실리콘층일 수 있다.
도 8은 본 개시의 일 실시예에 따른 크로스 커플 구조를 포함하는 래치의 일 예(L1)를 나타내는 회로도이다.
도 8을 참조하면, 래치(L1)는 제1 삼상 인버터(tri-state inverter)(TIVTa), 제2 삼상 인버터(TIVTb) 및 인버터(IVT)를 포함할 수 있다. 본 실시예에서, 제1 및 제2 삼상 인버터들(TIVTa, TIVITb)은 출력 노드(Y)를 공유하고, 서로 마주보도록 배치될 수 있고, 크로스 커플 구조(XCa)를 포함할 수 있다. 본 실시예에 따른 래치(L1)는 표준 셀로 구현될 수 있다. 본 발명의 실시예들에 따른 집적 회로는 이러한 크로스 커플 구조(XCa)를 포함한 래치(L1)가 구현될 표준 셀을 포함할 수 있다.
제1 삼상 인버터(TIVTa)는 제1 풀업부(PU1), 제1 PMOS 트랜지스터(PM1a), 제1 NMOS 트랜지스터(NM1a) 및 제1 풀다운부(PD1)를 포함할 수 있다. 구체적으로, 제1 풀업부(PU1)는 전원 단자(VDD)에 연결된 소스 및 제1 입력 신호(I0)가 인가되는 게이트를 포함하는 제1 풀업 트랜지스터(PU1a)를 포함할 수 있고, 제1 풀다운부(PD1)는 그라운드 단자(GND)에 연결된 소스 및 제1 입력 단자(I0)에 연결된 게이트를 포함하는 제1 풀다운 트랜지스터(PD1a)를 포함할 수 있다.
제1 PMOS 트랜지스터(PM1a)는 제1 풀업 트랜지스터(PU1a)의 드레인에 연결된 소스, 제1 제어 신호(A)가 인가되는 게이트, 및 출력 노드(Y)에 연결된 드레인을 포함할 수 있다. 제1 NMOS 트랜지스터(NM1a)는 제1 PMOS 트랜지스터(PM1a) 및 출력 노드(Y)에 연결된 드레인, 제2 제어 신호(B)가 인가되는 게이트, 및 제1 풀다운 트랜지스터(PD1a)에 연결된 소스를 포함할 수 있다.
제2 삼상 인버터(TIVTb)는 제2 풀업부(PU2), 제2 PMOS 트랜지스터(PM2a), 제2 NMOS 트랜지스터(NM2a) 및 제2 풀다운부(PD2)를 포함할 수 있다. 구체적으로, 제2 풀업부(PU2)는 전원 단자(VDD)에 연결된 소스 및 제2 입력 신호(I1)가 인가되는 게이트를 포함하는 제2 풀업 트랜지스터(PU2a)를 포함할 수 있고, 제2 풀다운부(PD2)는 그라운드 단자(GND)에 연결된 소스 및 제2 입력 신호(I1)가 인가되는 게이트를 포함하는 제2 풀다운 트랜지스터(PD2a)를 포함할 수 있다.
제2 PMOS 트랜지스터(PM2a)는 제2 풀업 트랜지스터(PU2a)의 드레인에 연결된 소스, 제2 제어 신호(B)가 인가되는 게이트, 및 출력 노드(Y)에 연결된 드레인을 포함할 수 있다. 제2 NMOS 트랜지스터(NM2a)는 제2 PMOS 트랜지스터(PM2a) 및 출력 노드(Y)에 연결된 드레인, 제1 제어 신호(A)가 인가되는 게이트, 및 제2 풀다운 트랜지스터(PD2a)에 연결된 소스를 포함할 수 있다.
이와 같이, 본 실시예에 따르면, 제1 PMOS 트랜지스터(PM1a)와 제2 NMOS 트랜지스터(NM2a)의 게이트들에는 제1 제어 신호(A)가 인가되고, 제1 NMOS 트랜지스터(NM1a)와 제2 PMOS 트랜지스터(PM2a)의 게이트들에는 제2 제어 신호(B)가 인가될 수 있다. 따라서, 제1 및 제2 PMOS 트랜지스터들(PM1a, PM2a) 및 제1 및 제2 NMOS 트랜지스터들(NM1a, NM2a)은 크로스 커플부(XCa)를 구성할 수 있다.
인버터(IVT)는 제3 PMOS 트랜지스터(PM3) 및 제3 NMOS 트랜지스터(NM3)를 포함할 수 있다. 인버터(IVT)는 출력 노드(Y)의 신호를 수신하고, 수신한 신호를 반전하여 제2 입력 신호(I1)를 생성하며, 생성된 제2 입력 신호(I1)를 반전 출력 노드(YB)에 출력할 수 있다. 구체적으로, 제3 PMOS 트랜지스터(PM3)는 전원 단자(VDD)에 연결된 소스, 출력 노드(Y)에 연결된 게이트, 및 반전 출력 노드(YB)에 연결된 드레인을 포함할 수 있다. 제3 NMOS 트랜지스터(NM3)는 제3 PMOS 트랜지스터(PM3)의 드레인 및 반전 출력 노드(YB)에 연결된 드레인, 출력 노드(Y)에 연결된 게이트, 및 그라운드 단자(GND)에 연결된 소스를 포함할 수 있다.
도 9는 본 개시의 일 실시예에 따른 크로스 커플 구조를 포함하는 래치의 일 예(L2)를 나타내는 회로도이다.
도 9를 참조하면, 래치(L2)는 전달 게이트(pass gate)(PG), 삼상 인버터(TIVTc), 및 인버터(IVT)를 포함할 수 있다. 본 실시예에서, 전달 게이트(PG)와 삼상 인버터(TIVTc)는 출력 노드(Y)를 공유하도록 배치될 수 있고, 크로스 커플 구조(XCb)를 포함할 수 있다. 본 실시예에 따른 래치(L2)는 표준 셀로 구현될 수 있다. 본 발명의 실시예들에 따른 집적 회로는 이러한 크로스 커플 구조(XCa)를 포함한 래치(L2)가 구현될 표준 셀을 포함할 수 있다.
패스 게이트(PG)는 제1 PMOS 트랜지스터(PM1b) 및 제1 NMOS 트랜지스터(NM1b)를 포함할 수 있다. 패스 게이트(PG)는 제1 입력 신호(I0)를 수신하고, 제1 및 제2 제어 신호들(A, B)에 따라 제1 입력 신호(I0)를 출력 노드(Y)에 전달할 수 있다. 따라서, 패스 게이트(PG)를 전달 게이트(transmission gate)라고 지칭할 수도 있다.
구체적으로, 제1 PMOS 트랜지스터(PM1b)는 제1 입력 신호(I0)를 수신하는 소스, 제1 제어 신호(A)가 인가되는 게이트, 및 출력 노드(Y)에 연결된 드레인을 포함할 수 있다. 제1 NMOS 트랜지스터(NM1b)는 제1 입력 신호(I0)를 수신하는 소스, 제2 제어 신호(B)가 인가되는 게이트, 및 출력 노드(Y)에 연결된 드레인을 포함할 수 있다.
삼상 인버터(TIVTc)는 풀업부(PU3), 제2 PMOS 트랜지스터(PM2b), 제2 NMOS 트랜지스터(NM2b) 및 풀다운부(PD3)를 포함할 수 있다. 구체적으로, 풀업부(PU3)는 전원 단자(VDD)에 연결된 소스 및 제2 입력 신호(I1)가 인가되는 게이트를 포함하는 풀업 트랜지스터(PU3a)를 포함할 수 있고, 풀다운부(PD3)는 그라운드 단자(GND)에 연결된 소스 및 제2 입력 신호(I1)가 인가되는 게이트를 포함하는 풀다운 트랜지스터(PD3a)를 포함할 수 있다.
제2 PMOS 트랜지스터(PM2b)는 풀업 트랜지스터(PU3a)의 드레인에 연결된 소스, 제2 제어 신호(B)가 인가되는 게이트, 및 출력 노드(Y)에 연결된 드레인을 포함할 수 있다. 제2 NMOS 트랜지스터(NM2b)는 제2 PMOS 트랜지스터(PM2b) 및 출력 노드(Y)에 연결된 드레인, 제1 제어 신호(A)가 인가되는 게이트, 및 풀다운 트랜지스터(PD3a)에 연결된 소스를 포함할 수 있다.
이와 같이, 본 실시예에 따르면, 제1 PMOS 트랜지스터(PM1b)와 제2 NMOS 트랜지스터(NM2b)의 게이트들에는 제1 제어 신호(A)가 인가되고, 제1 NMOS 트랜지스터(NM1b)와 제2 PMOS 트랜지스터(PM2b)의 게이트들에는 제2 제어 신호(B)가 인가될 수 있다. 따라서, 제1 및 제2 PMOS 트랜지스터들(PM1b, PM2b) 및 제1 및 제2 NMOS 트랜지스터들(NM1b, NM2b)은 크로스 커플부(XCb)를 구성할 수 있다.
인버터(IVT)는 제3 PMOS 트랜지스터(PM3) 및 제3 NMOS 트랜지스터(NM3)를 포함할 수 있다. 인버터(IVT)는 출력 노드(Y)의 신호를 수신하고, 수신한 신호를 반전하여 제2 입력 신호(I1)를 생성하며, 생성된 제2 입력 신호(I1)를 반전 출력 노드(YB)에 출력할 수 있다. 구체적으로, 제3 PMOS 트랜지스터(PM3)는 전원 단자(VDD)에 연결된 소스, 출력 노드(Y)에 연결된 게이트, 및 반전 출력 노드(YB)에 연결된 드레인을 포함할 수 있다. 제3 NMOS 트랜지스터(NM3)는 제3 PMOS 트랜지스터(PM3)의 드레인 및 반전 출력 노드(YB)에 연결된 드레인, 출력 노드(Y)에 연결된 게이트, 및 그라운드 단자(GND)에 연결된 소스를 포함할 수 있다.
도 10은 본 개시의 일 실시예에 따른 래치를 포함하는 스캔 플립플롭(SFF)을 나타내는 블록도이다.
도 10을 참조하면, 스캔 플립플롭(SFF)은 멀티플렉서(MUX) 및 플립플롭(FF)을 포함할 수 있다. 스캔 플립플롭(SFF)은 도 1 내지 도 9를 참조하여 상술한 크로스 커플 구조를 포함할 수 있으며, 구체적으로, 멀티플렉서(MUX) 및 플립플롭(FF)은 각각 크로스 커플 구조(예를 들어, 도 1의 XC)를 포함할 수 있다. 본 실시예에 따른 스캔 플립플롭(SFF)은 표준 셀로 구현될 수 있다. 본 발명의 실시예들에 따른 집적 회로는 이러한 크로스 커플 구조를 포함한 스캔 플립플롭(SFF)가 구현될 표준 셀을 포함할 수 있다.
멀티플렉서(MUX)는 데이터 입력 신호(D) 및 스캔 입력 신호(SI)를 수신하고, 동작 모드에 따라 데이터 입력 신호(D) 및 스캔 입력 신호(SI) 중 하나를 선택하여 내부 신호(IS)로 제공할 수 있다. 본 실시예에서, 멀티플렉서(MUX)는 크로스 커플 구조(예를 들어, 도 1의 XC)를 포함하도록 구현될 수 있다. 멀티플렉서(MUX)는 제1 동작 모드에서 데이터 입력 신호(D)를 선택하고 데이터 입력 신호(D)에 기초하여 내부 신호(IS)를 제공하며, 제2 동작 모드에서 스캔 입력 신호(SI)를 선택하고 스캔 입력 신호(SI)에 기초하여 내부 신호(IS)를 제공한다. 예를 들어, 제1 동작 모드는 데이터 전달을 수행하는 정상(normal) 동작 모드이고 제2 동작 모드는 테스트 동작을 수행하는 스캔 테스트 모드일 수 있다.
일 실시예에서, 동작 모드는 스캔 인에이블 신호(SE)의 논리 레벨에 따라 결정될 수 있다. 예를 들어, 동작 모드는 스캔 인에이블 신호(SE)가 제1 논리 레벨(예를 들어, 논리 로우 레벨)인 경우 정상 동작 모드이고, 스캔 인에이블 신호(SE)가 제2 논리 레벨(예를 들어, 논리 하이 레벨)인 경우 스캔 테스트 모드일 수 있으나, 본 발명은 이에 한정되지 않는다.
정상 동작 모드에서, 멀티플렉서(MUX)는 데이터 입력 신호(D)를 내부 신호(IS)로써 제공하고, 플립플롭(FF)은 데이터 입력 신호(D)를 래치하는 정상 동작을 수행할 수 있다. 한편, 스캔 테스트 모드에서, 멀티플렉서(MUX)는 스캔 입력 신호(SI)를 내부 신호(IS)로써 제공하고, 플립플롭(FF)은 스캔 입력 신호(SI)를 래치하는 스캔 동작을 수행할 수 있다.
플립플롭(FF)은 클럭 신호(CLK)에 기초하여 내부 신호(IS)를 래치할 수 있다. 본 실시예에서, 플립플롭(FF)은 마스터 래치(ML) 및 슬레이브 래치(SL)를 포함하는 마스터-슬레이브 플립플롭일 수 있다. 마스터 래치(ML)는 클럭 신호(CLK)에 기초하여 내부 신호(IS)를 래치하고, 슬레이브 래치(SL)는 클럭 신호(CLK)에 기초하여 마스터 래치(ML)의 출력을 래치하여 출력 신호(OUT)를 제공할 수 있다.
일 실시예에서, 마스터 래치(ML)는 크로스 커플 구조를 포함하도록 구현될 수 있다. 예를 들어, 마스터 래치(ML)는 도 8의 래치(L1)를 포함하도록 구현될 수 있다. 일 실시예에서, 슬레이브 래치(SL)는 크로스 커플 구조를 포함하도록 구현될 수 있다. 예를 들어, 슬레이브 래치(SL)는 도 9의 래치(L2)를 포함하도록 구현될 수 있다. 일 실시예에서, 마스터 래치(ML) 및 슬레이브 래치(SL)는 둘다 크로스 커플 구조를 포함하도록 구현될 수 있다.
도 11은 본 개시의 일 실시예에 따른 스캔 플립플롭을 포함하는 데이터 처리 장치(1000)를 나타내는 블록도이다.
도 11을 참조하면, 데이터 처리 장치(1000)는 스캔 플립플롭 그룹(1100) 및 로직 회로(1200)를 포함할 수 있고, 데이터 처리 장치(1000)는 집적 회로(IC), 시스템 온 칩(SoC), CPU(central processing unit) 또는 프로세서(processor)로 구현될 수 있다.
스캔 플립플롭 그룹(1100)은 복수의 스캔 플립플롭들(10)을 포함할 수 있고, 각 스캔 플립플롭(10)은 도 10에 예시된 스캔 플립플롭으로 구현될 수 있다. 각 스캔 플립 플롭(10)은 본 발명의 실시예들에 따른 크로스 커플 구조를 포함할 수 있고, 구체적으로, 도 2 내지 도 5에 예시된 본 발명의 실시예들에 따른 3CPP 크로스 커플 구조를 포함할 수 있다. 각 스캔 플립플롭(10)은 클럭 신호(CLK)에 따라 로직 회로(1200)와 데이터 통신을 수행할 수 있다. 로직 회로(1200)는 동기 회로 또는 비동기 회로로 구현될 수 있다. 로직 회로(1200)는 입력 데이터(DIN) 또는 스캔 데이터(SIN)를 처리하고, 처리 결과에 대응되는 출력 데이터(DOUT)를 출력할 수 있다.
도 12는 본 개시의 일 실시예에 따른 저장 매체(2000)를 나타내는 블록도이다.
도 12를 참조하면, 저장 매체(2000)는 컴퓨터로 읽을 수 있는 저장 매체로서, 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(2000)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
도 12에 도시된 바와 같이, 컴퓨터로 읽을 수 있는 저장 매체(2000)는 배치 및 배선 프로그램(2110), 라이브러리(2120), 분석 프로그램(2130), 데이터 구조(2140)를 포함할 수 있다. 배치 및 배선 프로그램(2110)은 본 발명의 예시적 실시예에 따른 크로스 커플 구조를 갖는 표준 셀들에 대한 정보를 포함한 표준 셀 라이브러리를 사용하여 집적 회로를 설계하는 방법을 수행하기 위하여 복수개의 명령어들을 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(2000)는 선행하는 도면들 중 하나 이상에서 도시된 표준 셀을 포함하는 표준 셀 라이브러리를 이용하여 집적 회로를 설계하기 위한 임의의 명령들을 포함하는 배치 및 배선 프로그램(2010)을 저장할 수 있다. 라이브러리(2020)는 집적 회로를 구성하는 단위인 표준 셀에 대한 정보를 포함할 수 있다.
분석 프로그램(2330)은 집적 회로를 정의하는 데이터에 기초하여 집적 회로를 분석하는 방법을 수행하는 복수개의 명령들을 포함할 수 있다. 데이터 구조(2340)는 라이브러리(2320)에 포함된 표준 셀 라이브러리를 사용하거나, 라이브러리(2320)에 포함된 일반 표준 셀 라이브러리로부터 특정 정보를 추출하거나, 또는 분석 프로그램(2330)에 의해서 집적 회로의 특성을 분석하는 과정에서 생성된 데이터를 관리하기 위한 저장 공간 등을 포함할 수 있다.
도 13은 본 개시의 일 실시예에 따른 집적 회로를 포함하는 컴퓨팅 시스템(3000)을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(3000)은 프로세서(3100), 메모리 장치(3200), 스토리지 장치(3300), 파워 서플라이(3400) 및 입출력 장치(3500)를 포함할 수 있다. 한편, 도 13에는 도시되지 않았지만, 컴퓨팅 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이와 같이, 컴퓨팅 시스템(3000)에 포함된 프로세서(3100), 메모리 장치(3200), 스토리지 장치(3300), 파워 서플라이(3400) 또는 입출력 장치(3500)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 스캔 플립플롭을 포함할 수 있다. 일 실시예에서, 프로세서(3100), 메모리 장치(3200), 스토리지 장치(3300), 파워 서플라이(3400) 또는 입출력 장치(3500)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자는, 본 발명의 실시예들에 따른 크로스 커플 구조를 포함하는 표준 셀을 이용하여 설계된 레이아웃에 따라 제조될 수 있고, 구체적으로, 도 2 내지 도 5에 예시된 본 발명의 실시예들에 따른 3CPP 크로스 커플 구조를 포함하는 표준 셀을 이용하여 설계된 레이아웃에 따라 제조될 수 있다.
프로세서(3100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(3100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(3100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(3600)를 통하여 메모리 장치(3200), 스토리지 장치(3300) 및 입출력 장치(3500)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(3100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(3200)는 컴퓨팅 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(3200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(2300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(3500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(3400)는 컴퓨팅 시스템(3000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상술한 본 발명의 실시예들에 따른 크로스 커플 구조 및 크로스 커플 구조를 가지는 래치를 갖는 표준 셀을 포함하는 집적 회로, 그리고, 상기 집적 회로에 따라 제조된 반도체 장치는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 집적 회로의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
XC, XCa, XCb: 크로스 커플 구조
100, 100a, 100b, 100c: 표준 셀
200, 200a: 반도체 장치
L1, L2: 래치

Claims (10)

  1. 표준 셀을 포함하는 집적 회로로서, 상기 표준 셀은,
    서로 다른 도전형을 갖고 제1 방향으로 연장된 제1 및 제2 액티브 영역들;
    상기 제1 및 제2 액티브 영역들에 걸쳐서 상기 제1 방향에 수직인 제2 방향으로 연장되고 서로 평행하게 배치된 제1, 제2 및 제3 도전 라인들; 및
    상기 제1 및 제2 액티브 영역들 사이에서 상기 제1 방향으로 연장되어, 상기 제1 도전 라인을 제1 상부 도전 라인 및 제1 하부 도전 라인으로, 상기 제2 도전 라인을 제2 상부 도전 라인 및 제2 하부 도전 라인으로, 상기 제3 도전 라인을 제3 상부 도전 라인 및 제3 하부 도전 라인으로 각각 분리하는 절단 레이어를 포함하고,
    상기 제1 상부 도전 라인 및 상기 제3 하부 도전 라인은 제1 제어 신호를 수신하고, 상기 제1 및 제3 상부 도전 라인들 사이의 상기 제2 상부 도전 라인 및 상기 제1 및 제3 하부 도전 라인들 사이의 상기 제2 하부 도전 라인은 제2 제어 신호를 수신하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서,
    상기 제1 상부 도전 라인 및 상기 제3 하부 도전 라인 상의 제1 컨택들; 및
    상기 제2 상부 도전 라인 및 상기 제2 하부 도전 라인 상의 제2 컨택들을 더 포함하는 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서,
    상기 제2 도전 라인의 상부에서, 상기 제2 컨택들에 공통으로 연결되어, 상기 제2 컨택들을 통해 상기 제2 상부 도전 라인 및 상기 제2 하부 도전 라인에 상기 제2 제어 신호를 전달하는 제1 금속 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  4. 제3항에 있어서,
    상기 제1 금속 라인 상의 제2 비아; 및
    상기 제1 금속 라인의 상부에서 상기 제2 비아에 연결되어, 상기 제2 비아를 통해 상기 제1 금속 라인에 상기 제2 제어 신호를 제공하는 제2 금속 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  5. 제2항에 있어서,
    상기 제1 및 제3 도전 라인들 각각의 상부에서, 상기 제1 컨택들에 각각 연결되어, 상기 제1 컨택들을 통해 상기 제1 상부 도전 라인 및 상기 제3 하부 도전 라인에 상기 제1 제어 신호를 각각 전달하는 제1 금속 라인들을 더 포함하는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서,
    상기 제1 금속 라인들 상의 제1 비아들; 및
    상기 제1 금속 라인들의 상부에서 상기 제1 비아들에 연결되어, 상기 제1 비아들을 통해 상기 제1 금속 라인들에 상기 제1 제어 신호를 제공하는 제2 금속 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  7. 서로 다른 도전형을 갖고 제1 방향으로 연장된 제1 및 제2 액티브 영역들을 갖는 기판;
    상기 제1 액티브 영역 상에서, 상기 제1 방향에 수직인 제2 방향으로 연장되고 서로 평행하도록 배치된 제1, 제2 및 제3 상부 게이트 전극들; 및
    상기 제2 액티브 영역 상에서, 상기 제1 내지 제3 상부 게이트 전극들의 연장선에 각각 배치되고, 상기 제1, 제2 및 제3 상부 게이트 전극들과 각각 절연된 제1, 제2 및 제3 하부 게이트 전극들을 포함하고,
    상기 제1 상부 게이트 전극과 상기 제3 하부 게이트 전극는 제1 제어 신호를 수신하고, 상기 제1 및 제3 상부 게이트 전극들 사이의 상기 제2 상부 게이트 전극과 상기 제1 및 제3 하부 게이트 전극들 사이의 상기 제2 하부 게이트 전극은 제2 제어 신호를 수신하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 상부 게이트 전극 및 상기 제2 하부 게이트 전극 상의 컨택들; 및
    상기 컨택들의 상부에 배치되어, 상기 컨택들을 통해 상기 제2 상부 게이트 전극 및 상기 제2 하부 게이트 전극에 상기 제2 제어 신호를 각각 전달하는 제1 금속 층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 금속 층과 전기적으로 연결되도록 상기 제1 금속 층의 상부에 배치되어, 상기 제1 금속 층에 상기 제2 제어 신호를 제공하는 제2 금속층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 제1 상부 게이트 전극 및 상기 제3 하부 게이트 전극 상의 컨택들;
    상기 컨택들의 상부에 각각 배치되어, 상기 컨택들을 통해 상기 제1 상부 게이트 전극 및 상기 제3 하부 게이트 전극에 상기 제1 제어 신호를 각각 전달하는 제1 금속 층들; 및
    상기 제1 금속 층들과 전기적으로 연결되도록 상기 제1 금속 층의 상부에 배치되어, 상기 제1 금속 층들에 상기 제1 제어 신호를 제공하는 제2 금속 층을 더 포함하는 것을 특징으로 하는 반도체 장치.
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