KR102419646B1 - 크로스 커플 구조를 구비하는 집적 회로 및 이를 포함하는 반도체 장치 - Google Patents

크로스 커플 구조를 구비하는 집적 회로 및 이를 포함하는 반도체 장치 Download PDF

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KR102419646B1
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Abstract

본 개시의 예시적 실시예에 따른 집적 회로는, 기판 상에서 제1 수평 방향으로 상호 평행하게 연장되고 상이한 도전형을 가지는 제1 및 제2 활성 영역, 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 제1 입력 신호가 인가되는 게이트를 가지는 제1 트랜지스터를 제1 활성 영역과 형성하는 제1 게이트 라인, 제2 수평 방향으로 연장되고, 제1 입력 신호가 인가되는 게이트를 가지는 제2 트랜지스터를 제2 활성 영역과 형성하는 제2 게이트 라인, 및 제1 및 제2 게이트 라인 사이에서 제1 활성 영역으로부터 제2 활성 영역까지 제2 수평 방향으로 연속적으로 연장되고, 제2 입력 신호가 인가되는 게이트들을 가지는 제3 및 제4 트랜지스터를 제1 및 제2 활성 영역과 각각 형성하는 제3 게이트 라인을 포함할 수 있고, 제1 게이트 라인은, 제1 활성 영역과 수직 방향으로 중첩되고 제1 및 제2 활성 영역 사이 영역 상에서 말단을 가지는 제1 부분 게이트 라인을 포함할 수 있다.

Description

크로스 커플 구조를 구비하는 집적 회로 및 이를 포함하는 반도체 장치{INTEGRATED CIRCUIT HAVING CROSS COUPLE CONSTRUCT AND SEMICONDUCTOR INCLUDING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 크로스 커플 구조를 구비하는 집적 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
디지털 신호를 처리하는 집적 회로에서 크로스 커플 구조는, 예컨대 멀티플렉서, 플립플롭 등과 같이 다양한 서브-회로들에 포함될 수 있고, 표준 셀의 성능 및 전력 소모에 중대할 역할을 할 수 있다. 반도체 공정이 미세화됨에 따라 집적 회로에 포함되는 트랜지스터뿐만 아니라 상호연결들의 크기도 감소할 수 있고, 이에 따라 양호한 특성을 제공하는 크로스 커플 구조를 구현하기 위한 제약들이 발생할 수 있다.
본 개시의 기술적 사상은 크로스 커플 구조를 구비하는 집적 회로에 관한 것으로서, 개선된 크로스 커플 구조, 이를 구비하는 집적 회로 및 반도체 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 기판 상에서 제1 수평 방향으로 상호 평행하게 연장되고 상이한 도전형을 가지는 제1 및 제2 활성 영역, 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 제1 입력 신호가 인가되는 게이트를 가지는 제1 트랜지스터를 제1 활성 영역과 형성하는 제1 게이트 라인, 제2 수평 방향으로 연장되고, 제1 입력 신호가 인가되는 게이트를 가지는 제2 트랜지스터를 제2 활성 영역과 형성하는 제2 게이트 라인, 및 제1 및 제2 게이트 라인 사이에서 제1 활성 영역으로부터 제2 활성 영역까지 제2 수평 방향으로 연속적으로 연장되고, 제2 입력 신호가 인가되는 게이트들을 가지는 제3 및 제4 트랜지스터를 제1 및 제2 활성 영역과 각각 형성하는 제3 게이트 라인을 포함할 수 있고, 제1 게이트 라인은, 제1 활성 영역과 수직 방향으로 중첩되고 제1 및 제2 활성 영역 사이 영역 상에서 말단을 가지는 제1 부분 게이트 라인을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 기판 상에서 제1 수평 방향으로 상호 평행하게 연장되고 상이한 도전형을 가지는 제1 및 제2 활성 영역, 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 제1 입력 신호가 인가되는 게이트를 가지는 제1 트랜지스터를 제1 활성 영역과 형성하는 제1 게이트 라인, 제2 수평 방향으로 연장되고, 제2 입력 신호가 인가되는 게이트를 가지는 제2 트랜지스터를 제2 활성 영역과 형성하는 제2 게이트 라인, 제1 및 제2 게이트 라인 사이에서 제2 수평 방향으로 연장되고, 제2 입력 신호가 인가되는 게이트를 가지는 제3 트랜지스터를 제1 활성 영역과 형성하는 제1 부분 게이트 라인, 및 제1 입력 신호가 인가되는 게이트를 가지는 제4 트랜지스터를 제2 활성 영역과 형성하는 제2 부분 게이트 라인을 포함하는 제3 게이트 라인, 제2 수평 방향으로 연장되고, 제1 및 제3 트랜지스터의 드레인 영역에 연결된 하면을 가지는 제1 소스/드레인 컨택, 및 제2 수평 방향으로 연장되고, 제2 및 제4 트랜지스터의 드레인에 연결된 하면을 가지는 제2 소스/드레인 컨택을 포함할 수 있고, 제1 및 제2 소스/드레인 컨택은 제1 및 제2 활성 영역 사이 영역 상에서 전기적으로 연결될 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 기판 상에서 제1 수평 방향으로 상호 평행하게 연장되고 상이한 도전형을 가지는 제1 및 제2 활성 영역, 및 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 제1 입력 신호가 인가되는 게이트를 가지는 제1 트랜지스터를 제1 활성 영역과 형성하는 제1 부분 게이트 라인, 및 제2 입력 신호가 인가되는 게이트를 가지는 제2 트랜지스터를 제2 활성 영역과 형성하는 제2 부분 게이트 라인을 포함하는 제1 게이트 라인, 및 제2 수평 방향으로 연장되고, 제2 입력 신호가 인가되는 게이트를 가지는 제3 트랜지스터를 제1 활성 영역과 형성하는 제3 부분 게이트 라인, 및 제1 입력 신호가 인가되는 게이트를 가지는 제4 트랜지스터를 제2 활성 영역과 형성하는 제4 부분 게이트 라인을 포함하는 제2 게이트 라인을 포함할 수 있고, 제1 및 제2 부분 게이트 라인은 제2 수평 방향으로 상호 이격될 수 있고, 제3 및 제4 부분 게이트 라인은 제2 수평 방향으로 상호 이격될 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로 및 이를 포함하는 반도체 장치에 의하면, 크로스 커플 구조에서 기생 캐패시턴스를 제거함으로써 향상된 속도 및 감소된 전력 소모를 가지는 표준 셀이 제공될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 이를 포함하는 반도체 장치에 의하면, 크로스 커플 구조의 라우팅을 위한 단순화된 패턴들에 의해서 라우팅 혼잡이 감소할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 이를 포함하는 반도체 장치에 의하면, 개선된 특성의 표준 셀 및 감소된 라우팅 혼잡에 기인하여, 향상된 성능의 집적 회로 및 이를 포함하는 반도체 장치가 제공될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시예들에 대한 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1a 및 도 1b는 본 개시의 예시적 실시예에 따라 크로스 커플 구조를 포함하는 회로의 예시를 나타내는 회로들이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 개략적으로 나타내는 평면도 및 단면도이다.
도 3a 내지 도 3e는 본 개시의 예시적 실시예들에 따른 점퍼의 예시들을 나타내는 도면들이다.
도 4a 및 도 4c는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃들을 개략적으로 나타내는 도면이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 집적 회로들의 레이아웃들을 개략적으로 나타내는 도면들이다.
도 6은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 개략적으로 나타내는 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 개략적으로 나타내는 도면이다.
도 8a 내지 도 8c는 본 개시의 예시적 실시예들에 따른 집적 회로들의 레이아웃들을 개략적으로 나타내는 도면들이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예들에 따른 집적 회로들의 레이아웃들을 개략적으로 나타내는 도면들이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃들을 나타내는 도면이다.
도 11a 내지 도 11c는 본 개시의 예시적 실시예들에 따른 집적 회로들의 레이아웃들을 개략적으로 나타내는 도면들이다.
도 12는 본 개시의 예시적 실시예에 따른 크로스 커플 구조를 정의하는 표준 셀을 포함하는 집적 회로를 제조하는 방법을 나타내는 순서도이다.
도 13은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 1a 및 도 1b는 본 개시의 예시적 실시예에 따라 크로스 커플 구조를 포함하는 회로의 예시를 나타내는 회로들이다. 구체적으로, 도 1a는 래치(10)를 나타내고, 도 1b는 도 1a의 래치(10)의 일 구현예를 나타낸다.
도 1a를 참조하면, 래치(10)는 제1 및 제2 3상 버퍼(tri-state buffer)(11, 12) 및 인버터(13)를 포함할 수 있다. 제1 및 제2 3상 버퍼(11, 12)는 제어 신호에 기초하여 입력에 의존하는 출력을 생성하는 서브-회로로서, 전송 게이트(transmission gate)로서 지칭될 수도 있다. 도 1a 및 도 1b의 예시들에서, 제1 및 제2 3상 버퍼(11, 12)는 입력을 반전시킴으로써 출력을 생성할 수 있다. 예를 들면, 제1 3상 버퍼(11)는 로우 레벨의 전압을 가지는 제1 입력 신호(A) 및 하이 레벨의 전압을 가지는 제2 입력 신호(B)에 응답하여 래치 입력 신호(IN)를 반전시킴으로써 내부 신호(Y)를 출력할 수 있는 한편, 하이 레벨의 전압을 가지는 제1 입력 신호(A) 및 로우 레벨의 전압을 가지는 제2 입력 신호(B)에 응답하여 래치 입력 신호(IN)와 무관하게, 내부 신호(Y)를 출력하는 단자를 하이 임피던스 상태로 유지할 수 있다. 유사하게, 제2 3상 버퍼(12)는 로우 레벨의 전압을 가지는 제2 입력 신호(B) 및 하이 레벨의 전압을 가지는 제1 입력 신호(A)에 응답하여 래치 출력 신호(OUT)를 반전시킴으로써 내부 신호(Y)를 출력할 수 있는 한편, 하이 레벨의 전압을 가지는 제2 입력 신호(B) 및 로우 레벨의 전압을 가지는 제1 입력 신호(A)에 응답하여 래치 출력 신호(OUT)와 무관하게, 내부 신호(Y)를 출력하는 단자를 하이 임피던스 상태로 유지할 수 있다. 인버터(13)는 내부 신호(Y)를 반전시킴으로써 래치 출력 신호(OUT)를 출력할 수 있다.
일부 실시예들에서, 제1 입력 신호(A)는 클락 신호일 수 있고, 제2 입력 신호(B)는 반전된 클락 신호일 수 있으며, 2이상의 래치들이 직렬 연결됨으로써 플립플롭(예컨대, 마스터-슬레이브 플립플롭)이 형성될 수 있다. 플립플롭은 디지털 신호를 처리하는 집적 회로에서 필수적인 서브-회로로서, 집적 회로는 플립플롭에 대응하는 다수의 표준 셀들을 포함할 수 있고, 이러한 표준 셀들의 특성은 집적 회로의 특성에 중대한 영향을 미칠 수 있다.
도 1b를 참조하면, 도 1a의 래치(10)는 다수의 트랜지스터들을 포함하는 도 1b의 래치(10')와 같이 구현될 수 있다. 예를 들면, 양의 공급 전압(VDD) 및 음의 공급 전압(VSS) 사이에서 직렬 연결된 도 1b의 4개의 트랜지스터들(T11 내지 T14)은 도 1a의 제1 3상 버퍼(11)에 대응할 수 있고, 양의 공급 전압(VDD) 및 음의 공급 전압(VSS) 사이에서 직렬 연결된 도 1b의 4개의 트랜지스터들(T21 내지 T24)은 도 1a의 제2 3상 버퍼(12)에 대응할 수 있으며, 내부 신호(Y)가 인가되는 게이트들을 가지고 상호 직렬 연결된 도 1b의 트랜지스터들(T31, T32)은 도 1a의 인버터(13)에 대응할 수 있다. 일부 실시예들에서, 도 1b의 트랜지스터들은 금속 산화막 반도체(metal-oxide-semiconductor; MOS) 전계 효과 트랜지스터들일 수 있다.
도 1b의 래치(10')를 포함하는 집적 회로가 반도체 공정을 통해서 구현되는 경우, 래치(10')에 대응하는 집적 회로의 레이아웃은 크로스 커플 구조(cross couple construct)를 포함할 수 있다. 크로스 커플 구조는, 동일한 노드에 연결되는 게이트들을 가지는 트랜지스터들이 집적 회로의 레이아웃에서 일체의 게이트 라인에 의해서 형성되지 아니하고, 인접한 2개의 게이트 라인들 또는 그 사이에 적어도 하나의 게이트 라인이 존재하는 게이트 라인들에 의해서 형성되는 구조를 지칭할 수 있다. 예를 들면, 도 1b의 래치(10')에서, 제1 입력 신호(A)가 인가되는 게이트를 가지는 PMOS 트랜지스터(T12) 및 NMOS 트랜지스터(T23)와 제2 입력 신호(B)가 인가되는 게이트를 가지는 PMOS 트랜지스터(T22) 및 NMOS 트랜지스터(T13)는 래치(10')를 포함하는 집적 회로의 레이아웃에서 크로스 커플 구조(XC)를 형성할 수 있다. 이와 같이, 크로스 커플 구조에 따라 배치되고 상호연결된 트랜지스터들은 크로스-커플드 트랜지스터들로서 지칭될 수 있고, 크로스 커플 구조는 다양한 논리 회로들, 예컨대 래치, 플립플롭, 멀티플렉서 등의 레이아웃들에서 발생할 수 있다.
후술되는 바와 같이, 본 개시의 예시적 실시예들에 따른 크로스 커플 구조는, 기생 캐패시턴스가 제거됨으로써 향상된 속도뿐만 아니라 감소된 전력 소모를 제공할 수 있다. 또한, 크로스 커플 구조의 라우팅을 위한 단순한 패턴들에 기인하여 라우팅 혼잡이 감소됨으로써 집적 회로의 설계 자유도가 향상될 수 있고, 결과적으로 집적 회로 및 이를 포함하는 반도체의 성능이 향상될 수 있다. 이하에서, 본 개시의 예시적 실시예들은, 설명의 편의를 위하여, 도 1b에서 제1 입력 신호(A) 또는 제2 입력 신호(B)가 인가되는 게이트를 가지는 트랜지스터들(T12, T13, T22, T23)을 포함하는 크로스 커플 구조(XC)를 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 도 1b의 크로스 커플 구조(XC)에 제한되지 아니하는 점은 이해될 것이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 집적 회로(20)의 레이아웃을 개략적으로 나타내는 평면도 및 단면도이다. 구체적으로, 도 2a는 도 1b의 크로스 커플 구조(XC)를 포함하는 집적 회로(20)의 레이아웃을 나타내는 평면도이고, 도 2b는 도 2a의 집적 회로(20)를 라인(X2-X2')을 따라서 자른 단면의 예시를 나타내는 단면도이다. 본 명세서에서, 제1 및 제2 방향으로 이루어진 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 제3 방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 제3 방향의 반대 방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 표면들 중, 제3 방향의 표면은 구성요소의 상면으로 지칭될 수 있고, 제3 방향의 반대 방향의 표면은 구성요소의 하면으로 지칭될 수 있으며, 제1 또는 제2 방향 방향의 표면은 구성요소의 측면으로 지칭될 수 있다. 또한, 본 명세서에서 집적 회로의 레이아웃들을 나타내는 도면들에서 비아는, 도해의 편의를 위하여, 비아보다 상위의 패턴에도 불구하고 항상 도시되는 점이 유의된다. 이하에서, 도 2a 및 도 2b는 도 1b를 참조하여 설명될 것이다.
도 2a를 참조하면, 집적 회로(20)는, 제1 방향(또는 제1 수평 방향)으로 상호 평행하게 연장되는 제1 및 제2 활성 영역(R21, R22)을 포함할 수 있고, 제2 방향(또는 제2 수평 방향)으로 상호 평행하게 연장되는 제1, 제2 및 제3 게이트 라인(G21, G22, G23)을 포함할 수 있다. 일부 실시예들에서, 활성 영역은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수도 있고, 도전 영역, 예컨대 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물을 포함할 수도 있다. 게이트 라인은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예들에서, 게이트 라인들은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
제1, 제2 및 제3 게이트 라인(G21, G22, G23)은 제1 및 제2 활성 영역(R21, R22)과 제3 방향, 즉 제1 및 제2 방향과 수직인 방향(또는 수직 방향)으로 중첩된 곳에서 트랜지스터들을 형성할 수 있다. 예를 들면, 제1 게이트 라인(G21)은 제1 활성 영역과 도 1b의 PMOS 트랜지스터(T12)를 형성할 수 있고, 제2 게이트 라인(G22)은 제2 활성 영역과 도 1b의 NMOS 트랜지스터(T23)를 형성할 수 있으며, 제3 게이트 라인(G23)은 제1 및 제2 활성 영역과 도 1b의 PMOS 트랜지스터(T22) 및 NMOS 트랜지스터(T13)를 각각 형성할 수 있다. 일부 실시예들에서, 제1, 제2 및 제3 게이트 라인(G21, G22, G23)에 의해서 형성되는 트랜지스터들은 핀펫(FinFET)일 수 있다.
제1 게이트 라인(G21)은 제1 활성 영역(R21)과 트랜지스터(T12)를 형성할 수 있는 한편, 제1 게이트 라인(G21) 중 제2 활성 영역(R22)과 수직 방향으로 중첩되는 영역을 포함하는 부분은 더미 부분으로 지칭될 수 있다. 유사하게, 제2 게이트 라인(G22) 역시 제2 활성 영역(R22)과 트랜지스터(T23)를 형성할 수 있는 한편, 제2 게이트 라인(G22) 중 제1 활성 영역(R21)과 중첩되는 영역을 포함하는 부분은 더미 부분으로 지칭될 수 있다. 게이트 라인의 이러한 더미 부분은, 도 2b를 참조하여 후술되는 바와 같이, 게이트 라인의 기생 캐패시턴스를 증가시킴으로써 집적 회로의 동작 속도 및 전력 소모를 열화시킬 수 있다.
일부 실시예들에서, 게이트 라인은 트랜지스터를 형성하는 부분 및 더미 부분이 분리될 수 있고, 양 부분들은 상호 절연될 수 있다. 예를 들면, 도 2a에 도시된 바와 같이, 제1 게이트 라인(G21)은 제1 절단 영역(CT21)에 의해서 분리된 제1 부분 게이트 라인(G21_1) 및 제1 더미 게이트 라인(G21_2)을 포함할 수 있는 한편, 제2 게이트 라인(G22)은 제2 절단 영역(CT22)에 의해서 분리된 제2 더미 게이트 라인(G22_1) 및 제2 부분 게이트 라인(G22_2)을 포함할 수 있다. 이에 따라, 제1 및 제2 부분 게이트 라인(G21_1, G22_2) 각각은 제1 및 제2 활성 영역(R21, R22) 사이 영역 상에서 말단을 가질 수 있고, 제1 및 제2 부분 게이트 라인(G21_1, G22_2)에 인가되는 제1 입력 신호(A)는 제1 및 제2 게이트 라인(G21, G22)의 더미 부분들에 의한 캐패시턴스로부터 영향을 받지 아니할 수 있다.
일부 실시예들에서, 집적 회로(20)에서 크로스 커플 구조는 점퍼(jumper)(또는 점퍼 구조, 점퍼 상호연결)를 포함할 수 있다. 예를 들면, 도 2a에 도시된 바와 같이, 집적 회로(20)는 제2 활성 영역(R22) 상에서 제1 게이트 라인(G21) 양측에 각각 형성된 소스/드레인 영역들을 전기적으로 연결하는 제1 점퍼를 포함할 수도 있다. 도 2a의 예시에서 제1 점퍼는, 도 2b를 참조하여 후술되는 바와 같이, 제1 게이트 라인(G21) 양측에 형성된 소스/드레인 영역들과 각각 연결된 하면을 가지는 소스/드레인 컨택들(CA21, CA22) 및 제1 방향으로 연장되고 소스/드레인 컨택들(CA21, CA22)에 연결된 하면을 가지는 상위 컨택(CM21)을 포함할 수 있다. 유사하게, 집적 회로(20)는 제1 활성 영역(R21) 상에서 제2 게이트 라인(G22) 양측에 각각 형성된 소스/드레인 영역들을 전기적으로 연결하는 제2 점퍼를 포함할 수 있고, 제2 점퍼는 제1 방향으로 연장되는 상위 컨택(CM22)을 포함할 수 있다. 점퍼는 게이트 라인의 더미 부분의 양측에 각각 형성된 소스/드레인 영역들을 전기적으로 연결함으로써, 불필요한 트랜지스터를 무력화시킬 수 있고, 소스/드레인 영역에 대응하는 노드의 위치를 크로스 커플 구조에 대응하는 레이아웃 부분의 경계로 이동시킴으로써 라우팅 자유도를 상승시킬 수 있다. 일부 실시예들에서, 도 2a에 도시된 바와 상이하게, 크로스 커플 구조를 포함하는 레이아웃은 하나의 점퍼만을 포함할 수도 있다.
도 2b를 참조하면, 기판(SUB) 상에 제2 활성 영역(R22)이 배치될 수 있고, 제2 활성 영역(R22) 상에 제1 게이트 라인(G21)이 배치될 수 있으며, 제2 활성 영역(R22) 상에 핀(FIN)이 배치될 수 있다. 도 1a를 참조하여 전술된 바와 같이, 제2 활성 영역(R22) 상에서 제1 게이트 라인(G21)의 양측에 형성된 소스/드레인 영역을 전기적으로 연결하기 위하여, 제1 점퍼는 소스/드레인 컨택들(CA21, CA22) 및 상위 컨택(CM21)을 포함할 수 있다. 이에 따라, 도 2b에 도시된 바와 같이, 제1 게이트 라인(G21)은 제2 활성 영역(R22)을 통한 기생 캐패시턴스, 소스/드레인 컨택들(CA21, CA22)과의 기생 캐패시턴스, 상위 컨택(CM21)과의 기생 캐패시턴스를 가질 수 있다. 이러한 기생 캐패시턴스들은, 제1 게이트 라인(G21)에 인가되는 신호, 즉 제1 입력 신호(A)에 의한 전류 소모를 증가시킬 뿐만 아니라 제1 입력 신호(A)의 응답 특성(예컨대, 상승 시간, 하강 시간 등)을 열화시킬 수 있다. 도 2a를 참조하여 전술된 바와 같이, 기생 캐패시턴스를 유발하는 더미 부분을 포함하는 제1 더미 게이트 라인(G21_2)이 제1 입력 신호(A)가 인가되는 트랜지스터의 게이트를 형성하는 제1 부분 게이트 라인(G21_1)으로부터 분리됨으로써, 도 2b에 도시된 기생 캐패시턴스들은 제1 입력 신호(A)에 영향을 미치지 아니할 수 있다. 이하의 도면들에서 도해의 편의상 활성 영역 상의 핀(fin)은 도시되지 아니하나, 본 개시의 예시적 실시예들이 평면형 트랜지스터를 포함하는 집적 회로뿐만 아니라 핀펫(FinFET)을 포함하는 집적 회로에도 적용될 수 있는 점은 이해될 것이다.
도 3a 내지 도 3e는 본 개시의 예시적 실시예들에 따른 점퍼의 예시들을 나타내는 도면들이다. 구체적으로, 도 3a 내지 도 3e는 활성 영역 상에서 게이트 라인의 더미 부분의 양측에 형성되는 소스/드레인 영역들을 전기적으로 연결하기 위한 점퍼의 예시들을 제3 방향으로 자른 단면들을 나타내는 단면도들이다. 도 3a 내지 도 3e에 도시된 바와 같이, 기판(SUB) 상에 배치된 활성 영역들(R31 내지 R35) 상에서 게이트 라인들(G31 내지 G35) 양측에 형성된 소스/드레인 영역들을 연결하기 위한 점퍼들이 제공될 수 있다.
도 3a를 참조하면, 일부 실시예들에서 점퍼는 하위 컨택들(TS31, TS32) 및 소스/드레인 컨택(CA31)을 포함할 수 있다. 하위 컨택들(TS31, TS32) 각각은 활성 영역(R31)과 연결되는 하면을 가질 수 있고, 게이트 라인(G31)보다 높은 높이(제3 방향의 길이)를 가질 수 있다. 소스/드레인 컨택(CA31)은 게이트 라인(G31)을 가로질러 제1 방향으로 연장될 수 있고, 하위 컨택들(TS31, TS32)와 연결되는 하면 및 메탈 패턴(M31)과 접촉하는 비아(V31)와 연결되는 상면을 가질 수 있으며, 게이트 라인(G31)로부터 이격됨으로써 게이트 라인(G31)과는 절연될 수 있다.
도 3b를 참조하면, 일부 실시예들에서 점퍼는 활성 영역(R32)과 연결되고 제1 방향으로 연장되는 소스/드레인 컨택(CA32)을 포함할 수 있다. 예를 들면 도 3b에 도시된 바와 같이, 소스/드레인 컨택(CA32)은 활성 영역(R32)과 연결된 하면 및 메탈 패턴(M32)과 접촉하는 비아(V32)와 연결되는 상면을 가질 수 있고, 게이트 라인(G32)을 가로질러 제1 방향으로 연장될 수 있다. 일부 실시예들에서, 게이트 라인(G32)이 형성된 후 게이트 라인(G32)의 상면 및 측면들 상에 절연 물질이 퇴적될 수 있고, 그 다음에 소스/드레인 컨택(CA32)이 형성될 수 있다. 도 3a의 소스/드레인 컨택(CA31)과 유사하게, 도 3b의 소스/드레인 컨택(CA32) 역시 게이트 라인(G32)로부터 이격됨으로써 게이트 라인(G32)과는 절연될 수 있다.
도 3c를 참조하면, 일부 실시예들에서 점퍼는 하위 컨택들(TS33, TS34) 및 게이트 컨택(CB31)을 포함할 수 있다. 하위 컨택들(TS33, TS34) 각각은 활성 영역(R33)과 연결되는 하면을 가질 수 있고, 게이트 라인(G33)과 동일한 높이(제3 방향의 길이)를 가질 수 있다. 게이트 컨택(CB31)은 게이트 라인(G33)을 가로질러 제1 방향으로 연장될 수 있고, 하위 컨택들(TS33, TS34)와 연결되는 하면 및 메탈 패턴(M33)과 접촉하는 비아(V33)와 연결되는 상면을 가질 수 있으며, 게이트 라인(G33)과 연결된 하면을 가짐으로써 게이트 라인(G33)과 전기적으로 연결될 수 있다.
도 3d를 참조하면, 일부 실시예들에서 점퍼는 소스/드레인 컨택들(CA33, CA34) 및 게이트 컨택(CB32)을 포함할 수 있다. 예를 들면 도 3d에 도시된 바와 같이, 소스/드레인 컨택들(CA33, CA34) 각각은 활성 영역(R34)과 연결된 하면을 가질 수 있고, 게이트 컨택(CB32)과 연결된 적어도 일부를 포함하는 측면을 가질 수 있다. 게이트 컨택(CB32)은 메탈 패턴(M34)과 접촉하는 비아(V34)와 연결되는 상면을 가질 수 있고, 게이트 라인(G34)과 연결된 하면을 가짐으로써 게이트 라인(G34)과 전기적으로 연결될 수 있다. 도 9a 및 도 9b를 참조하여 후술되는 바와 같이, 게이트 라인과 전기적으로 연결되는 점퍼(예컨대, 도 3c 또는 도 3d의 점퍼)는 게이트 라인을 상호연결의 일부로서 사용하기 위하여 채용될 수 있다. 상호연결은, 동일한 노드에 대응하는 2이상의 패턴들을 전기적으로 연결하기 위한 구조로서, 컨택, 비아, 배선층의 패턴 등과 같이 집적 회로에서 적어도 하나의 전도성 패턴을 포함하는 구조를 지칭할 수 있다.
도 3e를 참조하면, 일부 실시예뜰에서 점퍼는 하위 컨택들(TS35, TS36) 및 중간 컨택(CC32)을 포함할 수 있다. 하위 컨택들(TS35, TS36) 각각은 활성 영역(R35)과 연결되는 하면을 가질 수 있고, 게이트 라인(G35)보다 높은 높이를 가질 수 있다. 중간 컨택(CC32)은 게이트 라인(G35)를 가로질러 제1 방향으로 연장될 수 있고, 하위 컨택들(TS31, TS32)와 연결되는 하면을 가질 수 있으며, 게이트 라인(G35)로부터 이격됨으로써 게이트 라인(G35)과는 절연될 수 있다. 도 3a의 예시와 비교할 때, 중간 컨택(CC32)은 메탈 패턴(M35)와 접촉하는 비아(V35)로부터 제3 방향으로 이격될 수 있다. 즉, 중간 컨택(CC32)의 상면은 비아(V35)까지 연장되지 아니할 수 있다. 도 3e에서 비아(V35)는 중간 컨택(CC32)의 상면이 비아가 형성되는 면과 이격되는 것을 설명하기 위하여 도시된 것이다.도 2a, 도 2b 및 도 3a 내지 도 3e를 참조하여 전술된 점퍼의 구조들은 예시들에 불과하며, 도 2a, 도 2b 및 도 3a 내지 도 3e에 도시된 바와 상이한 구조의 점퍼들이 본 개시의 예시적 실시예들에 따른 크로스 커플 구조들에 채용될 수 있는 점은 이해될 것이다. 이하에서, 본 개시의 예시적 실시예들은 도 2b 및 도 3d의 점퍼들을 참조하여 주로 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 4a 및 도 4c는 본 개시의 예시적 실시예에 따른 집적 회로들(40a, 40b, 40c)의 레이아웃들을 개략적으로 나타내는 도면들이다. 구체적으로, 도 2a의 집적 회로(20)와 비교할 때, 도 4a의 집적 회로(40a)는 게이트 라인을 분리하는 절단 영역의 가능한 위치의 예시들을 나타내고, 도 4b의 집적 회로(40b)는 비아들의 가능한 위치들의 예시를 나타내고, 도 4c는 4개의 게이트 라인들을 포함하는 집적 회로(40c)를 나타낸다. 도 2a를 참조하여 전술된 바와 같이, 도 4a 및 도 4b의 제1 및 제2 게이트 라인(G41, G42)은 제1 및 제2 절단 영역(CT41, CT42)에 의해서 각각 절단될 수 있고, 도 4c의 제5 및 제6 게이트 라인(G45, G46)은 제3 및 제4 절단 영역(CT43, CT44)에 의해서 각각 절단될 수 있다. 이하에서, 도 4a 내지 도 4c에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 4a를 참조하면, 집적 회로(40a)는 제1 방향으로 상호 평행하게 연장되는 제1 및 제2 활성 영역(R41, R42)을 포함할 수 있고, 제2 방향으로 상호 평행하게 연장되는 제1, 제2 및 제3 게이트 라인(G41, G42, G43)을 포함할 수 있다. 제1 게이트 라인(G41)은 제1 절단 영역(CT41)에 의해서 분리된 제1 부분 게이트 라인(G41_1) 및 제1 더미 게이트 라인(G41_2)을 포함할 수 있고, 제1 입력 신호(A)가 제1 부분 게이트 라인(G41_1)에 인가될 수 있다. 제2 게이트 라인(G42)은 제2 절단 영역(CT42)에 의해서 분리된 제2 더미 게이트 라인(G42_1) 및 제2 부분 게이트 라인(G42_2)을 포함할 수 있고, 제1 입력 신호(A)가 제2 부분 게이트 라인(G42_2)에 인가될 수 있다. 제3 게이트 라인(G43)은 제1 및 제2 활성 영역(R41, R42)과 트랜지스터들을 각각 형성할 수 있고, 제2 입력 신호(B)가 인가될 수 있다. 또한, 집적 회로(40a)는 제1 더미 게이트 라인(G41_2)을 제1 방향으로 가로지르는 상위 컨택(CM41)을 포함하는 제1 점퍼 및 제2 더미 게이트 라인(G42_1)을 제1 방향으로 가로지르는 상위 컨택(CM42)을 포함하는 제2 점퍼를 포함할 수 있다.
제1 및 제2 절단 영역(CT41, CT42)은 신호가 인가되는 제1 및 제2 부분 게이트 라인(G41_1, G42_2)이 제1 및 제2 활성 영역(R41, R42) 사이 영역 상에서 말단을 가지도록 배치될 수 있다. 일부 실시예들에서, 제1 절단 영역(CT41)은, 제1 부분 게이트 라인(G41_1)이 제1 및 제2 활성 영역(R41, R42) 사이 영역 상에서 말단을 가지고 제1 더미 게이트 라인(G41_2)이 제2 활성 영역(R42)의 경계 상에서 말단을 가지도록, 제1 게이트 라인(G41)을 절단할 수 있다. 일부 실시예들에서, 제2 절단 영역(CT42)은, 제2 부분 게이트 라인(G42_2)이 제1 및 제2 활성 영역(R41, R42) 사이 영역 상에서 말단을 가지고 제2 더미 게이트 라인(G42_1)이 제1 활성 영역(R41) 상에서 말단을 가지도록, 제2 게이트 라인(G42)을 절단할 수 있다.
도 4b를 참조하면, 게이트 라인들에 연결되는 게이트 컨택 및 비아들은 제1 방향으로 정렬될 수 있다. 예를 들면, 도 4b에 도시된 바와 같이, 집적 회로(40b)에서, 제3 부분 게이트 라인(G41_1)과 전기적으로 연결된 제1 비아(V41), 제4 부분 게이트 라인(G42_2)과 전기적으로 연결된 제2 비아(V42) 및 제3 게이트 라인(G43)과 전기적으로 연결된 제3 비아(V43)는 제1 방향으로 정렬될 수 있다.
도 4c를 참조하면, 집적 회로(40c)는 제1 방향으로 상호 평행하게 연장되는 제3 및 제4 활성 영역(R43, R44)를 포함할 수 있고, 제2 방향으로 상호 평행하게 연장되는 제4 내지 제7 게이트 라인(G44 내지 G47)을 포함할 수 있다. 제4 게이트 라인(G44)은 제3 절단 영역(CT43)에 의해서 분리된 제3 부분 게이트 라인(G41_1) 및 제1 더미 게이트 라인(G44_2)을 포함할 수 있고, 제1 입력 신호(A)가 제3 부분 게이트 라인(G41_1)에 인가될 수 있다. 제5 게이트 라인(G45)은 제4 절단 영역(CT44)에 의해서 분리된 제2 더미 게이트 라인(G45_1) 및 제4 부분 게이트 라인(G45_2)을 포함할 수 있고, 제1 입력 신호(A)가 제4 부분 게이트 라인(G45_2)에 인가될 수 있다. 제6 및 제7 게이트 라인(G46, G47)은 제4 및 제5 게이트 라인(G44, G45) 사이에서 제 2 방향으로 연장될 수 있고, 제3 및 제4 활성 영역(R43, R44)과 트랜지스터들을 각각 형성할 수 있고, 제2 입력 신호(B)가 인가될 수 있다. 제6 및 제7 게이트 라인(G46, G47)은 게이트 컨택(CB41)을 통해서 전기적으로 상호연결될 수 있다. 또한, 집적 회로(40c)는 제1 더미 게이트 라인(G44_2)을 제1 방향으로 가로지르는 상위 컨택(CM43)을 포함하는 제1 점퍼 및 제2 더미 게이트 라인(G45_1)을 제1 방향으로 가로지르는 상위 컨택(CM44)을 포함하는 제2 점퍼를 포함할 수 있다.
도 4a 및 도 4b의 집적 회로들(40a, 40b)과 비교할 때, 도 4c의 집적 회로(40c)는 제2 입력 신호(B)가 인가되는 2개의 상호 평행한 제6 및 제7 게이트 라인(G46, G47)을 포함할 수 있다. 이에 따라, 제4 게이트 라인(G44) 및 제5 게이트 라인(G45) 사이에서 라우팅을 위한 공간이 확보될 수 있는 한편, 제2 입력 신호(B)가 인가되는 트랜지스터들은 게이트 능력(gate strength)이 증가할 수 있다. 예를 들면, 도 4a의 집적 회로(40a)에서 제1 활성 영역(R41)과 제3 게이트 라인(G43)이 형성하는 트랜지스터와 비교할 때, 도 4c의 집적 회로(40c)에서 제3 활성 영역(R43)과 제6 및 제7 게이트 라인(G46, G47)이 각각 형성하는 트랜지스터들은 근사적으로 2배의 게이트 능력을 제공할 수 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 집적 회로들(50a, 50b)의 레이아웃들을 개략적으로 나타내는 도면들이다. 구체적으로, 도 4a의 집적 회로(40a)와 비교할 때, 도 5a 및 도 5b의 집적 회로들(50a, 50b)의 제1 및 제2 게이트 라인(G51, G52)에서 더미 부분이 제거될 수 있다. 도 4a를 참조하여 전술된 바와 유사하게, 도 5a 및 도 5b의 제1 및 제2 게이트 라인(G51, G52)은 제1 및 제2 절단 영역(CT51, CT52)에 의해서 각각 절단될 수 있다. 이하에서, 도 5a 및 도 5b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 5a를 참조하면, 집적 회로(50a)는 제1 방향으로 상호 평행하게 연장되는 제1 및 제2 활성 영역(R51, R52)을 포함할 수 있고, 제2 방향으로 상호 평행하게 연장되는 제1, 제2 및 제3 게이트 라인(G51, G52, G53)을 포함할 수 있다. 제1 게이트 라인(G51)은 제1 절단 영역(CT51)에 의해서 분리된 제1 부분 게이트 라인(G51_1) 및 제1 더미 게이트 라인(G51_2)을 포함할 수 있고, 제1 입력 신호(A)가 제1 부분 게이트 라인(G51_1)에 인가될 수 있다. 제2 게이트 라인(G52)은 제2 절단 영역(CT52)에 의해서 분리된 제2 더미 게이트 라인(G52_1) 및 제2 부분 게이트 라인(G52_2)을 포함할 수 있고, 제1 입력 신호(A)가 제2 부분 게이트 라인(G52_2)에 인가될 수 있다. 제3 게이트 라인(G53)은 제1 및 제2 활성 영역(R51, R52)과 트랜지스터들을 각각 형성할 수 있고, 제2 입력 신호(B)가 인가될 수 있다.
일부 실시예들에서, 제1 게이트 라인(G51)은 제2 활성 영역(R52)과 수직 방향으로 중첩되는 영역을 포함하는 영역에서 제거될 수 있다. 유사하게, 제2 게이트 라인(G52)은 제1 활성 영역(R51)과 수직 방향으로 중첩되는 영역을 포함하는 영역에서 제거될 수 있다. 이에 따라, 제1 및 제2 게이트 라인(G51, G52)의 더미 부분에 기인하는 기생 캐패시턴스들이 제거될 수 있다.
도 5b를 참조하면, 집적 회로(50b)는 도 5a의 집적 회로(50a)와 유사하게, 일부가 제거된 제1 및 제2 게이트 라인(G51, G52)을 포함할 수 있고, 추가적으로 제1 및 제2 게이트 라인(G51, G52)의 제거된 부분과 수직 방향으로 중첩되는 점퍼들을 더 포함할 수 있다. 예를 들면, 집적 회로(50b)는, 제1 절단 영역(CT51)을 제1 방향으로 가로지르고 제1 상위 컨택(CM51)을 포함하는 제1 점퍼를 포함할 수 있고, 제2 절단 영역(CT52)을 제1 방향으로 가로지르고 제2 상위 컨택(CM52)을 포함하는 제2 점퍼를 포함할 수 있다. 제1 및 제2 게이트 라인(G51, G52)의 더미 부분들이 제거되었으므로, 도 2b를 참조하여 전술된 바와 같이, 제1 및 제2 점퍼에 기인하는 기생 캐패시턴스들은 제1 입력 신호(A)에 영향을 미치지 아니할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 집적 회로(60)의 레이아웃을 개략적으로 나타내는 도면이다. 구체적으로, 도 5a 및 도 5b의 집적 회로들(50a, 50b)과 비교할 때, 도 6의 집적 회로(60)에서 제1 및 제2 게이트 라인(G61, G62)은 절연 물질로 채워진 제1 및 제2 절단 영역(CT61, CT62)에 의해서 각각 절단될 수 있다.
도 6을 참조하면, 집적 회로(60)는 제1 방향으로 상호 평행하게 연장되는 제1 및 제2 활성 영역(R61, R62)을 포함할 수 있고, 제2 방향으로 상호 평행하게 연장되는 제1, 제2 및 제3 게이트 라인(G61, G62, G63)을 포함할 수 있다. 제1 게이트 라인(G61)은 제1 절단 영역(CT61)에 의해서 분리된 제1 부분 게이트 라인(G61_1) 및 제1 더미 게이트 라인(G61_2)을 포함할 수 있고, 제1 입력 신호(A)가 제1 부분 게이트 라인(G61_1)에 인가될 수 있다. 제2 게이트 라인(G62)은 제2 절단 영역(CT62)에 의해서 분리된 제2 더미 게이트 라인(G62_1) 및 제2 부분 게이트 라인(G62_2)을 포함할 수 있고, 제1 입력 신호(A)가 제2 부분 게이트 라인(G62_2)에 인가될 수 있다. 제3 게이트 라인(G63)은 제1 및 제2 활성 영역(R61, R62)과 트랜지스터들을 각각 형성할 수 있고, 제2 입력 신호(B)가 인가될 수 있다.
일부 실시예들에서, 제1 및 제2 절단 영역(CT61, CT62)은 절연 물질로 채워질 수 있다. 예를 들면, 제1 절단 영역(CT61)은 디퓨전 브레이크(diffusion break)로서 제1 게이트 라인(G61)뿐만 아니라 제2 활성 영역(R62)의 적어도 일부를 제거할 수 있고, 제거된 영역은 절연 물질로 채워질 수 있다. 이에 따라, 제1 게이트 라인(G61)의 더미 부분은 디퓨전 브레이크에 의해 제거될 수 있고, 제2 게이트 라인(G62)의 더미 부분 역시 디퓨전 브레이크에 의해 제거될 수 있다. 비록 도시되지 아니하였으나, 도 5b의 집적 회로(50b)와 유사하게, 일부 실시예들에서, 도 6의 집적 회로(60)는 디퓨전 브레이크를 제1 방향으로 가로지르는 점퍼들을 더 포함할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 집적 회로(70)의 레이아웃을 개략적으로 나타내는 도면이다. 구체적으로, 도 2a의 집적 회로(20)와 비교할 때, 도 7의 레이아웃에서 제2 게이트 라인(G72)은 절단 영역에 의해서 절단되지 아니할 수 있다.
도 7을 참조하면, 집적 회로(70)는 제1 방향으로 상호 평행하게 연장되는 제1 및 제2 활성 영역(R71, R72)을 포함할 수 있고, 제2 방향으로 상호 평행하게 연장되는 제1, 제2 및 제3 게이트 라인(G71, G72, G73)을 포함할 수 있다. 또한, 집적 회로(70)는 제1, 제2 및 제3 게이트 라인(G71, G72, G73) 위에서 제1 방향으로 상호 평행하게 연장되는 제1 내지 제5 메탈 라인(M71 내지 M75)을 포함할 수 있다. 도 7에 도시된 바와 같이, 제1 메탈 라인(M71)은 제1 방향으로 상호 이격된 제1 및 제2 메탈 패턴(M71_1, M71_2)을 포함할 수 있다. 본 명세서에서 메탈 라인 및 메탈 패턴은 컨택 및 비아를 통해서 게이트 라인 및/또는 소스/드레인 영역과 연결되는 배선(wiring)층에 형성된 임의의 패턴을 지칭할 수 있고, 금속과 상이한 전도성 물질을 포함할 수도 있다.
제1 게이트 라인(G71)은 제1 절단 영역(CT71)에 의해서 분리된 제1 부분 게이트 라인(G71_1) 및 제1 더미 게이트 라인(G71_2)을 포함할 수 있고, 제1 입력 신호(A)가 제1 부분 게이트 라인(G71_1)에 인가될 수 있다. 또한, 집적 회로(70)는 제1 더미 게이트 라인(G71_2)을 제1 방향으로 가로지르는 제1 상위 컨택(CM71)을 포함하는 제1 점퍼를 포함할 수 있다. 제1 부분 게이트 라인(G71_1)에 인가되는 제1 입력 신호(A)는 제1 절단 영역(CT71)에 기인하여 제1 상위 컨택(CM71)에 의해서 발생하는 기생 캐패시턴스로부터 영향을 받지 아니할 수 있다.
제2 게이트 라인(G62)은 도 7에 도시된 바와 같이, 제1 활성 영역(R71)으로부터 제2 활성 영역(R72)까지 제2 방향으로 연속적으로 연장될 수 있다. 또한, 제1 활성 영역(R71) 상에서 제2 게이트 라인(G72)의 양측에 형성된 소스/드레인 영역들을 연결하기 위한 제2 점퍼는 제2 게이트 라인(G72)을 제1 방향으로 가로지르는 제2 메탈 패턴(M71_2)을 포함할 수 있다. 도 2b를 참조하여 전술된 바와 같이, 제1 방향으로 연장되는 컨택, 예컨대 상위 게이트 컨택 또는 소스/드레인 컨택은 게이트 라인과의 근거리에 기인하여 상대적으로 높은 기생 캐패시턴스를 유발하는 반면, 컨택 및 비아보다 상위의 메탈 패턴은 게이트 라인과의 원거리에 기인하여 상대적으로 낮은 기생 캐패시턴스를 유발할 수 있다. 이에 따라, 일부 실시예들에서, 메탈 패턴을 포함하는 제2 점퍼를 가로지르는 제2 게이트 라인(G72)은 절단 영역에 의해서 절단되지 아니할 수 있고, 제1 및 제2 활성 영역(R71, R72) 사이에서 제2 방향으로 연속적으로 연장될 수 있다.
도 8a 내지 도 8c는 본 개시의 예시적 실시예들에 따른 집적 회로들(80a, 80b, 80c)의 레이아웃들을 개략적으로 나타내는 도면들이다. 구체적으로, 도 8a 내지 도 8c는 감소된 크기를 가지는 집적 회로의 레이아웃에서 가능한 크로스 커플 구조들을 도시한다. 도 2a 등을 참조하여 전술된 레이아웃들과 비교할 때, 도 8a 내지 도 8c의 집적 회로들(80a, 80b, 80c)에서 제1, 제2 및 제3 게이트 라인(G81, G82, G83) 중 가운데 배치되는 제3 게이트 라인(G83)은, 상이한 제1 및 제2 입력 신호(A, B)가 각각 인가되는 제1 및 제2 부분 게이트 라인(G83_1, G83_2)을 포함할 수 있다. 이하에서, 도 8a 내지 도 8c에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 8a를 참조하면, 집적 회로(80a)는 제1 방향으로 상호 평행하게 연장되는 제1 및 제2 활성 영역(R81, R82)을 포함할 수 있고, 제2 방향으로 상호 평행하게 연장되는 제1, 제2 및 제3 게이트 라인(G81, G82, G83)을 포함할 수 있다. 또한, 집적 회로(80a)는 제1 방향으로 상호 평행하게 연장되는 제2, 제3 및 제4 메탈 라인(M82, M83, M84)을 포함할 수 있다. 반도체 공정이 미세화됨에 따라 제1 및 제2 활성 영역(R81, R82) 사이 거리가 축소될 수 있고, 이에 따라 제1 및 제2 활성 영역(R81, R82) 사이 영역 상에서 상호 평행하게 제1 방향으로 연장되는 메탈 라인들의 개수도 감소할 수 있다. 예를 들면, 도 8a의 집적 회로(80a)는 제1 및 제2 활성 영역(R81, R82) 사이에서 3개의 상호 평행한 제2, 제3 및 제4 메탈 라인(M82, M83, M84)을 포함할 수 있다. 메탈 라인들의 개수의 감소에 기인하여 라우팅이 용이하지 아니할 수 있고, 라우팅 혼잡을 해소하기 위한 크로스 커플 구조가 요구될 수 있다. 이와 같이, 감소된 개수의 메탈 라인들을 포함하는 구조는 로우 트랙 구조로서 지칭될 수 있고, 감소된 개수의 메탈 라인들을 포함하는 표준 셀은 로우 트랙 표준 셀으로 지칭될 수 있다. 비록 도 8a에 도시되지 아니하였으나, 집적 회로(80a)는 제2 메탈 라인(M82)에 인접한 제1 메탈 라인 및 제4 메탈 라인(M84)에 인접한 제5 메탈 라인을 더 포함할 수 있다.
제1 및 제2 게이트 라인(G81, G82)은 제1 및 제2 활성 영역(R81, R82) 사이 영역 상에서 제2 방향으로 연속적으로 연장될 수 있는 한편, 제3 게이트 라인(G83)은 제1 절단 영역(CT81)에 의해서 분리된 제1 및 제2 부분 게이트 라인(G83_1, G83_2)을 포함할 수 있다. 도 8a에 도시된 바와 같이, 제1 입력 신호(A)가 제1 게이트 라인(G81) 및 제2 부분 게이트 라인(G83_2)에 인가될 수 있는 한편, 제2 입력 신호(B)가 제2 게이트 라인(G82) 및 제1 부분 게이트 라인(G83_1)에 인가될 수 있다. 또한, 집적 회로(80a)는 제1 게이트 라인(G81)을 제1 방향으로 가로지르는 제1 상위 컨택(CM81)을 포함하는 제1 점퍼를 포함할 수 있고, 제2 게이트 라인(G82)을 제1 방향으로 가로지르는 제2 상위 컨택(CM82)을 포함하는 제2 점퍼를 포함할 수 있다.
일부 실시예들에서, 내부 신호(Y)를 라우팅하기 위하여, 제2 방향으로 연장되는 게이트 컨택들이 사용될 수 있다. 예를 들면, 도 8a에 도시된 바와 같이, 집적 회로(80a)는, 제1 게이트 라인(G81) 및 제1 부분 게이트 라인(G83_1)이 제1 활성 영역(R81)과 각각 형성하는 트랜지스터들이 공유하는 소스/드레인 영역과 연결된 하면을 가지고 제2 방향으로 연장되는 제1 소스/드레인 컨택(CA81)을 포함할 수 있다. 또한, 집적 회로(80a)는, 제2 게이트 라인(G82) 및 제2 부분 게이트 라인(G83_2)이 제2 활성 영역(R82)과 각각 형성하는 트랜지스터들이 공유하는 소스/드레인 영역과 연결된 하면을 가지고 제2 방향으로 연장되는 제2 소스/드레인 컨택(CA82)을 포함할 수 있다. 제1 및 제2 소스/드레인 컨택(CA81, CA82)은 제1 방향으로 상호 중첩될 때까지 연장될 수 있고, 예컨대 제1 방향으로 연장되는 제3 메탈 라인(M83)을 통해서 전기적으로 연결될 수 있다. 또한, 제1 입력 신호(A)가 인가되는 제1 게이트 라인(G81) 및 제2 부분 게이트 라인(G83_2)은 제4 메탈 라인(M84)을 통해서 전기적으로 상호연결될 수 있고, 제2 입력 신호(B)가 인가되는 제2 게이트 라인(G82) 및 제1 부분 게이트 라인(G83_1)은 제2 메탈 라인(M82)을 통해서 전기적으로 상호연결될 수 있다.
도 8b를 참조하면, 집적 회로(80b)는 메탈 패턴을 포함하는 점퍼를 포함할 수 있다. 예를 들면, 집적 회로(80b)는 도 8b에 도시된 바와 같이, 제1 게이트 라인(G81)을 제1 방향으로 가로지르는 제5 메탈 라인(M85)을 포함하는 제1 점퍼를 포함할 수 있고, 제2 게이트 라인(G82)을 제1 방향으로 가로지르는 제1 메탈 라인(M81)을 포함하는 제2 점퍼를 포함할 수 있다. 도 7을 참조하여 전술된 바와 같이, 게이트 라인을 가로지는 메탈 라인(또는 메탈 패턴)과 게이트 라인 사이 거리에 기인하여, 메탈 라인을 포함하는 점퍼에 의한 기생 캐패시턴스는 상대적을 작을 수 있다.
도 8c를 참조하면, 집적 회로(80c)는 더미 부분이 각각 제거된 제1 및 제2 게이트 라인(G81, G82)을 포함할 수 있다. 예를 들면, 도 8c에 도시된 바와 같이, 제1 게이트 라인(G81)에서 제2 활성 영역(R82)과 수직 방향으로 중첩되는 영역을 포함하는 영역이 제2 절단 영역(CT82)에 의해서 제거될 수 있고, 제1 입력 신호(A)가 인가되는 제3 부분 게이트 라인(G81_1) 및 제1 더미 게이트 라인(G81_2)으로 분리될 수 있다. 또한, 제2 게이트 라인(G82)에서 제1 활성 영역(R81)과 수직 방향으로 중첩되는 영역을 포함하는 영역이 제3 절단 영역(CT83)에 의해서 제거될 수 있다. 제2 입력 신호(B)가 인가되는 제4 부분 게이트 라인(G82_2) 및 제2 더미 게이트 라인(G82_1)으로 분리될 수 있다.
도 9a 및 도 9b는 본 개시의 예시적 실시예들에 따른 집적 회로들(90a, 90b)의 레이아웃들을 개략적으로 나타내는 도면들이다. 구체적으로, 도 9a 및 도 9b는 감소된 크기를 가지는 레이아웃에서 가능한 크로스 커플 구조를 도시한다. 도 8a 내지 도 8c의 집적 회로들(80a, 80b, 80c)과 비교할 때, 도 9a 내지 도 9c의 집적 회로들(90a, 90b, 90c)에서 제1, 제2 및 제3 게이트 라인(G91, G92, G93) 중 가운데 배치되는 제3 게이트 라인(G93)은 내부 신호(Y)의 라우팅을 위하여 사용될 수 있다. 이하에서, 도 9a 및 도 9b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 9a를 참조하면, 집적 회로(90a)는 제1 방향으로 상호 평행하게 연장되는 제1 및 제2 활성 영역(R91, R92)을 포함할 수 있고, 제2 방향으로 상호 평행하게 연장되는 제1, 제2 및 제3 게이트 라인(G91, G92, G93)을 포함할 수 있다. 또한, 집적 회로(90a)는 제1 방향으로 상호 평행하게 연장되는 제1, 제2 및 제4 메탈 라인(M91, M92, M94)을 포함할 수 있다. 도 9a에 도시된 바와 같이, 제2 메탈 라인(M92)은 제1 및 제2 입력 신호(A, B)가 각각 인가되는 메탈 패턴들(M92_1, M92_2)을 포함할 수 있고, 제4 메탈 라인(M94)은 제2 및 제1 입력 신호(B, A)가 각각 인가되는 메탈 패턴들(M94_1, M94_2)을 포함할 수 있다. 비록 도 9a에 도시되지 아니하였으나, 집적 회로(90a)는 제2 및 제4 메탈 라인(M92, M94) 사이 제3 메탈 라인 및 제4 메탈 라인(M94)에 인접한 제5 메탈 라인(M95)을 더 포함할 수 있다.
제1 게이트 라인(G91)은 제1 절단 영역(CT91)에 의해서 분리된 제1 및 제2 부분 게이트 라인(G91_1, G91_2)을 포함할 수 있고, 제1 및 제2 입력 신호(A, B)가 제1 및 제2 부분 게이트 라인(G91_1, G91_2)에 각각 인가될 수 있다. 또한, 제2 게이트 라인(G82)은 제2 절단 영역(CT92)에 의해서 분리된 제3 및 제4 부분 게이트 라인(G92_1, G92_2)을 포함할 수 있고, 제2 및 제1 입력 신호(B, A)가 제3 및 제4 부분 게이트 라인(G92_1, G92_2)에 각각 인가될 수 있다. 제3 게이트 라인(G93)은 제1 활성 영역(R91)으로부터 제2 활성 영역(R92)까지 제2 방향으로 연속적으로 연장될 수 있다.
집적 회로(90a)는 제1 활성 영역(R91) 상에서 제3 게이트 라인(G93) 양측에 형성된 소스/드레인 영역들을 전기적으로 연결하는 제1 점퍼를 포함할 수 있고, 제1 점퍼는, 제3 게이트 라인(G93)을 가로질러 제1 방향으로 연장되고 제3 게이트 라인(G93)과 연결된 하면을 가지는 제1 게이트 컨택(CB91)을 포함할 수 있다. 또한, 집적 회로(90a)는 제2 활성 영역(R92) 상에서 제3 게이트 라인(G93) 양측에 형성된 소스/드레인 영역들을 전기적으로 연결하는 제2 점퍼를 포함할 수 있고, 제2 점퍼는, 제3 게이트 라인(G93)을 가로질러 제1 방향으로 연장되고 제3 게이트 라인(G93)과 연결된 하면을 가지는 제2 게이트 컨택(CB92)을 포함할 수 있다. 이에 따라, 제1 활성 영역(R91) 상에 형성된 내부 신호(Y)에 대응하는 노드 및 제2 활성 영역(R92) 상에 형성된 내부 신호(Y)에 대응하는 노드는, 메탈 라인을 사용하지 아니하고서 제3 게이트 라인(G93)을 통해서 전기적으로 상호연결될 수 있고, 이에 따라 크로스 커플 구조의 라우팅 혼잡이 감소할 수 있다. 도 9a에 도시된 바와 같이, 내부 신호(Y)는 제1 메탈 라인(M91)을 통해서 추가적으로 라우팅될 수 있다.
도 9b를 참조하면, 제1 및 제2 게이트 라인(G91, G92)은 하나의 절단 영역, 즉 제3 절단 영역(CT93)에 의해서 절단될 수 있다. 반도체 공정에 기인하여 도 9a에 도시된 제1 및 제2 절단 영역(CT91, CT92)과 같이 상대적으로 작은 제1 방향의 길이를 가지는 절단 영역의 형성이 용이하지 아니한 경우, 도 9b에 도시된 바와 같이, 제1 및 제2 게이트 라인(G91, G92)과 중첩되는 제3 절단 영역(CT3)이 형성될 수 있다.
제3 절단 영역(CT3)에 의해서 제1 및 제2 게이트 라인(G91, G92)은 물론 제1 및 제2 게이트 라인(G91, G92) 사이의 제3 게이트 라인(G93) 역시 제3 절단 영역(CT93)에 의해서 제5 및 제6 부분 게이트 라인(G93_1, G93_2)으로 분리될 수 있다. 도 9b에 도시된 바와 같이, 집적 회로(90b)는 제5 및 제6 부분 게이트 라인(G93_1, G93_2)과 연결되는 하면을 가지고 제2 방향으로 연장되는 제3 게이트 컨택(CB93)을 포함할 수 있고, 이에 따라 제5 및 제6 부분 게이트 라인(G93_1, G93_2)은 제3 게이트 컨택(CB93)을 통해서 전기적으로 상호연결될 수 있다. 도 9b에 도시된 바와 같이, 내부 신호(Y)는 제3 메탈 라인(M93)을 통해서 추가적으로 라우팅될 수 있다.
도 10a는 본 개시의 예시적 실시예들에 따른 집적 회로들(100a, 100b)의 레이아웃을 나타내는 도면이다. 구체적으로, 도 10a 및 도 10b는 제1 및 제2 입력 신호(A, B)를 위하여 2개의 상호 인접한 제1 및 제2 게이트 라인(G101, G102)를 포함하는 집적 회로들(100a, 100b)의 레이아웃을 나타낸다. 이하에서, 도 10a 및 도 10b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 10a를 참조하면, 집적 회로(100a)는 제1 방향으로 상호 평행하게 연장되는 제1 및 제2 활성 영역(R101, R102)을 포함할 수 있고, 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 게이트 라인(G101, G102)을 포함할 수 있다. 또한, 집적 회로(100a)는 제1 방향으로 상호 평행하게 연장되는 제2, 제3 및 제4 메탈 라인(M102, M103, M104)을 포함할 수 있고, 제2 메탈 라인(M102)은 제1 및 제2 입력 신호(A, B)가 각각 인가되는 메탈 패턴들(M102_1, M102_2)을 포함할 수 있고, 제4 메탈 라인(M104)은 제2 및 제1 입력 신호(B, A)가 각각 인가되는 메탈 패턴들(M104_1, M104_2)을 포함할 수 있다. 비록 도시되지 아니하였으나, 집적 회로(100a)는 제2 메탈 라인(M102)에 인접한 제1 메탈 라인(M101) 및 제4 메탈 라인(M104)에 인접한 제5 메탈 라인(M105)을 더 포함할 수 있다.
제1 및 제2 게이트 라인(G101, G102)은, 도 9b를 참조하여 전술된 바와 유사하게, 제1 절단 영역(CT101)에 의해서 절단될 수 있다. 이에 따라, 제1 게이트 라인(G101)은 제1 입력 신호(A)가 인가되는 제1 부분 게이트 라인(G101_1) 및 제2 입력 신호(B)가 인가되는 제2 부분 게이트 라인(G101_2)을 포함할 수 있고, 제2 게이트 라인(G102)은 제2 입력 신호(B)가 인가되는 제3 부분 게이트 라인(G102_1) 및 제1 입력 신호(A)가 인가되는 제4 부분 게이트 라인(G102_2)을 포함할 수 있다.
일부 실시예들에서, 내부 신호(Y)를 라우팅하기 위하여, 제2 방향으로 연장되는 소스/드레인 컨택이 사용될 수 있다. 예를 들면, 도 10a에 도시된 바와 같이, 집적 회로(100a)는, 제1 부분 게이트 라인(G101_1)과 제3 부분 게이트 라인(G102_1)이 제1 활성 영역(R101)과 각각 형성하는 트랜지스터들이 공유하는 소스/드레인 영역 및 제2 부분 게이트 라인(G101_2)과 제4 부분 게이트 라인(G102_2)에 제2 활성 영역(R102)과 각각 형성하는 트랜지스터들이 공유하는 소스/드레인 영역과 연결된 하면을 가지는 제1 소스/드레인 컨택(CA101)을 포함할 수 있다. 도 10a에 도시된 바와 같이, 제1 소스/드레인 컨택(CA101)은 제1 활성 영역(R101)으로부터 제2 활성 영역(R102)까지 제2 방향으로 연속적으로 연장될 수 있고, 이에 따라 제1 활성 영역(R101) 상에 형성된 내부 신호(Y)에 대응하는 노드 및 제2 활성 영역(R102) 상에 형성된 내부 신호(Y)에 대응하는 노드는, 메탈 라인을 사용하지 아니하고서 제1 소스/드레인 컨택(CA101)을 통해서 전기적으로 상호연결될 수 있고, 이에 따라 크로스 커플 구조의 라우팅 혼잡이 감소할 수 있다. 또한, 2개의 게이트 라인들을 사용하여 구현된 크로스 커플 구조에 기인하여, 집적 회로(100a)의 레이아웃은 감소된 면적을 가질 수 있다. 도 10a에 도시된 바와 같이, 내부 신호(Y)는 제3 메탈 라인(M103)을 통해서 추가적으로 라우팅될 수 있다.
도 10b를 참조하면, 크로스 커플 구조에서 동일한 입력 신호가 인가되는, 상이한 게이트 라인들의 부분 게이트 라인들을 전기적으로 상호연결하기 위하여, 컨택이 사용될 수 있다. 도 10b에 도시된 바와 같이, 집적 회로(100b)에서 제1 입력 신호(A)가 인가되는 제1 부분 게이트 라인(G101_1) 및 제4 부분 게이트 라인(G102_2)은, 제1 절단 영역(CT101) 위에서 상위 컨택(CM101)을 통해서 전기적으로 상호연결될 수 있다. 일부 실시예들에서, 도 10b에 도시된 바와 같이, 상위 컨택(CM101)은 제1 및 제2 방향과 평행하지 아니한 방향으로 연장되는 부분을 가질 수도 있고, 일부 실시예들에서, 도 10b에 도시된 바와 상이하게, 상위 컨택(CM101)은 제1 또는 제2 방향과 평행하게 연장되는 부분들로서 구성될 수도 있다. 상위 컨택(CM101)은 게이트 컨택들을 통해서 제1 및 제4 부분 게이트 라인(G101_1, G102_2)과 각각 전기적으로 연결될 수 있다. 일부 실시예들에서, 도 10b의 상위 컨택(CM101)은 비아로부터 수직 방향으로 이격된 상면을 가지는 중간 컨택(도 3e의 CC32)으로 대체될 수 있다. 도 10b에 도시된 바와 같이, 내부 신호(Y)는 제1 메탈 라인(M101), 제2 금속층(M2)의 메탈 라인(M201), 제5 메탈 라인(M105)를 통해서 라우팅 될 수 있다.
도 11a 내지 도 11c는 본 개시의 예시적 실시예들에 따른 집적 회로들(110a, 110b, 110c)의 레이아웃들을 개략적으로 나타내는 도면들이다. 구체적으로, 도 11a 내지 도 11c는, 도 1b의 래치(10')를 포함하는 집적 회로의 예시들로서, 크로스 커플 구조 및 크로스 커플 구조의 신호들의 라우팅을 위한 메탈 패턴들을 포함하는 집적 회로들(110a, 110b, 110c)을 나타내고, 도해의 편의를 위하여, 최하위 배선층(예컨대, M1 층)에 포함된 메탈 패턴들만이 도시된다. 도 2a를 참조하여 전술된 바와 유사하게, 집적 회로들(110a, 110b, 110c)에서 제1 입력 신호(A)를 위한 게이트 라인들 각각은 절단 영역에 의해서 분리될 수 있다. 이하에서 도 11a 내지 도 11c는 도 1b를 참조하여 설명될 것이고, 도 11a 내지 도 11c에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 11a를 참조하면, 집적 회로(110a)는 래치 입력 신호(IN)를 위한 제1 메탈 패턴(21), 제1 입력 신호(A)를 위한 제2 메탈 패턴(22)과 제4 메탈 패턴(22, 24), 제2 입력 신호(B)를 위한 제3 메탈 패턴(23), 래치 출력 신호(OUT)를 위한 제5 메탈 패턴(25)과 제7 메탈 패턴(27), 및 내부 신호(Y)를 위한 제6 메탈 패턴(26)을 포함할 수 있다. 제1 내지 제5 메탈 라인(21 내지 25)은 상위 배선층의 패턴들과의 연결을 위한 비아의 배치를 위하여, 도 11a에 도시된 바와 같이, 제2 방향으로 연장된 형상을 가질 수 있다.
래치 입력 신호(IN), 제1 및 제2 입력 신호(A, B) 및 래치 출력 신호(OUT)를 위한 제1 내지 제5 메탈 패턴(21 내지 25)을 도 11a에 도시된 바와 같이 배치하는 경우, 집적 회로(110a)는, 후술되는 도 11b 및 도 11c의 집적 회로들(110b, 110c)과 비교할 때, 제1 내지 제5 메탈 패턴(21 내지 25)을 위한 상대적으로 많은 수의 상위 배선층에 포함된 메탈 패턴들 및 비아들을 포함할 수 있다. 다른 한편으로, 도 11b 및 도 11c를 참조하여 후술되는 바와 같이, 크로스 커플 구조를 위하여 제안된 형상의 메탈 패턴에 의해서 메탈 패턴들 및 비아들의 개수가 감소할 수 있고, 이에 따라 전력 소모 및 라우팅 혼잡이 감소할 수 있다.
도 11b를 참조하면, 집적 회로(110b)는 래치 입력 신호(IN)를 위한 제1 메탈 패턴(31), 제1 입력 신호(A)를 위한 제2 메탈 패턴(32), 제2 입력 신호(B)를 위한 제3 메탈 패턴(33), 래치 출력 신호(OUT)를 위한 제5 메탈 패턴(35)과 제7 메탈 패턴(37), 및 내부 신호(Y)를 위한 제6 메탈 패턴(36)을 포함할 수 있다. 도 11a의 집적 회로(110a)와 비교할 때, 도 11b의 집적 회로(110b)는 제1 입력 신호(A)를 위한 'C' 형상의 제2 메탈 패턴(32)을 포함할 수 있다. 예를 들면, 도 11b에 도시된 바와 같이, 제2 메탈 패턴(32)은 제2 방향으로 각각 연장되는 제1 및 제2 부분(32_1, 32_2)을 포함할 수 있고, 제1 및 제2 부분(32_1, 32_2)의 일단들과 연결되고 제1 방향으로 연장되는 제3 부분(32_3)을 포함할 수 있다.
제2 메탈 패턴(32)의 제3 부분(32_3)에 기인하여, 제2 입력 신호(B)를 위한 제3 메탈 패턴(33)은, 도 11a의 제3 메탈 패턴(23)과 비교할 때, 감소된 제2 방향의 길이를 가질 수 있다. 예를 들면, 도 11b의 제3 메탈 패턴(33)은 아일랜드 패턴으로 지칭될 수 있고, 일부 실시예들에서, 제3 메탈 패턴(33)은 설계 규칙에 따른 길이 보다 작은 제2 방향의 길이를 가질 수 있다. 도 11b에 도시된 바와 같이, 크로스 커플 구조에서 제1 입력 신호(A)가 인가되는 2개의 게이트 라인들을 전기적으로 연결하기 위하여 제2 메탈 패턴(32)이 사용됨으로써, 상위 배선층의 추가적인 패턴들이 생략될 수 있다.
도 11c를 참조하면, 집적 회로(110c)는 래치 입력 신호(IN)를 위한 제1 메탈 패턴(41), 제1 입력 신호(A)를 위한 제2 메탈 패턴(42), 제2 입력 신호(B)를 위한 제3 메탈 패턴(43), 래치 출력 신호(OUT)를 위한 제5 메탈 패턴(45), 및 내부 신호(Y)를 위한 제6 메탈 패턴(46)과 제8 메탈 패턴(48)을 포함할 수 있다. 도 11b의 집적 회로(110b)와 비교할 때, 도 11c의 집적 회로(110c)는 제1 입력 신호(A)를 위한 제2 메탈 패턴(42)뿐만 아니라 래치 출력 신호(OUT)를 위한 'C' 형상의 제5 메탈 패턴(45)을 포함할 수 있다. 예를 들면, 도 11c에 도시된 바와 같이, 제2 메탈 패턴(42)은 제2 방향으로 각각 연장되는 제1 및 제2 부분(42_1, 42_2)을 포함할 수 있고, 제1 및 제2 부분(42_1, 42_2)의 일단들과 연결되고 제1 방향으로 연장되는 제3 부분(42_3)을 포함할 수 있다. 유사하게, 제5 메탈 패턴(45)은 제2 방향으로 각각 연장되는 제1 및 제2 부분(45_1, 45_2)을 포함할 수 있고, 제1 및 제2 부분(45_1, 45_2)의 일단들과 연결되고 제1 방향으로 연장되는 제3 부분(45_3)을 포함할 수 있다. 도 11c에 도시된 바와 같이, 크로스 커플 구조에서 제2 메탈 패턴(42)뿐만 아니라 'C' 형상의 제5 메탈 패턴(45)이 사용됨으로써, 상위 배선층의 추가적인 패턴들이 생략될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 크로스 커플 구조를 정의하는 표준 셀을 포함하는 집적 회로를 제조하는 방법을 나타내는 순서도이다. 표준 셀은 집적 회로에 포함되는 레이아웃의 단위로서, 집적 회로는 복수의 다양한 표준 셀들을 포함할 수 있다. 표준 셀들은 미리 정해진 규칙을 준수하는 구조를 가질 수 있다. 예를 들면, 도 2a에 도시된 바와 같이, 표준 셀은 제1 방향으로 상호 평행하게 연장되는 제1 및 제2 활성 영역(R21, R22)을 포함할 수 있고, 미리 정의된 제2 방향의 길이를 가질 수 있다. 도 12의 표준 셀 라이브러리(D12)는, 이상에서 도면들을 참조하여 전술된 본 개시의 예시적 실시예들에 따른 크로스 커플 구조의 레이아웃을 포함하는 표준 셀을 정의할 수 있다.
단계 S20에서, RTL 데이터(D11)로부터 네트리스트 데이터(D13)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 표준 셀 라이브러리(D12)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D13)를 생성할 수 있다. 표준 셀 라이브러리(D12)는, 감소된 기생 캐패시턴스 및 단순한 내부 라우팅 구조를 가지는 크로스 커플 구조에 기인하여 향상된 표준 셀의 성능에 관한 정보를 포함할 수 있고, 논리 합성 과정에서 그러한 정보가 참조되어 표준 셀들이 집적 회로에 포함될 수 있다.
단계 S40에서, 네트리스트 데이터(D13)로부터 레이아웃 데이터(D14)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D13)로부터 표준 셀 라이브러리(D12)를 참조하여 복수의 표준 셀들을 배치할 수 있고, 배치된 복수의 표준 셀들의 입력 핀들 및 출력 핀들을 라우팅할 수 있다. 전술된 바와 같이, 크로스 커플 구조를 포함하는 표준 셀의 레이아웃은 감소된 수의 전도성 패턴들, 예컨대 비아들 및 메탈 패턴들을 포함할 수 있고, 이에 따라 감소된 라우팅 혼잡에 기인하여 향상된 성능을 제공하는 배치 및 라우팅이 달성될 수 있다. 레이아웃 데이터(D14)는 예컨대 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S60에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D14)에 OPC(Optical Proximity Correction)를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S80에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S60에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 도 12에 도시된 바와 같이, 단계 S80은 단계들(S82, S84)을 포함할 수 있다.
단계 S82에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S84에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션의 부품으로서 사용될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(130)을 나타내는 블록도이다. SoC(130)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 크로스 커플 구조를 포함할 수 있다. SoC(130)는 고유한 기능을 수행하는 IP(intellectual property)와 같은 다양한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예에 따른 크로스 커플 구조는 SoC(130)의 각 기능 블록들에 포함될 수 있고, 이에 따라 향상된 성능 및 감소된 전력 소모를 가지는 SoC(130)가 달성될 수 있다.
도 13을 참조하면, SoC(130)는 모뎀(132), 디스플레이 컨트롤러(133), 메모리(134), 외부 메모리 컨트롤러(135), CPU(central processing unit)(136), 트랜잭션 유닛(137), PMIC(138) 및 GPU(graphic processing unit)(139)를 포함할 수 있고, SoC(130)의 각 기능 블록들은 시스템 버스(131)를 통해서 서로 통신할 수 있다.
SoC(130)의 동작을 전반적으로 제어할 수 있는 CPU(136)는 다른 기능 블록들(132, 133, 134, 135, 137, 138, 139)의 동작을 제어할 수 있다. 모뎀(132)은 SoC(130) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(130) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(135)는 SoC(130)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(135)의 제어하에서 CPU(136) 또는 GPU(139)에 제공될 수 있다. GPU(139)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(139)는 외부 메모리 컨트롤러(135)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(139)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(135)를 통해서 SoC(130) 외부로 전송할 수도 있다. 트랜잭션 유닛(137)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(138)는 트랜잭션 유닛(137)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(133)는 SoC(130) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(130) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(134)는, 비휘발성 메모리로서 EEPROM (Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 기판 상에서 제1 수평 방향으로 상호 평행하게 연장되고 상이한 도전형을 가지는 제1 및 제2 활성 영역;
    상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 제1 입력 신호가 인가되는 게이트를 가지는 제1 트랜지스터를 상기 제1 활성 영역과 형성하는 제1 게이트 라인;
    상기 제2 수평 방향으로 연장되고, 상기 제1 입력 신호가 인가되는 게이트를 가지는 제2 트랜지스터를 상기 제2 활성 영역과 형성하는 제2 게이트 라인; 및
    상기 제1 및 제2 게이트 라인 사이에서 상기 제1 활성 영역으로부터 상기 제2 활성 영역까지 상기 제2 수평 방향으로 연속적으로 연장되고, 제2 입력 신호가 인가되는 게이트들을 가지는 제3 및 제4 트랜지스터를 상기 제1 및 제2 활성 영역과 각각 형성하는 제3 게이트 라인을 포함하고,
    상기 제1 게이트 라인은, 상기 제1 활성 영역과 수직 방향으로 중첩되고 상기 제1 및 제2 활성 영역 사이 영역 상에서 말단을 가지는 제1 부분 게이트 라인을 포함하고,
    상기 제1 게이트 라인은, 상기 제2 활성 영역과 수직 방향으로 중첩되지 아니하는 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 제1 게이트 라인은, 상기 제2 활성 영역과 수직 방향으로 중첩된 적어도 일부분을 포함하고 상기 제1 부분 게이트 라인으로부터 이격된, 제1 더미 게이트 라인을 더 포함하고,
    상기 제2 활성 영역 상에서 상기 제1 더미 게이트 라인의 양측에 각각 형성된 소스/드레인 영역들을 전기적으로 연결하는 제1 점퍼(jumper)를 더 포함하는 집적 회로.
  3. 청구항 2에 있어서,
    상기 제1 점퍼는,
    상기 소스/드레인 영역들에 각각 연결된 하면들을 각각 가지는 소스/드레인 컨택들; 및
    상기 제1 수평 방향으로 연장되고, 상기 소스/드레인 컨택들에 연결된 하면을 가지는 상위 컨택을 포함하는 것을 특징으로 하는 집적 회로.
  4. 청구항 2에 있어서,
    상기 제1 점퍼는,
    상기 소스/드레인 영역들에 각각 연결된 하면들을 각각 가지는 소스/드레인 컨택들; 및
    상기 제1 더미 게이트 라인과 연결된 하면을 가지고, 상기 소스/드레인 컨택들과 연결된 게이트 컨택을 포함하는 것을 특징으로 하는 집적 회로.
  5. 청구항 2에 있어서,
    상기 제1 점퍼는,
    상기 제1 수평 방향으로 연장되고, 상기 소스/드레인 영역들에 연결된 하면을 가지는 소스/드레인 컨택을 포함하는 것을 특징으로 하는 집적 회로.
  6. 삭제
  7. 청구항 1에 있어서,
    상기 제2 활성 영역과 수직 방향으로 중첩된 영역 중 상기 제1 게이트 라인과 상기 제2 수평 방향으로 정렬된 영역은 절연체로 채워진 것을 특징으로 하는 집적 회로.
  8. 청구항 1에 있어서,
    상기 제2 활성 영역과 수직 방향으로 중첩된 영역 중 상기 제1 게이트 라인과 상기 제2 수평 방향으로 정렬된 영역의 양측의 영역들을 상기 제2 활성 영역 상에서 전기적으로 연결하는 제1 점퍼를 더 포함하는 집적 회로.
  9. 청구항 1에 있어서,
    상기 제2 게이트 라인은, 상기 제2 활성 영역과 수직 방향으로 중첩되고 상기 제1 및 제2 활성 영역 사이 영역 상에서 말단을 가지는 제2 부분 게이트 라인을 포함하는 것을 특징으로 하는 집적 회로.
  10. 청구항 9에 있어서,
    상기 제2 게이트 라인은, 상기 제1 활성 영역과 수직 방향으로 중첩된 적어도 일부분을 포함하고 상기 제2 부분 게이트 라인으로부터 이격된, 제2 더미 게이트 라인을 더 포함하고,
    상기 제1 활성 영역 상에서 상기 제2 더미 게이트 라인의 양측에 각각 형성된 소스/드레인 영역들을 전기적으로 연결하는 제2 점퍼를 더 포함하는 집적 회로.
  11. 청구항 9에 있어서,
    상기 제2 게이트 라인은, 상기 제1 활성 영역과 수직 방향으로 중첩되지 아니하는 것을 특징으로 하는 집적 회로.
  12. 청구항 11에 있어서,
    상기 제1 활성 영역과 수직 방향으로 중첩된 영역 중 상기 제2 게이트 라인과 상기 제2 수평 방향으로 정렬된 영역의 양측의 영역들을 상기 제1 활성 영역 상에서 전기적으로 연결하는 제2 점퍼를 더 포함하는 집적 회로.
  13. 기판 상에서 제1 수평 방향으로 상호 평행하게 연장되고 상이한 도전형을 가지는 제1 및 제2 활성 영역;
    상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 제1 입력 신호가 인가되는 게이트를 가지는 제1 트랜지스터를 상기 제1 활성 영역과 형성하는 제1 게이트 라인;
    상기 제2 수평 방향으로 연장되고, 상기 제1 입력 신호가 인가되는 게이트를 가지는 제2 트랜지스터를 상기 제2 활성 영역과 형성하는 제2 게이트 라인; 및
    상기 제1 및 제2 게이트 라인 사이에서 상기 제1 활성 영역으로부터 상기 제2 활성 영역까지 상기 제2 수평 방향으로 연속적으로 연장되고, 제2 입력 신호가 인가되는 게이트들을 가지는 제3 및 제4 트랜지스터를 상기 제1 및 제2 활성 영역과 각각 형성하는 제3 게이트 라인을 포함하고,
    상기 제1 게이트 라인은, 상기 제1 활성 영역과 수직 방향으로 중첩되고 상기 제1 및 제2 활성 영역 사이 영역 상에서 말단을 가지는 제1 부분 게이트 라인을 포함하고,
    상기 제2 게이트 라인은, 상기 제1 활성 영역으로부터 상기 제2 활성 영역까지 상기 제2 수평 방향으로 연속적으로 연장되고,
    상기 제2 활성 영역 상에서 상기 제2 게이트 라인 양측에 각각 형성된 소스/드레인 영역들을 전기적으로 연결하는 제2 점퍼를 더 포함하고,
    상기 제2 점퍼는, 상기 제2 게이트 라인 상으로 이격되고 상기 제1 수평 방향으로 연장되는, 메탈 패턴을 포함하는 것을 특징으로 하는 집적 회로.
  14. 청구항 1에 있어서,
    상기 제1 및 제2 트랜지스터의 게이트들을 전기적으로 연결하는 상호연결을 더 포함하고,
    상기 상호연결은, 상기 제1 및 제2 게이트 라인 상에서 상기 제2 수평 방향으로 각각 연장되는 제1 및 제2 부분, 상기 제1 및 제2 부분의 일단들과 연결되고 상기 제1 수평 방향으로 연장되는 제3 부분을 포함하는 제1 메탈 패턴을 포함하는 것을 특징으로 하는 집적 회로.
  15. 청구항 14에 있어서,
    상기 제3 게이트 라인과 전기적으로 연결되고, 상기 제1 메탈 패턴의 상기 제1 및 제2 부분 사이에서 상기 제2 수평 방향으로 연장되는 제2 메탈 패턴을 더 포함하는 집적 회로.
  16. 청구항 15에 있어서,
    상기 제2 메탈 패턴은, 설계 규칙에 따른 길이 보다 작은 상기 제2 수평 방향의 길이를 가지는 것을 특징으로 하는 집적 회로.
  17. 기판 상에서 제1 수평 방향으로 상호 평행하게 연장되고 상이한 도전형을 가지는 제1 및 제2 활성 영역;
    상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 제1 입력 신호가 인가되는 게이트를 가지는 제1 트랜지스터를 상기 제1 활성 영역과 형성하는 제1 게이트 라인;
    상기 제2 수평 방향으로 연장되고, 제2 입력 신호가 인가되는 게이트를 가지는 제2 트랜지스터를 상기 제2 활성 영역과 형성하는 제2 게이트 라인;
    상기 제1 및 제2 게이트 라인 사이에서 상기 제2 수평 방향으로 연장되고, 상기 제2 입력 신호가 인가되는 게이트를 가지는 제3 트랜지스터를 상기 제1 활성 영역과 형성하는 제1 부분 게이트 라인, 및 상기 제1 입력 신호가 인가되는 게이트를 가지는 제4 트랜지스터를 상기 제2 활성 영역과 형성하는 제2 부분 게이트 라인을 포함하는 제3 게이트 라인;
    상기 제2 수평 방향으로 연장되고, 상기 제1 및 제3 트랜지스터의 드레인 영역에 연결된 하면을 가지는 제1 소스/드레인 컨택; 및
    상기 제2 수평 방향으로 연장되고, 상기 제2 및 제4 트랜지스터의 드레인에 연결된 하면을 가지는 제2 소스/드레인 컨택을 포함하고,
    상기 제1 및 제2 소스/드레인 컨택은 상기 제1 및 제2 활성 영역 사이 영역 상에서 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  18. 청구항 17에 있어서,
    상기 제1, 제2 및 제3 게이트 라인 상에서 상기 제1 수평 방향으로 상호 평행하게 연장되는 제1, 제2 및 제3 메탈 라인들을 더 포함하고,
    상기 제1 메탈 라인은, 상기 제1 게이트 라인 및 상기 제2 부분 게이트 라인과 전기적으로 연결되고,
    상기 제2 메탈 라인은, 상기 제1 및 제2 소스/드레인 컨택과 전기적으로 연결되고,
    상기 제3 메탈 라인은, 상기 제2 게이트 라인 및 상기 제1 부분 게이트 라인과 전기적으로 연결된 것을 특징으로 하는 집적 회로.
  19. 기판 상에서 제1 수평 방향으로 상호 평행하게 연장되고 상이한 도전형을 가지는 제1 및 제2 활성 영역; 및
    상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 제1 입력 신호가 인가되는 게이트를 가지는 제1 트랜지스터를 상기 제1 활성 영역과 형성하는 제1 부분 게이트 라인, 및 제2 입력 신호가 인가되는 게이트를 가지는 제2 트랜지스터를 상기 제2 활성 영역과 형성하는 제2 부분 게이트 라인을 포함하는 제1 게이트 라인; 및
    상기 제2 수평 방향으로 연장되고, 상기 제2 입력 신호가 인가되는 게이트를 가지는 제3 트랜지스터를 상기 제1 활성 영역과 형성하는 제3 부분 게이트 라인, 및 상기 제1 입력 신호가 인가되는 게이트를 가지는 제4 트랜지스터를 상기 제2 활성 영역과 형성하는 제4 부분 게이트 라인을 포함하는 제2 게이트 라인을 포함하고,
    상기 제1 및 제2 부분 게이트 라인은 상기 제2 수평 방향으로 상호 이격되고,
    상기 제3 및 제4 부분 게이트 라인은 상기 제2 수평 방향으로 상호 이격된 것을 특징으로 하는 집적 회로.
  20. 청구항 19에 있어서,
    상기 제1 및 제2 게이트 라인 상에서 상기 제1 수평 방향으로 상호 평행하게 연장되는 제1, 제2 및 제3 메탈 라인들을 더 포함하고,
    상기 제1 메탈 라인은, 상기 제1 부분 게이트 라인과 전기적으로 연결된 제1 메탈 패턴, 및 상기 제3 부분 게이트 라인과 전기적으로 연결된 제2 메탈 패턴을 포함하고,
    상기 제2 메탈 라인은, 상기 제2 부분 게이트 라인과 전기적으로 연결된 제3 메탈 패턴, 및 상기 제4 부분 게이트 라인과 전기적으로 연결된 제4 메탈 패턴을 포함하고,
    상기 제3 메탈 라인은, 상기 제1 내지 제4 트랜지스터의 드레인 영역들과 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
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