CN109962066A - 具有交叉耦合构造的集成电路 - Google Patents

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宋泰中
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Abstract

提供了一种集成电路。所述集成电路可包括第一有源区和第二有源区，第一有源区和第二有源区可彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型。第一栅极线可在与第一水平方向交叉的第二水平方向上延伸，并且可与第一有源区形成第一晶体管。第一晶体管可包括施加有第一输入信号的栅极。第一栅极线可包括在垂直方向上与第一有源区叠置的并且具有位于第一有源区与第二有源区之间的区域上的端部的第一部分栅极线。

Description

具有交叉耦合构造的集成电路
本申请要求于2017年12月22日在韩国知识产权局提交的第10-2017-0178738号韩国专利申请的权益，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及集成电路，更具体地，涉及具有交叉耦合构造的集成电路，并且涉及包括具有交叉耦合构造的集成电路的半导体装置。
背景技术
在用于处理数字信号的集成电路中，交叉耦合构造可包括在诸如多路复用器、触发器等的各种子电路中。交叉耦合构造可关于标准单元的性能和功耗起重要作用。由于半导体工艺已经小型化，不仅包括在集成电路中的晶体管已经在尺寸上减小，而且互连件也可具有减小的尺寸。因此，会在实现提供期望的特性的交叉耦合构造方面存在限制。
发明内容
本公开提供具有交叉耦合构造的集成电路，更具体地，本公开提供改善的交叉耦合构造、包括改善的交叉耦合构造的集成电路以及包括具有改善的交叉耦合构造的集成电路的半导体装置。
根据本公开的一方面，提供一种集成电路。所述集成电路可包括：第一有源区和第二有源区，彼此平行地均沿第一水平方向在基底上延伸并且具有彼此不同的导电类型；第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，第一栅极线与第一有源区形成第一晶体管，第一晶体管具有施加有第一输入信号的栅极；第二栅极线，在第二水平方向上延伸并且与第二有源区形成第二晶体管，第二晶体管具有施加有第一输入信号的栅极；以及第三栅极线，在第二水平方向上从第一有源区连续地延伸至第二有源区，位于第一栅极线与第二栅极线之间，并且分别与第一有源区和第二有源区形成第三晶体管和第四晶体管，第三晶体管和第四晶体管中的每个具有施加有第二输入信号的栅极，其中，第一栅极线包括在垂直方向上与第一有源区叠置并且具有位于第一有源区与第二有源区之间的区域上的端部的第一部分栅极线。
根据发明构思的另一方面，提供了一种集成电路，所述集成电路包括：第一有源区和第二有源区，彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型；第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，并且与第一有源区形成第一晶体管，第一晶体管具有施加有第一输入信号的栅极；第二栅极线，在第二水平方向上延伸并且与第二有源区形成第二晶体管，第二晶体管具有施加有第二输入信号的栅极；以及第三栅极线，在第一栅极线与第二栅极线之间沿第二水平方向延伸，并且包括第一部分栅极线和第二部分栅极线，其中，第一部分栅极线与第一有源区形成第三晶体管，第二部分栅极线与第二有源区形成第四晶体管，其中，第三晶体管具有施加有第二输入信号的栅极，第四晶体管具有施加有第一输入信号的栅极；第一源极/漏极接触件，在第二水平方向上延伸并且具有连接到第一晶体管和第三晶体管的漏区的底表面；以及第二源极/漏极接触件，在第二水平方向上延伸并且具有连接到第二晶体管和第四晶体管的漏区的底表面，其中，第一源极/漏极接触件和第二源极/漏极接触件在第一有源区与第二有源区之间的区域上彼此电连接。
根据发明构思的另一方面，提供了一种集成电路，所述集成电路包括：第一有源区和第二有源区，彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型；第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，并且包括第一部分栅极线和第二部分栅极线，其中，第一部分栅极线与第一有源区形成第一晶体管，第二部分栅极线与第二有源区形成第二晶体管，其中，第一晶体管具有施加有第一输入信号的栅极，第二晶体管具有施加有第二输入信号的栅极；以及第二栅极线，在第二水平方向上延伸，并且包括第三部分栅极线和第四部分栅极线，其中，第三部分栅极线与第一有源区形成第三晶体管，第四部分栅极线与第二有源区形成第四晶体管，其中，第三晶体管具有施加有第二输入信号的栅极，第四晶体管具有施加有第一输入信号的栅极，其中，第一部分栅极线和第二部分栅极线在第二水平方向上彼此分隔开，第三部分栅极线和第四部分栅极线在第二水平方向上彼此分隔开。
附图说明
通过下面结合附图进行的详细描述，本公开的方面和在此公开的发明构思的示例实施例将被更清楚地理解，在附图中：
图1A和图1B是示出包括交叉耦合构造的电路的示例的电路图；
图2A和图2B分别是集成电路的布局的示意平面图和示意剖视图；
图3A至图3E是示出跨接器的各种示例的剖视图；
图4A至图4C是集成电路的布局的示意平面图；
图5A和图5B是集成电路的布局的示意平面图；
图6是集成电路的布局的示意平面图；
图7是集成电路的布局的示意平面图；
图8A至图8C是集成电路的布局的示意平面图；
图9A和图9B是集成电路的布局的示意平面图；
图10A和图10B是集成电路的布局的示意平面图；
图11A至图11C是集成电路的布局的示意平面图；
图12是制造包括被构造成限定交叉耦合构造的标准单元的集成电路的示例方法的流程图；
图13是片上系统(SoC)的框图。
具体实施方式
图1A和图1B是示出根据发明构思的示例实施例的包括交叉耦合构造的电路的示例的电路图。具体地，图1A示出锁存器10，图1B将图1A的锁存器10的实施例示出为锁存器10'。
参照图1A，锁存器10可包括第一三态缓冲器11、第二三态缓冲器12和反相器13。第一三态缓冲器11和第二三态缓冲器12可以是子电路，所述三态缓冲器中的每个被构造成根据输入并且基于控制信号来产生输出，并且所述三态缓冲器中的每个可被称为传输门。在图1A和图1B的示例中，第一三态缓冲器11和第二三态缓冲器12可通过使输入反相来产生输出。例如，第一三态缓冲器11可响应于具有低电平的电压的第一输入信号A和具有高电平的电压的第二输入信号B通过使锁存器输入信号IN反相来输出内部信号Y，而不管锁存器输入信号IN如何，第一三态缓冲器11响应于具有高电平的电压的第一输入信号A和具有低电平的电压的第二输入信号B，使被构造为输出内部信号Y的端子维持在高阻抗态。相似地，第二三态缓冲器12可响应于具有低电平的电压的第二输入信号B和具有高电平的电压的第一输入信号A通过使锁存器输出信号OUT反相来输出内部信号Y，而不管锁存器输出信号OUT如何，第二三态缓冲器12响应于具有高电平的电压的第二输入信号B和具有低电平的电压的第一输入信号A，使被构造为输出内部信号Y的端子处于高阻抗态。反相器13可通过使内部信号Y反相来输出锁存器输出信号OUT。
在一些实施例中，第一输入信号A可以是时钟信号，第二输入信号B可以是反相时钟信号，至少两个锁存器可串联连接以形成触发器(例如，主从式触发器)。触发器是可被构造成处理数字信号的集成电路中的子电路。集成电路可包括与触发器对应的多个标准单元，标准单元的特性可影响集成电路的特性。
参照图1B，图1A的锁存器10可实现为图1B的锁存器10'，其中，锁存器10'包括多个晶体管。例如，图1B的四个晶体管T11、T12、T13和T14可位于锁存器10'中，四个晶体管T11至T14串联连接在正电源电压VDD与负电源电压VSS之间。四个晶体管T11至T14可共同对应于图1A的第一三态缓冲器11。图1B的四个晶体管T21、T22、T23和T24也可存在于锁存器10'中，四个晶体管T21至T24可串联连接在正电源电压VDD与负电源电压VSS之间。四个晶体管T21至T24可共同对应于图1A的第二三态缓冲器12。图1B的两个晶体管T31和T32可均具有施加有内部信号Y的栅极。晶体管T31和T32可串联连接，并且可共同地对应于图1A的反相器13。在一些实施例中，图1B的晶体管T11、T12、T13、T14、T21、T22、T23、T24、T31和T32可包括金属-氧化物-半导体(MOS)场效应晶体管。
包括图1B的锁存器10'的集成电路可经由半导体工艺实现，集成电路的与锁存器10'对应的布局可包括交叉耦合构造。交叉耦合构造可表示这样一种构造：在集成电路的布局中，具有连接到同一节点的栅极的晶体管通过两条相邻的栅极线形成或者通过其间具有至少一条栅极线的多条栅极线形成，而不是通过集成的栅极线来形成。例如，在图1B的锁存器10'中，晶体管T12(其可以是PMOS晶体管)和晶体管T23(其可以是NMOS晶体管)可均具有施加有第一输入信号A的栅极。晶体管T22(其可以是PMOS晶体管)和晶体管T13(其可以是NMOS晶体管)可均具有施加有第二输入信号B的栅极。晶体管T12、T23、T22和T13可在包括锁存器10'的集成电路的布局中形成交叉耦合构造XC。如在这里所描述的，基于交叉耦合构造布置且互连的晶体管可被称为交叉耦合的晶体管，交叉耦合构造可出现在各种逻辑电路中，例如可出现在诸如锁存器、触发器和多路复用器的布局中。
根据本公开的发明构思以及在这里提供的发明构思的示例实施例的交叉耦合构造可通过去除寄生电容而不仅提供改善的速度，而且提供减小的功耗。另外，布线拥塞(routing congestion)可由于用于交叉耦合构造的布线的简化的图案而减少，使得可增大集成电路的设计自由度。结果，可改善集成电路和包括集成电路的半导体装置的性能。在下文中，为了便于解释，将主要基于图1B的交叉耦合构造XC来描述发明构思的示例实施例，其中，交叉耦合构造XC包括具有施加有第一输入信号A或第二输入信号B的栅极的晶体管T12、T13、T22和T23。然而，将理解的是，本公开、发明构思及其示例实施例不限于图1B的交叉耦合构造XC。
图2A和图2B分别是示意性地示出根据发明构思的示例实施例的集成电路20的布局的平面图和剖视图。具体地，图2A是包括图1B的交叉耦合构造XC的集成电路20的布局的平面图，图2B是图2A的集成电路20的示例剖面的剖视图，所述剖面沿线X2-X2'截取。在这里，包括第一方向和第二方向的平面可被称为水平表面，第三方向可垂直于第一方向并且垂直于第二方向(因此，垂直于所述平面或水平表面)；与其它组件相比在第三方向上相对布置的组件可被称为在其它组件上方；与其它组件相比在与第三方向相反的方向上相对布置的组件可被称为在其它组件下方。另外，在组件的表面之中，第三方向上的表面可被称为组件的顶表面，在与第三方向相反的方向上的表面可被称为组件的底表面，在第一方向或第二方向上的表面可被称为组件的侧表面。另外，注意这样一个事实，在本公开的示出集成电路的布局的附图中，为了便于说明，可不管通路上方的图案而示出通路。在下文中，将参照图1B来描述图2A和图2B。
参照图2A，集成电路20可包括第一有源区R21和第二有源区R22，第一有源区R21和第二有源区R22彼此平行地均在第一方向(或第一水平方向)上延伸。集成电路20可包括第一栅极线G21、第二栅极线G22和第三栅极线G23，第一栅极线G21、第二栅极线G22和第三栅极线G23彼此平行地均在第二方向(或第二水平方向)上延伸。在一些实施例中，第一有源区R21和第二有源区R22可包括诸如硅(Si)或锗(Ge)的半导体、诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体或例如掺杂有杂质的阱或结构的导电区域。第一栅极线至第三栅极线G21、G22和G23可包括含功函数金属层和间隙填充金属层。例如，含功函数金属层可包括来自钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)之中的至少一种金属，间隙填充金属层可包括W层或铝(Al)层。在一些实施例中，第一栅极线G21至第三栅极线G23可包括TiAlC/TiN/W堆叠件、TiN/TaN/TiAlC/TiN/W堆叠件或TiN/TaN/TiN/TiAlC/TiN/W堆叠件。
第一栅极线至第三栅极线G21、G22和G23可在第一栅极线至第三栅极线G21、G22和G23在第三方向(即，垂直于第一方向和第二方向的方向(或垂直方向))上与第一有源区R21和第二有源区R22叠置的位置中形成晶体管。例如，第一栅极线G21可与第一有源区R21形成图1B的PMOS晶体管T12，第二栅极线G22可与第二有源区R22形成图1B的NMOS晶体管T23，第三栅极线G23可分别与第一有源区R21和第二有源区R22形成图1B的PMOS晶体管T22和NMOS晶体管T13。在一些实施例中，通过第一栅极线至第三栅极线G21、G22和G23形成的晶体管可以是鳍式场效应晶体管(FinFET)。
第一栅极线G21可与第一有源区R21形成晶体管T12，而第一栅极线G21的一部分可被称为虚设部分，所述部分包括与第二有源区R22垂直叠置的区域。相似地，第二栅极线G22可与第二有源区R22形成晶体管T23，而第二栅极线G22的一部分可被称为虚设部分，所述部分包括与第一有源区R21叠置的区域。如下面将描述的，栅极线的虚设部分会增大栅极线的寄生电容，由此使集成电路的操作速度和功耗劣化。
在一些实施例中，栅极线可被划分成虚设部分和用于形成晶体管的部分，其中，虚设部分和用于形成晶体管的部分可彼此绝缘。例如，如图2A中所示，第一栅极线G21可包括通过第一切割区(切割区也被称为栅极切割)CT21彼此分离的第一部分栅极线G21_1和第一虚设栅极线G21_2，而第二栅极线G22可包括通过第二切割区CT22彼此分离的第二虚设栅极线G22_1和第二部分栅极线G22_2。因此，第一部分栅极线G21_1和第二部分栅极线G22_2中的每条可具有位于第一有源区R21与第二有源区R22之间的区域上的端部，施加到第一部分栅极线G21_1和第二部分栅极线G22_2的第一输入信号A不会受到由于第一栅极线G21和第二栅极线G22的虚设部分而致的电容的影响。
在一些实施例中，集成电路20中的交叉耦合构造可包括跨接器(或跨接器结构、跨接器互连件)。例如，如图2A中所示，集成电路20可包括分别电连接位于第一栅极线G21的两侧处并形成在第二有源区R22上的源区和漏区的第一跨接器。如下面将参照图2B所描述的，图2A的示例中的第一跨接器可包括：源极/漏极接触件(或被称为S/D接触件)CA21和CA22，分别具有连接到形成在第一栅极线G21的两侧处的源区和漏区的底表面；上接触件CM21，在第一方向上延伸并且具有连接到源极/漏极接触件CA21和CA22的底表面。相似地，集成电路20可包括分别电连接位于第二栅极线G22的两侧处并且形成在第一有源区R21上的源区和漏区的第二跨接器。第二跨接器可包括在第一方向上延伸的上接触件CM22。第一跨接器和第二跨接器可通过电连接形成在栅极线的虚设部分的两侧处的源区和漏区使不必要的晶体管失效，并且可通过将与源区和漏区对应的节点的位置移动至与交叉耦合构造对应的布局部分的边缘来增大布线自由度。在一些实施例中，与图2A的说明不同，包括交叉耦合构造的布局可仅包括一个跨接器。
参照图2B，第二有源区R22可布置在基底SUB上，第一栅极线G21可布置在第二有源区R22上，鳍FIN可布置在第二有源区R22上。如上面参照图2A所描述的，第一跨接器可包括源极/漏极接触件CA21和CA22以及上接触件CM21，以电连接位于第一栅极线G21的两侧处并形成在第二有源区R22上的源区和漏区。因此，如图2B中所示，第一栅极线G21可具有经由第二有源区R22的寄生电容、关于源极/漏极接触件CA21和CA22的寄生电容以及与上接触件CM21的寄生电容。寄生电容会增大由施加到第一栅极线G21的信号(即，第一输入信号A)导致的电流消耗，并且也可使第一输入信号A的响应特性(例如，上升时间、下降时间等)劣化。如上面参照图2A所描述的，由于包括导致寄生电容的虚设部分的第一虚设栅极线G21_2可与用于形成晶体管的施加有第一输入信号A的栅极的第一部分栅极线G21_1分离，因此图2B中示出的寄生电容不会影响第一输入信号A。在下文中的附图中，为了便于说明，不示出有源区上的鳍。然而，将理解的是，本公开的发明构思和发明构思的示例实施例可不仅应用于包括平面型晶体管的集成电路，而且可以应用于包括FinFET的集成电路。
图3A至图3E是根据示例实施例的跨接器的剖视图。具体地，图3A至图3E是示出跨接器的剖面的剖视图，所述剖面在第三方向上截取。跨接器被构造成电连接位于栅极线G31至G35的虚设部分的两侧处并形成在有源区R31至R35上源区和漏区。有源区R31和栅极线G31示出在图3A中，有源区R32和栅极线G32示出在图3B中，有源区R33和栅极线G33示出在图3C中，有源区R34和栅极线G34示出在图3D中，有源区R35和栅极线G35示出在图3E中。如图3A至图3E中所示，跨接器可被构造成电连接位于栅极线G31至G35的两侧处并形成在有源区R31至R35上的源区和漏区，其中，有源区R31至R35布置在基底SUB上。
参照图3A，在一些实施例中，跨接器可包括下接触件TS31和TS32以及源极/漏极接触件CA31。下接触件TS31和TS32中的每个可具有连接到有源区R31的底表面和比栅极线G31的高度大的高度(在第三方向上的长度)。源极/漏极接触件CA31可与栅极线G31交叉并且在第一方向上延伸，可具有连接到下接触件TS31和TS32的底表面以及连接到接触金属图案M31的通路V31的顶表面，并且可与栅极线G31分隔开以与栅极线G31绝缘。
参照图3B，在一些实施例中，跨接器可包括连接到有源区R32并且在第一方向上延伸的源极/漏极接触件CA32。例如，如图3B中所示，源极/漏极接触件CA32可具有连接到有源区R32的底表面以及连接到接触金属图案M32的通路V32的顶表面，并且可与栅极线G32交叉且在第一方向上延伸。在一些实施例中，在形成栅极线G32之后，可在栅极线G32的顶表面和侧表面上沉积绝缘材料，然后，可形成源极/漏极接触件CA32。与图3A的源极/漏极接触件CA31相似，图3B的源极/漏极接触件CA32可与栅极线G32分隔开以与栅极线G32绝缘。
参照图3C，在一些实施例中，跨接器可包括下接触件TS33和TS34以及栅极接触件CB31。下接触件TS33和TS34中的每个可具有连接到有源区R33的底表面和与栅极线G33的高度相同的高度(在第三方向上的长度)。栅极接触件CB31可与栅极线G33交叉且在第一方向上延伸，并且可具有连接到下接触件TS33和TS34的底表面以及连接到接触金属图案M33的通路V33的顶表面。另外，栅极接触件CB31可具有连接到栅极线G33的底表面以与栅极线G33电连接。
参照图3D，在一些实施例中，跨接器可包括源极/漏极接触件CA33和CA34以及栅极接触件CB32。例如，如图3D中所示，源极/漏极接触件CA33和CA34中的每个可具有连接到有源区R34的底表面以及包括连接到栅极接触件CB32的至少一部分的侧表面。栅极接触件CB32可具有连接到接触金属图案M34的通路V34的顶表面，并且可具有连接到栅极线G34的底表面以与栅极线G34电连接。如下面将参照图9A和图9B所描述的，电连接到栅极线的跨接器(例如，图3C或图3D的跨接器)可实施成使用栅极线作为互连件的一部分。可以是被构造成电连接与同一节点对应的至少两个图案的结构的互连件可表示包括集成电路中的至少一个导电图案的诸如接触件、通路、布线层上图案等的结构。
参照图3E，在一些实施例中，跨接器可包括下接触件TS35和TS36以及中间接触件CC32。下接触件TS35和TS36中的每个可具有连接到有源区R35的底表面和比栅极线G35的高度大的高度。中间接触件CC32可与栅极线G35交叉，可在第一方向上延伸，可具有连接到下接触件TS35和TS36的底表面，并且可与栅极线G35分隔开以与栅极线G35绝缘。与图3A的示例相比，中间接触件CC32可与接触金属图案M35的通路V35在第三方向上分隔开。即，中间接触件CC32的顶表面可不延伸至通路V35。在图3E中，通路V35示出为描述中间接触件CC32的顶表面与形成有通路V35的表面分离。上面参照图2A、图2B和图3A至图3E描述的跨接器的结构仅是示例。将理解的是，在根据本公开的发明构思的交叉耦合构造中，可以实现具有与图2A、图2B和图3A至图3E中示出的跨接器不同的结构的跨接器。在下文中，将主要基于图2B和图3D的跨接器来描述示例实施例。然而，本公开示例实施例不限于此。
图4A至图4C分别是根据示例实施例的集成电路40a、40b和40c的布局的示意平面图。具体地，与图2A的集成电路20相比，图4A的集成电路40a指示用于切割栅极线的切割区的可用位置的示例，图4B的集成电路40b指示通路的可用位置的示例，图4C的集成电路40c指示包括四条栅极线的集成电路的示例。如上面参照图2A所描述的，图4A和图4B的第一栅极线G41和第二栅极线G42可分别被第一切割区CT41和第二切割区CT42切割，图4C的第四栅极线G44和第五栅极线G45可分别被第三切割区CT43和第四切割区CT44切割。在下文中，参照图4A至图4C来描述发明构思的方面。可不在这里重复描述在别处描述的一些方面。
参照图4A，集成电路40a可包括第一有源区R41和第二有源区R42，第一有源区R41和第二有源区R42彼此平行地均在第一方向上延伸。集成电路40a可包括第一栅极线G41、第二栅极线G42和第三栅极线G43，第一栅极线G41、第二栅极线G42和第三栅极线G43彼此平行地均在第二方向上延伸。第一栅极线G41可包括通过第一切割区CT41彼此分离的第一部分栅极线G41_1和第一虚设栅极线G41_2，其中，第一输入信号A可被施加到第一部分栅极线G41_1。第二栅极线G42可包括通过第二切割区CT42彼此分离的第二虚设栅极线G42_1和第二部分栅极线G42_2，其中，第一输入信号A可被施加到第二部分栅极线G42_2。第三栅极线G43可与第一有源区R41和第二有源区R42中的每个形成晶体管，第二输入信号B可被施加到第三栅极线G43。另外，集成电路40a可包括第一跨接器和第二跨接器，第一跨接器包括在第一方向上与第一虚设栅极线G41_2交叉的上接触件CM41，第二跨接器包括在第一方向上与第二虚设栅极线G42_1交叉的上接触件CM42。
第一切割区CT41和第二切割区CT42可布置为使得施加有第一输入信号A的第一部分栅极线G41_1和第二部分栅极线G42_2可具有位于第一有源区R41与第二有源区R42之间的区域上的端部。在一些实施例中，第一切割区CT41可切割第一栅极线G41，使得第一部分栅极线G41_1可具有位于第一有源区R41与第二有源区R42之间的区域上的端部并且第一虚设栅极线G41_2可具有位于第二有源区R42的边缘处的端部。换言之，第一虚设栅极线G41_2和第二有源区R42的面向第一有源区R41的侧表面可对齐。在一些实施例中，第二切割区CT42可切割第二栅极线G42，使得第二部分栅极线G42_2可具有位于第一有源区R41与第二有源区R42之间的区域上的端部并且第二虚设栅极线G42_1可具有位于第一有源区R41上的端部。换言之，第二虚设栅极线G42_1和第一有源区R41的面向第二有源区R42的侧表面可不对齐。
参照图4B，连接到栅极线的栅极接触件和通路可布置在第一方向上。例如，如图4B中所示，在集成电路40b中，电连接到第一部分栅极线G41_1的第一通路V41、电连接到第二部分栅极线G42_2的第二通路V42以及电连接到第三栅极线G43的第三通路V43可布置在第一方向上。换言之，当在平面图中观察时，第一通路V41、第二通路V42和第三通路V43可距第一有源区R41和/或第二有源区R42相等的距离。
参照图4C，集成电路40c可包括第三有源区R43和第四有源区R44，第三有源区R43和第四有源区R44彼此平行地均在第一方向上延伸。集成电路40c可分别包括第四栅极线G44、第五栅极线G45、第六栅极线G46和第七栅极线G47，第四栅极线G44、第五栅极线G45、第六栅极线G46和第七栅极线G47均在第二方向上延伸并且彼此平行。第四栅极线G44可包括通过第三切割区CT43彼此分离的第三部分栅极线G44_1和第一虚设栅极线G44_2，其中，第一输入信号A可被施加到第三部分栅极线G44_1。第五栅极线G45可包括通过第四切割区CT44彼此分离的第二虚设栅极线G45_1和第四部分栅极线G45_2，其中，第一输入信号A可被施加到第四部分栅极线G45_2。第六栅极线G46和第七栅极线G47可在第四栅极线G44与第五栅极线G45之间沿第二方向延伸并且可与第三有源区R43和第四有源区R44中的每个形成晶体管，第二输入信号B可被施加到第六栅极线G46和第七栅极线G47。第六栅极线G46和第七栅极线G47可经由栅极接触件CB41彼此电连接。另外，集成电路40c可包括第一跨接器和第二跨接器，第一跨接器包括在第一方向上与第一虚设栅极线G44_2交叉的上接触件CM43，第二跨接器包括在第一方向上与第二虚设栅极线G45_1交叉的上接触件CM44。
与图4A和图4B的集成电路40a和40b相比，图4C的集成电路40c可包括两条平行栅极线，即，施加有第二输入信号B的第六栅极线G46和第七栅极线G47。因此，可在第四栅极线G44与第五栅极线G45之间获得用于布线的空间。而且，施加有第二输入信号B的晶体管可具有增大的栅极强度。例如，与图4A的集成电路40a中的通过第一有源区R41和第三栅极线G43形成的晶体管相比，图4C的集成电路40c中的通过第三有源区R43以及第六栅极线G46和第七栅极线G47中的每条形成的晶体管可提供近似两倍的栅极强度。
图5A和图5B分别是根据示例实施例的集成电路50a和50b的布局的示意平面图。具体地，与图4A的集成电路40a相比，在图5A和图5B的集成电路50a和50b的情况下，虚设部分可从图5A和图5B的集成电路50a和50b的第一栅极线G51和第二栅极线G52去除。与参照图4A描述的集成电路40a相似，图5A和图5B的第一栅极线G51和第二栅极线G52可分别被第一切割区CT51和第二切割区CT52切割。在下文中，参照图5A和图5B来描述发明构思的一些方面，不在这里重复描述在别处描述的一些方面。
参照图5A，集成电路50a可包括第一有源区R51和第二有源区R52，第一有源区R51和第二有源区R52彼此平行地均在第一方向上延伸。集成电路50a可包括第一栅极线G51、第二栅极线G52和第三栅极线G53，第一栅极线G51、第二栅极线G52和第三栅极线G53均在第二方向上延伸并且彼此平行。第一栅极线G51可包括通过第一切割区CT51彼此分离的第一部分栅极线G51_1和第一虚设栅极线G51_2，其中，第一输入信号A可被施加到第一部分栅极线G51_1。第二栅极线G52可包括通过第二切割区CT52彼此分离的第二虚设栅极线G52_1和第二部分栅极线G52_2，其中，第一输入信号A可被施加到第二部分栅极线G52_2。第三栅极线G53可与第一有源区R51和第二有源区R52中的每个形成晶体管，第二输入信号B可被施加到第三栅极线G53。
在一些实施例中，第一栅极线G51的包括在垂直方向上与第二有源区R52叠置的部分的一部分可从第一栅极线G51去除。相似地，第二栅极线G52的包括在垂直方向上与第一有源区R51叠置的部分的一部分可从第二栅极线G52去除。换言之，第一栅极线G51可在第一栅极线G51的所述一部分被去除之后不与第二有源区R52叠置，和/或第二栅极线G52可在第二栅极线G52的所述一部分被去除之后不与第一有源区R51叠置。因此，可消除由于第一栅极线G51和第二栅极线G52的虚设部分而致的寄生电容。
参照图5B，与图5A的集成电路50a相似，集成电路50b可包括第一栅极线G51和第二栅极线G52，第一栅极线G51和第二栅极线G52的部分从其中去除。集成电路50b还可包括在垂直方向上与第一栅极线G51和第二栅极线G52的去除的部分叠置的跨接器。例如，集成电路50b可包括第一跨接器和第二跨接器，第一跨接器在第一方向上与第一切割区CT51交叉并且包括第一上接触件CM51，第二跨接器在第一方向上与第二切割区CT52交叉并且包括第二上接触件CM52。如上面参照图2B所描述的，由于第一栅极线G51和第二栅极线G52的虚设部分从第一栅极线G51和第二栅极线G52去除，因此由于第一跨接器和第二跨接器而致的寄生电容不会影响第一输入信号A。
图6是根据示例实施例的集成电路60的布局的示意平面图。具体地，与图5A和图5B的集成电路50a和50b相比，在图6的集成电路60中，第一栅极线G61和第二栅极线G62可分别被第一切割区CT61和第二切割区CT62切割，其中，第一切割区CT61和第二切割区CT62填充有绝缘材料。
参照图6，集成电路60可包括第一有源区R61和第二有源区R62，第一有源区R61和第二有源区R62彼此平行地均在第一方向上延伸，集成电路60可包括第一栅极线G61、第二栅极线G62和第三栅极线G63，第一栅极线G61、第二栅极线G62和第三栅极线G63彼此平行地均在第二方向上延伸。第一栅极线G61可包括通过第一切割区CT61彼此分离的第一部分栅极线G61_1和第一虚设栅极线G61_2，其中，第一输入信号A可被施加到第一部分栅极线G61_1。第二栅极线G62可包括通过第二切割区CT62彼此分离的第二虚设栅极线G62_1和第二部分栅极线G62_2，其中，第一输入信号A可被施加到第二部分栅极线G62_2。第三栅极线G63可与第一有源区R61和第二有源区R62中的每个形成晶体管，第二输入信号B可被施加到第三栅极线G63。
在一些实施例中，第一切割区CT61和第二切割区CT62可填充有绝缘材料。例如，第一切割区CT61作为扩散中断件可不仅去除第一栅极线G61，而且去除第二有源区R62的至少一部分，去除的区域可用绝缘材料填充。因此，第一栅极线G61的虚设部分可被扩散中断件去除，第二栅极线G62的虚设部分可被扩散中断件去除。虽然未示出，但是在一些实施例中，与图5B的集成电路50b的跨接器相似，图6的集成电路60还可包括在第一方向上与扩散中断件交叉的跨接器。
图7是根据示例实施例的集成电路70的布局的示意平面图。具体地，与图2A的集成电路20相比，在图7的布局中，第二栅极线G72可不被切割区切割。
参照图7，集成电路70可包括第一有源区R71和第二有源区R72，第一有源区R71和第二有源区R72彼此平行地均在第一方向上延伸，集成电路70可包括第一栅极线G71、第二栅极线G72和第三栅极线G73，第一栅极线G71、第二栅极线G72和第三栅极线G73彼此平行地均在第二方向上延伸。另外，集成电路70可包括彼此平行地沿第一方向在第一栅极线G71至第三栅极线G73上延伸的第一金属线M71至第五金属线M75。如图7中所示，第一金属线M71可包括在第一方向上彼此分隔开的第一金属图案M71_1和第二金属图案M71_2。在这里，金属线和金属图案可表示形成在经由接触件和通路连接到栅极线和/或源区和漏区的布线层上的特定图案，并且可包括与金属不同的导电材料。
第一栅极线G71可包括通过第一切割区CT71彼此分离的第一部分栅极线G71_1和第一虚设栅极线G71_2，其中，第一输入信号A可被施加到第一部分栅极线G71_1。另外，集成电路70可包括第一跨接器，第一跨接器包括在第一方向上与第一虚设栅极线G71_2交叉的第一上接触件CM71。基于第一切割区CT71，施加到第一部分栅极线G71_1的第一输入信号A不会受由于第一上接触件CM71而产生的寄生电容的影响。
如图7中所示，第二栅极线G72可在第二方向上从第一有源区R71连续延伸至第二有源区R72。另外，被构造成连接位于第二栅极线G72的两侧处并形成在第一有源区R71上的源区和漏区的第二跨接器可包括在第一方向上与第二栅极线G72交叉的第二金属图案M71_2。如上面参照图2B所描述的，虽然在第一方向上延伸的接触件(例如，上栅极接触件或源极/漏极接触件)会由于相对于栅极线的较小的距离而导致相对高的寄生电容，但是位于接触件和通路上方的金属图案可由于相对于栅极线的大的距离而导致相对低的寄生电容。因此，在一些实施例中，与包括第二金属图案M71_2的第二跨接器交叉的第二栅极线G72可不被切割区切割，并且可在第一有源区R71与第二有源区R72之间沿第二方向连续地延伸。
图8A至图8C分别是根据示例实施例的集成电路80a、80b和80c的布局的示意平面图。具体地，图8A至图8C示出可用在具有减小的尺寸的集成电路80a、80b和80c的布局中的交叉耦合构造。与上面参照图2A等描述的布局相比，在图8A至图8C的集成电路80a、80b和80c中，第一栅极线至第三栅极线G81、G82和G83之中的布置在中间的第三栅极线G83可包括可分别向其施加不同的信号(即，第一输入信号A和第二输入信号B)的第一部分栅极线G83_1和第二部分栅极线G83_2。在下文中，参照图8A至图8C描述了发明构思的一些方面，在这里将不重复地描述在别处描述的一些方面。
参照图8A，集成电路80a可包括彼此平行地在第一方向上延伸的第一有源区R81和第二有源区R82，并且可包括彼此平行地在第二方向上延伸的第一栅极线G81、第二栅极线G82和第三栅极线G83。另外，集成电路80a可包括彼此平行地沿第一方向延伸的第二金属线至第四金属线M82、M83和M84。因为半导体工艺已经小型化，会减小第一有源区R81与第二有源区R82之间的距离，使得会减少彼此平行地沿第一方向在第一有源区R81和第二有源区R82之间的区域上延伸或可延伸的金属线的数量。例如，图8A的集成电路80a可包括位于第一有源区R81与第二有源区R82之间的三条平行的金属线(即，第二金属线至第四金属线M82、M83和M84)。由于金属线的数量的减少，布线不会是容易的，会需要用于解决布线拥塞的交叉耦合构造。包括减少的数量的金属线的结构可被称为低通道构造(low trackconstruct)，包括减少的数量的金属线的标准单元可被称为低通道标准单元(low trackstandard cell)。虽然未在图8A中示出，但集成电路80a还可包括与第二金属线M82相邻的第一金属线和与第四金属线M84相邻的第五金属线。
第一栅极线G81和第二栅极线G82可在第一有源区R81与第二有源区R82之间的区域上沿第二方向连续地延伸，而第三栅极线G83可包括通过第一切割区CT81彼此分离的第一部分栅极线G83_1和第二部分栅极线G83_2。如图8A中所示，当第一输入信号A可被施加到第一栅极线G81和第二部分栅极线G83_2时，第二输入信号B可被施加到第二栅极线G82和第一部分栅极线G83_1。另外，集成电路80a可包括第一跨接器和第二跨接器，第一跨接器包括在第一方向上与第一栅极线G81交叉的第一上接触件CM81，第二跨接器包括在第一方向上与第二栅极线G82交叉的第二上接触件CM82。
在一些实施例中，为了对内部信号Y布线，可使用在第二方向上延伸的栅极接触件。例如，如图8A中所示，集成电路80a可包括具有连接到源区/漏区的底表面并且在第二方向上延伸的第一源极/漏极接触件CA81，其中，源区/漏区被由第一栅极线G81和第一部分栅极线G83_1中的每条与第一有源区R81形成的晶体管共用。另外，集成电路80a可包括具有连接到源区/漏区的底表面并且在第二方向上延伸的第二源极/漏极接触件CA82，其中，源区/漏区被由第二栅极线G82和第二部分栅极线G83_2中的每条与第二有源区R82形成的晶体管共用。第一源极/漏极接触件CA81和第二源极/漏极接触件CA82可在第一方向上延伸，使得第一源极/漏极接触件CA81和第二源极/漏极接触件CA82彼此叠置。第一源极/漏极接触件CA81和第二源极/漏极接触件CA82可通过在第一方向上延伸的第三金属线M83彼此电连接。另外，施加有第一输入信号A的第一栅极线G81和第二部分栅极线G83_2可通过第四金属线M84彼此电连接，施加有第二输入信号B的第二栅极线G82和第一部分栅极线G83_1可通过第二金属线M82彼此电连接。
参照图8B，集成电路80b可包括具有金属图案的跨接器。例如，如图8B中所示，集成电路80b可包括第一跨接器和第二跨接器，第一跨接器包括在第一方向上与第一栅极线G81交叉的第五金属线M85，第二跨接器包括在第一方向上与第二栅极线G82交叉的第一金属线M81。如上面参照图7所描述的，由于与栅极线交叉的金属线(或金属图案)与栅极线之间的距离，因此由于包括金属线的跨接器而致的寄生电容可相对小于由于包括源极/漏极接触件或上栅极接触件的跨接器而致的寄生电容。
参照图8C，集成电路80c可包括虚设部分可从其中去除的第一栅极线G81和第二栅极线G82。例如，如图8C中所示，第一栅极线G81的包括在垂直方向上与第二有源区R82叠置的部分的一部分可通过第二切割区CT82从第一栅极线G81去除，其中，第一栅极线G81可被分离成施加有第一输入信号A的第三部分栅极线G81_1和第一虚设栅极线G81_2。另外，第二栅极线G82的包括在垂直方向上与第一有源区R81叠置的部分的一部分可通过第三切割区CT83从第二栅极线G82去除，其中，第二栅极线G82可被分离成施加有第二输入信号B的第四部分栅极线G82_2和第二虚设栅极线G82_1。
图9A和图9B分别是根据示例实施例的集成电路90a和90b的布局的示意平面图。具体地，图9A和图9B示出可用在具有减小的尺寸的布局中的交叉耦合构造。与图8A至图8C的集成电路80a、80b和80c相比，第三栅极线G93可布置在第一栅极线G91与第二栅极线G92之间。图9A和图9B的集成电路90a和90b中的第三栅极线G93可用于对内部信号Y布线。在下文中，参照图9A和图9B描述了发明构思的一些方面，在这里可不重复地描述在别处描述的一些方面。
参照图9A，集成电路90a可包括第一有源区R91和第二有源区R92，第一有源区R91和第二有源区R92彼此平行地均在第一方向上延伸，并且集成电路90a可包括彼此平行地在第二方向上延伸的第一栅极线至第三栅极线G91、G92和G93。另外，集成电路90a可包括彼此平行地沿第一方向延伸的第一金属线M91、第二金属线M92和第四金属线M94。如图9A中所示，第二金属线M92可包括分别施加有第一输入信号A和第二输入信号B的金属图案M92_1和M92_2，第四金属线M94可包括分别施加有第二输入信号B和第一输入信号A的金属图案M94_1和M94_2。虽然未在图9A中示出，但是集成电路90a还可包括位于第二金属线M92与第四金属线M94之间的第三金属线以及与第四金属线M94相邻的第五金属线。
第一栅极线G91可包括通过第一切割区CT91彼此分离的第一部分栅极线G91_1和第二部分栅极线G91_2，其中，第一输入信号A和第二输入信号B可分别被施加到第一部分栅极线G91_1和第二部分栅极线G91_2。另外，第二栅极线G92可包括通过第二切割区CT92彼此分离的第三部分栅极线G92_1和第四部分栅极线G92_2，其中，第二输入信号B和第一输入信号A可分别被施加到第三部分栅极线G92_1和第四部分栅极线G92_2。第三栅极线G93可在第二方向上从第一有源区R91连续延伸至第二有源区R92。
集成电路90a可包括电连接位于第三栅极线G93的两侧处并形成在第一有源区R91上的源区和漏区的第一跨接器，其中，第一跨接器可包括与第三栅极线G93交叉以在第一方向上延伸并且具有连接到第三栅极线G93的底表面的第一栅极接触件CB91。另外，集成电路90a可包括电连接位于第三栅极线G93的两侧处并形成在第二有源区R92上的源区和漏区的第二跨接器，其中，第二跨接器可包括与第三栅极线G93交叉以在第一方向上延伸并且具有连接到第三栅极线G93的底表面的第二栅极接触件CB92。因此，形成在第一有源区R91上的与内部信号Y对应的节点和形成在第二有源区R92上的与内部信号Y对应的节点可经由第三栅极线G93彼此电连接，而不使用金属线，使得可减少交叉耦合构造的布线拥塞。如图9A中所示，内部信号Y可经由第一金属线M91附加地布线。
参照图9B，第一栅极线G91和第二栅极线G92可被一个切割区(即，第三切割区CT93)切割。当由于半导体工艺而不容易形成诸如图9A中示出的第一切割区CT91和第二切割区CT92的在第一方向上具有相对短的长度的切割区时，可如图9B中所示形成与第一栅极线G91和第二栅极线G92叠置的第三切割区CT93。
第一栅极线G91和第二栅极线G92中的每条可被第三切割区CT93切割，而且位于第一栅极线G91与第二栅极线G92之间的第三栅极线G93也可通过第三切割区CT93分离成第五部分栅极线G93_1和第六部分栅极线G93_2。如图9B中所示，集成电路90b可包括具有连接到第五部分栅极线G93_1和第六部分栅极线G93_2的底表面并且在第二方向上延伸的第三栅极接触件CB93，因此，第五部分栅极线G93_1和第六部分栅极线G93_2可通过第三栅极接触件CB93彼此电连接。如图9B中所示，内部信号Y可通过第三金属线M93附加地布线。
图10A和图10B分别是根据示例实施例的集成电路100a和100b的布局的示意平面图。具体地，图10A和图10B示出包括两条相邻的栅极线(即，用于第一输入信号A和第二输入信号B的第一栅极线G101和第二栅极线G102)的集成电路100a和100b的布局。在下文中，参照图10A和图10B描述发明构思的一些方面，在这里可不重复地描述在别处描述的一些方面。
参照图10A，集成电路100a可包括彼此平行地在第一方向上延伸的第一有源区R101和第二有源区R102，并且可包括彼此平行地在第二方向上延伸的第一栅极线G101和第二栅极线G102。另外，集成电路100a可包括彼此平行地在第一方向上延伸的第二金属线至第四金属线M102、M103和M104，其中，第二金属线M102可包括分别施加有第一输入信号A和第二输入信号B的金属图案M102_1和M102_2，第四金属线M104可包括分别施加有第二输入信号B和第一输入信号A的金属图案M104_1和M104_2。虽然未示出，但是集成电路100a还可包括与第二金属线M102相邻的第一金属线以及与第四金属线M104相邻的第五金属线。
与参照图9B描述的实施例相似，第一栅极线G101和第二栅极线G102可被第一切割区CT101切割。因此，第一栅极线G101可包括可施加有第一输入信号A的第一部分栅极线G101_1以及可施加有第二输入信号B的第二部分栅极线G101_2，第二栅极线G102可包括可施加有第二输入信号B的第三部分栅极线G102_1以及可施加有第一输入信号A的第四部分栅极线G102_2。
在一些实施例中，为了对内部信号Y布线，可使用在第二方向上延伸的源极/漏极接触件。例如，如图10A中所示，集成电路100a可包括具有连接到第一源区/漏区和第二源区/漏区的底表面的第一源极/漏极接触件CA101，其中，第一源区/漏区被由第一部分栅极线G101_1和第三部分栅极线G102_1中的每条与第一有源区R101形成的晶体管共用，第二源区/漏区被由第二部分栅极线G101_2和第四部分栅极线G102_2中的每条与第二有源区R102形成的晶体管共用。如图10A中所示，第一源极/漏极接触件CA101可在第二方向上从第一有源区R101连续地延伸到第二有源区R102。因此，形成在第一有源区R101上的与内部信号Y对应的节点和形成在第二有源区R102上的与内部信号Y对应的节点可通过第一源极/漏极接触件CA101而不使用金属线彼此电连接，使得可减少交叉耦合构造的布线拥塞。另外，基于通过使用两条栅极线实现的交叉耦合构造，集成电路100a的布局可具有减小的面积。如图10A中所示，内部信号Y可通过第三金属线M103附加地布线。
参照图10B，在交叉耦合构造中，接触件可用于电连接不同的栅极线的部分栅极线，其中，相同的输入信号被施加到不同的栅极线的所述部分栅极线。如图10B中所示，在集成电路100b中，施加有第一输入信号A的第一部分栅极线G101_1和第四部分栅极线G102_2可通过上接触件CM101在第一切割区CT101上彼此电连接。在一些实施例中，如图10B中所示，上接触件CM101可具有在与第一方向和第二方向不平行的方向上延伸的一部分。在一些实施例中，与图10B的示例不同，上接触件CM101可包括平行于第一方向和第二方向延伸的部分。上接触件CM101可经由栅极接触件电连接到第一部分栅极线G101_1和第四部分栅极线G102_2中的每条。在一些实施例中，图10B的上接触件CM101可被具有在垂直方向上与通路分隔开的顶表面的中间接触件(图3E的CC32)代替。如图10B中所示，内部信号Y可通过第一金属层M1(例如，金属1)的第一金属线M101、第二金属层M2(例如，金属2)的金属线M201和第一金属层M1的第五金属线M105布线。
图11A至图11C分别是根据示例实施例的集成电路110a、110b和110c的布局的示意平面图。具体地，图11A至图11C示出均包括图1B的锁存器10'的集成电路的示例。集成电路110a、110b和110c均包括交叉耦合构造以及用于对交叉耦合构造的信号布线的金属图案，其中，为了便于说明，仅示出了包括在最下布线层(例如，层M1)中的金属图案。与参照图2A描述的实施例相似，用于第一输入信号A的栅极线中的每条可通过集成电路110a、110b和110c中的切割区分离。在下文中，将参照图1B描述图11A至图11C的实施例，在这里可不重复描述在别处描述的一些方面。
参照图11A，集成电路110a可包括用于锁存器输入信号IN的第一金属图案21、用于第一输入信号A的第二金属图案22和第四金属图案24、用于第二输入信号B的第三金属图案23、用于锁存器输出信号OUT的第五金属图案25和第七金属图案27以及用于内部信号Y的第六金属图案26。第一金属图案21至第五金属图案25可具有第一金属图案21至第五金属图案25在第二方向上延伸的形状，对于第一金属图案21至第五金属图案25通过其连接到上布线层的图案的通路的布置，如图11A中所示。
当用于锁存器输入信号IN、第一输入信号A和第二输入信号B以及锁存器输出信号OUT的第一金属图案21至第五金属图案25如图11A中所示地布置时，与将在下面描述的图11B和图11C的集成电路110b和110c相比，集成电路110a可包括较大数量的用于第一金属图案21至第五金属图案25的包括在上布线层中的金属图案和通路。然而，如将在下面参照图11B和图11C所描述的，金属图案和通路的数量可基于关于交叉耦合构造提供的金属图案的形状而减少，使得可减小功耗和布线拥塞。
参照图11B，集成电路110b可包括用于锁存器输入信号IN的第一金属图案31、用于第一输入信号A的第二金属图案32、用于第二输入信号B的第三金属图案33、用于锁存器输出信号OUT的第五金属图案35和第七金属图案37以及用于内部信号Y的第六金属图案36。与图11A的集成电路110a相比，图11B的集成电路110b可包括用于第一输入信号A的作为“C”形或“U”形的第二金属图案32。例如，如图11B中所示，第二金属图案32可包括均在第二方向上延伸的第一部分32_1和第二部分32_2以及连接到第一部分32_1和第二部分32_2的端部并且在第一方向上延伸的第三部分32_3。
基于第二金属图案32的第三部分32_3，与图11A的第三金属图案23相比，用于第二输入信号B的第三金属图案33可在第二方向上具有较小的长度。例如，图11B的第三金属图案33可被称为岛状图案，在一些实施例中，第三金属图案33在第二方向上的长度可以小于根据设计规则的长度。如图11B中所示，第二金属图案32可被用于电连接交叉耦合构造中的施加有第一输入信号A的两条栅极线，因此，可省略上布线层的附加图案。
参照图11C，集成电路110c可包括用于锁存器输入信号IN的第一金属图案41、用于第一输入信号A的第二金属图案42、用于第二输入信号B的第三金属图案43、用于锁存器输出信号OUT的第五金属图案45以及用于内部信号Y的第六金属图案46和第八金属图案48。与图11B的集成电路110b相比，图11C的集成电路110c可不仅包括用于第一输入信号A的具有“C”形或“U”形的第二金属图案42，而且包括用于锁存器输出信号OUT的具有“C”形或“U”形的第五金属图案45。例如，如图11C中所示，第二金属图案42可包括均在第二方向上延伸的第一部分42_1和第二部分42_2以及连接到第一部分42_1和第二部分42_2的端部并且在第一方向上延伸的第三部分42_3。相似地，第五金属图案45可包括均在第二方向上延伸的第一部分45_1和第二部分45_2以及连接到第一部分45_1和第二部分45_2的端部并且在第一方向上延伸的第三部分45_3。如图11C中所示，不仅具有“C”形或“U”形的第二金属图案42而且具有“C”形或“U”形的第五金属图案45被用在交叉耦合构造中，因此，可省略上布线层的附加图案。
图12是根据示例实施例的制造包括被构造成限定交叉耦合构造的标准单元的集成电路的方法的流程图。标准单元是包括在集成电路中的布局的单元，集成电路可包括多个不同的标准单元。标准单元可具有符合预定规则的结构。例如，如图2A中所示，标准单元可包括彼此平行地在第一方向上延伸的第一有源区R21和第二有源区R22，并且可在第二方向上具有预定的长度。图12的标准单元库D12可限定包括在上文中参照附图描述的根据发明构思的示例实施例的交叉耦合构造的布局的标准单元。
在操作S20中，可执行逻辑综合操作以从RTL数据D11产生网表数据D13。例如，为了产生包括比特流或网表的网表数据D13，半导体设计工具(例如，逻辑综合工具)可参照标准单元库D12对以诸如VHSIC HDL(VHDL)或Verilog的硬件描述语言(HDL)写入的RTL数据D11执行逻辑综合操作。基于具有减小的寄生电容和简单的内部布线结构的交叉耦合构造，标准单元库D12可包括关于标准单元的改善的性能的信息。另外，参照这个信息，标准单元可在逻辑综合操作中包括在集成电路中。
在操作S40中，可执行配置和布线(place and routing(P&R))操作以从网表数据D13产生布局数据D14。例如，半导体设计工具(例如，P&R工具)可参照标准单元库D12从网表数据D13配置多个标准单元，并且可对布置的多个标准单元的输入引脚和输出引脚布线。如上所述，包括交叉耦合构造的标准单元的布局可包括减小的数量的诸如通路和金属图案的导电图案，因此，可基于减少的布线拥塞实现具有改善的性能的配置和布线。布局数据D14可具有诸如GDSII的格式，并且可包括标准单元和互连件的几何信息。
在操作S60中，可执行制造掩模的操作。例如，为了在掩模上限定图案以在多个层上形成图案，光学邻近校正(OPC)可被应用于布局数据D14，可制造用于形成多个层中的每个的图案的至少一个掩模(或光掩模)。
在操作S80中，可执行制造集成电路的操作。例如，可通过使用操作S60中制造的至少一个掩模而使多个层图案化来制造集成电路。如图12中所示，操作S80可包括操作S82和S84。
在操作S82中，可执行前端制程(FEOL)操作。FEOL操作可表示在制造集成电路的工艺中在基底上形成诸如晶体管、电容器、电阻器等的分离的器件的操作。例如，FEOL操作可包括平坦化以及清洗晶圆、形成沟槽、形成阱、形成栅极线、形成源区和漏区等。
在操作S84中，可执行后端制程(BEOL)操作。BEOL操作可表示在制造集成电路的工艺中使诸如晶体管、电容器、电阻器等的分离的器件互连的操作。例如，BEOL操作可包括硅化栅极、源区和漏区、添加介电材料、执行平坦化、形成孔、添加金属层、形成通路、形成钝化层等。此后，集成电路可被封装在半导体中并且可用作各种应用的部件。
图13是根据示例实施例的片上系统(SoC)130的框图。根据发明构思的示例实施例，SoC 130可以是半导体装置，并且可包括交叉耦合构造或具有交叉耦合构造的集成电路。SoC 130可以是实现各种独占功能块的芯片，诸如知识产权(IP)，根据示例实施例的交叉耦合构造可包括在SoC 130的功能块中的每个中，由此改善SoC 130的性能并且减小SoC130的功耗。
参照图13，SoC 130可包括调制解调器132、显示器控制器133、存储器134、外部存储器控制器135、中央处理单元(CPU)136、交易单元137、PMIC 138和图形处理单元(GPU)139，其中，功能块(即，调制解调器132、显示器控制器133、存储器134、外部存储器控制器135、CPU 136、交易单元137、PMIC 138和GPU 139)中的每个可经由系统总线131彼此通信。
被构造成总体控制SoC 130的操作的CPU 136可控制其它功能块(即，调制解调器132、显示器控制器133、存储器134、外部存储器控制器135、交易单元137、PMIC 138和GPU139)的操作。调制解调器132可解调从SoC 130外部接收的信号，或者调制SoC 130内部产生的信号并且将调制的信号发送到外部。外部存储器控制器135可控制将数据发送到连接到SoC 130的外部存储装置以及从连接到SoC 130的外部存储装置接收数据的操作。例如，存储在外部存储装置中的程序和/或数据可在外部存储器控制器135的控制下提供到CPU 136或GPU 139。GPU 139可执行与图形的处理有关的程序指令。GPU 139可经由外部存储器控制器135接收图形数据并且可将由GPU 139处理的图形数据经由外部存储器控制器135发送到SoC 130的外部。交易单元137可监测每个功能块的数据交易，PMIC 138可在交易单元137的控制下控制供应到每个功能块的电力。显示器控制器133可控制SoC 130外部的外部显示器(或显示装置)并且将SoC 130内部产生的数据发送到显示器(或显示装置)。
存储器134可包括诸如电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮置栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等的非易失性存储器以及诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率同步DRAM(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、rambus DRAM(RDRAM)等的易失性存储器。
虽然已经具体示出并参照发明构思的实施例描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可在这里做出形式和细节上的各种改变。

Claims (25)

1.一种集成电路，所述集成电路包括：
第一有源区和第二有源区，均沿第一水平方向在基底上延伸，其中，第一有源区和第二有源区平行地延伸并且具有彼此不同的导电类型；
第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，其中，第一栅极线与第一有源区形成第一晶体管，其中，第一晶体管包括被构造成接收第一输入信号的栅极；
第二栅极线，在第二水平方向上延伸，其中，第二栅极线与第二有源区形成第二晶体管，其中，第二晶体管包括被构造成接收第一输入信号的栅极；以及
第三栅极线，在第二水平方向上从第一有源区连续地延伸至第二有源区，位于第一栅极线与第二栅极线之间，并且分别与第一有源区和第二有源区形成第三晶体管和第四晶体管，其中，第三晶体管和第四晶体管中的每个包括被构造成接收第二输入信号的栅极，
其中，第一栅极线包括在垂直于第一水平方向和第二水平方向的第三方向上与第一有源区叠置的第一部分栅极线，其中，第一部分栅极线包括位于第一有源区与第二有源区之间的区域上的端部。
2.如权利要求1所述的集成电路，其中，第一栅极线还包括第一虚设栅极线，第一虚设栅极线包括在第三方向上与第二有源区叠置的至少一部分并且与第一部分栅极线分隔开，
所述集成电路还包括：
第一跨接器，使在第一虚设栅极线的两侧处布置在第二有源区上的源区和漏区电互连。
3.如权利要求2所述的集成电路，其中，第一跨接器包括：
源极/漏极接触件，具有分别连接到源区/漏区的底表面。
4.如权利要求3所述的集成电路，其中，第一跨接器包括：
上接触件，在第一水平方向上延伸并且具有连接到源极/漏极接触件的底表面。
5.如权利要求4所述的集成电路，其中，上接触件具有在第三方向上与接触第一金属层的通路的底表面分隔开的顶表面。
6.如权利要求3所述的集成电路，其中，第一跨接器还包括：
栅极接触件，具有连接到第一虚设栅极线并且连接到源极/漏极接触件的底表面。
7.如权利要求1所述的集成电路，其中，第二有源区的一部分免于在第三方向上与第一栅极线叠置。
8.如权利要求7所述的集成电路，其中，免于与第一栅极线叠置的第二有源区在第三方向上被绝缘体叠置。
9.如权利要求7所述的集成电路，所述集成电路还包括：
第一跨接器，使位于第二有源区上的区域电互连。
10.如权利要求1所述的集成电路，其中，第二栅极线包括在第三方向上与第二有源区叠置并且具有位于第一有源区与第二有源区之间的区域上的端部的第二部分栅极线。
11.如权利要求10所述的集成电路，其中，第二栅极线还包括第二虚设栅极线，第二虚设栅极线包括在第三方向上与第一有源区叠置的至少一部分并且与第二部分栅极线分隔开，
所述集成电路还包括：
第二跨接器，使在第二虚设栅极线的两侧处布置在第一有源区上的源区和漏区电互连。
12.如权利要求10所述的集成电路，其中，第二栅极线的区域从第二栅极线去除，所述区域包括在第三方向上与第一有源区叠置的区域。
13.如权利要求12所述的集成电路，所述集成电路还包括：
第二跨接器，使在第二栅极线的去除的区域的两侧处位于第一有源区上的区域电互连。
14.如权利要求1所述的集成电路，其中，第二栅极线在第二水平方向上从第一有源区连续地延伸至第二有源区，
所述集成电路还包括：
第二跨接器，使在第二栅极线的两侧处布置在第一有源区上的源区和漏区电互连，
其中，第二跨接器包括与第二栅极线分隔开并且在第一水平方向上延伸的金属图案。
15.如权利要求1所述的集成电路，所述集成电路还包括：
互连件，使第一晶体管和第二晶体管的栅极电连接，
其中，互连件包括第一金属图案，第一金属图案包括分别在第一栅极线和第二栅极线上沿第二水平方向延伸的第一部分和第二部分以及连接到第一部分和第二部分的端部并且在第一水平方向上延伸的第三部分。
16.如权利要求15所述的集成电路，所述集成电路还包括：
第二金属图案，电连接到第三栅极线并且在第一金属图案的第一部分和第二部分之间沿第二水平方向延伸。
17.如权利要求16所述的集成电路，其中，第二金属图案具有在第二水平方向上的长度，所述长度小于基于设计规则的长度。
18.如权利要求1所述的集成电路，所述集成电路还包括：
第四栅极线，在第二水平方向上从第一有源区连续地延伸至第二有源区，位于第三栅极线与第二栅极线之间，并且分别与第一有源区和第二有源区形成第五晶体管和第六晶体管，其中，第五晶体管和第六晶体管中的每个包括被构造成接收第二输入信号的栅极；以及
接触件，使第三栅极线和第四栅极线电互连。
19.一种集成电路，所述集成电路包括：
第一有源区和第二有源区，均沿第一水平方向在基底上延伸，其中，第一有源区和第二有源区彼此平行并且具有彼此不同的导电类型；
第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，其中，第一栅极线与第一有源区形成第一晶体管，其中，第一晶体管包括被构造成接收第一输入信号的栅极；
第二栅极线，在第二水平方向上延伸并且与第二有源区形成第二晶体管，第二晶体管包括被构造成接收第二输入信号的栅极；以及
第三栅极线，在第一栅极线与第二栅极线之间沿第二水平方向延伸，并且包括第一部分栅极线和第二部分栅极线，其中，第一部分栅极线与第一有源区形成第三晶体管，其中，第二部分栅极线与第二有源区形成第四晶体管，其中，第三晶体管包括被构造成接收第二输入信号的栅极，其中，第四晶体管包括被构造成接收第一输入信号的栅极；
第一源极/漏极接触件，在第二水平方向上延伸并且具有连接到第一晶体管和第三晶体管的漏区的底表面；以及
第二源极/漏极接触件，在第二水平方向上延伸并且具有连接到第二晶体管和第四晶体管的漏区的底表面，
其中，第一源极/漏极接触件和第二源极/漏极接触件在第一有源区与第二有源区之间的区域上彼此电连接。
20.如权利要求19所述的集成电路，所述集成电路还包括：
第一金属线、第二金属线和第三金属线，均沿第一水平方向在第一栅极线至第三栅极线上延伸，第一金属线至第三金属线中的每条彼此平行地延伸，
其中，第一金属线电连接到第一栅极线和第二部分栅极线，
其中，第二金属线电连接到第一源极/漏极接触件和第二源极/漏极接触件，
其中，第三金属线电连接到第二栅极线和第一部分栅极线。
21.如权利要求19所述的集成电路，所述集成电路还包括：
第一跨接器，使在第一栅极线的两侧处布置在第二有源区上的源区和漏区电互连。
22.如权利要求19所述的集成电路，其中，第一栅极线包括在与第一水平方向和第二水平方向垂直的方向上与第一有源区叠置并且具有位于第一有源区与第二有源区之间的区域上的端部的第三部分栅极线。
23.一种集成电路，所述集成电路包括：
第一有源区和第二有源区，彼此平行地均沿第一水平方向在基底上延伸，其中，第一有源区和第二有源区具有彼此不同的导电类型；
第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，第一栅极线包括第一部分栅极线和第二部分栅极线，其中，第一部分栅极线与第一有源区形成第一晶体管，第二部分栅极线与第二有源区形成第二晶体管，其中，第一晶体管包括被构造成接收第一输入信号的栅极，第二晶体管包括被构造成接收第二输入信号的栅极；以及
第二栅极线，在第二水平方向上延伸并且包括第三部分栅极线和第四部分栅极线，其中，第三部分栅极线与第一有源区形成第三晶体管，第四部分栅极线与第二有源区形成第四晶体管，其中，第三晶体管包括被构造成接收第二输入信号的栅极，第四晶体管包括被构造成接收第一输入信号的栅极，
其中，第一部分栅极线和第二部分栅极线在第二水平方向上彼此分隔开，
其中，第三部分栅极线和第四部分栅极线在第二水平方向上彼此分隔开。
24.如权利要求23所述的集成电路，所述集成电路还包括：
第一金属线、第二金属线和第三金属线，均沿第一水平方向在第一栅极线和第二栅极线上延伸，第一金属线至第三金属线彼此平行地延伸，
其中，第一金属线包括电连接到第一部分栅极线的第一金属图案和电连接到第三部分栅极线的第二金属图案，
其中，第二金属线包括电连接到第二部分栅极线的第三金属图案和电连接到第四部分栅极线的第四金属图案，
其中，第三金属线电连接到第一晶体管至第四晶体管的漏区。
25.如权利要求23所述的集成电路，所述集成电路还包括：
第三栅极线，在第一栅极线与第二栅极线之间沿第二水平方向延伸；
第一跨接器，在第一有源区上使第一晶体管的漏区和第三晶体管的漏区电互连到第三栅极线；以及
第二跨接器，在第二有源区上使第二晶体管的漏区和第四晶体管的漏区电互连到第三栅极线。
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