CN116344533A - 集成电路系统及形成集成电路的方法 - Google Patents

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CN116344533A CN202310193144.2A CN202310193144A CN116344533A CN 116344533 A CN116344533 A CN 116344533A CN 202310193144 A CN202310193144 A CN 202310193144A CN 116344533 A CN116344533 A CN 116344533A
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Abstract

本申请的实施例提供了集成电路系统及形成集成电路的方法。示例性方法包括接收包括晶体管和多层互连的标准单元的器件布局。多层互连件包括电源线、信号线、连接到电源线和晶体管的源极的源极接触件、以及连接到信号线中的一个和晶体管的漏极的漏极接触件。该方法包括修改标准单元的器件布局。例如，如果标准单元的性能对与电源相关的特征敏感，则扩大电源线和源极接触件，并且缩小信号线和漏极接触件。如果标准单元的性能对与信号相关的特征敏感，则缩小电源线和源极接触件，并且扩大信号线和漏极接触件。在修改器件布局之后，标准单元的单元高度相同。

Description

集成电路系统及形成集成电路的方法
技术领域
本申请的实施例涉及集成电路系统及形成集成电路的方法。
背景技术
集成电路(IC，integrated circuit)产业经历了指数级增长。IC材料和设计的技术进步产生了几代IC，每一代的电路都比上一代更小、更复杂。在IC演进过程中，功能密度(即每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即可以使用制造工艺创建的最小组件(或线))减少。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供益处。然而，这种按比例缩小也增加了IC加工和制造的复杂性，为了实现这些进步，需要在IC加工和制造方面进行类似的发展。例如，由于多层互连(MLI，multilayerinterconnect)部件随着IC部件尺寸的不断缩小而变得更加紧凑，MLI部件的互连表现出增加的电阻和增加的电容，这对性能、产量和成本提出了挑战。基于逻辑的IC的性能特别容易受到这种电阻和/或电容增加的影响。因此需要对基于逻辑的IC的MLI部件进行改进。
发明内容
根据本的实施例的一个方面，提供了一种形成集成电路的方法，包括：接收标准单元的集成电路布局，标准单元具有单元高度，其中，集成电路布局包括电源线、信号线、连接到电源线的第一源极/漏极通孔和连接到信号线的第二源极/漏极通孔；调整电源线、信号线、第一源极/漏极通孔和第二源极/漏极通孔的尺寸，以生成具有单元高度的标准单元的修改的集成电路布局。其中：尺寸的调整基于标准单元的期望性能优化，并且尺寸的调整包括将电源线尺寸与信号线尺寸相关联、将电源线尺寸与第一源极/漏极通孔尺寸相关联、以及将信号线尺寸与第二源极/漏极通孔尺寸相关联，使得电源线尺寸的变化与信号线尺寸、第一源极/漏极通孔尺寸和第二源极/漏极通孔尺寸的变化相对应。方法还包括基于修改的集成电路布局制造标准单元。
根据本的实施例的另一个方面，提供了一种形成集成电路的方法，包括：接收标准单元的互连布局，其中，互连布局包括金属化层和通孔层，其中，金属化层包括第一导线和第二导线，通孔层包括第一通孔和第二通孔，第一通孔连接到第一导线和晶体管的源极，并且第二通孔连接到第二导线和晶体管的漏极；修改标准单元的互连布局。其中，互连布局的修改包括：如果标准单元的性能对第一类型的性能特性敏感，则扩大第一导线和第一通孔并且缩小第二导线和第二通孔，和如果标准单元的性能对不同于第一类型的性能特性的第二类型的性能特性敏感，则缩小第一导线和第一通孔并且扩大第二导线和第二通孔。方法还包括：使用标准单元的修改的互连布局制造标准单元的互连件。
根据本的实施例的又一个方面，提供了一种集成电路系统，包括：处理器；通信模块，通信地耦合到处理器并且被配置为接收标准单元的器件布局，器件布局包括晶体管和多层互连件，其中，多层互连件包括电源线、信号线、连接到电源线和晶体管的源极的源极接触件、以及连接到信号线中的一个和晶体管的漏极的漏极接触件；以及非暂时性计算机可读储存器，通信地耦合到处理器并且包括可由处理器执行的指令。指令包括：用于修改标准单元的器件布局的指令，其中，器件布局的修改包括：如果标准单元的性能对与电源相关的特征敏感，则扩大电源线和源极接触件，并且缩小信号线和漏极接触件，和如果标准单元的性能对与信号相关的特征敏感，则缩小电源线和源极接触件，并且扩大信号线和漏极接触件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本公开的各个方面的集成电路(IC)芯片的部分或全部的局部示意性平面图。
图2是根据本公开的各个方面的可以在半导体衬底(晶圆)上方制造以形成IC芯片的区域的各个层(层级)的部分或全部的局部示意性截面图。
图3A和图3B是根据本公开的各个方面的标准单元的布局的部分或全部的局部示意图。
图4A、图4B和图4C是根据本公开的各个方面的图3A和图3B的标准单元的部分布局的俯视平面图。
图5A和图5B是根据本公开的各个方面的图3A和图3B的标准单元的部分布局的俯视平面图。
图6A和图6B是根据本公开的各个方面的图3A和图3B的标准单元的部分布局的俯视平面图。
图7图示了根据本公开的各个方面的对图3A和图3B的标准单元的布局的电源性能优化。
图8图示了根据本公开的各个方面的对图3A和图3B的标准单元的布局的信号性能优化。
图9图示了根据本公开的各个方面的对图3A和图3B的标准单元布局的信号性能优化。
图10A描绘了根据本公开的各个方面的在优化之前、在电源性能优化之后和在信号性能优化之后的标准单元的部分或全部的多层互连件MLI的布局的俯视平面图。
图10B描绘了根据本公开的各个方面的在优化之前、电源性能优化之后和信号性能优化之后的基于多层互连件MLI的布局制造的标准单元的部分或全部的局部示意图。
图11是根据本公开的各个方面可以实施用于标准设计和/或制造的方法的流程图。
图12图示了根据本公开的各个方面的部分或整体的IC制造系统。
具体实施方式
本公开总体上涉及集成电路(IC)器件，更具体地，涉及IC设计布局的互连驱动优化。
以下公开提供了许多不同的实施例或示例，用于实现本发明的不同特征。下面描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例并且不旨在进行限制。例如，在下面的描述中，在第二部件上方或上形成第一部件可以包括第一和第二部件直接接触形成的实施例，并且还可以包括可以在第一部件和第二部件之间形成附加部件使得第一和第二部件可以不直接接触的实施例。
此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。此外，在随后的本公开中，在另一部件上、连接和/或耦合到另一部件上的部件的形成可以包括这些部件以直接接触方式形成的实施例，并且还可以包括其中插入部件，可以形成附加部件使得特征可能不直接接触的实施例。此外，空间相对术语，例如，“下部”、“上部”、“层级”、“垂直”、“之上”、“上方”、“下方”、“下面”、“上”、“下”、“顶部”、“底部”等及其派生词(例如，“层级”、“向下”、“向上”等)用于便于本公开一个部件与另一部件的关系。空间相对术语旨在涵盖包括部件的器件的不同方向。
集成电路(IC)设计定义了具有预定功能的各种标准单元。每个标准单元包括晶体管和互连(或布线)结构，它们结合起来提供逻辑功能(例如，AND(与)、NAND(与非)、OR(或)、NOR(或非)、NOT(非)、XOR(异或)和/或XNOR(异或非)和/或储存功能(例如，触发器、锁存器和/或缓冲器)。生成IC设计布局通常包括在给定区域中放置(或排列)标准单元阵列以实现特定功能，以及进行布线以将标准单元彼此连接。然后可以使用IC设计布局制造IC器件。
随着IC技术向更小的技术节点发展，在相对于彼此配置晶体管和互连结构方面，和/或以优化PPAC参数(即性能(例如，速度)、电源(例如，功耗)、面积和成本)、效率、制造时间、制造成本或其组合的方式配置互连结构的各种层方面，出现了挑战。本公开通过提供诸如标准单元布局的IC设计布局的互连驱动优化来解决这些挑战。例如，互连结构、部件和/或层的尺寸基于IC设计布局的IC的期望性能(例如电源性能优化或信号性能优化)而相对于彼此进行调整。在一些实施例中，通过修改IC设计布局而不改变IC设计布局的占位面积(例如，单元尺寸和/或单元面积)来提供IC的性能优化。下文描述了所提出的互连结构及其设计和/或制造方法的细节。不同的实施例可能具有不同的优点，并且不需要有特定优点是任何实施例都需要的。
图1是根据本公开的各个方面的集成电路(IC)芯片10的部分或全部的局部示意性平面图。IC芯片10可以包括无源微电子器件和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型FET(PFET)、n型FET(NFET)、金属氧化物半导体FET(MOSFET)、互补MOS(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他器件或它们的组合。晶体管可以是平面晶体管或非平面晶体管，诸如鳍状FET(FinFET)或全环栅(GAA，gate-all-around)晶体管。微电子器件可以被配置为向IC芯片10提供功能不同的区域，诸如核心区域(也称为逻辑区域)、存储器区域(例如，静态随机存取存储器(SRAM)区域或动态随机存取存储器(DRAM))、模拟区域、外围区域(也称为输入/输出(I/O)区域)、伪区域、其他合适的区域或它们的组合。为了清楚起见，图1已经简化以更好地理解本公开的发明概念。可以在IC芯片10中添加附加的部件，并且可以在IC芯片10的其他实施例中替换、修改或消除这里描述的一些部件。
在图1中，IC芯片10包括被配置为提供第一电路的第一区域20，以及被配置为提供第二电路的第二区域30。第一电路和第二电路可以执行相同/相似的功能和/或操作或者不同的功能和/或操作。在一些实施例中，第一电路和第二电路都是逻辑电路。在这样的实施例中，第一区域20和第二区域30包括逻辑单元，逻辑单元可以是标准单元。每个逻辑单元可以包括晶体管和互连结构(也称为布线结构)，它们结合起来提供相应的逻辑器件和/或相应的逻辑功能，诸如反相器、AND门、NAND门、OR门、NOR门、NOT门、XOR门、XNOR门、其他合适的逻辑器件和/或功能或它们的组合。在一些实施例中，第一电路和/或第二电路是存储器电路。在这样的实施例中，第一区域20、第二区域30或两者都包括存储单元阵列。每个存储单元可以包括晶体管和互连结构，它们结合起来提供储存器件和/或储存功能，诸如触发器、锁存器、其他合适的存储器器件和/或功能，或它们的组合。在一些实施例中，存储器单元是SRAM单元、DRAM单元、非易失性随机存取存储器(NVRAM)单元、闪存单元、其他合适的存储器单元或它们的组合。
图2是根据本公开的各个方面的可以在半导体衬底(晶圆)50上制造以形成图1的IC芯片10的区域20和/或区域30的各种层(层级)的部分或全部的局部示意性截面图。在一些实施例中，各个层部分或全部的形成标准单元，标准单元可以是逻辑单元或存储器单元(例如，SRAM单元)。为了清楚起见，图2已经简化以更好地理解本公开的发明概念。可以在各个层中添加附加部件，并且在其他实施例中可以替换、修改或消除所描述的一些部件。
在图2中，各个层包括器件层DL和设置在器件层DL上方的多层互连件MLI。器件层DL包括器件(例如，晶体管、电阻器、电容器、电感器、其他器件或它们的组合)和/或器件组件(例如，掺杂阱、栅极、源极/漏极、其他器件组件或它们的组合)。例如，器件层DL可以包括衬底50、设置在衬底50中的掺杂区55(例如n阱和/或p阱)、隔离部件60和晶体管T。在所描绘的实施例中，晶体管T包括悬置的沟道层65、栅极结构70和源极/漏极75。悬置(suspended)沟道层65和栅极结构70设置在相应源极/漏极75之间，并且栅极结构70包裹和/或围绕各个悬置的沟道层65。每个栅极结构70具有栅极堆叠件，栅极堆叠件具有栅电极80和栅极电介质82以及沿着栅极堆叠件侧壁设置的栅极间隔件86。
多层互连件MLI电耦合/连接器件DL的器件和/或组件，使得器件和/或组件可以按照设计要求的规定操作。例如，多层互连件MLI包括接触层(CO层级或金属零(M0)层级)、通孔零层(V0层级)、金属一层(M1层级)、通孔一层(V1层级)、金属二层(M2层级)、通孔二层(V2层级)、金属三层(M3层级)、通孔三层(V3层级)和金属四层(M4层级)。本公开考虑了具有更多或更少层和/或层级的多层互连件MLI。例如，多层互连件MLI可以包括多达MX层级和V(X-1)层级，其中X是多层互连件MLI的金属层(层)的总数。
多层互连件MLI的每个层级包括设置在一个或多个介电层(例如，层间介电(ILD)层和接触蚀刻停止层(CESL))中的导电部件(例如，金属线、金属通孔、金属接触件或它们的组合)。在一些实施例中，同时形成多层互连件MLI的同一层级(诸如M1层级)处的导电部件。在一些实施例中，多层互连件MLI的同一层级处的导电部件具有彼此基本平坦的顶表面和/或彼此基本平坦的底表面。
CO层级包括设置在介电层90中的源极/漏极接触件MD，其中源极/漏极接触件MD设置在源极/漏极75上。V0层级包括设置在介电层90中的栅极通孔VG、源极/漏极通孔V0和对接接触件，其中栅极通孔VG设置在栅极结构70的栅极堆叠件上，源极/漏极通孔V0设置在源极/漏极接触件MD上，对接接触件设置在源极/漏极接触件MD和栅极结构70上。M1层级包括设置在介电层90中的M1金属线，其中栅极通孔VG将栅极结构70的栅极堆叠件(例如，栅电极80)连接到M1金属线，源极/漏极通孔V0将源极/漏极接触件MD连接到M1金属线，并且对接接触件将栅极结构70的栅极堆叠件和源极/漏极75连接在一起并进一步连接到M1金属线。V1层级包括设置在介电层90中的V1通孔，其中V1通孔将M1金属线连接到M2金属线。M2层级包括设置在介电层90中的M2金属线。V2层级包括设置在介电90中的V2通孔，其中V2通孔将M2线连接到M3线；M3层级包括设置在介电层90中的M3金属线。V3层级包括设置在介电90中的V3通孔，其中V3通孔将M3线连接到M4线，以此类推。
图3A和图3B是根据本公开的各个方面的标准单元100的部分或全部的局部示意图。图3A是标准单元100的俯视图，图3A是标准单元100的俯视图。图3B是标准单元100沿着图3A的线A-A的示意性截面图。图4A-图4C是根据本公开的各个方面的图3A的标准单元100的各个层的俯视平面图。例如，图4A是标准单元100的MLI互连件(例如DL/CO/V0)的器件层DL、接触CO层级和V0层级的部分或全部的俯视平面图；图4B是标准单元100的MLI互连件(例如，V0/M1/V1)的V0层级、M1层级和V1层级的部分或全部的俯视平面图；且图4C是标准单元100的MLI互连件(例如，M1/V1/M2)的M1层级、V1层级和M2层级的部分或全部的俯视平面图。为了清楚起见，为了更好地理解本公开的发明概念，已经简化了图3A、图3B和图4A-图4C。可以在标准单元100中添加附加部件，并且可以在标准单元100的其他实施例中替换、修改或消除所描述的一些部件。
标准单元100具有单元边界LC，单元边界LC具有沿着第一方向(例如，X方向)的第一尺寸，诸如单元宽度W，以及沿着第二方向(例如，Y方向)的第二尺寸，诸如单元高度H。在一些实施例中，单元高度H小于或等于约250nm。单元宽度W可以大于单元高度H(例如，单元宽度W与单元高度H的比率大于1)，小于单元高度H(例如，单元宽度W与单元高度H的比率小于1)，或与单元高度H相同(例如，单元宽度W与单元高度H的比率等于1)。在区域20和/或区域30中标准单元100被重复并布置为标准单元阵列(可以是逻辑单元阵列或存储器阵列)的情况下，单元宽度W和单元高度H可以表示分别沿着X方向和Y方向的标准单元阵列的X节距和Y节距。标准单元阵列的标准单元具有相同的单元高度和不同的单元宽度、不同的单元高度和相同的单元宽度或者不同的单元高度和相同的单元宽度。
如上所述，标准单元100包括器件层DL和多层互连件MLI，它们可以被配置为提供逻辑电路。器件层DL包括有源(OD)区(线)，诸如有源区105以及栅极(多晶硅)线，诸如栅极线110A、栅极线110B、栅极线110C和栅极线110D。有源区，诸如有源区105，定向为基本上彼此平行并沿着X方向纵长延伸(即，长度沿着X方向，宽度沿着Y方向，高度沿着Z方向)。栅极线110A-110D基本上垂直于有源区105。例如，栅极线110A-110D基本上彼此平行并沿着Y方向纵长延伸(即，长度沿着Y方向，宽度为沿着X方向，高度沿着Z方向)。栅极线110A-110D之间具有沿着X方向的间距和沿着X方向的栅极节距GP。栅极节距GP是指直接相邻的栅极线110A-110D的边缘之间的横向距离，栅极节距GP可以由栅极线110A-110D的宽度(沿着X方向)与直接相邻的栅极线110A-110D之间的间距(例如，栅极线110A和栅极线110B之间的间距)之和提供。在一些实施例中，栅极节距GP小于或等于约60nm。在一些实施例中，栅极节距GP由直接相邻的栅极线110A-110D的中心之间的横向距离提供。
有源区包括沟道区(C)、源极区和漏极区。源极区和漏极区统称为源极/漏极区(S/D)。在图3B中，有源区105具有设置在外延源极/漏极118(即源极/漏极区)之间的沟道层116(即沟道区)，并且栅极线110B设置在沟道层116上和外延源极/漏极118之间。器件层DL的晶体管由有源区105(具有沟道层116和外延源极/漏极118)和栅极线110B形成。栅极线110B以有利于电流流过沟道116和外延源极/漏极部件118之间的方式接合沟道层116。栅极线110B类似于栅极结构70。例如，栅极线110包括栅极堆叠件，栅极堆叠件具有类似于栅电极80的栅电极，以及类似于栅极电介质82的栅极电介质。栅极线110B还包括沿着栅极堆叠件的侧壁的类似于栅极间隔件86的栅极间隔件。栅极线110A、栅极线110C和栅极线110D也可以具有栅极堆叠件和栅极间隔件。
在一些实施例中，晶体管是基于平面的晶体管，有源区105是基于平面的有源区，并且沟道层116和外延源极/漏极118形成在半导体衬底的一部分中。在一些实施例中，晶体管是GAA晶体管，有源区105是基于GAA的有源区，并且沟道层116由悬置在半导体衬底上方并在外延源极/漏极118之间延伸的一个或多个半导体层形成。在这样的实施例中，栅极线110B在X-Z平面和Y-Z平面中围绕悬置半导体层的沟道区(即，悬置的沟道层116)，并且外延源极/漏极118设置在半导体上方并且可以延伸到半导体衬底中。在一些实施例中，晶体管是FinFET，有源区105是基于FinFET的有源区，并且沟道层116由从半导体衬底延伸并在外延源极/漏极118之间延伸的一个或多个半导体鳍形成。在这样的实施例中，栅极线110B在Y-Z平面中包裹半导体鳍的沟道区(即，沟道层116)，并且外延源极/漏极118设置在半导体衬底上方并且可以延伸到半导体衬底中。
在有源区是基于FinFET的有源区和/或基于GAA的有源区的实施例中，有源区之间可以具有沿着Y方向的间距和沿着Y方向的鳍节距FP。鳍节距FP指直接相邻的鳍(或悬置的半导体层)(即直接相邻的有源区105)的边缘之间的横向距离，鳍节距FP可以由鳍(或悬置的半导体层)沿着Y方向的宽度和沿着Y方向直接相邻的鳍(或悬置的半导体层)之间的间距之和提供。在一些实施例中，相对于鳍节距FP配置单元高度CH。例如，单元高度H小于或等于标准单元100的鳍节距FP的约十倍(即，单元高度CH≤10×鳍节距FP)。在一些实施例中，鳍节距FP由直接相邻鳍的中心之间的横向距离提供。
多层互连件MLI包括CO层级(具有源极/漏极接触件MD)、V0层级(具有源极/漏极通孔V0和栅极通孔VG)、M1层级(具有M1线)、V1层级(具有通孔V1)和M2层级(具有M2线)。CO层级包括源极/漏极接触件120A、源极/漏极接触件120B和源极/漏极接触件120C。V0层级包括源极/漏极通孔125A、源极/漏极通孔125B、源极/漏极通孔125C和栅极通孔130A。M1层级包括信号线(例如，信号线135A、信号线135B、信号线135C、信号线135D和信号线135E)和电源线(例如，电源线140A和电源线140B)。V1层级包括通孔145A，M2层级包括导线150A。标准单元100中信号线的数量大于电源线的数量。在一些实施例中，标准单元100具有三到八条信号线和一到两条电源线。信号线135A-135E、电源线140A和电源线140B可以通过上布线层(例如，V1层级、M2层级等)电连接到电压。该电压可以是正供电电压(例如，VDD)、接地电压(例如，VSS)或其他合适的电压。
CO层级将器件层DL电连接到V0层级，V0层级将CO层级和/或器件层DL电连接到Ml层级，并且Vl层级将Ml层级电连接到M2层级。源极/漏极接触件120A-120C分别在对应的外延源极/漏极118和源极/漏极通孔125A-125C之间，并且物理接触和连接对应的外延源极/漏极118和源极/漏极通孔125A-125C。源极/漏极通孔125A在源极/漏极接触件120A和信号线135B之间物理接触并连接。源极/漏极通孔125B在源极/漏极接触件120B和电源线140A之间，并且物理接触并连接源极/漏极接触件120B和电源线140A。源极/漏极通孔125C在源极/漏极接触件120C和电源线140A之间，并且物理接触并连接源极/漏极接触件120C和电源线140A。栅极通孔130在栅极线110B和信号线135C之间，并且物理接触并连接栅极线110B和信号线135C。通孔145A在信号线135C和导线150A之间并物理接触信号线135C和导线150A，并且将信号线135C连接到导线150A。在一些实施例中，多层互连件MLI将器件层的晶体管电连接到一个或多个电压(例如，VDD和/或VSS)，这可以促进晶体管的偏置以实现期望操作。在所描绘的实施例中，晶体管的源极(例如，外延源极/漏极118中的一个)通过源极/漏极通孔125B和源极/漏极接触件120B电连接到M1层级的电源线140A，晶体管的漏极(例如，外延源极/漏极118中的一个)通过源极/漏极通孔125A和源极/漏极接触件120A电连接到M1层级的信号线135B，并且晶体管的栅极(例如，栅极线110B)电连接到M1层级的信号线，例如信号线135A-135E中的一个。在一些实施例中，多层互连件MLI将晶体管电连接到一个或多个其他器件，例如器件层DL的器件、多层互连件MLI内的器件、IC的其他标准单元或其他区域中的器件等。
CO层、Ml层和M2层的导电部件沿着第一布线方向或不同于第一布线方向的第二布线方向布线。例如，第一布线方向是Y方向(并且基本平行于栅极线110A-110D的纵长方向)，第二布线方向是X方向(并且基本平行于有源区105的纵长方向)。在所描绘的实施例中，源极/漏极接触件120A-120C具有基本上沿着Y方向(即，第一布线方向)的纵向(纵长)方向，M1线(即，信号线135A-135E、电源线140A和电源线140B)具有基本上沿着X方向(即，第二布线方向)的长度(纵长)方向，并且M2线(即，导线150A)具有基本上沿着Y方向(即，第一布线方向)的长度(纵长)方向。换言之，源极/漏极接触件120A-120C和导线150的最长尺寸(例如，长度)是沿着Y方向的，并且信号线135A-135E、电源线140A和电源线140B的最长尺寸是沿着X方向的。源极/漏极接触件120A-120C和导线150的最短尺寸(例如，宽度)沿着X方向，信号线135A-135E、电源线140A和电源线140B的最短尺寸沿着Y方向。例如，信号线135A-135E具有沿着Y方向的宽度W1，而电源线140A和电源线140B具有沿着Y方向的宽度W2。在所示实施例中，宽度W2大于宽度W1。在一些实施例中，宽度W2比宽度W1大至少20％。在一些实施例中，电源线140A和电源线140B具有不同的宽度。在一些实施例中，信号线135A-135E具有不同的宽度。在一些实施例中，信号线135A-135E中的任何宽度差小于或等于20％。
源极/漏极接触件120A-120C、信号线135A-135E、电源线140A、电源线140B和导线150A基本上是矩形的(即，长度大于宽度)。源极/漏极通孔125A-125C和通孔145A基本上是方形的(即，长度约等于宽度)。源极/漏极通孔125A-125C和通孔145A基本上是方形的(即，长度约等于宽度)。栅极通孔130基本上为圆形或椭圆形。源极/漏极接触件120A-120C、源极/漏极通孔125A-125C、栅极通孔130、信号线135A-135E、电源线140A、电源线140B、通孔145A和导线150A具有不同的形状、不同的尺寸、不同的组合形状和/或尺寸等，以优化和/或改进标准单元100的性能(例如，降低电阻)和/或布局占位面积(例如，降低密度)。
在一些实施例中，源极/漏极通孔125A-125C的尺寸被配置为填充和/或跨越它们对应的M1线和对应的源极/漏极接触件MD之间的给定量的重叠区域。例如，转向图5A，源极/漏极接触件120A和信号线135B被显示为在它们之间没有源极/漏极通孔125A，并且重叠区域OV1(其是阴影区域)指示信号线135A和源极/漏极接触件120A彼此重叠的位置。转到图5B，源极/漏极通孔125A位于源极/漏极接触件120A和信号线135B之间并连接源极/漏极接触件120A和信号线135B，源极/漏极通孔125A的尺寸被配置为基本覆盖重叠区域OV1。例如，源极/漏极通孔125A的面积填充和/或跨越重叠区域OV1的约50％至约100％。在图5B中，源极/漏极通孔125A的面积接近重叠区域OV1的100％(例如，90％)，因此几乎填满重叠区域OV1。源极/漏极通孔125A以重叠区域OV1内部为界，并且不延伸超出信号线135A和源极/漏极接触件120A的重叠部分。
在一些实施例中，V1通孔(诸如通孔145A)的尺寸被配置为填充和/或跨越它们对应的M2线和对应的M1线之间的给定量的重叠区域。例如，转向图6A，信号线135C和导线150A被显示为在它们之间没有通孔145A，并且重叠区域OV2(其为阴影区域)指示信号线135C和导线150A彼此重叠的位置。转到图6B，通孔145A位于信号线135C和导线150A之间并且连接信号线135C和导线150A，并且通孔145A的尺寸被配置为基本上覆盖重叠区域OV2。例如，通孔145A的区域填充和/或跨越重叠区域OV2的约50％至约100％。在图6B中，通孔145A的面积接近重叠区域OV2的100％(例如，90％)，因此几乎填满重叠区域OV2。通孔145A以重叠区域OV2内部为界，并且不延伸超出信号线135C和导线150A的重叠部分。
本公开提出调制Ml层级的Ml线的宽度以优化标准单元100的电源性能或信号性能。例如，Ml线的宽度与V0通孔(例如，源极/漏极通孔)的尺寸、V1通孔的尺寸和M2线的尺寸相关联，使得改变M1线的宽度的改变导致改变V0通孔、V1通孔、M2线或它们的组合的尺寸。
图7和图8示出了根据本公开的各个方面优化标准单元100的性能的M1层级(以及与其连接的V0层级和V1层级)的调整尺寸的部分或全部。图7和图8是分别在电源性能优化和信号性能优化之前和之后的标准单元100的多层互连件MLI布局的部分或全部的俯视平面图，诸如原始(输入的)CO/V0/M1/V1/M2布局和优化的(输出的)CO/V0/M1/V1/M2布局。为了清楚起见，图7和图8已经简化以更好地理解本公开的发明概念。可以在所描绘的CO/V0/M1/V1/M2布局中添加附加部件，并且在CO/V0/M1/V1/M2布局的其他实施例中可以替换、修改或消除所描述的一些部件。
转向图7，多层互连件MLI的布局被修改以优化标准单元100的电源性能而不改变其单元高度CH，例如，通过扩大(增加)M1层级电源线的宽度，这相应地允许扩大(增加)连接到电源线的互连件(诸如源极/漏极通孔和通孔)的尺寸/尺寸。扩大电源线和与其连接的互连件(例如，源极通孔和/或源接触)可以降低与电源线相关的电阻并相应地提高标准单元100的电源性能。在一些实施例中，电源线的宽度被选择为相应地将源极通孔的尺寸增加到可以降低电阻和/或提高通过电源线、源极通孔和源极/漏极接触件的电信号的速度的尺寸。为了保持单元高度CH，通过缩小(减小)M1层级的信号线的宽度来进一步修改多层互连件MLI的布局，以抵消电源线的扩大并确保M1层级的尺寸保持适合单元高度CH。尽管缩小信号线(和相应的互连件)可能会增加其电阻，但是当标准单元100被实施在受益于具有最佳电源性能的标准单元的应用中时，这种增加可以被认为是微不足道的。因此对M1层级进行宽度调整，以在M1层级的工艺能力内优化标准单元100的电源性能(例如，可以使用用于标准单元100的现有制造技术制造的尺寸和/或不太小或不太大的尺寸)和单元格高度CH(可以避免完全重新设计布局)。
例如，在电源性能优化的CO/V0/M1/V1/M2布局中，信号线135A-135E具有小于宽度W1的宽度W3，并且电源线140A和电源线140B具有大于宽度W2的宽度W4。宽度W3小于宽度W4。换言之，电源性能优化增加了电源线的宽度并减小了信号线的宽度。为了保持单元高度CH，电源线中的任何宽度增加被信号线中的宽度减小所抵消(即，信号线135A-135E响应于电源线140A和电源线140B的扩大而缩小)。电源线和/或信号线的宽度扩大/缩小小于或等于约20％。即，宽度W4比宽度W2大不超过约20％，并且宽度W3比宽度W1小不超过约20％。在一些实施例中，信号线135A-135E的宽度减小与电源线140A和电源线140B的宽度增加相同。例如，如果电源线140A和电源线140B的宽度增加10％，则信号线135A-135E的宽度减少10％。
在一些实施例中，Ml层级(此处为电源线140A和电源线140B)的平均电源线宽度调节(ΔWP)小于或等于20％。也就是说，电源线宽度调节可以分布在电源线之间。例如，电源线140A可以扩大超过20％，而电源线140B可以扩大不到20％，其中调整电源线140A和电源线140B的宽度扩大以提供小于或等于20％的平均电源线宽度调节。在一些实施例中，在电源线宽度调节之后，电源性能优化后电源线消耗的标准单元100和/或M1层级的面积比电源性能优化前电源线消耗的标准单元100和/或M1层级的面积大，大的程度高达20％。
在一些实施例中，M1层级(此处为信号线135A-135E)的平均信号线宽度调节(ΔWS)小于或等于20％。即，信号线宽度调节可以分布在信号线之间。例如，信号线135A-135E中的一些可以缩小超过20％，并且信号线135A-135E中的一些可以缩小不到20％，其中信号线135A-135E的宽度缩小被调整以提供小于或等于20％的平均信号线宽度调节。在一些实施例中，在信号线宽度调节之后，电源性能优化之后由信号线所消耗的标准单元100和/或M1层级的面积比电源性能优化之前由信号线所消耗的标准单元100和/或M1层级的面积小，小的程度高达20％。
也可以响应于Ml线的扩大/缩小来调整和/或优化连接到Ml级的Ml线的互连件(诸如V0层级和Vl层级中的互连件)的尺寸和/或尺寸。例如，调整/优化可以包括扩大连接到电源线的源极通孔(例如，连接到电源线140A的源极/漏极通孔125B和源极/漏极通孔125C)的宽度和/或长度，缩小连接到信号线的源极通孔(例如，连接到信号线135C的通孔145A)的宽度和/或长度，并且缩小连接到信号线的M2线(例如，通过通孔145A连接到信号线135C的导线150A)的宽度。在图7中，在原始CO/V0/M1/V1/M2布局中，源极/漏极通孔125A具有沿着Y方向的尺寸D1，源极/漏极通孔125B和源极/漏极通孔125C具有沿着Y方向的尺寸D2，通孔145A具有沿着Y方向的尺寸D3和沿着X方向的尺寸D4，并且导线150A具有沿着X方向的宽度W5。尺寸D1小于宽度W1，尺寸D2小于宽度W2，尺寸D3小于宽度W1，尺寸D4小于尺寸W5。在各种实施例中，尺寸D1可以小于或等于尺寸D2。
在电源性能调整/优化之后，在电源性能优化的CO/V0/M1/V1/M2布局中，源极/漏极通孔120A(例如，漏极通孔)具有沿着Y方向的尺寸D5，源极/漏极通孔125B和源极/漏极通孔125C(例如，源极通孔)具有沿着Y方向的尺寸D6，通孔145A具有沿着Y方向的尺寸D7和沿着X方向的尺寸D8，并且导线150A具有沿着X方向的宽度W6。尺寸D5小于尺寸D1，尺寸D6大于尺寸D2，尺寸D7小于尺寸D3，尺寸D8小于尺寸D4，宽度W6小于宽度W5。因此，响应于电源线140A和电源线140B的宽度的扩大，源极通孔(例如，源极/漏极通孔125B和源极/漏极通孔125C)的尺寸增大，漏极通孔(例如，源极/漏极通孔125A)的尺寸缩小，并且信号线135A-135E正上方的布线层(例如，通孔145A和导线150A)的尺寸缩小。在一些实施例中，响应于信号线135A-135E的缩小(由于扩大了电源线140A和电源线140B)，也可以减小栅极通孔130的尺寸。CO层级、M1层级和V1层级的这种尺寸变化增加了电源线140A和电源线140B及其上/下互连件之间的接触面积，从而降低了电源线互连结构的电阻。
在一些实施例中，源极/漏极通孔的尺寸/尺寸调整被配置为确保源极/漏极通孔基本上覆盖源极/漏极接触件MD和M1线之间的重叠区域。例如，在电源性能优化的CO/V0/M1/V1/M2布局中，源极/漏极通孔125A的区域填充和/或跨越源极/漏极接触件120A和信号线135B之间的重叠区域的约50％到约100％，源极/漏极通孔125B的区域填充和/或跨越源极/漏极接触件120B和电源线140A之间的重叠区域的约50％至约100％，源极/漏极通孔125C的区域填充和/或或跨越源极/漏极接触件120C和电源线140A之间的重叠区域的约50％至约100％。在一些实施例中，V1通孔的尺寸/尺寸调整被配置为确保V1通孔基本覆盖M1线和M2线之间的重叠区域。例如，在电源性能优化的CO/V0/M1/V1/M2布局中，通孔145A的区域填充和/或跨越信号线135C和导线150A之间的重叠区域的约50％至约100％。在一些实施例中，源极/漏极通孔125A-125C和通孔145A可以由重叠区域界定。例如，尺寸D5小于宽度W3，尺寸D6小于宽度W4，尺寸D7小于宽度W3，尺寸D8小于尺寸W6。
转向图8，修改多层互连件MLI的布局以优化标准单元100的信号性能而不改变其单元高度CH，例如，通过扩大(增加)M1层级信号线的宽度，这相应地允许扩大(增加)连接到信号线的互连件(诸如源极/漏极通孔、通孔和M2线)的尺寸/尺寸。扩大信号线和与其连接的互连件(例如，漏极通孔、栅极通孔、通孔和M2线)可以降低与信号线相关的电阻并相应地提高标准单元100的信号性能。在一些实施例中，信号线的宽度经过选择，而将漏极通孔、栅极通孔、通孔、M2线或它们的组合的尺寸相应地增加到可以降低电阻和/或提高通过信号线、漏极通孔、栅极通孔、通孔和M2的电信号线的速度的尺寸。为了保持单元高度CH，通过缩小(减小)M1层级电源线的宽度来进一步修改多层互连件MLI的布局以抵消信号线的扩大并确保M1层级的尺寸保持适合以维持单元高度CH。尽管缩小电源线(和相应的互连件)可能会增加其电阻，但是当标准单元100实施在受益于具有最佳信号性能的标准单元的应用中时，这种增加可以被认为是微不足道的。因此，对M1层级进行宽度调整，以在M1层级的工艺能力范围内(例如，可以使用标准单元100的现有制造技术制造的尺寸和/或不太小或太大的尺寸)和单元格高度CH(可以避免完全重新设计布局)，优化标准单元的信号性能。
例如，在信号性能优化的CO/V0/M1/V1/M2布局中，信号线135A-135E具有大于宽度W1的宽度W9，并且电源线140A和电源线140B具有小于宽度W2的宽度W10。宽度W9小于宽度W10。换言之，信号性能优化增加了信号线的宽度并减小了电源线的宽度。为了保持单元高度CH，信号线的任何宽度增加被电源线的宽度减小抵消(即，电源线140A和电源线140B响应于信号线135A-135E的扩大而缩小)。信号线和/或电源线的宽度扩大/缩小小于或等于约20％。即，宽度W9比宽度W1大不超过约20％，并且宽度W10比宽度W2小不超过约20％。在一些实施例中，信号线135A-135E的宽度增加与电源线140A和电源线140B的宽度减小相同。例如，如果信号线135A-135E的宽度增加10％，则电源线140A和电源线140B的宽度减小10％。
在一些实施例中，Ml层级(此处为信号线135A-135E)的平均信号线宽度调整小于或等于20％。即，信号线宽度调整可以分布在信号线之中。例如，信号线135A-135E中的一些可以扩大超过20％，而信号线135A-135E中的一些可以扩大不到20％，其中调整信号线135A-135E的宽度扩大以提供小于或等于20％的平均信号线宽度调整。在一些实施例中，在信号线宽度调整之后，信号性能优化之后由信号线消耗的标准单元100和/或M1层级的面积比信号性能优化之前由信号线消耗的标准单元100和/或M1层级的面积大20％。
在一些实施例中，Ml层级(此处为电源线140A和电源线140B)的平均电源线宽度调整小于或等于20％。即，电源线宽度调整可以分布在电源线之中。例如，电源线140A可以缩小超过20％并且电源线140B可以缩小小于20％，其中调整电源线140A和电源线140B的宽度缩小以提供小于或等于20％的平均电源线宽度调整。在一些实施例中，在电源线宽度调整后，电源性能优化之后由电源线消耗的标准单元100和/或M1层级的面积比电源性能优化之前由电源线消耗的标准单元100和/或M1层级的面积小，小的程度高达20％。
也可以响应于Ml线的扩大/缩小来调整和/或优化连接到Ml层级的Ml线的互连件(诸如V0层级和Vl层级中的互连件)的尺寸和/或尺寸。例如，调整/优化可以包括扩大连接到信号线的漏极通孔(例如，连接到信号线135B的源极/漏极通孔125A)的宽度和/或长度，扩大连接到信号线的V1通孔(例如，连接到信号线135C的通孔145A)的宽度和/或长度，以及扩大连接到信号线的M2线(例如，通过通孔145A连接到信号线135C的导线150A)的宽度。在图8中，在原始CO/V0/M1/V1/M2布局中，源极/漏极通孔125A具有尺寸D1，源极/漏极通孔125B和源极/漏极通孔125C具有尺寸D2，通孔145A具有尺寸D3和尺寸D4，导线150A具有宽度W5。在信号性能调整/优化之后，在信号性能优化的CO/V0/M1/V1/M2布局中，源极/漏极通孔125A(例如，漏极通孔)具有沿着Y方向尺寸D9，源极/漏极通孔125B和源极/漏极通孔125C(例如，源极通孔)具有沿着Y方向的尺寸D10，通孔145A具有沿着Y方向的尺寸D11和沿着X方向的尺寸D12，并且导线150A具有沿着X方向的宽度W7。尺寸D9大于尺寸D1，尺寸D10小于尺寸D2，尺寸D11大于尺寸D3，尺寸D12大于尺寸D4，宽度W7小于宽度W5。因此，响应于信号线135A-135E的宽度扩大，漏极通孔(例如，源极/漏极通孔125A)的尺寸增大，信号线135A-135E正上方的布线层(例如，通孔145A和导线150A)的尺寸扩大，并且源极通孔(例如，源极/漏极通孔125B和源极/漏极通孔125C)的尺寸缩小。在一些实施例中，响应于信号线135A-135E的扩大，也可以增加了栅极通孔130的沿着X方向和/或Y方向的尺寸。CO层级、M1层级和V1层级的这种尺寸变化增加了信号线135A-135E与其上/下互连件之间的接触面积，从而降低了信号线互连结构的电阻。
在一些实施例中，源极/漏极通孔的尺寸调整被配置为确保源极/漏极通孔基本上覆盖源极/漏极接触件MD和M1线之间的重叠区域。例如，在信号性能优化的CO/V0/M1/V1/M2布局中，源极/漏极通孔125A的区域填充和/或跨越源极/漏极接触件120A和信号线135B之间的重叠区域的约50％到约100％。在一些实施例中，V1通孔的尺寸/尺寸调整被配置为确保V1通孔基本上覆盖M1线和M2线之间的重叠区域。例如，在信号性能优化的CO/V0/M1/V1/M2布局中，通孔145A的区域填充和/或跨越信号线135C和导线150之间的重叠区域的约50％到约100％。在实施例中，源极/漏极通孔和/或V1通孔以重叠区域为界。例如，尺寸D9小于宽度W9，源极/漏极通孔125A沿着X方向的尺寸小于源极/漏极接触件120A沿着X方向的尺寸。在另一示例中，尺寸D11小于宽度W9，并且尺寸D12小于宽度W7。
本公开进一步设想了在信号性能调整/优化期间减少M2线(诸如导线150A)的长度。例如，图9是在信号性能优化之后的标准单元100的多层互连件MLI布局的部分或全部的俯视平面图。为了清楚起见，为了更好地理解本公开的发明概念，图9已经被简化。可以在所描绘的CO/V0/M1/V1/M2布局中添加附加部件，并且在CO/V0/M1/V1/M2布局的其他实施例中可以替换、修改或消除所描述的一些部件。
图9的信号性能优化CO/V0/M1/V1/M2布局类似于图8的信号性能优化CO/V0/M1/V1/M2布局，除了通孔145A和导线150A具有不同的尺寸。例如，在图9中，导线150A具有沿着X方向的宽度W8。宽度W8大于宽度W5，并且在所示实施例中，大于宽度W7。在一些实施例中，宽度W8比宽度W5大了约1倍至约3倍。在一些实施例中，宽度W8与宽度W5的比率为约2:1至约4:1。扩大M2线(例如导线150A)的宽度可以允许放宽M2层级的节距(即，M2线的节距在信号性能优化的标准单元中可以更大)，这可以降低制造复杂性和/或制造成本。在一些实施例中，扩大V1通孔和/或M2线可以减少制造V1通孔和/或M2线期望图案化工艺的数量。例如，在基于信号优化的CO/V0/M1/V1/M2布局制造V1通孔和/或M2线时，可以实施单一图案化，而在原始的CO/V0/M1/V1/M2布局基础上制造V1通孔和/或M2线时可能需要双重图案化。在一些实施例中，可以实施不太复杂和/或成本较低的光刻工艺、蚀刻工艺、沉积工艺等来制造更大的V1通孔和/或M2线，诸如信号优化CO/V0/M1/V1/布局中的那些。
在一些实施例中，扩大信号线可以允许缩小(减小)M2线的长度。例如，在原始优化的CO/V0/M1/V1/M2中，导线150A可以具有沿着Y方向的长度L1，并且在信号性能优化之后，导线150A可以具有沿着Y方向的长度L2，诸如在图9的信号性能优化CO/V0/M1/V1/M2中。长度L2小于长度L1。在一些实施例中，长度L2是长度L1的约1倍至约0.3倍。在图9中，因为导线150A的宽度较大，所以通孔145A沿着X方向的尺寸D13大于尺寸D3，并且在所描绘的实施例中，大于尺寸D12。在一些实施例中，信号性能优化之后的通孔145A的面积(例如，顶部接触表面面积)是信号性能优化之前的通孔145A的面积的约1倍至约3.6倍。
图10A描绘了根据本公开的各个方面的在优化之前、在电源性能优化之后和在信号性能优化之后的标准单元100的多层互连件MLI的布局的部分或整体的俯视平面图。从图10A可以明显看出，实施本文的设计技术，标准单元100可以针对不同应用(例如，电源敏感或信号敏感)进行优化，同时保持单元边界LC的尺寸。图10B根据本公开的各个方面描绘了在优化之前、在电源性能优化之后和在信号性能优化之后基于标准单元的多层互连件MLI的布局制造的多层互连件MLI的部分(例如，CO/V0/M1的部分)沿着图10A的线B-B的部分或全部的局部示意图。在所描绘的实施例中，单元高度H和单元宽度W对于原始布局和优化布局是相同的，从而在给定单元尺寸的工艺能力内提供性能优化。在一些实施例中，性能优化和/或信号优化保持单元高度H同时增加或减小单元宽度W。为了清楚起见，为了更好地理解本公开的发明概念，图10A和图10B已经被简化。可以在多层互连件MLI的布局中添加附加部件，并且可以在多层互连件MLI的布局的其他实施例中替换、修改或消除所描述的一些部件。
图11是根据本公开的各个方面的可以被执行以用于标准单元设计和/或制造(诸如逻辑设计和/或逻辑制造)的方法200的流程图。方法200实施本文描述的概念以优化标准单元(例如标准单元100)的性能。方法200在框210处开始，接收标准单元的IC布局。IC布局包括电源线、信号线、连接到电源线的第一通孔和连接到信号线的第二通孔。在一些实施例中，电源线和信号线是标准单元的多层互连件MLI的M1层级(即，最底部的布线层)的部分。在这样的实施例中，第一通孔和第二通孔可以是源极/漏极通孔(例如，多层互连件MLI的V0层级通孔)或多层互连件MLI的V1层级通孔。在一些实施例中，标准单元具有单元高度。
在框215处，方法200包括确定标准单元的期望性能优化。例如，如果标准单元用于受益于增强电源信号的应用，则期望性能优化就是电源优化。如果标准单元用于受益于增强信号信号的应用，则期望性能优化就是信号优化。在一些实施例中，这种确定是基于标准单元的设计规范进行的。例如，当标准单元的设计规范定义的电源参数是基于接收到的集成电路布局、并且使用针对标准单元的单元尺寸的处理能力来制造标准单元而难以获得，期望性能优化被确定为电源优化。在另一示例中，当设计规范定义的信号性能参数是基于接收到的集成电路布局、并且使用标准单元的单元尺寸的处理能力制造标准单元难以获得时，期望性能优化被确定为信号优化。在另一个示例中，当使用标准单元的单元尺寸的处理能力来获得设计指定的、信号相关的参数比获得设计指定的、电源相关的参数更难时，期望性能优化被确定为信号优化。在另一个示例中，当使用标准单元的单元尺寸的处理能力来获得设计指定的、电源相关的参数比获得设计指定的、信号相关的参数更难时，期望性能优化被确定为电源优化。
在一些实施例中，这种确定基于电源线、信号线和它们相关联的互连件(例如，分别为第一通孔和第二通孔)的材料选择。例如，可以观察到电源线和第一通孔在由第一导电材料形成时表现出增加的电阻，而信号线和第二通孔在由第一导电材料形成时表现出较少(或可忽略不计)的电阻增加。在这样的示例中，期望性能优化被确定为电源优化以抵消可能由第一导电材料形成的电源互连结构引起的电阻增加。在另一示例中，可以观察到，信号线和第二通孔在由第二导电材料形成时表现出增加的电阻，而电源线和第一通孔在由第二导电材料形成时表现出较小(或可忽略不计)的电阻增加。在这样的示例中，期望性能优化被确定为信号优化以抵消可能由第二导电材料形成的信号互连结构引起的电阻增加。
在一些实施例中，使用集成电路布局执行工艺模拟和/或器件模拟以获得关于由集成电路布局制造的标准单元的信息。如果模拟结果表明，标准单元的与电源相关的特征和/或参数对标准单元的多层互连件的通孔、接触件、布线等的尺寸和/或尺寸更敏感，则确定期望性能优化进行电源优化。如果模拟结果表明，标准单元的信号相关的特征和/或参数对标准单元的多层互连件的通孔、接触件、布线等的尺寸和/或尺寸更敏感，则确定期望性能优化进行信号优化。
在框220处，方法200包括基于期望性能优化来调整电源线、信号线、第一通孔和第二通孔的尺寸。电源线尺寸与信号线尺寸和第一通孔尺寸相关，第二通孔尺寸与信号线尺寸相关。因此，电源线尺寸的变化导致信号线尺寸、第一通孔尺寸和第二通孔尺寸的变化。例如，在期望性能优化是电源优化的情况下(例如，多层互连件MLI的M1层级的工艺预算被分配给电源)，方法200包括扩大电源线尺寸和第一通孔尺寸并缩小信号线尺寸和第二通孔尺寸，如本文所述。在另一个示例中，其中期望性能优化是信号优化(例如，M1层级的工艺预算被分配给信号)，方法200包括缩小电源线尺寸和第一通孔尺寸以及扩大信号线尺寸和通孔尺寸，诸如本文所述。对第一通孔尺寸(例如，源极通孔的尺寸)和第二通孔尺寸(例如，漏极通孔的尺寸)的调节可能受到标准单元的晶体管的尺寸(例如，源极/漏极和栅极的尺寸)的约束。
在一些实施例中，通过基于期望性能优化调整电源线、信号线、第一通孔和第二通孔的尺寸来生成修改的集成电路布局。修改的集成电路布图提供的标准单元的单元高度与接收到的集成电路布图提供的标准单元的单元高度相同。在一些实施例中，在框225处，方法200包括基于修改的集成电路布局制造标准单元。标准单元可以用于基于电源的应用或基于信号的应用进行优化，诸如本文所述。可以在方法200之前、期间和之后提供附加的步骤，并且对于方法200的附加实施例，可以移动、替换或消除所描述的一些步骤。
本文所述的多层互连件MLI的各种导电部件，诸如接触件、通孔和/或金属线，可以包括钨、钌、钴、铜、铝、铱、钯、铂、镍、其他低电阻率金属成分、它们的合金或它们的组合。在一些实施例中，V0层级的源极/漏极通孔V0和/或栅极通孔VG的导电材料不同于M1层级的M1线的导电材料。例如，M1线(例如，信号线135A-135E、电源线140A和电源线140B)包括铜，而源极/漏极通孔V0(例如，源极/漏极通孔125A-125C)和/或栅极通孔VG(例如，栅极通孔130A)包括钨或钌。在一些实施例中，V0层级的源极/漏极通孔V0和/或栅极通孔VG的导电材料与M1层的M1线的导电材料相同。在一些实施例中，本文描述的多层互连件MLI的各种层，诸如CO层级、V0层级、M1层级、V1层级和M2层级，可以通过以下步骤制造：在衬底上沉积介电层(例如，ILD层和/或CESL)；执行光刻和蚀刻工艺以在介电层中形成一个或多个开口，开口暴露下层中的一个或多个导电部件；用导电材料填充一个或多个开口；以及执行去除过量导电材料的平坦化工艺，使得导电部件和介电层具有基本上平坦的表面。导电材料通过沉积工艺(例如，PVD、CVD、ALD等)和/或退火工艺形成。在一些实施例中，导电部件包括主体层(也称为导电插塞)。在一些实施例中，导电部件包括设置在主体层和介电层之间的阻挡层、粘附层、其他合适的层等。在一些实施例中，阻挡层、粘附层、其他合适的层等包括钛、钛合金(例如，TiN)、钽、钽合金(例如，TaN)、其他合适的成分或它们的组合。在一些实施例中，多层互连件MLI的通孔层(例如，V0层级)和金属化层(例如，M1层级)可以通过单镶嵌或双镶嵌工艺形成。
图12图示了根据本公开的各个方面的IC制造系统300。IC制造系统300包括由通信网络318连接的多个实体302、304、306、308、310、312、314、316、……、N，通信网络318可以是单个网络或者可以是各种不同的网络，诸如内联网和互联网，并且可以包括有线和无线通信信道。
在一些实施例中，实体302表示用于制造协作的服务系统；实体304代表用户，诸如监控IC产品的产品工程师；实体306代表工程师，诸如控制IC制造和相关配方的处理工程师，或者监控或调整IC制造工具的条件和设置的设备工程师；实体308代表用于IC测试和测量的计量工具；实体310代表半导体和/或IC处理工具；实体312表示与实体310相关联的虚拟计量模块；实体314表示与实体310和另外的其他处理工具相关联的高级处理控制模块；实体316表示与实体310相关联的采样模块。
每个实体可以与其他实体交互并且可以向其他实体提供集成电路制造、处理控制、计算能力等和/或从其他实体接收这样的能力。每个实体还可以包括一个或多个用于执行计算和执行自动化的计算机系统。例如，实体314的高级处理控制模块可以包括其中编码有软件指令的多个计算机硬件。计算机硬件可能包括硬盘驱动器、闪存驱动器、CD-ROM、RAM存储器、显示设备(例如，监视器)、输入/输出设备(例如，鼠标和键盘)。软件指令可以用任何合适的编程语言编写，并且可以设计为执行特定任务，例如与优化上述标准单元的制造相关的任务。
IC制造系统300实现实体之间的交互以用于IC设计和制造以及IC制造的高级处理控制。IC制造系统300提供的能力中的一个可以使能在诸如设计、工程和处理、计量和高级处理控制等领域中的协作和信息存取。IC制造系统300提供的另一能力可以在设施之间集成系统，例如在计量工具和处理工具之间。这种整合使设施能够协调其活动。IC制造系统300可用于执行如本文的方法200和相关的布局优化。例如，实体302-716中的一个或多个可以从设计公司接收IC布局设计，然后通过调整标准单元的多层互连件MLI的V0层级、M1层级、V1层级、M2层级的尺寸来修改接收到的IC布局设计。
本公开提供了许多不同的实施例。示例性方法包括接收标准单元的集成电路布局，标准单元具有单元高度。集成电路布局包括电源线、信号线、连接到电源线的第一源极/漏极通孔和连接到信号线的第二源极/漏极通孔。该方法还包括调整电源线、信号线、第一源极/漏极通孔和第二源极/漏极通孔的尺寸，以生成具有单元高度的标准单元的修改的集成电路布局。尺寸的调整基于标准单元的期望性能优化，尺寸的调整包括将电源线尺寸与信号线尺寸相关联、将电源线尺寸与第一源极/漏极通孔尺寸相关联、以及将信号线尺寸与第二源极/漏极通孔尺寸相关联，使得电源线尺寸的变化与信号线尺寸、第一源极/漏极通孔尺寸和第二源极/漏极通孔尺寸的变化相对应。该方法还包括基于修改的集成电路布局制造标准单元。
在一些实施例中，期望性能优化为电源性能优化，电源线尺寸为电源线宽度，信号线尺寸为信号线宽度。电源线宽度、信号线宽度、第一源极/漏极通孔尺寸和第二源极/漏极通孔尺寸沿着相同方向，尺寸的调整包括：增加电源线宽度和第一源极/漏极通孔尺寸，并且减小信号线宽度和第二源极/漏极通孔尺寸。
在一些实施例中，期望性能优化为信号性能优化，电源线尺寸为电源线宽度，信号线尺寸为信号线宽度。电源线宽度、信号线宽度、第一源极/漏极通孔尺寸和第二源极/漏极通孔尺寸沿着相同方向，尺寸的调整包括：增加信号线宽度和第二源极/漏极通孔尺寸，并且减小电源线宽度和第一源极/漏极通孔尺寸。
在一些实施例中，集成电路布局还包括通孔和导线。通孔将导线连接到信号线。该方法还可以包括调整通孔和导线的尺寸以生成具有单元高度的标准单元的修改的集成电路布局。尺寸的调整包括将通孔尺寸与信号线尺寸相关联以及将导线尺寸与信号线尺寸相关联，使得通孔尺寸和导线尺寸的变化与信号线尺寸的变化相对应。
在一些实施例中，电源线尺寸为电源线宽度，信号线尺寸为信号线宽度，并且导线尺寸为导线宽度。电源线宽度、信号线宽度、第一源极/漏极通孔尺寸、第二源极/漏极通孔尺寸、通孔尺寸沿着第一方向，并且导线宽度沿着第二方向。尺寸的调整包括：当期望性能优化为电源性能优化时，增加电源线宽度和第一源极/漏极通孔尺寸，并且减小信号线宽度、第二源极/漏极通孔尺寸、通孔尺寸和导线宽度。尺寸的调整包括：当期望性能优化为信号性能优化时，减小电源线宽度和第一源极/漏极通孔尺寸，并且增加信号线宽度、第二源极/漏极通孔尺寸、通孔尺寸和导线宽度。
在一些实施例中，导线还具有沿着第一方向的导线长度，并且当期望性能优化是信号性能优化时，尺寸的调整还包括减小导线长度。在一些实施例中，通孔尺寸为第一通孔尺寸，并且通孔还具有沿着第二方向的第二通孔尺寸，并且尺寸的调整还包括，当期望性能优化是信号性能优化时，增加第二通孔尺寸。在一些实施例中，集成电路布局还包括栅极线，并且电源线尺寸和信号线尺寸沿着栅极线的纵长方向。在一些实施例中，电源线尺寸的变化百分比与信号线尺寸的变化百分比相同。
另一示例性方法包括接收标准单元的互连布局。互连布局包括金属化层和通孔层。金属化层包括第一导线和第二导线，通孔层包括第一通孔和第二通孔，第一通孔连接到第一导线和晶体管的源极，并且第二通孔连接到第二导线和晶体管的漏极。该方法还包括修改标准单元的互连布局。修改包括：如果标准单元的性能对第一类型的性能特性敏感，则扩大第一导线和第一通孔并且缩小第二导线和第二通孔。互连布局的修改包括：如果标准单元的性能对不同于第一类型的性能特性的第二类型的性能特性敏感，则缩小第一导线和第一通孔并且扩大第二导线和第二通孔。
该方法还包括使用标准单元的修改的互连布局制造标准单元的互连件。在一些实施例中，扩大的量与缩小的量相同。在一些实施例中，扩大的量与缩小的量≤20％。在一些实施例中，标准单元具有单元尺寸并且修改标准单元的互连布局不会修改单元尺寸。在一些实施例中，晶体管包括沿着第一方向纵长延伸的栅极，并且第一导线和第二导线沿着不同于第一方向的第二方向纵长延伸。
在一些实施例中，金属化层是第一金属化层并且通孔层是第一通孔层，并且第一金属化层还包括第三导线。第一金属化层的第一导线、第二导线和第三导线沿着第一方向纵长延伸。互连布局还包括第二金属化层和第二通孔层。第二金属化层包括沿着不同于第一方向的第二方向纵长延伸的第四导线，并且第二通孔层包括第三通孔，第三通孔将第二金属化层的第四导线连接到第一金属化层的第三导线。在一些实施例中，修改标准单元的互连布局还包括，如果标准单元的性能对第一类型的性能特性敏感，则缩小第三通孔和第四导线并且扩大第三导线。在一些实施例中，修改标准单元的互连布局还包括，如果标准单元的性能对第二类型的性能特性敏感，则扩大第三通孔并且缩小第三导线。
在一些实施例中，修改标准单元的互连布局还包括，如果标准单元的性能对第二类型的性能特性敏感，则扩大第四导线。在一些实施例中，扩大第四导线包括沿着第一方向扩大第四导线。在一些实施例中，修改标准单元的互连布局还包括，如果标准单元的性能对第二类型的性能特性敏感，则沿着第二方向缩小第四导线。
示例性集成电路系统包括处理器和通信模块，该通信模块通信地耦合到处理器并且被配置为接收标准单元的器件布局。标准单元的器件布局包括晶体管和多层互连件。多层互连件包括电源线、信号线、连接到电源线和晶体管的源极的源极接触件、以及连接到信号线中的一个和晶体管的漏极的漏极接触件。集成电路(IC)系统还非暂时性计算机可读储存器，该非暂时性计算机可读储存器通信地耦合到处理器并且包括可由处理器执行的指令。这些指令包括修改标准单元的器件布局的指令。器件布局的修改包括，如果标准单元的性能对与电源相关的特征敏感，则扩大电源线和源极接触件，并且缩小信号线和漏极接触件，如果标准单元的性能对与信号相关的特征敏感，则缩小电源线和源极接触件，并且扩大信号线和漏极接触件。在一些实施例中，指令还包括将扩大的量调整为与缩小的量相同。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种形成集成电路的方法，包括：
接收标准单元的集成电路布局，所述标准单元具有单元高度，其中，所述集成电路布局包括电源线、信号线、连接到所述电源线的第一源极/漏极通孔和连接到所述信号线的第二源极/漏极通孔；
调整所述电源线、所述信号线、所述第一源极/漏极通孔和所述第二源极/漏极通孔的尺寸，以生成具有所述单元高度的所述标准单元的修改的集成电路布局，其中：
所述尺寸的所述调整基于所述标准单元的期望性能优化，并且
所述尺寸的所述调整包括将电源线尺寸与信号线尺寸相关联、将所述电源线尺寸与第一源极/漏极通孔尺寸相关联、以及将所述信号线尺寸与第二源极/漏极通孔尺寸相关联，使得所述电源线尺寸的变化与所述信号线尺寸、所述第一源极/漏极通孔尺寸和所述第二源极/漏极通孔尺寸的变化相对应；以及
基于所述修改的集成电路布局制造所述标准单元。
2.根据权利要求1所述的方法，其中：
所述期望性能优化为电源性能优化，所述电源线尺寸为电源线宽度，所述信号线尺寸为信号线宽度；
所述电源线宽度、所述信号线宽度、所述第一源极/漏极通孔尺寸和所述第二源极/漏极通孔尺寸沿着相同方向；并且
所述尺寸的调整包括：
增加所述电源线宽度和所述第一源极/漏极通孔尺寸，并且减小所述信号线宽度和所述第二源极/漏极通孔尺寸。
3.根据权利要求1所述的方法，其中：
所述期望性能优化为信号性能优化，所述电源线尺寸为电源线宽度，所述信号线尺寸为信号线宽度；
所述电源线宽度、所述信号线宽度、所述第一源极/漏极通孔尺寸和所述第二源极/漏极通孔尺寸沿着相同方向；并且
所述尺寸的调整包括：
增加所述信号线宽度和所述第二源极/漏极通孔尺寸，并且减小所述电源线宽度和所述第一源极/漏极通孔尺寸。
4.根据权利要求1所述的方法，其中，所述集成电路布局还包括通孔和导线，其中，所述通孔将所述导线连接到所述信号线，并且所述方法还包括：
调整所述通孔和所述导线的尺寸以生成具有所述单元高度的所述标准单元的所述修改的集成电路布局，其中：
所述尺寸的所述调整包括将通孔尺寸与所述信号线尺寸相关联以及将导线尺寸与所述信号线尺寸相关联，使得所述通孔尺寸和所述导线尺寸的变化与所述信号线尺寸的变化相对应。
5.根据权利要求4所述的方法，其中：
所述电源线尺寸为电源线宽度，所述信号线尺寸为信号线宽度，并且所述导线尺寸为导线宽度；
所述电源线宽度、所述信号线宽度、所述第一源极/漏极通孔尺寸、所述第二源极/漏极通孔尺寸以及所述通孔尺寸沿着第一方向，并且所述导线宽度沿着第二方向；并且
所述尺寸的调整包括：
当所述期望性能优化为电源性能优化时，增加所述电源线宽度和所述第一源极/漏极通孔尺寸，并且减小所述信号线宽度、所述第二源极/漏极通孔尺寸、所述通孔尺寸和所述导线宽度，和
当所述期望性能优化为信号性能优化时，减小所述电源线宽度和所述第一源极/漏极通孔尺寸，并且增加所述信号线宽度、所述第二源极/漏极通孔尺寸、所述通孔尺寸和所述导线宽度。
6.根据权利要求5所述的方法，其中：
所述导线还具有沿着所述第一方向的导线长度；并且
当所述期望性能优化是信号性能优化时，所述尺寸的所述调整还包括减小所述导线长度。
7.根据权利要求5所述的方法，其中：
所述通孔尺寸为第一通孔尺寸，并且所述通孔还具有沿着所述第二方向的第二通孔尺寸；和
所述尺寸的调整还包括，当所述期望性能优化是信号性能优化时，增加所述第二通孔尺寸。
8.根据权利要求1所述的方法，其中，所述集成电路布局还包括栅极线，并且所述电源线尺寸和所述信号线尺寸沿着所述栅极线的纵长方向。
9.一种形成集成电路的方法，包括：
接收标准单元的互连布局，其中，所述互连布局包括金属化层和通孔层，其中，所述金属化层包括第一导线和第二导线，所述通孔层包括第一通孔和第二通孔，所述第一通孔连接到所述第一导线和晶体管的源极，并且所述第二通孔连接到所述第二导线和所述晶体管的漏极；
修改所述标准单元的所述互连布局，其中，所述互连布局的修改包括：
如果所述标准单元的性能对第一类型的性能特性敏感，则扩大所述第一导线和所述第一通孔并且缩小所述第二导线和所述第二通孔，和
如果所述标准单元的性能对不同于所述第一类型的性能特性的第二类型的性能特性敏感，则缩小所述第一导线和所述第一通孔并且扩大所述第二导线和所述第二通孔；以及
使用所述标准单元的所述修改的互连布局制造所述标准单元的互连件。
10.一种集成电路系统，包括：
处理器；
通信模块，通信地耦合到所述处理器并且被配置为接收标准单元的器件布局，所述器件布局包括晶体管和多层互连件，其中，所述多层互连件包括电源线、信号线、连接到所述电源线和所述晶体管的源极的源极接触件、以及连接到所述信号线中的一个和所述晶体管的漏极的漏极接触件；以及
非暂时性计算机可读储存器，通信地耦合到所述处理器并且包括可由所述处理器执行的指令，所述指令包括：
用于修改所述标准单元的所述器件布局的指令，其中，所述器件布局的修改包括：
如果所述标准单元的性能对与电源相关的特征敏感，则扩大所述电源线和所述源极接触件，并且缩小所述信号线和所述漏极接触件，和
如果所述标准单元的性能对与信号相关的特征敏感，则缩小所述电源线和所述源极接触件，并且扩大所述信号线和所述漏极接触件。
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