CN110957366B - 半导体器件和形成半导体器件的方法 - Google Patents

半导体器件和形成半导体器件的方法 Download PDF

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Abstract

第一类器件包括在第一方向上延伸的第一鳍结构、第一栅极，以及设置在第一鳍结构上方的第一槽接触件。第一栅极在第二方向上延伸并具有在第一方向上测量的第一栅极尺寸。第一槽接触件具有在第一方向上测量的第一槽接触件尺寸。第二类器件包括：在第三方向上延伸的第二鳍结构、第二栅极，以及设置在第二鳍结构上方的第二槽接触件。第二栅极在第四方向上延伸并具有在第三方向上测量的第二栅极尺寸。第二槽接触件具有在第三方向上测量的第二槽接触件尺寸。第二槽接触件尺寸大于第二栅极尺寸并且大于第一槽接触件尺寸。本发明的实施例还涉及半导体器件和形成半导体器件的方法。

Description

半导体器件和形成半导体器件的方法
技术领域
本发明的实施例提供了半导体器件和形成半导体器件的方法。
背景技术
半导体集成电路(IC)行业经历了快速增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。在集成电路发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可使用制造工艺产生的最小组件(或线))已经减小。然而，传统的晶体管布局设计尚未针对高速IC应用进行优化，其中寄生电容和/或电阻会显著降低器件性能。
因此，虽然现有的半导体IC器件对于它们的预期目的通常已经足够，但它们不是在每个方面都完全都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：第一类器件，其中，所述第一类器件包括：第一鳍结构，在第一方向上延伸；第一栅极，包裹所述第一鳍结构，其中，所述第一栅极在与所述第一方向不同的第二方向上延伸并具有在第一方向上测量的第一栅极尺寸；以及第一槽接触件，设置在所述第一鳍结构上方，其中，所述第一槽接触件具有在所述第一方向上测量的第一槽接触件尺寸；以及第二类器件，其中，所述第二类器件包括：第二鳍结构，在第三方向上延伸；第二栅极，包裹所述第二鳍结构，其中，所述第二栅极在与所述第三方向不同的第四方向上延伸并具有在所述第三方向上测量的第二栅极尺寸；以及第二槽接触件，设置在所述第二鳍结构上方，其中，所述第二槽接触件具有在所述第三方向上测量的第二槽接触件尺寸，其中，所述第二槽接触件尺寸大于所述第二栅极尺寸并且大于所述第一槽接触件尺寸。
本发明的另一实施例提供了一种半导体器件，包括：逻辑器件，其中，所述逻辑器件包括：第一有源区，在所述第一方向上延伸；多个第一栅极，每个第一栅极在顶视图中与所述第一有源区相交，其中，所述第一栅极的每个在与所述第一方向不同的第二方向上延伸，并且其中，每对相邻的第一栅极限定第一栅极间距；以及多个第一槽接触件，设置在所述第一有源区上方，其中，所述第一槽接触件的每个具有在所述第一方向上测量的第一槽接触件宽度；以及非逻辑器件，其中，所述非逻辑器件包括：第二有源区，在所述第一方向上延伸；多个第二栅极，每个第二栅极在顶视图中与所述第二有源区相交，其中，所述第二栅极的每个在所述第二方向上延伸，并且其中，每对相邻的第二栅极限定大于所述第一栅极间距的第二栅极间距；以及多个第二槽接触件，设置在所述第二有源区上方，其中，所述第二槽接触件的每个具有在所述第一方向上测量的第二槽接触件宽度，其中，所述第二槽接触件宽度大于所述第一槽接触件宽度。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：接收集成电路(IC)布局设计，其中，IC布局设计包括在第一方向上延伸的有源区、在顶视图中在所述第二方向上延伸并与所述有源区相交的多个栅极，以及每个均在所述顶视图中与所述有源区相交的多个槽接触件；以及至少部分修改IC布局设计：在第一方向上扩大每个槽接触件；或者增加所述多个栅极在所述第一方向上分隔开的间距。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。还应强调，所附附图仅示出了本发明的典型实施例，并且因此不应认为限制范围，因为本发明同样可以适用于其它实施例。
图1示出了示例性FinFET器件的立体图。
图2、图3A至图3B、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B和图8A至图8B示出了根据本发明的实施例的半导体器件的部分的顶视图。
图3C、图4C、图5C、图6C至图6D、图7C至图7D和图8C至图8D示出了根据本发明的实施例的半导体器件的部分的截面侧视图。
图9示出了图示根据本发明的实施例的方法的流程图。
图10示出了根据本发明的实施例的半导体制造器件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，当用“约”、“近似”等描述数值或数值范围时，该术语旨在包括在合理范围内的数值，包括所描述的数值，例如在所描述的数值的+/-10％内或本领域技术人员理解的其它值。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
随着半导体器件尺寸持续按比例缩小，寄生电容和/或电阻可能在影响半导体器件性能方面发挥更重要的作用，特别是对于诸如串行器/解串器器件或射频(RF)器件的高速应用。然而，传统的半导体器件布局设计主要集中于优化诸如逻辑器件的非高速应用的性能。因此，适用于非高速应用的布局设计可能导致高速器件的过大寄生电容和/或电阻，这可能不利地影响高速器件的性能。
为了克服上面讨论的问题，本公开涉及新颖且非显而易见的布局方案，该布局方案调整或重新定位半导体器件的各个组件，包括但不限于导电接触件、通孔或金属线，如下面更详细地讨论的。
应当理解，本发明的实施例可以应用于多种类型的IC和/或晶体管。例如，本发明可以应用于平面器件、鳍式场效应晶体管(FinFET)器件(可以是二维结构或三维结构)、垂直全环栅(GAA)器件、水平GAA器件、纳米线器件，纳米片器件或它们的组合。为了提供示例，图1中示出了示例性FinFET器件。然而，应当理解，除非特别声明，否则本申请不应限于特定类型的器件。
参考图1，示出了示例性FinFET器件10的立体图。FinFET器件结构10包括N型FinFET器件结构(NMOS)15和P型FinFET器件结构(PMOS)25。FinFET器件结构10包括衬底102。衬底102可以由硅或其它半导体材料制成。可选地或另外地，衬底102可以包括其它元素半导体材料，诸如锗。在一些实施例中，衬底102由化合物半导体制成，诸如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，衬底102由合金半导体制成，诸如硅锗、碳化硅锗、磷化镓砷或磷化镓铟。在一些实施例中，衬底102包括外延层。例如，衬底102可以包括位于体半导体上面的外延层。
FinFET器件结构10还包括一个或多个鳍结构104(例如，Si鳍)，其在Z方向上从衬底102延伸并且在Y方向上由间隔件105围绕。鳍结构104在X方向上伸长并且可以可选地包括锗(Ge)。可以通过使用诸如光刻和蚀刻工艺的合适工艺来形成鳍结构104。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻鳍结构104。在一些其它实施例中，鳍结构104可以通过双图案化光刻(DPL)工艺形成。DPL是通过将图案划分为两个交错图案而在衬底上构建图案的方法。DPL允许增强部件(例如，鳍)密度。鳍结构104还包括外延生长的材料12，其可以(与鳍结构104的部分一起)用作FinFET器件结构10的源极/漏极。在一些实施例中，对于NFET，外延生长的材料可包括SiP、SiC、SiPC、SiAs、Si或它们的组合。在一些实施例中，对于PFET，外延生长的材料可以包括SiGe、SiGeC、Ge、Si、硼掺杂的材料或它们的组合。
形成诸如浅沟槽隔离(STI)结构的隔离结构108以围绕鳍结构104。在一些实施例中，鳍结构104的下部由隔离结构108围绕，并且鳍结构104的上部从隔离结构108突出，如图1所示。换句话说，鳍结构104的部分嵌入在隔离结构108内。隔离结构108防止电干扰或串扰。
FinFET器件结构10还包括栅极堆叠结构，该栅极堆叠结构包括栅电极110和位于栅电极110之下的栅极介电层(未示出)。栅电极110可以包括多晶硅或金属。金属包括氮化钽(TaN)、镍硅(NiSi)、钴硅(CoSi)、钼(Mo)、铜(Cu)、钨(W)、铝(Al)、钴(Co)、锆(Zr)、铂(Pt)或其它适用材料。可以在后栅极工艺(或栅极替换工艺)中形成栅电极110。硬掩模层112和114可用于限定栅电极110。介电层115也可以形成在栅电极110的侧壁上以及硬掩模层112和114上方。
栅极介电层(未示出)可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氧氮化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。
在一些实施例中，栅极堆叠结构包括附加层，诸如界面层、覆盖层、扩散/阻挡层或其它可应用的层。在一些实施例中，栅极堆叠结构形成在鳍结构104的中心部分上方。在一些其它实施例中，在鳍结构104上方形成多个栅堆叠结构。在一些其它实施例中，栅极堆叠结构包括伪栅极堆叠件并且在实施高热预算工艺之后由金属栅极(MG)替换。
通过沉积工艺、光刻工艺和蚀刻工艺形成栅极堆叠结构。沉积工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀、其它合适的方法和/或它们的组合。光刻工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。可选地，光刻工艺由诸如无掩模光刻、电子束写入和离子束写入的其它适当的方法实现或替换。
FinFET器件提供优于传统金属氧化物半导体场效应晶体管(MOSFET)器件(也称为平面晶体管器件)的若干优势。这些优势可以包括更好的芯片面积效率、改进的载流子迁移率以及与平面器件的制造处理兼容的制造处理。因此，可能期望使用FinFET器件来设计用于IC芯片的部分或整个IC芯片的集成电路(IC)芯片。下面使用利用FinFET器件实现的IC讨论本发明的各个方面。然而，应当理解，这仅仅是出于提供示例的目的，并且本公开不限于FinFET器件并且可以应用于平面器件、GAA器件、纳米线器件或纳米片器件等。
图2示出了根据本发明的实施例的半导体器件200的顶视图。在一些实施例中，半导体器件200可以实现为FinFET晶体管。半导体器件200可以表示(或包括)逻辑器件，例如包括NOR门、NAND门、XOR门、反相器门等的电路。可选地，半导体器件200还可以表示(或包括)非逻辑器件，诸如高速器件，其尚未通过本发明的各个方面进行优化。这是因为传统的IC布局设计不区分逻辑器件和非逻辑器件。因此，从布局的角度来看，逻辑器件和非逻辑器件可以看起来基本相同。然而，根据本发明情况并非如此，基于以下讨论将变得更加明显。
半导体器件200包括鳍结构210。鳍结构210也可以称为有源区。鳍结构210可以实现为图1的鳍结构104的实施例。鳍结构210还可以包括外延生长的层。FinFET器件的沟道区和源极/漏极区由鳍结构210的不同部分形成。如图2所示，鳍结构210是细长的并在X方向(与图1中相同的X方向)上延伸。
半导体器件200包括多个栅极结构230-234，每个栅极结构部分地包裹鳍结构210。栅极结构230-234的每个可以包括高k栅极电介质和金属栅电极，例如图1的栅电极110。栅极结构230-234包裹鳍结构210的方式类似于栅电极110如何包裹图1中的鳍结构104。如图2所示，栅极结构230的每个均是细长的并在垂直于X方向的Y方向(与图1中相同的Y方向)上延伸。
半导体器件200包括多个槽接触件250-253。槽接触件250-253每个包括一个或多个导电层。例如，导电层可以包括Ti、TiN、Pt、Co、Ru、W、TaN、Cu或它们的组合。槽接触件250-253在Y方向上以细长方式延伸。同样如图2所示，槽接触件250-253与鳍结构210(或其上形成的外延层)的不同部分相交。鳍结构210(或其上形成的外延层)的相交的部分可以是FinFET器件的源极/漏极区，并且因此槽接触件250-253能够提供至源极/漏极区的电连接。
半导体器件200还包括多条金属线260-263。金属线260-263位于鳍结构210和栅极结构230-234上方，并且是包含金属线和通孔的多层互连结构的一部分，以电连接IC的各个组件。金属线260-263可以在底部互连层(称为多层互连结构的M0(或金属-0)层)中实现。金属线260-263的每个可以在X方向上以细长方式延伸。
半导体器件200包括多个源极/漏极通孔270-273。源极/漏极通孔270-273垂直地(例如，在图1的Z方向上)设置在槽接触件250-253和金属线261-262之间。例如，源极/漏极通孔270设置在槽接触件250和金属线261之间，源极/漏极通孔271设置在槽接触件251和金属线262之间，源极/漏极通孔272设置在槽接触件252和金属线261之间，以及源极/漏极通孔273设置在槽接触件253和金属线262之间。因此，槽接触件250-253、金属线261-262和源极/漏极通孔270-273共同提供至FinFET器件的源极/漏极区的电连接。
半导体器件200包括多个栅极接触件280-289。栅极接触件280-289垂直地(例如，在图1的Z方向上)设置在栅极结构230-234与金属线260和263之间。例如，栅极接触件280-284设置在金属线260和栅极结构230-234之间，并且栅极接触件285-289设置在金属线263和栅极结构230-234之间。因此，金属线260、263和栅极接触件280-289共同提供至FinFET器件的栅极的电连接。
上面讨论的各个组件的尺寸针对逻辑器件进行了优化。例如，栅极结构230-234的每个可以具有在X方向上测量的最小栅极长度290。最小栅极长度290也可以称为半导体器件200的临界尺寸(CD)。接触的栅极间距(CPP)292测量为相邻的栅极结构230-234之间的距离(例如，在栅极结构230-231之间)。用于逻辑器件的最小栅极长度290和CPP 292被设计为对于功率性能区域(PPA)考虑而言是紧密的。在一些实施例中，CPP292与最小栅极长度290的比率可以在约2:1和约4:1之间的范围内。
槽接触件250-253的每个可以具有尺寸294，该尺寸294也在X方向上横向测量。为了优化半导体器件200的逻辑器件的性能，尺寸294可以基本上类似于最小栅极长度290的值。例如，尺寸294和最小栅极长度290的比率可以在约0.8:1和约1.3:1之间的范围内。
源极/漏极通孔270-273的每个可以具有在X方向上测量的尺寸296。为了优化半导体器件200的逻辑器件的性能，尺寸296可以与尺寸294相当。例如，尺寸296和尺寸294的比率可以在约0.7:1和约1.3:1之间的范围内。
然而，虽然半导体器件200的各个组件的尺寸优化了逻辑器件的性能，但它们对于IC上的其它类型的器件(例如高速应用中的晶体管)可能不是理想的。在一些实施例中，高速器件可以是以大于10千兆位每秒(Gbps)的数据速率操作的器件，并且作为非限制性实例可以包括串行器/解串器器件或射频(RF)器件。
高速应用中的晶体管可能对寄生电容和/或寄生电阻更敏感。不幸的是，用于诸如半导体器件200中的逻辑器件的器件尺寸调整方案可能增加寄生电容和/或寄生电阻，这使得这种器件尺寸调整方案对于诸如高速器件的非逻辑器件而言不是最佳的。为了克服该问题，本发明对非逻辑器件(例如，高速器件)使用不同的尺寸调整方案。应当理解，非逻辑器件可以在与半导体器件200的逻辑器件相同的芯片上实现。
图3A、图3B和图3C中示出了一个示例性尺寸调整方案。在这方面，图3A至图3B示出了为非逻辑器件(例如，高速器件)的半导体器件400A的不同顶视图，并且图3C示出了半导体器件400A的截面侧视图，其中截面是沿图3A的切割线A-A'截取的。由于切割线A-A'沿X方向跨越，因此图3C也可称为X切割。在一些实施例中，半导体器件200和半导体器件400A可以制造在同一IC上(但是在IC的不同部分或区域中)。然而，应该理解，图2中所示的半导体器件200的X方向可以与图3A至图3C中所示的半导体器件400A的X方向相同或不同。对于Y方向也是如此。
现在参考图3A和图3C，半导体器件400A可以包括类似于图2的鳍结构210的鳍结构410、类似于图2的栅极结构230-234的多个栅极结构430-434、类似于图2的槽接触件250-253的多个槽接触件450-453、类似于图2的金属线260-263的多条金属线460-463、类似于图2的源极/漏极通孔270-273的多个源极/漏极通孔470-473，以及类似于图2的栅极接触件280-289的多个栅极接触件480-489。如图3C的截面图所示，鳍结构410可以包括晶体半导体鳍部分410B和外延生长在半导体鳍部分410B上的外延层部分410A。这些组件之间的相似性可以指它们的制造方法/工艺、材料成分、功能或甚至某些布局布置等。然而，与半导体器件200的组件不同，半导体器件400A的组件可以具有不同的尺寸调整方案，以最小化寄生电容和/或电阻。
更详细地，栅极结构430-434的每个可以具有在X方向上测量的最小栅极长度490。最小栅极长度490的值基本上等于图2的最小栅极长度290。换句话说，栅极结构230-234和栅极结构430-434在其尺寸方面基本上彼此相似。在一些实施例中，最小栅极长度490与最小栅极长度290的比率可以在约1.1:1和约0.9:1的范围内。
仍然参考图3A和图3C，与半导体器件200相比，半导体器件400A具有明显更大的CPP 492。在一些实施例中，CPP 492和CPP 292的比率在约1.1:1和约2:1之间的范围内。扩大的CPP 492也改变其与最小栅极长度490的比率。在一些实施例中，CPP 492与栅极长度490的比率在约4:1和约8:1之间的范围内。CPP的扩大有效地增加了寄生电容器的两个导电板之间的距离(例如，两个相邻的栅极结构可以是导电板)。由于电容与两个导电板之间的距离成反比关系，所以CPP 492的扩大减小了半导体器件400A的寄生电容，这进而改进了其性能，诸如速度。
CPP 492的扩大还为槽接触件450-453的扩展提供了更多空间。如图3A和图3C所示，槽接触件450-453的每个具有在X方向上测量的尺寸494。与图2中所示的尺寸294相比，尺寸494明显更大。在一些实施例中，尺寸494与尺寸294的比率在约1.5:1至约3:1的范围内。
槽接触件450-453的扩展或扩大也可以相对于其上设置的源极/漏极通孔的尺寸来反映。例如，源极/漏极通孔470-473的每个具有在X方向上测量的横向尺寸496。虽然源极/漏极通孔270-273每个的尺寸可以显著大于每个槽接触件250-253的尺寸，但是源极/漏极通孔470-473的每个的尺寸可以不大于每个槽接触件450-453，例如，它们可以近似等于或小于每个槽接触件450-453。在一些实施例中，尺寸496与尺寸494的比率在约1:1和约0.8:1之间的范围内。
槽接触件450-453的扩大有效地增加了槽接触件450-453与源极/漏极通孔470-473之间的界面表面积。由于槽接触件450-453与源极/漏极通孔470-473之间的界面，因此可能产生寄生电阻。由于电阻与界面表面区域的尺寸成反比关系，因此槽接触件450-453的扩大减小了半导体器件400A的寄生电阻，从而改进了其性能，诸如速度。
如上所述，金属线460-463属于多层互连结构的金属-0层。图3B示出了多层互连结构的另一金属层：位于金属-0层上方的金属-1层的顶视图。例如，图3B示出了金属-1层的金属线500-503。金属线500-503的每个在Y方向上以细长方式延伸(例如，垂直于金属线460-463)。为清楚起见，
图3B中还示出了金属线460-463。金属线500-501在顶视图中与金属线460-461重叠或相交，并且金属线502-503在顶视图中与金属线462-463重叠或相交。金属线500-503还可以包括类似于金属线460-463的导电材料，例如包含铜、铝、钛、钨等的材料。
多个通孔520-523设置在金属-0和金属-1层之间以将它们电互连在一起。更详细地，通孔520设置在金属线461和500之间，通孔521设置在金属线461和501之间，通孔522设置在金属线462和502之间，并且通孔523设置在金属线462和503之间。
图4A、图4B和图4C示出了本发明的另一实施例。更详细地，类似于图3A至图3B、图4A至图4B示出了处于不同层级的半导体器件400B的顶视图。类似于图3C，图4C示出了半导体器件400B的截面侧视图，其中，截面是沿切割线A-A'截取的，但是图4A中的切割线A-A'的位置不同于图3A中的切割线A-A'的位置。出于一致性和清晰的原因，图3A至图3C和图4A至图4C中出现的类似组件标记相同，并且此处不再重复它们的细节。应该理解，半导体器件400B的器件尺寸可以类似于半导体器件400A的器件尺寸(除非另有具体描述)。因此，半导体器件400B实现了由半导体器件400A提供的类似益处，诸如减小的寄生电阻和/或寄生电容，这进而改进了诸如速度的器件性能。
半导体器件400A和半导体器件400B之间的一个区别在于，不是在槽接触件450-453上实现两条金属线461-462(见图3A)，半导体器件400B在槽接触件450-453上实现多个金属“岛”464-469。这些金属岛464-469仍然可以形成在金属-0层中并且可以使用类似的制造工艺形成以形成金属线461-462，但是它们被不同地图案化。图4C中所示的虚线框表示由于金属岛465-468的实施而“缺失”的金属线461(见图3C)的部分。如图4C中清楚的示出，金属岛465设置在通孔470和520之间，金属岛466设置在通孔471和521之间，金属岛467设置在通孔472和522之间，并且金属岛468设置在通孔473和523之间。
与半导体器件400A相比，金属岛464-469的实施允许通孔470-473更“居中”。例如，在图3A所示的半导体器件400A中，通孔470和472设置成使得它们在顶视图中与金属线461相交，而通孔471和473设置成使得它们在顶视图中与金属线462相交。因此，通孔470和472不与通孔471和473对准。相比之下，半导体器件400B中的通孔470-473基本上在X方向上对准。每个通孔470-473可以通过金属岛465-468中的相应一个电布线至金属线500-503中的相应一个的事实意味着源极/漏极区(例如，外延层410A)具有至金属线500-503的更直接和更短的电布线。这有助于减小电阻(例如，寄生源极/漏极电阻)并且进而改进半导体器件400B的诸如速度的性能。
半导体器件400B提供的另一个益处是栅极接触件480-484现在更靠近栅极接触件485-489。如图4A所示，栅极接触件484与最靠近的栅极接触件489在Y方向上分隔开距离550。应该注意，其它对的栅极接触件480/485、481/486、482/487和483/488分隔开相同的距离550。
相比之下，对于图3A中的半导体器件400A，栅极接触件484与最靠近的栅极接触件489在Y方向上分隔开更大的距离560。栅极接触件-栅极接触件距离的缩短(即，较小距离550VS较大距离560)使得寄生栅极电阻减小，这进而改进了半导体器件400B的诸如速度的性能。
半导体器件400A和400B之间的另一个区别是与槽接触件相关的“有源鳍延伸”的量。例如，如图4A所示，槽接触件450(作为槽接触件450-453中的一个实例)在Y方向上延伸超过鳍结构410一段距离570。相比之下，对于图3A中所示的半导体器件400A，槽接触件450在Y方向上延伸超过鳍结构410一段距离580，该距离580基本上大于距离570。距离570或580可以被认为是与槽接触件450-453相关的“有源鳍延伸”，并且它们有助于寄生电容。由于半导体器件400B中的“有源鳍延伸”缩短，寄生电容也减小，这再次改进了半导体器件400B的性能。
图4A至图4C示出了作为单个晶体管的半导体器件400B的实施例。图5A至图5C示出了作为多个晶体管的半导体器件400B的另一实施例。例如，如图5A至图5B所示，金属线460被分解成金属线460A和金属线460B，并且金属线463被分解成金属线463A和金属线463B。这允许不同晶体管的源极/漏极区彼此电隔离，因为金属线460A和460B(或金属线463A和463B)不再彼此电连接。第一晶体管可以包括栅极结构430-431和位于这些栅极结构430-431的任一侧上的源极/漏极区。第二晶体管可以包括栅极结构433-434和位于这些栅极结构433-434的任一侧上的源极/漏极区。应当理解，半导体器件400B的多晶体管实施例仍然提供与半导体器件400B的单晶体管实施例相同的益处。
图6A、图6B、图6C和图6D示出了本发明的又一实施例。更详细地，类似于图3A至图3B，图6A至图6B示出了处于不同层级的半导体器件400C的顶视图。类似于图3C，图6C示出了半导体器件400C的截面侧视图，其中，截面是沿切割线A-A'截取的，但是图6A中的切割线A-A'的位置不同于图3A中的切割线A-A'的位置。此外，图6D示出了半导体器件400C的截面侧视图，其中，截面是沿切割线B-B'截取的。出于一致性和清楚的原因，图3A至图3C和图6A至图6D中出现的相同的组件标记相同，并且此处不再重复它们的细节。应当理解，半导体器件400C的器件尺寸可以类似于半导体器件400A的器件尺寸(除非另有具体描述)。因此，半导体器件400C实现了半导体器件400A提供的类似益处，诸如减小的寄生电阻和/或寄生电容，这进而提高了速度。
半导体器件400A和半导体器件400C之间的一个区别在于半导体器件400C不具有金属线461-462，而是实现金属线600(仍然在金属0层)以为栅极结构430-434提供电互连。例如，图3A中的两行栅极接触件480-484和485-489被“合并”成图6A中的单行栅极接触件480-484。栅极接触件480-484分别设置在金属线600和栅极结构430-434之间，并且因此提供与栅极结构430-434的电连接。这也在图6C的截面视图中可视地示出。通过将栅极接触件480-484从两行“居中”成金属线460和463之间的单行，栅极结构430-434的每个具有至金属线600的直接连接。这有助于减小寄生栅极电阻，这最小化了对半导体器件400C的带宽的第二极点效应。
通孔470-473也已经重新定位以减少栅极接触件480-484的电桥接(例如，电短路)风险。这是通过在Y方向上延长槽接触件450-453来实现的。例如，在图3A所示的半导体器件400A中，槽接触件450-453在顶视图中不与金属线460和463相交或重叠。然而，在图6A所示的半导体器件400C中，槽接触件450-453足够长，使得它们在顶视图中与金属线460和463相交或重叠。这使得通孔470和472可以使槽接触件450和452与金属线460电连接，以及通孔471和473将槽接触件451和453与金属线463电连接。
图7A、图7B、图7C和图7D示出了本发明的又一实施例。更详细地，类似于图6A至图6B，图7A至图7B示出了处于不同层级的半导体器件400D的顶视图。类似于图6C至图6D，图7C至图7D示出了半导体器件400D的截面侧视图，其中，截面分别沿切割线A-A'和B-B'截取。出于一致性和清楚的原因，图6A至图6D和图7A至图7D中出现的相同的组件标记相同，并且此处不再重复它们的细节。应当理解，半导体器件400D的器件尺寸可以类似于半导体器件400A或400C的器件尺寸(除非另有具体描述)。这样，半导体器件400D实现了半导体器件400A或400C提供的类似益处，诸如减小寄生电阻和/或寄生电容，这进而改进了速度。
例如，类似于半导体器件400C，对于半导体器件400D，栅极接触件480-484也已经“居中”。此外，半导体器件400D添加额外的源极/漏极通孔470-477以用于电互连源极/漏极区。这在图7A、图7B和图7D中清楚地示出，其中，每个槽接触件450-453电连接至两个相应的通孔，而每个槽接触件在前面的实施例中仅电连接至一个通孔。额外通孔的实现有助于减小源极/漏极寄生电阻，这进而改进了速度。应当理解，在金属-0和金属-1层之间还实现了与通孔470-477对应的额外通孔520-527。
半导体器件400D还将金属线460分解成多个金属岛460A-460F，并将金属线463分解成多个金属岛463A-463F。这允许每个金属岛460A-460F或463A-463F通过通孔470-477单独地电耦合到不同的源极/漏极区。
图7A至图7D示出了作为单个晶体管的半导体器件400D的实施例。图8A至图8D示出了作为多个晶体管的半导体器件400D的另一实施例。例如，如图8A至图8B所示，金属线600被分解成金属线600A和金属线600B。这允许不同晶体管的栅极结构彼此电隔离，因为金属线600A和600B不再彼此电连接。第一晶体管可以包括栅极结构430-431和位于这些栅极结构430-431的任一侧上的源极/漏极区。第二晶体管可以包括栅极结构433-434和位于这些栅极结构433-434的任一侧上的源极/漏极区。应当理解，半导体器件400D的多晶体管实施例仍然提供与半导体器件400D的单晶体管实施例至少相同的益处。
图9是示出根据本发明的实施例的方法650的流程图。方法650包括接收集成电路(IC)布局设计的步骤660。IC布局设计包括在第一方向上延伸的有源区；多个栅极，每个栅极在第二方向上延伸并且在顶视图中与有源区相交；以及多个槽接触件，每个槽接触件在顶视图中与有源区相交。
方法650包括至少部分地通过以下方式修改IC布局设计的步骤670：在第一方向上扩大每个槽接触件；或增加多个栅极在第一方向上分隔开的间距。
方法650包括根据修改的IC布局设计促进IC的制造的步骤680。
在一些实施例中，IC布局设计是用于串行器/解串器(SerDes)器件或射频(RF)器件的IC布局设计。
在一些实施例中，实施修改IC布局而基本上不影响第一方向上的每个栅极的尺寸。
在一些实施例中，IC布局设计还包括第一金属线、第二金属线、第三金属线和第四金属线，每条金属线均在第一方向上延伸，第一金属线和第二金属线在顶视图中与栅极相交，第三金属线和第四金属线在顶视图中与槽接触件相交。修改IC布局设计包括用在第一方向上彼此物理分隔开的一行金属岛替换第三金属线和第四金属线。
在一些实施例中，修改IC布局还包括减小在第二方向上分隔开的第一金属线和第二金属线的距离。
在一些实施例中，IC布局设计还包括在顶视图中与栅极相交的第一金属线和第二金属线，在顶视图中与槽接触件相交的第三金属线和第四金属线，多个第一栅极接触件设置在栅极和第一金属线之间，以及多个第二栅极接触件设置在栅极和第二金属线之间。修改IC布局设计还包括：在顶视图中用第五金属线替换第三金属线和第四金属线，第五金属线设置在第一金属线和第二金属线之间；用多个第三栅极接触件替换第一栅极接触件和第二栅极接触件，多个第三栅极接触件设置在栅极和第五金属线之间。
在一些实施例中，IC布局设计还包括在顶视图中与栅极相交的第一金属线和第二金属线，在顶视图中与槽接触件相交的第三金属线和第四金属线，多个第一源极/漏极通孔设置在第三金属线和槽接触件的第一子集之间，多个第二源极/漏极通孔设置在第四金属线和槽接触件的第二子集之间。修改IC布局设计还包括：用第一行金属岛替换第一金属线；用第二行金属岛替换第二金属线；用多个第三源极/漏极通孔替换第一源极/漏极通孔，多个第三源极/漏极通孔设置在第一行金属岛和槽接触件之间；以及用多个第四源极/漏极通孔替换第二源极/漏极通孔，多个第四源极/漏极通孔设置在第二行金属岛和槽接触件之间。
在一些实施例中，第三源极/漏极通孔的数量大于第一源极/漏极通孔的数量，并且第四源极/漏极通孔的数量大于第三源极/漏极通孔的数量。
应当理解，可以在方法650的步骤660-680之前、期间或之后实施额外的工艺。出于简化的原因，此处不详细讨论这些额外的步骤。
图10示出了根据本发明的实施例的集成电路制造系统700。制造系统700包括通过通信网络718连接的多个实体702、704、706、708、710、712、714、716......、N。网络718可以是单个网络，或可以是各种不同的网络，诸如内联网和因特网，并且可以包括有线和无线通信信道。
在实施例中，实体702表示用于制造协作的服务系统；实体704表示用户，诸如监控感兴趣的产品的产品工程师；实体706表示工程师，诸如控制工艺和相关配方的处理工程师，或设备工程师，以监视或调整处理工具的条件和设置；实体708表示用于IC测试和测量的计量工具；实体710表示半导体处理工具；实体712表示与处理工具710相关的虚拟计量模块；实体714表示与处理工具710和另外的其它处理工具相关的高级处理控制模块；并且实体716表示与处理工具710相关的采样模块。
每个实体可以与其它实体交互，并且可以向其它实体提供和/或从其它实体接收集成电路制造、处理控制和/或计算能力。每个实体还可以包括用于实施计算和实施自动化的一个或多个计算机系统。例如，实体714的高级处理控制模块可以包括具有在其中编码的软件指令的多个计算机硬件。计算机硬件可以包括硬盘驱动器、闪存驱动器、CD-ROM、RAM存储器、显示器件(例如，监视器)、输入/输出器件(例如，鼠标和键盘)。软件指令可以用任何合适的编程语言编写并且可以被设计为执行特定任务，诸如与如上讨论的优化CMP工艺控制相关的任务。
集成电路制造系统700实现了实体之间的交互以用于集成电路(IC)制造，以及IC制造的高级处理控制。在实施例中，高级处理控制包括根据计量结果调整适用于相关晶圆的一个处理工具的处理条件、设置和/或配方。
在另一实施例中，根据基于工艺质量和/或产品质量确定的最佳采样率，从处理的晶圆的子集测量计量结果。在又一实施例中，根据基于工艺质量和/或产品质量的各种特征确定的最佳采样场/点，从处理的晶圆子集所选的场和点测量计量结果。
IC制造系统700提供的一种能力可以在诸如设计、工程和处理、计量和高级处理控制的区域中实现协作和信息访问。由IC制造系统700提供的另一种能力可以在诸如计量工具和处理工具之间的设施之间集成系统。这种集成使设施能够协调其活动。例如，集成计量工具和处理工具可以使制造信息更有效地结合到制造工艺或APC模块中，并且可以利用集成在相关处理工具中的计量工具从在线或现场测量中启用晶圆数据。
集成电路制造系统700可用于实施上面参考图9讨论的方法650。例如，实体702-716中的一个或多个可以从设计室接收IC布局设计，并且然后通过调整和/或移动槽接触件、栅极、源极/漏极通孔和/或金属线(如上面参照图2、图3A至图8A、图3B至图8B、图3C至图8C和图6D至图8D所讨论的)来修改接收的IC布局设计。
总之，本发明为非逻辑器件重新配置IC布局设计以减小其寄生电容和电阻。非逻辑器件可以包括高速器件，诸如串行器-解串器器件或射频器件。重新配置IC布局设计可以包括增加栅极间距、扩大槽接触件、使源极/漏极通孔居中、缩短栅极接触件之间的距离、减小有源鳍延伸、使栅极接触件居中、用不连续的金属岛替换连续的金属线等。
基于以上讨论，可以看出本发明提供优于传统器件的优势。然而，应当理解，其它实施例可以提供额外的优势，并且不是所有的优势都已经在此处公开，并且没有特定的优势对所有实施例都是需要的。一个优势是改进了器件性能。如上所述，传统的IC布局设计针对逻辑器件进行了优化，但是它们没有考虑可能由传统IC布局设计引起的寄生电阻或寄生电容。对于高速器件，寄生电阻或电容会显著降低诸如速度的器件性能。这里，通过为某些非逻辑器件重新配置IC布局设计，减小了寄生电阻和/或电容，这改进了器件性能。其它优势包括与现有制造工艺流程的兼容性和易于实施。
本发明的一个方面涉及一种半导体器件，该半导体器件包括第一类器件和第二类器件。第一类器件包括在第一方向上延伸的第一鳍结构、包裹第一鳍结构的第一栅极，以及设置在第一鳍结构上方的第一槽接触件。第一栅极在第二方向上延伸并具有在第一方向上测量的第一栅极尺寸。第一槽接触件具有在第一方向上测量的第一槽接触件尺寸。第二类器件包括：在第三方向上延伸的第二鳍结构、包裹第二鳍结构的第二栅极，以及设置在第二鳍结构上方的第二槽接触件。第二栅极在第四方向上延伸并具有在第三方向上测量的第二栅极尺寸。第二槽接触件具有在第三方向上测量的第二槽接触件尺寸。第二槽接触件尺寸大于第二栅极尺寸并且大于第一槽接触件尺寸。
在一些实施例中，第一类器件包括逻辑器件；第二类器件包括非逻辑器件；以及第一类器件和第二类器件制造在同一集成电路(IC)芯片上。在一些实施例中，在第一槽接触件尺寸和第一栅极尺寸之间存在第一比率；在第二槽接触件尺寸和第二栅极尺寸之间存在第二比率；以及第二比率大于第一比率。在一些实施例中，第一类器件还包括与第一栅极分隔开第一栅极间距的第三栅极；第二类器件还包括与第二栅极间隔开第二栅极间距的第四栅极；以及第二栅极间距大于第一栅极间距。在一些实施例中，第一类器件还包括设置在第一槽接触件上方的第一通孔，第一通孔的第一通孔尺寸大于第一槽接触件尺寸；以及第二类型器件还包括设置在第二槽接触件上方的第二通孔，第二通孔的第二通孔尺寸小于第一槽接触件尺寸。在一些实施例中，第一类器件还包括：多个附加的第一槽接触件在第一方向上彼此间隔开；以及一个或多个连续的第一金属线，每条金属线在第一方向上延伸并且电连接至第一槽接触件的至少一个子集中的每个；第二类器件还包括：多个附加的第二槽接触件在第三方向上彼此间隔开；以及多个金属岛，每个金属岛电连接至第二槽接触件中不同的一个。在一些实施例中，第一类器件还包括：多个第一栅极，在第一方向上彼此间隔开；第一金属线，在第一方向上延伸；第二金属线，在第一方向上延伸；多个第一栅极接触件的第一子集，设置在第一栅极和第一金属线之间；以及多个第一栅极接触件的第二子集，设置在第一栅极和第二金属线之间；以及第二类器件还包括：多个第二栅极，在第三方向上彼此间隔开；第三金属线，在第三方向上延伸；第四金属线，在第三方向上延伸；第五金属线，在第三方向上延伸，在顶视图中第五金属线设置在第三金属线和第四金属线之间；以及多个第二栅极接触件，设置在第二栅极和第五金属线之间。在一些实施例中，第一类器件还包括：多个附加的第一槽接触件，在第一方向上彼此间隔开；第一金属线，在第一方向上延伸；第二金属线，在第一方向上延伸；多个第一源极/漏极通孔的第一子集，设置在第一金属线和第一槽接触件的第一子集之间；以及多个第一源极/漏极通孔的第二子集，设置在第二金属线和第一槽接触件的第二子集之间；以及第二类器件还包括：多个附加的第二槽接触件，在第三方向上彼此间隔开；多个第一金属岛，布置为在第三方向上延伸的第一行；多个第二金属岛，布置为在第三方向上延伸的第二行；多个第二源/漏通孔的第一子集，设置在第一金属岛和第二槽接触件之间；以及多个第二源/漏通孔的第二子集，设置在第二金属岛和第二槽接触件之间。在一些实施例中，第二源极/漏极通孔的数量大于第一源极/漏极通孔的数量。
本公开的又一方面涉及一种半导体器件。该半导体器件包括逻辑器件。逻辑器件包括在第一方向上延伸的第一有源区。逻辑器件包括多个第一栅极，每个第一栅极在顶视图中与第一有源区相交。每个第一栅极在与第一方向不同的第二方向上延伸。每对相邻的第一栅极限定第一栅极间距。逻辑器件包括设置在第一有源区上方的多个第一槽接触件。每个第一槽接触件具有在第一方向上测量的第一槽接触件宽度。半导体器件还包括非逻辑器件。非逻辑器件包括在第一方向上延伸的第二有源区。非逻辑器件包括多个第二栅极，每个第二栅极在顶视图中与第二有源区相交。第二栅极每个在第二方向上延伸。每对相邻的第二栅极限定基本上大于第一栅极间距的第二栅极间距。非逻辑器件包括设置在第二有源区上方的多个第二槽接触件。每个第二槽接触件具有在第一方向上测量的第二槽接触件宽度。第二槽接触件宽度基本上大于第一槽接触件宽度。
在一些实施例中，第一栅极的每个具有在第一方向上测量的第一栅极宽度；第二栅极的每个具有在第一方向上测量的第二栅极宽度；以及第一栅极宽度等于第二栅极宽度。
本公开的又一方面涉及一种方法。接收集成电路(IC)布局设计。IC布局设计包括在第一方向上延伸的有源区；多个栅极，每个栅极在第二方向上延伸并且在顶视图中与有源区相交，以及多个槽接触件，每个槽接触件与顶视图中的有源区相交。至少部分地通过以下方式修改IC布局设计：在第一方向上扩大每个槽接触件；或增加多个栅极在第一方向上分隔开的间距。
在一些实施例中，根据修改的IC布局设计促进IC的制造。在一些实施例中，IC布局设计是用于串行器/解串器(SerDes)器件或射频(RF)器件的IC布局设计。在一些实施例中，实施修改IC布局而不影响第一方向上的每个栅极的尺寸。在一些实施例中，IC布局设计还包括第一金属线、第二金属线、第三金属线和第四金属线，每条金属线均在第一方向上延伸，第一金属线和第二金属线在顶视图中与栅极相交，并且第三金属线和第四金属线在顶视图中与槽接触件相交；以及修改IC布局设计包括用在第一方向上彼此物理分隔开的一行金属岛替换第三金属线和第四金属线。在一些实施例中，修改IC布局还包括减小第一金属线和第二金属线在第二方向上分隔开的距离。在一些实施例中，IC布局设计还包括在顶视图中与栅极相交的第一金属线和第二金属线、在顶视图中与槽接触件相交的第三金属线和第四金属线，设置在栅极和第一金属线之间的多个第一栅极接触件，以及设置在栅极和第二金属线之间的多个第二栅极接触件；以及修改IC布局设计还包括：在顶视图中用设置在第一金属线和第二金属线之间的第五金属线替换第三金属线和第四金属线；以及用设置在栅极和第五金属线之间的多个第三栅极接触件替换第一栅极接触件和第二栅极接触件。在一些实施例中，IC布局设计还包括在顶视图中与栅极相交的第一金属线和第二金属线、在顶视图中与槽接触件相交的第三金属线和第四金属线、设置在第三金属线和槽接触件的第一子集之间的多个第一源极/漏极通孔，以及设置在第四金属线和槽接触件的第二子集之间的多个第二源极/漏极通孔；以及修改IC布局设计还包括：用第一行金属岛替换第一金属线；用第二行金属岛替换第二金属线；用多个第三源极/漏极通孔替换第一源极/漏极通孔，第三源极/漏极通孔设置在第一行金属岛和槽接触件之间；以及用多个第四源极/漏极通孔替换第二源极/漏极通孔，多个第四源极/漏极通孔设置在第二行金属岛和槽接触件之间。在一些实施例中，第三源极/漏极通孔的数量大于第一源极/漏极通孔的数量；以及第四源极/漏极通孔的数量大于第三源极/漏极通孔的数量。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
第一类器件，其中，所述第一类器件包括：
第一鳍结构，在第一方向上延伸；
第一栅极，包裹所述第一鳍结构，其中，所述第一栅极在与所述第一方向不同的第二方向上延伸并具有在第一方向上测量的第一栅极尺寸；以及
第一槽接触件，设置在所述第一鳍结构上方，其中，自顶向下看，所述第一槽接触件具有在所述第一方向上测量的第一槽接触件尺寸，所述第一槽接触件在所述第二方向上延伸超过所述第一鳍结构的边缘；以及
第二类器件，其中，所述第二类器件包括：
第二鳍结构，在第三方向上延伸；
多个第二栅极，在所述第三方向上彼此间隔开且包裹所述第二鳍结构，其中，所述多个第二栅极在与所述第三方向不同的第四方向上延伸并具有在所述第三方向上测量的第二栅极尺寸；
第二槽接触件，设置在所述第二鳍结构上方，其中，自顶向下看，所述第二槽接触件具有在所述第三方向上测量的第二槽接触件尺寸，所述第二槽接触件在所述第二方向上延伸超过所述第二鳍结构的边缘，其中，所述第二槽接触件尺寸大于所述第二栅极尺寸并且大于所述第一槽接触件尺寸；
中间金属线，在所述第三方向上延伸穿过所述第二鳍结构；以及
多个第二栅极接触件，设置在所述第二栅极和所述中间金属线之间。
2.根据权利要求1所述的半导体器件，其中：
所述第一类器件包括逻辑器件；
所述第二类器件包括非逻辑器件；以及
所述第一类器件和所述第二类器件制造在同一集成电路芯片上。
3.根据权利要求1所述的半导体器件，其中：
在所述第一槽接触件尺寸和所述第一栅极尺寸之间存在第一比率；
在所述第二槽接触件尺寸和所述第二栅极尺寸之间存在第二比率；以及
所述第二比率大于所述第一比率。
4.根据权利要求1所述的半导体器件，其中：
所述第一类器件还包括与所述第一栅极分隔开第一栅极间距的第三栅极；
所述第二类器件还包括与所述第二栅极间隔开第二栅极间距的第四栅极；以及
所述第二栅极间距大于所述第一栅极间距。
5.根据权利要求1所述的半导体器件，其中：
所述第一类器件还包括设置在所述第一槽接触件上方的第一通孔，所述第一通孔的第一通孔尺寸大于所述第一槽接触件尺寸；以及
所述第二类器件还包括设置在所述第二槽接触件上方的第二通孔，所述第二通孔的第二通孔尺寸小于所述第一槽接触件尺寸。
6.根据权利要求1所述的半导体器件，其中：
所述第一类器件还包括：
多个附加的所述第一槽接触件在所述第一方向上彼此间隔开；以及
一个或多个连续的第一金属线，每条金属线在所述第一方向上延伸并且电连接至所述第一槽接触件的至少一个子集中的每个。
7.根据权利要求1所述的半导体器件，其中：
所述第一类器件还包括：
多个第一栅极，在所述第一方向上彼此间隔开；
第一金属线，在所述第一方向上延伸；
第二金属线，在所述第一方向上延伸；
多个第一栅极接触件的第一子集，设置在所述第一栅极和所述第一金属线之间；以及
多个第一栅极接触件的第二子集，设置在所述第一栅极和所述第二金属线之间；以及
所述第二类器件还包括：
第三金属线，在所述第三方向上延伸；
第四金属线，在所述第三方向上延伸，
其中，在顶视图中所述中间金属线设置在所述第三金属线和所述第四金属线之间。
8.根据权利要求1所述的半导体器件，其中：
所述第一类器件还包括：
多个附加的所述第一槽接触件，在所述第一方向上彼此间隔开；
第一金属线，在所述第一方向上延伸；
第二金属线，在所述第一方向上延伸；
多个第一源极/漏极通孔的第一子集，设置在所述第一金属线和所述第一槽接触件的第一子集之间；以及
多个第一源极/漏极通孔的第二子集，设置在所述第二金属线和所述第一槽接触件的第二子集之间；以及
所述第二类器件还包括：
多个附加的所述第二槽接触件，在所述第三方向上彼此间隔开；
多个第一金属岛，布置为在所述第三方向上延伸的第一行且位于所述第二鳍结构的外部；
多个第二金属岛，布置为在所述第三方向上延伸的第二行且位于所述第二鳍结构的外部；
多个第二源/漏通孔的第一子集，设置在所述第一金属岛和所述第二槽接触件之间；以及
多个第二源/漏通孔的第二子集，设置在所述第二金属岛和所述第二槽接触件之间。
9.根据权利要求8所述的半导体器件，其中，所述第二源/漏通孔的数量大于所述第一源/漏通孔的数量。
10.一种半导体器件，包括：
逻辑器件，其中，所述逻辑器件包括：
第一有源区，在第一方向上延伸；
多个第一栅极，每个第一栅极在顶视图中与所述第一有源区相交，其中，所述第一栅极的每个在与所述第一方向不同的第二方向上延伸，并且其中，每对相邻的第一栅极限定第一栅极间距；以及
多个第一槽接触件，设置在所述第一有源区上方，其中，自顶向下看，所述多个第一槽接触件的每个具有在所述第一方向上测量的第一槽接触件宽度且在所述第二方向上延伸超过所述第一有源区的边缘；以及
非逻辑器件，其中，所述非逻辑器件包括：
第二有源区，在所述第一方向上延伸；
多个第二栅极，每个第二栅极在顶视图中与所述第二有源区相交，其中，所述第二栅极的每个在所述第二方向上延伸，并且其中，每对相邻的第二栅极限定大于所述第一栅极间距的第二栅极间距；
多个第二槽接触件，设置在所述第二有源区上方，其中，自顶向下看，所述多个第二槽接触件的每个具有在所述第一方向上测量的第二槽接触件宽度且在所述第二方向上延伸超过所述第二有源区的边缘，其中，所述第二槽接触件宽度大于所述第一槽接触件宽度；
中间金属线，在所述第一方向上延伸穿过所述第二有源区；和
多个第二栅极接触件，设置在所述多个第二栅极和所述中间金属线之间。
11.根据权利要求10所述的半导体器件，其中：
所述第一栅极的每个具有在所述第一方向上测量的第一栅极宽度；
所述第二栅极的每个具有在所述第一方向上测量的第二栅极宽度；以及
所述第一栅极宽度等于所述第二栅极宽度。
12.一种形成半导体器件的方法，包括：
接收集成电路布局设计，其中，所述集成电路布局设计包括在第一方向上延伸的有源区、在顶视图中在第二方向上延伸并与所述有源区相交的多个栅极，以及每个均在所述顶视图中与所述有源区相交的多个槽接触件，其中，所述多个槽接触件的每个均在所述第二方向上延伸超过所述有源区的边缘；以及
至少部分修改所述集成电路布局设计：
在所述第一方向上扩大每个槽接触件；或者
增加所述多个栅极在所述第一方向上分隔开的间距，
其中，所述集成电路布局设计还包括第一金属线、第二金属线、第三金属线和第四金属线，多个第一栅极接触件和多个第二栅极接触件，多个第一源极/漏极通孔以及多个第二源极/漏极通孔，每条金属线均在所述第一方向上延伸，所述第一金属线和所述第二金属线在所述顶视图中与所述多个栅极相交，所述多个第一栅极接触件分别设置在所述多个栅极与所述第一金属线之间，所述多个第二栅极接触件分别设置在所述多个栅极与所述第二金属线之间，并且所述第三金属线和所述第四金属线在顶视图中与所述多个槽接触件相交，所述多个第一源极/漏极通孔分别设置在所述第三金属线与所述多个槽接触件之间，所述多个第二源极/漏极通孔分别设置在所述第四金属线与所述多个槽接触件之间，
修改所述集成电路布局设计包括：
在所述顶视图中用在所述第一方向上延伸穿过所述有源区的第五金属线替换所述第一金属线和所述第二金属线；和
用设置在所述栅极和所述第五金属线之间的多个第三栅极接触件替换所述多个第一栅极接触件和所述多个第二栅极接触件。
13.根据权利要求12所述的方法，其中，根据修改的所述集成电路布局设计促进集成电路的制造。
14.根据权利要求12所述的方法，其中，所述集成电路布局设计是用于串行器/解串器器件或射频器件的集成电路布局设计。
15.根据权利要求12所述的方法，其中，实施修改所述集成电路布局而不影响所述第一方向上的每个栅极的尺寸。
16.根据权利要求12所述的方法，其中：
所述第三栅极接触件在所述第一方向上测得的尺寸大于所述栅极在所述第一方向上测得的尺寸。
17.根据权利要求12所述的方法，其中，所述栅极具有在所述第一方向上测量的栅极宽度。
18.根据权利要求12所述的方法，其中：
多个通孔位于所述多个槽接触件与所述第三金属线和所述第四金属线之间。
19.根据权利要求12所述的方法，其中：
修改所述集成电路布局设计还包括：
用第一行金属岛替换所述第三金属线；
用第二行金属岛替换所述第四金属线；
用多个第三源极/漏极通孔替换所述多个第一源极/漏极通孔，所述第三源极/漏极通孔设置在所述第一行金属岛和所述槽接触件之间；以及
用多个第四源极/漏极通孔替换所述多个第二源极/漏极通孔，所述多个第四源极/漏极通孔设置在所述第二行金属岛和所述槽接触件之间。
20.根据权利要求19所述的方法，其中：
所述多个第三源极/漏极通孔的数量大于所述多个第一源极/漏极通孔的数量；以及
所述多个第四源极/漏极通孔的数量大于所述多个第三源极/漏极通孔的数量。
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