CN221057430U - 半导体结构 - Google Patents

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Abstract

一种半导体结构，包括一N型场效晶体管，包括：一第一纳米结构堆叠，其中该第一纳米结构堆叠的多个纳米结构交互叠置；一第一栅极介电结构，其在一截面图中周向地环绕该第一纳米结构堆叠中的每个纳米结构；及一N型功函数(WF)金属层，其在该截面图中周向地环绕该第一栅极介电结构；及一P型场效晶体管，包括：一第二纳米结构堆叠，其中该第二纳米结构堆叠的多个纳米结构交互叠置；一第二栅极介电结构，其在该截面图中周向地环绕该第二纳米结构堆叠中的每个纳米结构；一P型功函数金属层，其在该截面图中周向地环绕该第二栅极介电结构；及在该截面图中，多个部分的该N型功函数金属层被设置在该P型功函数金属层的一上表面及多个侧表面之上。

Description

半导体结构
技术领域
本实用新型实施例涉及半导体技术，尤其涉及半导体结构。
背景技术
半导体集成电路(integrated circuit,IC)产业经历了快速的成长。IC材料及设计的技术进步产生了几代IC，其每一代的电路都比上一代更小、更复杂。集成电路演进期间，功能密度(也就是说，单位芯片面积的互连装置数目)通常会增加而几何尺寸(也就是说，即可使用工艺生产的最小元件(或线))却减少。此微缩化的过程通常会以增加生产效率与降低相关成本而提供助益。
然而，现有的IC制造工艺仍可能存在某些缺陷。例如，现有的IC制造方法可能导致功函数(work function,WF)金属的非经意及不希望的氧化，特别是对于N型场效晶体管(n-channel Field-effect transistor,NFET)装置。如此一来，装置性能(例如，在速度或阈值电压一致性方面)可能会降低。
因此，尽管现有的半导体结构通常足以满足其预期目的，但它们并非在各个方面都完全令人满意的。
实用新型内容
本实用新型的目的在于提出一种半导体结构，以解决上述至少一个问题。
一种半导体结构，包括：基板；通道结构，从基板垂直地突出；栅极介电层，设置在通道结构上方；P型功函数(work function,WF)金属层，设置于栅极介电层上方，其中P型功函数金属层是P型场效晶体管(p-channel Field-effect transistor,PFET)装置的栅极电极的一部分；及N型功函数金属层，设置在P型功函数金属层之上，其中N型功函数金属层是PFET装置的栅极电极的另一部分，并且其中N型功函数金属层在截面图中包括多个向下突出的区段(segments)。
根据本实用新型其中的一个实施方式，其中多个所述纳米结构被交互叠置。在一截面图中，该栅极介电层周向地环绕每一个所述纳米结构；及该P型功函数金属层在该截面图中周向地环绕该栅极介电层。
根据本实用新型其中的一个实施方式，在该截面图中，没有任何部分的该N型功函数金属层被设置在多个所述纳米结构之间。
根据本实用新型其中的一个实施方式，该P型功函数金属层含有TiN；该N型功函数金属层含有TiAlC；及该半导体结构还包括一含TiN的膜层，形成在该N型功函数金属层上方。
根据本实用新型其中的一个实施方式，该P型功函数金属层或该N型功函数金属层具有一第一厚度；该含TiN的膜层具有一第二厚度；及该第一厚度至少是该第二厚度的两倍。
根据本实用新型其中的一个实施方式，该半导体结构还包括一N型场效晶体管装置，该NFET装置的一栅电极包括该N型功函数金属层及该含TiN的膜层。
根据本实用新型其中的一个实施方式，该PFET装置的该含TiN的膜层的一上表面在垂直方向上比该NFET装置的该栅电极的一上表面更高。
一种半导体结构，包括：N型场效晶体管(NFET)，包括：一第一纳米结构堆叠，其中第一纳米结构堆叠的多个纳米结构交互叠置；第一栅极介电结构，其在截面图中周向地环绕第一纳米结构堆叠中的每个纳米结构；及N型功函数(WF)金属层，其在截面图中周向地环绕第一栅极介电结构；及P型场效晶体管(PFET)，包括：第二纳米结构堆叠，其中第二纳米结构堆叠的多个纳米结构交互叠置；第二栅极介电结构，其在截面图中周向地环绕第二纳米结构堆叠中的每个纳米结构；P型功函数金属层，其在截面图中周向地环绕第二栅极介电结构；及在截面图中，多个部分的N型功函数金属层被设置在P型功函数金属层的上表面及多个侧表面之上。
根据本实用新型其中的一个实施方式，该第二纳米结构堆叠中的纳米结构之间的空间被该P型功函数金属层的多个部分填充，但不被该N型功函数金属层的多个所述部分填充。
根据本实用新型其中的一个实施方式，还包括一TiN材料，位于该NFET中及该PFET中，其中：该NFET中的所述TiN材料的部分位于该第一纳米结构堆叠的纳米结构之间；及该PFET中的所述TiN材料的部分位于该第二纳米结构堆叠的纳米结构上，但不在该第二纳米结构堆叠中的纳米结构之间。
附图说明
以下将配合所附附图详述本新型实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本新型实施例的特征。还需要强调的是，所附附图仅说明了本新型的典型实施例，因此不应被认为是对范围的限制，因为本新型可以同样适用于其它实施例。
图1A示出了FinFET装置的三维透视图。
图1B示出了FinFET装置的俯视图。
图1C示出了多通道全绕式栅极(gate-all-around,GAA)装置的三维透视图。
图2A-图9A及图2B-图9B示出了根据本公开实施例的在不同制造阶段的半导体结构的一系列截面图。
图10示出了根据本公开的各个方面的静态随机存取存储器(Static RandomAccess Memory,SRAM)单元。
图11示出了根据本公开的各个方面的集成电路制造系统。
图12示出了根据本公开的各个方面的制造半导体结构的方法的流程图。
附图标记如下：
90:工作件
110:基板
120:有源区
122:源极/漏极元件
130:隔离结构
140:栅极结构
150:透视图
160:栅极间隔物
165:盖层
170:纳米结构
175:介电内间隔物(dielectric inner spacers)
180:源极/漏极接触件
185:层间电介质(interlayer dielectric,ILD)
200:工作件
210:界面层
220:栅极介电层
230:牺牲层
250:硬掩模层
260:开口
270:蚀刻停止层
280:栅极结构
290:厚度
290A:厚度
300:工艺步骤
320:光刻胶层
340:工艺步骤
360:工艺步骤
380:工艺步骤
400:P型功函数金属层(p-type work function metal layer)
410:厚度
430:工艺步骤
440:高度
450:膜层
470:工艺步骤
480:光刻胶层
500:工艺步骤
510:N型功函数金属层(n-type work function metal layer)
510A:区段
510B:区段
520:厚度
530:膜层
540:厚度
800:示意图
900:系统图
902/904/906:方框
908/910/912:方框
914/916:方框
1000:方法
1010/1020/1030:方框
1040/1050:方框
X:方向
Y:方向
Z:方向
A-A＇:剖线
B-B＇:剖线
具体实施方式
以下公开提供了许多的实施方式或范例，用于实施所提供的标的物的不同元件。各元件及其配置的具体范例描述如下，以简化本新型实施方式的说明。当然，这些仅仅是范例，并非用以限定本新型实施方式。举例而言，叙述中若提及第一元件形成在第二元件之上，可以包含第一及第二元件直接接触的实施方式，也可以包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施方式。此外，本新型实施方式可以在各种范例中重复参考数值以及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施方式及/或配置之间的关系。
再者，其中可以用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其它方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
此外，当使用“大约”、“近似”等描述一个数字或数字范围时，此用语意图涵盖包含所述数字在内的合理范围数字，例如所述数字的+/-10％以内或其它本领域技术人员所理解的值。例如，具有“约5纳米”可以涵盖4.5纳米至5.5纳米的尺寸范围。
本公开总体上是关于半导体结构，其可以使用场效晶体管(field-effecttransistor,FET)例如三维鳍片FET(FinFET)或多通道全绕式栅极(gate-all-around,GAA)装置的方式制造。FinFET装置具有从基板垂直突出的半导体鳍片结构。鳍片结构是有源区(active regions)，即形成源极/漏极区及/或通道区的区域。栅极结构部分地环绕鳍片结构。GAA装置具有多个细长的纳米结构通道，这些纳米结构通道可以以纳米管、纳米片或纳米线的方式实施。近年来，FinFET装置及GAA装置由于其相较于传统平面式场效晶体管更强的性能而受到关注。
然而，随着半导体结构尺寸不断缩小，制造FinFET或GAA装置的传统方法可能面临各种挑战。例如，传统制造FinFET或GAA装置的方法在P型场效晶体管(p-channel Field-effect transistor,PFET)之前，先形成N型场效晶体管(n-channel Field-effecttransistor,NFET)的金属栅极电极。这类型的制造工艺流程可能导致NFET的N型功函数(WF)金属(例如，TiAlC)的非经意及不希望的氧化，这可能在去除光刻胶材料时发生。NFET的N型功函数金属的氧化可能导致性能下降，例如装置速度慢或阈值电压(Vt)变化过大。对于某些NFET性能可能比PFET性能更重要的IC应用，例如静态随机存取存储器(SRAM)装置，这个问题会更加严重。
为了解决上述问题，本新型实施了独特的制造工艺流程，其中PFET的P型功函数金属在NFET的N型功函数金属之前形成。这样的工艺流程避免了在去除光刻胶材料时暴露N型功函数金属所发生的不希望的氧化。换言之，光刻胶材料的去除发生在N型功函数金属形成之前(否则会氧化N型功函数金属)，这意味着本文中的N型功函数金属不太可能经历与传统装置相关的不希望的氧化。因此，本公开可同时达到更好的装置性能，例如，更快的装置速度或更好的阈值电压一致性，特别是对于诸如SRAM的IC应用。
以下将参考第1A-1C图、第2A-9A图及第10-12图讨论本公开的各个方面。更详细地，第1A-1B图示出了示例FinFET装置，且图1C示出了示例GAA装置。第2A-9A图及第2B-9B图示出了根据本公开的实施例在制造的各个阶段的IC装置的横截面侧视图。图10示出了利用本公开的各个方面所制造的IC装置的范例IC应用的存储器电路设计图。图11示出了一个半导体制造系统。图12示出了根据本公开的各个方面制造IC装置的方法的流程图。
现在参考图1A及图1B，分别示出了集成电路(IC)装置90的一部分的三维透视图及俯视图。IC装置90使用FinFET实施。如图1A所示，IC装置90包括基板110。基板110可以包括元素(单一元素)半导体，例如硅、锗及/或其它合适的材料；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其它合适的材料；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其它合适的材料。基板110可以是具有均匀组成的单层材料。替代地，基板110可以包括适用于IC装置制造的具有相似或不同成分的多个材料层，在一个示例中，基板110可以是绝缘体覆硅(silicon-on-insulator,SOI)基板，其具有形成在氧化硅层上的半导体硅层。在另一示例中，基板110可以包括导电层、半导体层、介电层、其它层或它们的组合。可以在基板110中或基板110上形成各种掺杂区，例如源极/漏极区。取决于设计要求，掺杂区可以掺杂诸如磷或砷的N型掺杂物及/或诸如硼的P型掺杂物。掺杂区可以直接形成在基板110上、P型阱结构中、N型阱结构中、双阱结构中或使用凸起(raised)结构。掺杂区可以通过注入掺杂物原子、原位掺杂外延生长(in-situdoped epitaxial growth)及/或其它合适的技术来形成。
三维有源区120被形成在基板110上。有源区120可以包括从基板110向上突出的细长鳍式结构。因此，有源区120在本文中可互换地称为鳍片结构120或鳍片120。鳍片结构120可以使用合适的工艺制造，包括光刻及蚀刻工艺。光刻工艺可以包括形成覆盖基板110的光刻胶层、将光刻胶曝光到图案、执行曝光后烘烤工艺、以及显影光刻胶以形成包括光刻胶的掩模元件(未示出)。随后使用掩模元件在基板110中蚀刻凹槽，在基板110上留下鳍片结构120。蚀刻工艺可以包括干式蚀刻、湿式蚀刻、反应离子蚀刻(Reactive-Ion Etching,RIE)及/或其它合适的工艺。在一些实施例中，鳍片结构120可以通过双图案或多图案工艺形成。通常，双图案或多图案工艺结合了光刻及自对准工艺，使其能够创建，例如比起使用单个、直接地光刻工艺所能获得的间距，具有更小间距的图案。作为范例，可以在基板上方形成膜层并使用光刻工艺对其进行图案化。使用自对准工艺在图案化层旁边形成间隔物。随后去除该膜层，然后可以使用剩余的间隔物或心轴来图案化鳍片结构120。
IC装置90还包括形成在鳍片结构120上方的源极/漏极元件122。源极/漏极元件122可以包括在鳍片结构120上外延生长的外延层。IC装置90还包括形成在基板110上方的隔离结构130。隔离结构130电性分离IC装置90的各种元件。隔离结构130可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluoride-doped silicate glass,FSG)、low-k介电材料及/或其它合适的材料。在一些实施例中，隔离结构130可以包括浅沟槽隔离(shallowtrench isolation,STI)特征。在一实施例中，隔离结构130通过在形成鳍片结构120期间在基板110中蚀刻沟槽而形成。随后可以用上述隔离材料填充沟槽，然后进行化学机械平坦化(Chemical-Mechanical Planarization,CMP)工艺。其它隔离结构，例如场氧化(fieldoxide)结构、局部硅氧化(local oxidation of silicon,LOCOS)结构，及/或其它合适的结构也可以实施为隔离结构130。替代地，隔离结构130可以包括多层结构，例如，具有一个或多个热氧化物的衬(liner)层。
IC装置90还包括栅极结构140，栅极结构140形成在每个鳍片120的通道区中的三个面上并沿着鳍片结构120的三个面啮合(engage)鳍片结构120。换言之，栅极结构140各自环绕多个鳍片结构120。栅极结构140可以是虚置栅极(dummy gate)结构(例如，包含氧化物栅极电介质及多晶硅栅极电极)，或者它们可以是包含high-k栅极电介质及金属栅极电极的High-k金属栅极(High-k metal gate,HKMG)结构，其中HKMG结构是通过替换虚置栅极结构形成的。尽管本文并未描绘，但栅极结构140可包括额外的材料层，例如鳍片结构120上方的界面层、覆盖层、其它合适的膜层或它们的组合。
参考图1A-图1B，多个鳍片结构120每一个均沿X方向纵向定向(orientedlengthwise)，并且多个栅极结构140每一个均沿Y方向纵向设置，即大致上垂直于鳍片结构120。在许多实施例中，IC装置90包括附加特征，例如沿栅极结构140的侧壁设置的栅极间隔物、设置在栅极结构140上方的硬掩模层以及许多其它特征。
图1C示出了示例GAA装置150的三维透视图。出于一致性及简洁性的缘故，图1C与图1A-图1B中的类似元件将被标记为相同元件。例如，诸如鳍片结构120之类的有源区在Z方向上从基板110垂直上升。隔离结构130提供鳍片结构120之间的电性隔离。栅极结构140位于鳍片结构120上方及隔离结构130上方。掩模155位于栅极结构140上方，而栅极间隔物160位于栅极结构140的侧壁上。盖层165形成在鳍片结构120上方以在形成隔离结构130期间保护鳍片结构120不受氧化。
多个纳米结构170设置在每个鳍片结构120之上。纳米结构170可以包括纳米片、纳米管或纳米线，或在X方向上水平延伸的一些其它类型的纳米结构。纳米结构170在栅极结构140下方的部分可以用作GAA装置150的通道。介电内间隔物(dielectric innerspacers)175可以设置在纳米结构170之间。此外，虽然为了简单起见未示出，但是纳米结构170的每个堆叠可以被栅极电介质以及栅极电极周向地(circumferentially)环绕。在所示实施例中，纳米结构170在栅极结构140之外的多个部分可以用作GAA装置150的源极/漏极特征。然而，在一些实施例中，连续的源极/漏极特征可以外延地生长在鳍片结构120在栅极结构140之外的多个部分上。无论如何，导电的源极/漏极接触件180可以形成在源极/漏极特征上方以提供与其电性连接。层间电介质(interlayer dielectric,ILD)185形成在隔离结构130上方以及栅极结构140及源极/漏极接触件180周围。ILD 185可以被称为ILD0层。在一些实施例中，ILD 185可以包括氧化硅、氮化硅或low-k介电材料。
更多与GAA器件的制造有关的其它细节被公开在美国专利号第10,164,012，标题为“Semiconductor Device and Manufacturing Method Thereof”，发布于2018年12月25日，及美国专利号第10,361,278，标题为“Method of Manufacturing a SemiconductorDevice and a Semiconductor Device”，发布于2019年7月23日，及美国专利号第9,887,269，标题为“Multi-Gate Device and Method of Fabrication Thereof”，发布于2018年2月6日，以上各自的全部内容以引用的方式并入本文中。在本公开中涉及鳍片结构或FinFET装置范围内的讨论可以同样适用于GAA装置。
图2A-图9A及图2B-图9B示出了根据本公开的各个实施例在制造的各个阶段的IC装置200的一部分示意性局部截面图。更详细地，图2A-图9A示出了沿X-Z平面的截面图，因此，图2A-图9A可以被称为X切面。例如，图2A-图9A中的IC装置200的截面侧视图可以通过沿第1B-1C图中所示的切割线A-A'截取截面来获得。同时，第2B-9B图示出了沿Y-Z平面的截面图，因此，图2B-图9B可以被称为Y切面。例如，图2B-图9B中的IC装置200的截面侧视图可以通过沿图1B-图1C中所示的切割线B-B'截取截面来获得。出于简单性及一致性的原故，图1A-图1C中的出现的类似元件将在图2A-图9A及图2B-图9B中被标记为相同元件。还应被理解的是，尽管以下讨论主要使用GAA装置(例如，图1C的GAA装置)来说明本公开的新型概念，但除非另有说明，否则相同的概念也可以应用于FinFET装置(例如，图1B-图1C的FinFET装置)。
如图2A-图2B所示，IC装置200包括N型晶体管(NFET)及P型晶体管(PFET)。NFET及PFET形成在同一晶片上，尽管它们可以形成在晶片的不同区域并且可以彼此物理连续或不连续。NFET及PFET都包括基板110。如上所述，基板110可以包括元素(单一元素)半导体、化合物半导体、合金半导体及/或其它合适的材料。
多个纳米结构170形成在基板110上方，作为NFET及PFET的一部分。如上所述，纳米结构170可以包括纳米片、纳米管或纳米线，或一些其它类型的水平延伸纳米结构。纳米结构170的多个部分可以用作NFET或PFET的通道。纳米结构170可以配置成垂直堆叠，例如，在Z方向上垂直地设置在彼此之上。纳米结构170包含半导体材料，例如Si或SiGe。在一些实施例中，NFET的纳米结构170可以包含与PFET的纳米结构170不同类型的半导体材料。
每个纳米结构170也可以被栅极结构周向地环绕。更详细地，栅极结构可以包括直接毗邻于每个纳米结构170(例如，周向地与纳米结构170直接物理接触)形成的界面层210。在一些实施例中，界面层210包含氧化硅。栅极结构还包括栅极介电层220，栅极介电层220直接毗邻于(例如，周向地直接物理接触)每一个界面层210形成。换言之，界面层210位于纳米结构170与栅极介电层220之间。在一些实施例中，栅极介电层220包括high-k介电材料。high-k介电材料是指介电常数大于氧化硅的介电常数(约为3.9)的介电材料。high-k栅极电介质的示例材料包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、铪硅氧氮化物、铪钽氧化物、铪钛氧化物、铪锆氧化物或其组合。
在这个制造阶段，栅极结构还包括牺牲层230，牺牲层230与每一个栅极介电层220直接相邻(例如，周向地直接物理接触)地形成。换言之，栅极介电层220位于牺牲层230与界面层210之间。牺牲层230在所示实施例中包括氧化铝，但在替代实施例中可以包括其它材料。可以理解，根据本公开的实施例，牺牲层230将在后续工艺中被去除并且将由含金属的栅极电极层代替。牺牲层230的材料成分被配置为与栅极电极的功函数金属相比或与栅极结构的栅极介电层相比具有更快的蚀刻速率(或具有更快的去除速率)。这使其能够去除牺牲层230而不会无意中损坏纳米结构170，如下面更详细讨论的。
可以在基板110上外延地生长而成的源极/漏极元件122位于纳米结构170的垂直堆叠之间。介电内间隔物175形成在纳米结构170的垂直堆叠及源极/漏极元件122之间。在一些实施例中，介电内间隔物175均包含氮化硅。
层间介电(ILD)层185形成在源极/漏极元件122上方。在一些实施例中，ILD层185可以包括氧化硅，其可以通过可流动化学气相沉积(flowable chemical vapordeposition,FCVD)工艺形成。在其它实施例中，ILD层185可以包括氮化硅或low-k介电材料。ILD层185可以通过图案化硬掩模层250(例如，氮化硅硬掩模层)图案化以定义与纳米结构170的堆叠对齐(或位于其上方)的开口260。如图2B所示，ILD层185也位于纳米结构170的堆叠之间，纳米结构170被栅极结构(例如，包括界面层210、栅极介电层220及牺牲层230的栅极结构)周向地环绕。
在所示实施例中，蚀刻停止层270也位于ILD层185及源极/漏极元件122之间以及ILD层185的侧面上。换言之，ILD层185可以形成在蚀刻停止层270之上。在一些实施例中，蚀刻停止层270包括氮化硅。并且如图2B所示，蚀刻停止层270本身可以形成在隔离结构130(例如，包含氧化硅的STI结构)之上。
如图2A所示，部分的栅极介电层220也形成于ILD层185、蚀刻停止层270以及图案化硬掩模层250之上，且部分地设置于开口260中。部分的牺牲层230也形成在栅极介电层220上方以部分地填充开口260。牺牲层230形成为具有厚度290。在一些实施例中，厚度290在约至约/>之间。
现在参考图3A-图3B，对IC装置200执行回蚀刻工艺300。回蚀刻工艺300将牺牲层230的厚度290减小至厚度290A。在一些实施例中，厚度290在约至约/>之间。较薄的牺牲层230使得它们最终的去除(在随后的制造过程中)更容易。
现在参考图4A-图4B，图案化的光刻胶层320形成在IC装置200的NFET区之上，但不在IC装置200的PFET区之上。图案化光刻胶层320可以通过在IC装置200(包括NFET及PFET区)上旋涂光刻胶材料、暴露NFET或PFET区(取决于使用的是负光刻胶还是正光刻胶材料)、显影光刻胶，并执行一种或多种预曝光或曝后烘烤工艺。在所示实施例中，光刻胶层320的剩余部分覆盖NFET区并填充设置在NFET区上方的开口260。
以图案化的光刻胶层320作为保护掩模，对IC装置200执行PFET图案化工艺340。PFET图案化工艺340可以包括一个或多个蚀刻工艺以去除位于PFET区中的牺牲层230的部分。例如，牺牲层230被PFET区中的开口260暴露的部分被蚀刻掉。牺牲层230及栅极介电层220在蚀刻工艺期间可以具有蚀刻选择性，使得可以蚀刻掉牺牲层230而基本上不影响PFET的栅极介电层220。例如，牺牲层230可以在蚀刻工艺期间以比栅极介电层220快至少10倍的速率被蚀刻掉。如此一来，PFET图案化工艺340暴露PFET的栅极介电层220。PFET被暴露的栅极介电层220现在已准备好让P型功函数金属形成在其上。由于牺牲层230的材料成分被配置为易于去除(例如，与栅极介电层220相比)，因此可以执行PFET图案化工艺340而不会对PFET的结构(例如PFET的栅极介电层220或由栅极介电层220环绕的纳米结构170)造成损坏。
现在参考图5A-5B，图案化的光刻胶层320被去除，例如，使用光刻胶剥离或光刻胶灰化工艺。光刻胶层320的去除进一步暴露了IC装置200的NFET区。此后，对IC装置200执行牺牲层回蚀刻工艺360以回蚀刻牺牲层230。牺牲层回蚀刻工艺360后，填充NFET区中的开口260的部分牺牲层230被去除，但是部分的牺牲层230仍然保留在NFET区中的纳米结构170之间，因为它们在牺牲层回蚀工艺360期间受到纳米结构170(以及环绕纳米结构170的膜210及220)的保护。
现在参考图6A-图6B，执行成P型功函数金属层形成工艺380以形成P型功函数金属层400。在一些实施例中，P型功函数金属形成工艺380包括沉积工艺，例如ALD工艺，以在栅极介电层220上方沉积P型功函数金属层400。在一些实施例中，P型功函数金属层400可以包括TiN或具有TiN材料组成。在一些实施例中，P型功函数金属层400可以具有在约至约之间的厚度410。这样的厚度范围使P型功函数金属层400能够有效地调整PFET装置的阈值电压。
由于牺牲层230既不覆盖NFET区，也不覆盖PFET区(NFET的纳米结构170之间的空间除外)，因此P型功函数金属层400在这个制造阶段形成在NFET区及PFET区两者中。更详细地说，P型功函数金属层400形成在纳米结构170之间，例如通过周向地环绕在PFET区中的栅极介电层220。或者说，在这个制造阶段，P型功函数金属层400有效地替代了PFET区中的牺牲层230。
然而，P型功函数金属层400没有形成在NFET区中的纳米结构170之间，因为牺牲层230仍然保留在那里。牺牲层230在NFET区中的存在是有益的，因为它比P型功函数金属层400更容易(在后续工艺中)去除。换言之，如果没有形成牺牲层230，P型功函数金属层400也会形成在NFET区中，包括在纳米结构170之间。但由于NFET需要N型功函数金属作为它的栅极电极，因此在NFET区中形成的任何P型功函数金属层都必须在后续工艺中去除，然后才能在NFET中形成N型功函数金属。不幸的是，完全去除NFET区中纳米结构170之间的P型功函数金属可能需要强化学品(strong chemicals)，例如，可能会无意中损坏IC装置200的其它元件的磨耗性蚀刻剂(abrasive etchant)。在本文中，牺牲层230堵塞了NFET区中纳米结构170之间的空间，因此防止了NFET区中纳米结构170之间的P型功函数金属层的形成。如上所述，牺牲层230可以比P型功函数金属层400更容易地去除(例如，通过较不磨耗性的蚀刻剂或化学品)。因此，本文的工艺流程可以避免对IC装置200造成不经意的损坏，因为在NFET区中纳米结构170之间没有任何部分的P型功函数金属层需要被去除。
现在参考图7A-图7B，对IC装置200执行P型功函数金属回拉工艺430以部分地去除P型功函数金属层400。在一些实施例中，P型功函数金属回拉工艺430包括一个或多个蚀刻工艺，例如回蚀刻工艺。部分地蚀刻掉P型功函数金属层400位于开口260中的部分，使得P型功函数金属层400在开口260中剩余的部分在执行P型功函数金属回拉工艺之后具有高度440。在一些实施例中，高度440在约9nm至约19nm。这样的高度范围使得最终从NFET区去除P型功函数金属层400更容易，因为大部分的P型功函数金属层400已经被P型功函数金属回拉工艺430去除。
同时，P型功函数金属层400周向地环绕纳米结构170的部分基本上不受影响。值得注意的是，作为P型功函数金属回拉工艺430的一部分，可以首先在IC装置200的NFET区及PFET区中的P型功函数金属层400上方形成膜层450。在一些实施例中，膜层450包含光刻胶材料。随着P型功函数金属回拉工艺的执行，层450沿着P型功函数金属层400被蚀刻掉。本文中膜层450的形成(及随后的回拉)提高了P型功函数金属回拉工艺430的工艺均匀性。
现在参考图8A-图8B，对IC装置200执行NFET图案化工艺470。更详细地，NFET图案化工艺470可以首先去除NFET及PFET区中膜层450的剩余部分。NFET图案化工艺470随后在IC装置200的PFET区上方形成图案化光刻胶层480，但不在NFET区上方。图案化光刻胶层480填充PFET区中的开口260并覆盖P型功函数金属层400，同时使NFET区中的开口260暴露。接着，NFET图案化工艺470执行一个或多个蚀刻工艺以实质上地去除P型功函数金属层400的剩余部分。图案化光刻胶层480用作PFET区域中P型功函数金属层400的保护掩模。如此一来，NFET图案化工艺470暴露了NFET区域中的栅极介电层220，而PFET区域中的P型功函数金属层400受到保护并且基本上不受NFET图案化工艺470的影响。
现在参考图9A-9B，对IC装置200执行N型功函数金属形成工艺500。作为N型功函数金属形成工艺500的第一步，去除图案化光刻胶层480。图案化光刻胶层480的去除可能涉及含氧化学品的应用。因此，P型功函数金属层400可能变得部分氧化。尽管P型功函数金属层400的氧化不是有意或希望的，但在本文中并不是个主要问题。原因之一是本文中的PFET装置用于实施静态随机存取存储器(SRAM)单元的上拉(pull-up,PU)晶体管(下面参考图10更详细地讨论)。与使用NFET装置实施的SRAM单元的下拉(pull-down,PD)晶体管或通道(pass-gate,PG)晶体管相比，PU晶体管对于其功函数金属的非经意氧化所导致的任何性能下降较不敏感。换言之，与SRAM单元的PU晶体管的P型功函数金属相比，SRAM单元的PD及PG晶体管的N型功函数金属对于材料劣化或杂质具有更高的敏感度。因此，更倾向暴露PFET的P型功函数金属层400，使其因图案化光刻胶层480的去除所导致的非经意氧化，胜于暴露(NFET的)N型功函数金属层。相比之下，传统的半导体结构制造流程可能使NFET的N型功函数金属暴露于非经意的氧化(例如，由从NFET区去除光刻胶材料引起)。因此，由传统制造工艺流程形成的装置(例如，SRAM单元)与本公开的装置相比可能具有更差的装置性能，例如与阈值电压的高波动相关的性能退化。与传统装置相比，本新型形成的装置可以达到更好的阈值电压一致性及/或装置速度。
作为N型功函数金属形成工艺的第二步，执行沉积工艺以在P型功函数金属层400上沉积N型功函数金属层510。在一些实施例中，N型功函数金属层510包括含铝材料，例如碳化钛铝(TiAlC)。在一些实施例中，沉积工艺可以包括ALD工艺以精细地控制N型功函数金属层510的厚度520。在一些实施例中，厚度520在约至约/>之间。这样的厚度范围允许N型功函数金属层510有效地调整NFET装置的阈值电压。
值得注意的是，尽管PFET区现在存在N型功函数金属(例如，N型功函数金属层510的TiAlC)，但它基本上不会影响PFET装置的性能或预期操作。原因之一是N型功函数金属层510没有周向地环绕PFET区中的纳米结构170(参见图9B)。例如，纳米结构170(用作PFET装置的通道)之间的空间由界面层210、栅极介电层220及P型功函数金属层400填充。没有任何部分的N型功函数金属层510被设置在PEFT区中的纳米结构170之间的这些空间中。反之，N型功函数金属层510的一区段510A设置在最上层的一个纳米结构170之上，但即使如此，该区段510A仍然位于P型功函数金属层400之上。由于P型功函数金属层400更靠近那个最上层的纳米结构170，因此它相较位于较远的N型功函数金属层510，对PFET装置的阈值电压调整发挥更大的影响。
此外，就N型功函数金属层510的区段510A对PFET装置的阈值电压调整所发挥任何程度的影响而言，它仍然主要仅对于最上面的那个纳米结构170发挥影响。N型功函数金属层510的区段510A的存在对最上面的那个纳米结构170下方的其余纳米结构170几乎没有影响，因为N型功函数金属层510的区段510A位于距离其余的纳米结构170更远的位置。此外，如图9B所示，N型功函数金属层510具有向下凸出的垂直区段510B，但这些向下凸出的区段510B也没有周向地环绕纳米结构170，因为它们位于PFET区中的纳米结构170的“侧面”。同样，这样的设置限制了N型功函数金属层510能够对PFET装置的阈值电压调整所能产生的影响程度。
作为N型功函数金属形成工艺的第三步骤，执行沉积工艺以在N型功函数金属层510上沉积膜层530。在一些实施例中，膜层530可以包括TiN。膜层530防止N型功函数金属层510被氧化，这原本是不希望的。在一些实施例中，沉积工艺可以包括ALD工艺以精细地控制膜层530的厚度540。在一些实施例中，厚度410或厚度520至少是厚度540的两倍。例如，在厚度410或厚度520在约至约/>之间的实施例中，厚度540可以在约/>至约/>之间。这样的厚度范围使膜层530足够厚以有效地保护N型功函数金属层510不被氧化，且又不会因为太厚而对NFET装置的功函数的调整造成不希望的干扰。换言之，即使层530可以包含诸如TiN的P型功函数金属，其在NFET区域中的设置仍然基本上不会干扰NFET装置的阈值电压调整，因为膜层530与N型功函数金属层510相比而言要薄得多，更因为与N型功函数金属层510相比，膜层530位于更远离纳米结构170(用作NFET的通道)的位置。
能理解的是，可以执行额外的制造工艺来完成IC装置200的制造。例如，填充金属—用作栅极电极的主要导电部分—可以沉积在NFET区及PFET区中的膜层530之上。在一些实施例中，填充金属层可以包括钴、钨、铜、铝或合金或它们的组合。也可以形成诸如栅极接触件及/或源极/漏极接触件的导电接触件以提供电性连接至NFET及PFET装置中的元件。此后，也可以形成多层互连结构。互连结构可以包括金属线及导孔以执行电气布线。然而，为了简单起见，这些额外的工艺及元件在本文中没有具体说明。
由于此处执行的独特制造工艺流程，此处的IC装置200也具有某些独特的物理特性。一个独特的物理特性(physical traits)是此处的PFET装置包含微量的N型金属。例如，N型功函数金属层510的TiAlC材料存在于PFET装置中。具体而言，N型功函数金属层510的一区段510A位于P型功函数金属层400的最上表面上方。此外，N型功函数金属层510的区段510B在PFET中朝向基板110向下突出，这些区段510B位于P型功函数金属层400的侧面。然而，没有任何部分的N型金属层510位于PFET的纳米结构170之间的空间中。此外，在NFET及PFET中的N型功函数金属层510的上表面上也形成了含TiN层530。部分的含TiN层530也形成在NFET的纳米结构170之间的空间中，但不在PFET的纳米结构170之间的空间中。这些独特的物理特性可以使用电子显微镜扫描来检测，并且它们在IC装置中的存在可以作为IC装置是使用本公开的方法所制造的证据。
可以理解，上面讨论的IC装置200可以在各种IC应用中实施，包括诸如静态随机存取存储器(SRAM)装置之类的存储器装置。在这方面，图10出示了单端口(single-port)SRAM单元(例如，1位元SRAM单元)800的示例电路示意图。单端口SRAM单元800包括上拉晶体管PU1、PU2；下拉晶体管PD1、PD2；以及通道晶体管PG1、PG2。如电路图所示，晶体管PU1、PU2为P型晶体管，晶体管PG1、PG2、PD1、PD2为N型晶体管。根据本公开的各个方面，PG1、PG2、PD1及PD2晶体管用比PU1及PU2晶体管更薄的间隔物来实施。由于在所示实施例中SRAM单元800包括六个晶体管，它也可以被称为6T SRAM单元。
上拉晶体管PU1汲下拉晶体管PD1的漏极被耦合(coupled)在一起，上拉晶体管PU2及下拉晶体管PD2的漏极被耦合在一起。晶体管PU1及PD1与晶体管PU2及PD2被交叉耦合以形成第一数据闩锁器(first data latch)。晶体管PU2及PD2的栅极被耦合在一起并连接到晶体管PU1及PD1的漏极以形成第一储存节点SN1，晶体管PU1及PD1的栅极被耦合在一起并连接到晶体管PU2及PD2的漏极以形成互补第一储存节点SNB1。上拉晶体管PU1及PU2的源极耦合到电源电压Vcc(也称为Vdd)，并且下拉晶体管PD1及PD2的源极耦合到电压Vss，该电压Vss在一些实施例中可以是电性接地。
第一数据闩锁器的第一储存节点SN1通过通道晶体管PG1连接到位元线BL(bitline)，互补第一储存节点SNB1通过通道晶体管PG2连接到互补位元线BLB。第一储存节点SN1和互补的第一储存节点SNB1是互补节点，通常处于相反的逻辑位准(logic levels)(逻辑高阶或逻辑低阶)。通道晶体管PG1及PG2的栅极被耦合到字元线WL(word line)。诸如SRAM单元800的SRAM装置可以使用“平面”晶体管装置、具有FinFET的装置及/或具有GAA的装置来实施。
如上所述，NFET装置用于实施PD及PG晶体管，而PFET装置用于实施PU晶体管。由于PD及PG晶体管比PU晶体管对于潜在退化更敏感，因此更倾向避免对NFET装置造成潜在损坏。因此，本公开利用制造工艺流程来防止由氧化所引起对于NFET装置的潜在损坏。因此，可以提高SRAM装置的性能。
图11出示了根据本公开的实施例的集成电路制造系统900。制造系统900包括通过沟通网络918连接的多个实体(entities)902、904、906、908、910、912、914、916…、N。网络918可以是单个网络或者可以是各种不同的网络，例如内联网及互联网，并且可以包括有线及无线通信通道。
在一个实施例中，实体902代表用于制造协作的服务系统；实体904代表用户，例如监控目标产品的产品工程师；实体906代表工程师，例如控制工艺及相关配方的工艺工程师，或监控或调整工艺设备的条件及设定的设备工程师；实体908代表用于IC测试及测量的测量工具；实体910代表半导体工艺设备，例如用于执行上述各种沉积工艺的工艺设备；实体912代表与工艺设备910相关联的虚拟测量模块(module)；实体914表示与工艺设备910以及另外的其它工艺设备相关联的高级处理控制模块；实体916表示与工艺设备910相关联的取样模块。
每个实体可以与其它实体互动并且可以向其它实体提供集成电路制造、工艺控制及/或计算能力及/或从其它实体接收诸如此类的能力。每个实体还可以包括一个或多个用于执行计算及执行自动化的电脑系统。例如，实体914的高级工艺控制模块可以包括其中编码有软体指令的多个电脑硬体。电脑硬体可以包括硬盘、快闪驱动器(flash drives)、CD-ROM、RAM存储器、显示装置(例如，监视器)、输入/输出装置(例如，鼠标及键盘)。软体指令可以用任何合适的程序语言编写并且可以设计以执行特定任务。
集成电路制造系统900能够实现实体之间的互动，以实现集成电路(IC)制造以及IC制造的高级工艺控制的目的。在一个实施例中，高级工艺控制包括根据测量结果调整出一个工艺设备适用于相关晶片的工艺条件、设定及/或配方。
在另一个实施例中，测量结果是根据基于工艺品质及/或产品品质所确立的最佳取样率，从一批已经过工艺的晶片的一子集合中测量的测量结果。而在另一个实施例中，测量结果是根据基于工艺品质及/或产品品质的各种特征所确立的最佳取样区/点，从一批已经过工艺的晶片的一子集合中的选定区及点测量的测量结果。
IC制造系统900提供的能力之一可以实现在诸如设计、工程和及工艺、测量及高级工艺控制等领域中的合作及信息交流。IC制造系统900提供的另一能力是可以整合设备之间的系统，例如在测量设备及工艺设备之间。这种整合使设备能够协调其工作。例如，整合测量设备及工艺设备可以使制造过程中的相关信息更有效地结合到制造过程或APC(AutoProcessing Control)模块中，并且可以使来自线上或现场的测量设备设测量结果能够整合到相关的工艺设备中。
图12是说明制造半导体结构的方法1000的流程图。方法1000包括步骤1010以在NFET的第一通道结构上方及PFET的第二通道结构上方形成牺牲层。
方法1000包括步骤1020以通过至少部分地蚀刻掉PFET中的牺牲层并同时保护NFET不被蚀刻以执行PFET图案化工艺。
方法1000包括步骤1030以在NFET及PFET两者中皆沉积P型功函数(WF)金属层。
方法1000包括步骤1040以通过至少部分地蚀刻掉NFET中的P型功函数金属层及牺牲层并同时保护PFET不被蚀刻以执行NFET图案化工艺。
方法1000包括步骤1050以在NFET及PFET两者中皆沉积N型功函数金属。
在一些实施例中，第一通道结构包括第一纳米结构堆叠，第二通道结构包括第二纳米结构堆叠，并且形成牺牲层的步骤1010包括在纳米结构堆叠中的每个纳米结构周围周向地沉积牺牲层。在一些实施例中，沉积P型功函数金属层包括用P型功函数金属层填充第二纳米结构堆叠中的纳米结构之间的空间，但不填充第一纳米结构堆叠中的纳米结构之间的空间。在一些实施例中，沉积N型功函数金属层包括用N型功函数金属层填充第一纳米结构堆叠中的纳米结构之间的空间，而不填充第二纳米结构堆叠中的纳米结构之间的空间。
在一些实施例中，执行PFET图案化工艺的步骤1020包括形成光刻胶层作为NFET的保护层，但不作为PFET的保护层。在一些实施例中，在执行PFET图案化工艺之后但在沉积P型功函数金属层之前，去除光刻胶层，并且回蚀刻牺牲层。
在一些实施例中，沉积P型功函数金属层的步骤1030包括沉积TiN层作为P型功函数金属层。在一些实施例中，沉积N型功函数金属层的步骤1050包括沉积TiAlC层作为N型功函数金属层。在一些实施例中，额外的TiN层沉积在NFET及PFET两者中的TiAlC层之上。
可以理解，可以在步骤1010-1050之前、期间或之后执行附加步骤。例如，在一些实施例中，方法1000还可以包括在根据步骤1020，执行PFET图案化工艺之前回蚀刻牺牲层的步骤。在一些实施例中，回蚀刻的步骤包括在NFET及PFET两者中的P型功函数金属层上方形成光刻胶层，以及在NFET及PFET两者中连同P型功函数金属层回蚀刻光刻胶层。在一些实施例中，方法1000还可以包括回蚀刻NFET及PFET中的P型功函数金属层的步骤，该步骤可以在沉积P型功函数金属层之后但在NFET图案化工艺之前就已被执行。
本公开的独特制造工艺流程及所得IC装置结构提供优于传统装置的优点。然而，应当理解，不限于特定的优点，其它实施例可以提供不同的优点，并且并非所有优点都必须在本文中公开。一个优点是改进了装置性能，特别是对于SRAM装置。例如，随着新一代技术中装置尺寸的缩小，IC的微电子元件可以更容易受到意外损坏。这种意外的损坏可以发生于光刻胶材料(用于图案化)被去除时，其中可能需要应用到会氧化光刻胶材料下面的功函数层的化学物质。N型功函数金属的氧化特别麻烦，因为NFET用于实施SRAM装置的PG及PD晶体管，其中PG及PD晶体管比用PFET所实施的PU晶体管对性能下降更敏感。本公开的独特工艺流程避免了可能氧化(并因此损坏)NFET的N型功函数金属的这种光刻胶去除工艺。因此，所得SRAM在阈值电压(例如，更均匀的阈值电压)及/或速度(例如，更快的速度)方面可以具有更好的装置性能。其它优点可能包括易于制造及与现有制造工艺的兼容性。
上述先进的光刻工艺、方法及材料可用于许多应用，包括鳍式场效应晶体管(FinFET)。例如，鳍片可以被图案化以在特征之间产生相对紧密的间距，上述公开非常适合于此。此外，用于形成FinFET鳍片的间隔物，也称为心轴，可以根据上述公开进行处理。还应当理解，上面讨论的本公开的各个方面可以应用于多通道装置，例如全绕式栅极(gate-all-around,GAA)装置。在本公开涉及鳍片结构或FinFET装置的范围内，这样的讨论可以同样适用于GAA装置。
本公开的一个方面涉及一种半导体结构。半导体结构包括基板。通道结构从基板垂直突出。栅极介电层设置在通道结构上方。P型功函数(WF)金属层设置在栅极介电层上方。N型功函数金属层设置在P型功函数金属层上方。
本公开的另一方面涉及一种半导体结构。该半导体结构包括N型晶体管(NFET)。NFET包括：第一纳米结构堆叠，其中第一纳米结构堆叠中的纳米结构交互叠置；第一栅极介电结构，其在横截面图中周向地环绕第一纳米结构堆叠中的每个纳米结构；N型功函数(WF)金属层在横截面图中周向地环绕第一栅极介电结构。该半导体结构包括P型晶体管(PFET)。PFET包括：第二纳米结构堆叠，其中第二纳米结构堆叠中的纳米结构交互叠置；第二栅极介电结构，其在横截面图中周向地环绕第二纳米结构堆叠中的每个纳米结构；P型WF金属层在剖面图中环绕第二栅极介电结构；在截面图中，部分的N型功函数金属层设置在P型功函数金属层的上表面及侧表面上。
本公开的另一方面涉及一种制造半导体结构的方法。牺牲层形成在N型晶体管(NFET)的第一通道结构之上及P型晶体管(PFET)的第二通道结构之上。通过至少部分地蚀刻掉PFET中的牺牲层且同时保护NFET不被蚀刻以执行PFET图案化工艺。在执行PFET图案化工艺之后，在NFET及PFET中皆沉积P型功函数(WF)金属层。通过至少部分地蚀刻掉NFET中的P型功函数金属层及牺牲层且同时保护PFET不被蚀刻以执行NFET图案化工艺。在执行NFET图案化工艺之后，N型功函数金属层沉积在NFET及PFET中。
以上概述数个实施例的特征，以使本新型所属技术领域中技术人员可以更加理解本新型实施例的观点。本新型所属技术领域中技术人员应理解，可轻易地以本新型实施例为基础，设计或修改其它工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本新型所属技术领域中技术人员也应理解，此类等效的结构并无悖离本新型的精神与范围，且可以在不违背本新型的精神和范围下，做各式各样的改变、取代、以及替换。

Claims (10)

1.一种半导体结构，其特征在于，包括：
一基板；
一通道结构，从该基板垂直地突出；
一栅极介电层，设置在该通道结构上方；
一P型功函数金属层，设置于该栅极介电层上方，其中该P型功函数金属层是一P型场效晶体管装置的一栅电极的一部分；及
一N型功函数金属层，设置在该P型功函数金属层之上，其中该N型功函数金属层是该P型场效晶体管装置的该栅电极的另一部分，并且其中该N型功函数金属层在一截面图中包括多个向下突出的区段。
2.如权利要求1所述的半导体结构，其特征在于，
该通道结构包括多个纳米结构的堆叠，其中多个所述纳米结构被交互叠置；
在一截面图中，该栅极介电层周向地环绕每一个所述纳米结构；及
该P型功函数金属层在该截面图中周向地环绕该栅极介电层。
3.如权利要求2所述的半导体结构，其特征在于，在该截面图中，没有任何部分的该N型功函数金属层被设置在多个所述纳米结构之间。
4.如权利要求1所述的半导体结构，其特征在于，
该P型功函数金属层含有TiN；
该N型功函数金属层含有TiAlC；及
该半导体结构还包括一含TiN的膜层，形成在该N型功函数金属层上方。
5.如权利要求4所述的半导体结构，其特征在于，
该P型功函数金属层或该N型功函数金属层具有一第一厚度；
该含TiN的膜层具有一第二厚度；及
该第一厚度至少是该第二厚度的两倍。
6.如权利要求4或5所述的半导体结构，其特征在于，该半导体结构还包括一N型场效晶体管装置，该N型场效晶体管装置的一栅电极包括该N型功函数金属层及该含TiN的膜层。
7.如权利要求6所述的半导体结构，其特征在于，该P型场效晶体管装置的该含TiN的膜层的一上表面在垂直方向上比该N型场效晶体管装置的该栅电极的一上表面更高。
8.一种半导体结构，其特征在于，包括：
一N型场效晶体管，包括：
一第一纳米结构堆叠，其中该第一纳米结构堆叠的多个纳米结构交互叠置；
一第一栅极介电结构，其在一截面图中周向地环绕该第一纳米结构堆叠中的每个纳米结构；及
一N型功函数金属层，其在该截面图中周向地环绕该第一栅极介电结构；及
一P型场效晶体管，包括：
一第二纳米结构堆叠，其中该第二纳米结构堆叠的多个纳米结构交互叠置；
一第二栅极介电结构，其在该截面图中周向地环绕该第二纳米结构堆叠中的每个纳米结构；
一P型功函数金属层，其在该截面图中周向地环绕该第二栅极介电结构；及
在该截面图中，多个部分的该N型功函数金属层被设置在该P型功函数金属层的一上表面及多个侧表面之上，其中该N型功函数金属层在该截面图中包括多个向下突出的区段。
9.如权利要求8所述的半导体结构，其特征在于，该第二纳米结构堆叠中的纳米结构之间的空间被该P型功函数金属层的多个部分填充，但不被该N型功函数金属层的多个所述部分填充。
10.如权利要求8所述的半导体结构，其特征在于，还包括一TiN材料，位于该N型场效晶体管中及该P型场效晶体管中，其中：
该N型场效晶体管中的所述TiN材料的部分位于该第一纳米结构堆叠的纳米结构之间；及
该P型场效晶体管中的所述TiN材料的部分位于该第二纳米结构堆叠的纳米结构上，但不在该第二纳米结构堆叠中的纳米结构之间。
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