TW202414768A - 晶圓級結構、半導體裝置及其製造方法 - Google Patents

晶圓級結構、半導體裝置及其製造方法 Download PDF

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Abstract

本揭露實施例提供一種半導體裝置。在半導體裝置中，第一晶粒包括多個第一電晶體，第一密封環在俯視圖中圍繞第一晶粒，第二晶粒包括多個第二電晶粒，第二密封環在俯視圖中圍繞第二晶粒，多個導電元件在俯視圖中延伸到第一晶粒和第二晶粒中，導電元件將第一晶粒與第二晶粒電性互連，第三密封環在俯視圖中圍繞第一晶粒、第二晶粒及導電元件。

Description

晶圓級結構、半導體裝置及其製造方法
本揭露實施例係關於一種晶圓級結構、半導體裝置及其製造方法。
半導體積體電路(integrated circuit, IC)產業經歷了指數級成長。在積體電路材料及設計上的技術進步下，產生了多個世代的積體電路，其中每一世代相較前一世代具有更小更複雜的電路。在積體電路發展的過程中，功能密度(即，每個晶片區域內互連元件的數目)通常增加，而幾何尺寸(即，使用製造製程所能產出的最小構件(或者線))則減小。這種尺寸縮小的製程通常通過提高生產效率和降低相關成本來提供好處。
然而，儘管半導體製造取得了進步，但現有的製造系統和方法可能仍然存在缺點。例如，在晶圓級(wafer level)，現有的製造方法可能仍然會在晶粒之間留下過多浪費的空間。如果晶粒之間的浪費空間得到充分利用，可以為製造的晶粒提供額外的功能、或增強其多功能性。
因此，雖然製造半導體裝置的傳統方法通常是合適的，但它們仍無法在所有方面都令人滿意。
本揭露一些實施例提供一種半導體裝置，包括：第一晶粒，包括複數個第一電晶體；第一密封環，在俯視圖中圍繞第一晶粒；第二晶粒，包括複數個第二電晶體；第二密封環，在俯視圖中圍繞第二晶粒；複數個導電元件，在俯視圖中延伸到第一晶粒中和第二晶粒中，其中導電元件將第一晶粒與第二晶粒電性互連；以及第三密封環，在俯視圖中圍繞第一晶粒、第二晶粒及導電元件。
本揭露一些實施例提供一種晶圓級結構，包括：複數個積體電路晶粒，其中積體電路晶粒中的每一者都包含電路；複數個第一密封環結構，在俯視圖中各自圍繞積體電路晶粒中的相應一者；第二密封環結構，在俯視圖中圍繞積體電路晶粒中的一子集，其中圍繞積體電路晶粒中的每一者的第一密封環結構在俯視圖中也被第二密封環結構圍繞；以及複數個導電元件，在俯視圖中被第二密封環結構圍繞，其中導電元件將積體電路晶粒中的子集彼此電性耦接，其中導電元件中的至少一第一子集各自沿俯視圖中的第一水平方向延伸，且其中導電元件中的至少一第二子集各自相對於俯視圖中的第一水平方向沿對角線延伸。
本揭露一些實施例提供一種製造半導體裝置的方法，包括：在基板中形成第一積體電路晶粒和第二積體電路晶粒的複數個主動層；在主動層之上形成第一積體電路晶粒和第二積體電路晶粒的複數個互連結構，其中互連結構包括第一密封環、第二密封環及第三密封環，其中第一密封環和第二密封環在俯視圖中分別環繞第一積體電路晶粒和第二積體電路晶粒，其中第三密封環在俯視圖中環繞第一積體電路晶粒、第二積體電路晶粒、第一密封環及第二密封環，且其中互連結構更包括複數個導電元件，延伸到第一積體電路晶粒和第二積體電路晶粒中並將第一積體電路晶與第二積體電路晶粒電性耦接在一起；以及在第一密封環和第二密封環之外但仍被第三密封環環繞的區域中形成一或多個測試結構、一或多個虛設結構、一或多個製程監測圖案、一或多個對準標記、或者一或多個重疊標記。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下描述具體的部件及其排列方式的實施例以闡述本揭露。當然，這些實施例僅作為範例，而不該以此限定本揭露的範圍。例如，在說明書中敘述了一第一特徵形成於一第二特徵之上或上方，其可能包含第一特徵與第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於第一特徵與第二特徵之間，而使得第一特徵與第二特徵可能未直接接觸的實施例。另外，在本揭露不同範例中可能使用重複的參考符號及/或標記，此重複係為了簡化與清晰的目的，並非用以限定所討論的各個實施例及/或結構之間有特定的關係。
此外，空間相對術語，例如“較低的”、“較高的”、“水平”、“垂直”、“上方”、“之上”、“下方”、“之下”、“上”、“下”、“頂部”、“底部”， ”等及其衍生詞（例如，“水平地”、“向下”、“向上”等），用於描述本揭露的一個特徵與另一個特徵的關係。空間相對術語旨在涵蓋包括所述特徵在內的裝置的不同取向。更進一步地，當用“大約”、“約”等描述數字或數字範圍時，此術語旨在涵蓋合理範圍內的數字，包括所述的數字，例如所述的數字的+/-10%或本領域技術人員所理解的其他值。例如，術語“約5nm”涵蓋4.5nm到5.5nm的尺寸範圍。
本揭露實施例主要關於半導體裝置，更具體地關於包含半導體裝置的積體電路晶粒，包括場效應電晶體(field-effect transistors, FETs)、平面場效應電晶體、三維鰭式場效應電晶體(fin-line FETs, FinFETs)或柵極全環(gate-all-around, GAA)裝置。本揭露的一個方面涉及形成包括連接的多個積體電路晶粒以及圍繞積體電路晶粒的多個密封環的晶圓級結構、以及形成與積體電路相關的結構以利用晶圓上本來是空的(或浪費的)空間。因此，可以提高晶片面積利用率，如下面更詳細地討論的。
第1A圖和第1B圖分別示出積體電路(IC)裝置90的一部分的三維立體圖和俯視圖。積體電路裝置90可以是在積體電路晶粒或其一部分的處理期間製造的中間裝置，其可以包括靜態隨機存取記憶體(static random-access memory, SRAM)及/或其他邏輯電路、被動元件(例如，電阻器、電容器和電感器)以及主動元件(例如，p型場效應電晶體(PFETs)、n型場效應電晶體(NFETs)、鰭式場效應電晶體(FinFETs)、金屬氧化物半導體場效應電晶體(metal-oxide semiconductor field effect transistors, MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor, CMOS)電晶體、雙極性電晶體、高壓電晶體、高頻電晶體及/或其他記憶體單元(memory cells))。除非另有聲明，否則本揭露不限於任何特定數量的裝置或裝置區域、或者任何特定的裝置配置。例如，雖然所示的積體電路裝置90是三維鰭式場效應電晶體(FinFET)裝置，但是本揭露的概念也可以應用於平面場效應電晶體裝置或柵極全環(GAA)裝置。
參見第1A圖，積體電路裝置90包括基板110。基板110可以包括元素(單元素)半導體，例如矽、鍺及/或其他合適的材料；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦及/或其他合適的材料；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其他合適的材料。基板110可以是具有均勻成分的單層材料。或者，基板110可以包括具有適合積體電路裝置製造的相似或不同成分的多個材料層。在一示例中，基板110可以是具有形成在氧化矽層上的半導體矽層的絕緣體上矽(silicon-on-insulator, SOI)基板。在另一示例中，基板110可以包括導電層、半導體層、介電層、其他層或其組合。可以在基板110中或基板110上形成各種摻雜區，例如源極/汲極區。取決於設計要求，摻雜區可以摻雜有例如磷或砷的n型摻雜劑及/或例如硼的p型摻雜劑。摻雜區可以直接形成在基板110上、形成在p阱(p-well)結構中、形成在n阱(n-well)結構中、形成在雙阱(dual-well)結構中、或者使用凸起結構。摻雜區可以通過摻雜劑原子的植入、原位(in-situ)摻雜磊晶生長及/或其他合適的技術來形成。
三維主動區120形成在基板110上。主動區120是細長的鰭狀結構，向上突出至基板110之外。因此，主動區120在下文中可互換地稱為鰭結構120或鰭120。可以使用包括微影和蝕刻製程的合適製程來製造鰭結構120。微影製程可以包括形成覆蓋基板110的光阻劑層、將光阻劑曝光至圖案、執行曝後烤製程、以及顯影光阻劑以形成包括阻劑的遮罩元件(未示出)。然後使用遮罩元件將凹槽蝕刻到基板110中，而在基板110上留下鰭結構120。蝕刻製程可以包括乾蝕刻、濕蝕刻、反應離子蝕刻(reactive ion etching, RIE)及/或其他合適的製程。在一些實施例中，鰭結構120可以通過雙重圖案化或多重圖案化製程形成。通常，雙重圖案化或多重圖案化製程結合了微影和自對準製程，允許產生具有例如比使用單一且直接的微影製程可獲得的間距更小的間距的圖案。作為示例，可以在基板之上形成一層並使用微影製程對其進行圖案化。使用自對準製程在圖案化層旁邊形成間隔物。然後去除此層，接著可以使用剩餘的間隔物或心軸(mandrels)來圖案化鰭結構120。
積體電路裝置90還包括形成在鰭結構120之上的源極/汲極特徵122。源極/汲極特徵122可以包括磊晶生長在鰭結構120上的磊晶層。積體電路裝置90更包括形成在基板110之上的隔離結構130。隔離結構130將積體電路裝置90的各個構件電性分離。隔離結構130可以包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluoride-doped silicate glass, FSG)、低介電常數(low-k)介電材料及/或其他合適的材料。在一些實施例中，隔離結構130可以包括淺溝槽隔離(shallow trench isolation, STI)特徵。在一實施例中，隔離結構130是通過在形成鰭結構120期間在基板110中蝕刻溝槽而形成的。然後可以用上述隔離材料填充溝槽，隨後進行化學機械平坦化(chemical mechanical planarization, CMP)製程。其他隔離結構，例如場氧化物(field oxide)、矽局部氧化(local oxidation of silicon, LOCOS)及/或其他合適的結構，也可以被實施為隔離結構130。或者，隔離結構130可以包括多層結構，例如具有一或多個熱氧化襯層。
積體電路裝置90還包括柵極結構140，柵極結構140在每個鰭120的溝道區中的三個側面上形成在鰭結構120之上並接合鰭結構120。柵極結構140可以是虛設柵極結構(例如，包含氧化物柵極電介質和多晶矽柵極電極)，或者它們可以是包含高介電常數(high-k)柵極電介質和金屬柵極(metal gate)電極的HKMG結構，其中HKMG結構是通過替換虛設柵極結構而形成的。在一些實施例中，HKMG結構可以各自包括高介電常數柵極電介質和金屬柵極電極。高介電常數柵極電介質的示例材料包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氧氮化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯或其組合。金屬柵極電極可以包括一或多個功函數金屬層以及一或多個填充金屬層。功函數金屬層可以配置為調整相應電晶體的功函數。用於功函數金屬層的示例材料可以包括氮化鈦(TiN)、鋁化鈦(TiAl)、氮化鉭(TaN)、碳化鈦(Tic)、碳化鉭(TaC)、碳化鎢(WC)、氮化鈦鋁(TiAlN)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或其組合。填充金屬層可以作為柵極電極層的主要導電部分。儘管未描繪出，但是柵極結構140可以包括附加的材料層，例如鰭結構120之上的界面層、覆蓋層、其他合適的層或其組合。
參見第1B圖，多個鰭結構120沿著X方向縱向定向，且多個柵極結構140沿著Y方向縱向定向，即，通常垂直於鰭結構120。在許多實施例中，積體電路裝置90包括附加的特徵，例如沿著柵極結構140的側壁設置的柵極間隔物、設置在柵極結構140上方的硬遮罩層、以及許多其他特徵。
還應理解的是，下面討論的本揭露的各個方面可以應用於例如柵極全環(GAA)裝置之類的多通道裝置。第1C圖示出一示例GAA裝置150的三維立體圖。為了一致性和清楚起見，第1C圖和第1A至1B圖中的類似構件將標示為相同。舉例而言，例如鰭結構120的主動區沿Z方向垂直向上抬升至基板110之外。隔離結構130提供鰭結構120之間的電性分離。柵極結構140位於鰭結構120之上和隔離結構130之上。遮罩155位於柵極結構140之上，柵極間隔物160位於柵極結構140的側壁上。覆蓋層165形成於鰭結構120之上，以在隔離結構130的形成期間保護鰭結構120免於氧化。
多個奈米結構170設置在每個鰭結構120之上。奈米結構170可以包括奈米片、奈米管、奈米線、或在X方向上水平延伸的一些其他類型的奈米結構。在柵極結構140下方的奈米結構170部分可以作為GAA裝置150的通道。介電內間隔物175可以設置在奈米結構170之間。另外，儘管出於簡單的原因而未示出，但是每個奈米結構170可以被柵極電介質以及柵極電極周向地(circumferentially)包圍。在所示的實施例中，奈米結構170在柵極結構140之外的部分可以作為GAA裝置150的源極/汲極特徵。然而，在一些實施例中，連續的源極/汲極特徵可以磊晶生長在柵極結構140之外的鰭結構120的部分之上。無論如何，導電源極/汲極接點180可以形成在源極/汲極特徵之上以為其提供電性連接。層間電介質(interlayer dielectric, ILD)185形成在隔離結構130之上以及柵極結構140和源極/汲極接點180周圍。
第2圖示出晶圓級結構200的俯視圖以及晶圓級結構200的一部分的放大圖。俯視圖是沿著由X軸(或X方向)和Y軸(或Y方向)定義的水平面截取的。晶圓級結構200可以是半導體晶圓205或其一部分。如第2圖的簡化示例所示，晶圓級結構200可以包括多個積體電路晶粒，例如積體電路裝置210、211、220和221。這些積體電路晶粒210至211和220至221中的每一者都包含多個積體電路裝置，例如上面討論的積體電路裝置90或GAA裝置150、其他類型的電晶體、或者其他形式的主動及/或被動積體電路微電子構件(例如，通孔和金屬線)。在一些實施例中。積體電路晶粒210至211和220至221具有相同的積體電路設計和佈局。換言之，它們被實施為相同的裝置。例如，積體電路晶粒210至211和220至221可以各自被實施為電腦處理器或其核心。在其他實施例中，積體電路晶粒210至211和220至221可以各自被實施為電子記憶體儲存裝置，例如靜態隨機存取記憶體(Static Random Access Memory, SRAM)、動態隨機存取記憶體(Dynamic Random-Access Memory, DRAM)、或者其一部分。
這些積體電路晶粒中的一些，例如積體電路晶粒210至211，每個都被實施為獨立的積體電路晶粒。換言之，積體電路晶粒210和積體電路晶粒211可以彼此獨立地工作，且沒有在晶圓級結構200上進行電性連接以將它們連接在一起。在完成這些獨立的積體電路晶粒210和211的製造之後，晶圓級結構200可以沿著多個劃線240(沿著X軸和Y軸延伸，如第2圖所示)被切割以將獨立的積體電路晶粒210至211彼此分開。這稱為單片化(singulation)製程。然後可以將獨立的積體電路晶粒210至211中的每一者封裝以形成積體電路晶片。
同時，一些積體電路晶粒，例如積體電路晶粒220至221，電性互連以形成互連(interconnected)積體電路晶粒，例如互連積體電路晶粒250。與獨立的積體電路晶粒210至211的切割發生在每個單獨的積體電路晶粒的所有四個矩形邊界周圍不同，互連積體電路晶粒250的切割發生在互連積體電路晶粒250的集合邊界周圍，其可能是也可能不是矩形的(儘管在第2圖所示的實施例中它們是矩形的)。例如，在積體電路晶粒220與積體電路晶粒221之間沒有劃線，因此在積體電路晶粒220與221之間不會發生切割。互連積體電路晶粒250的細節如第2圖的放大圖部分所示。
與獨立的積體電路晶粒210至211相比，互連積體電路晶粒250提供增強的性能和功能。例如，在獨立的積體電路晶粒210至211各自對應於單核心電腦處理器的實施例中，互連積體電路晶粒250對應於雙核心電腦處理器，其速度或處理/運算能力可以是單核心電腦處理器的兩倍。類似地，在獨立的積體電路晶粒210至211各自對應於電腦記憶體儲存器(例如，SRAM或DRAM)的實施例中，互連積體電路晶粒250對應於具有兩倍於獨立的積體電路晶粒的儲存容量的電腦記憶體儲存器。由於互連積體電路晶粒(例如，互連積體電路晶粒250)可以僅通過將任何數量的所需的其他獨立的積體電路晶粒互連在一起來實施，因此可以靈活地配置互連積體電路晶粒的功能及/或性能，例如，根據客戶需求或設計/製造要求。在許多現實世界的場景中，這可能比必須單獨設計和製造具有與互連積體電路晶粒250相當的性能或功能的積體電路晶片(作為獨立的積體電路晶粒)更可取，因為這樣做將需要額外的設計及/或製造資源(例如，需要另一組微影遮罩)。
根據本揭露的各個方面，實施雙密封環結構以保護互連積體電路晶粒。更詳細地，密封環270被實施為在俯視圖中周向地圍繞積體電路晶粒210至211和220至221中的每一者的四個側邊，且另一密封環280被實施為在俯視圖中周向地圍繞互連積體電路晶粒250。因此，密封環280也一起周向地圍繞積體電路晶粒220和221的密封環270。在第2圖所示的實施例中，密封環270和280各自的形狀為矩形，但應理解的是，在替代實施例中，它們的形狀也可以不同。
第3圖示出密封環270和280的附加細節。在這方面，第3圖是沿切割線A-A’截取的晶圓級結構200的一部分的剖面側視圖。由於切割線A-A’是沿Y方向延伸，因此第3圖的剖面側視圖為Y-Z平面剖視圖。
晶圓級結構200包括上面討論的基板110，其上形成多個半導體裝置290(例如，包括上面討論的FinFET電晶體或GAA電晶體)。這些半導體裝置290也可以稱為主動層，或者替代地，半導體裝置290的電晶體的形成是形成在主動層中。晶圓級結構200更包括形成在半導體裝置290之上並與半導體裝置290電性耦接的多層互連結構300。多層互連結構300包括多個金屬層(例如，金屬-0、金屬-1、...、金屬-N)，每個金屬層包括多個導電互連元件，例如金屬線310。來自不同金屬層的金屬線310通過導電通孔或接點(例如，通孔320)垂直互連在一起。金屬線310和通孔320嵌入或包圍在電性絕緣材料中，例如層間電介質(ILD)330。多個導電墊(例如，包含鋁或銅、或其組合)340也形成在多層互連結構300之上，並電性耦接到多層互連結構300。在一些實施例中，導電墊340也可被認為是多層互連結構300的一部分。除了提供與多層互連結構300的電性連接之外，導電墊340還防止其下方的構件免於不期望的氧化。通過導電墊340、金屬線310及通孔320，使得對半導體裝置290的各種構件的電性連通(access)成為可能。
應理解的是，第3圖僅示出半導體裝置290和互連結構300的簡化佈置。換言之，半導體裝置290、金屬線310及通孔320僅呈現概念階段，而它們在積體電路晶粒220至221中的實際配置要比第3圖(或隨後的俯視圖或剖面視圖)中所示的要更為複雜。
第一密封環層(密封環270和密封環280)由多層互連結構300的金屬線310和通孔320的垂直堆疊以及導電墊340組成。例如，在第3圖的剖面側視圖中，積體電路晶粒220的密封環270包括在積體電路晶粒220“左側”的金屬線310、通孔320及導電墊340的垂直堆疊，以及在積體電路晶粒220“右側”的金屬線310、通孔320及導電墊340的垂直堆疊。同樣地，積體電路晶粒221也包括密封環270，其包括設置在積體電路晶粒221側邊的金屬線310、通孔320及導電墊340的多個垂直堆疊。第二密封環層(密封環280)也由金屬線310、通孔320及導電墊340的垂直堆疊組成。與密封環270相比，密封環280距離積體電路晶粒220/221更遠。換一種說法，密封環270設置在它們相應的積體電路晶粒220/221與密封環280之間。
密封環270和280保護積體電路晶粒220和221免受半導體製造中不期望的元素的影響，例如水分、濕度、污染物顆粒或甚至是在單片化製程中由切割/鋸切工具對積體電路晶粒220至221施加的壓力。這是因為密封環270和280各自形成了積體電路晶粒220/221周圍的封閉屏障，使得上面討論的不期望的元素無法穿透屏障以不利地影響積體電路晶粒220/221內的構件。每個密封環270為個別的積體電路晶粒220和221提供第一層保護。第二密封環280為個別的積體電路晶粒220和221以及整個互連積體電路晶粒250提供第二層保護。
在互連積體電路晶粒250中，間隙區域350位於圍繞積體電路晶粒220和221的不同密封環270之間。間隙區域350存在是因為事實上互連積體電路晶粒250是在與獨立的積體電路晶粒210至211相同的晶圓上形成。更詳細地，在獨立的積體電路晶粒210至211之間存在類似的間隙，因為此間隙對應於劃線區，其中晶圓將在劃線區被分割以將獨立的積體電路晶粒210至211分開。同時，為了易於製造，互連積體電路晶粒250的積體電路晶粒220至221的佈置與獨立的積體電路晶粒210至211類似，關於它們各自的尺寸與相鄰積體電路晶粒之間的間距。以這種方式，互連積體電路晶粒250“繼承”了獨立的積體電路晶粒210至211之間的間隙(對應於劃線區)。相較於獨立的積體電路晶粒210至211中的劃線區將被切割/切掉，間隙區域350將被保留(由於單片化不會發生於兩個積體電路晶粒220至221之間，它們是打算要互連在一起)並將存在於互連積體電路晶粒250的最終結構上。
儘管間隙區域350不一定會降低互連積體電路晶粒250的電性能，但它可以被認為是對寶貴的晶片空間(chip real estate)的次優利用(sub-optimal utilization)，尤其是當積體電路裝置的尺寸縮小時。為了解決這個問題，本揭露在間隙區域350中形成各種有用的結構，例如多個導電元件370(參見第2圖的互連積體電路晶粒250的放大圖)。其中一個導電元件370也顯示於第4圖中，第4圖示出沿切割線B-B’(顯示於第2圖中)截取的晶圓級結構200的另一部分的剖面側視圖，其中導電元件370中的一者被實施。切割線B-B’也沿Y方向延伸，因此第4圖的剖面側視圖也為Y-Z平面剖視圖。
更詳細地，導電元件370(例如，包含銅，鋁，鈷或其組合的金屬線)被實施以將積體電路晶粒220和積體電路晶粒221墊性互連在一起。導電元件370可以攜帶或允許傳導電源信號(例如，Vcc or Vdd)及/或攜帶或允許傳導其他合適的電信號，例如控制信號(例如，為SRAM裝置READ或WRITE信號)。
導電元件370各自沿Y方向延伸，並跨越間隙區域350。例如，如第4圖所示，導電元件370的“最左”端連接到積體電路晶粒220的其中一個金屬線的“最右”端，而導電元件370的“最右”端連接到積體電路晶粒221的其中一個金屬線的“最左”端，從而將積體電路晶粒220和221的半導體裝置290電性互連在一起。因此，間隙區域350被有效地用作建立互連積體電路晶粒250中電性互連的區域，而不再僅僅是浪費寶貴的晶片空間。
請注意，為了使導電元件370互連積體電路晶粒220與221，它們相應的密封環270必須被打斷(broken up)或以其他方式包含間斷(discontinuity)。例如，位於積體電路晶粒220“右側”的(密封環270的)垂直堆疊通過去除(或不實施)其中一個金屬線(例如，金屬-5層中的金屬線)和該金屬線上方及下方的通孔而被打斷。類似地，位於積體電路晶粒221“左側”的(密封環270的)垂直堆疊通過去除(或不實施)其中一個金屬線(例如，金屬-5層中的金屬線)和該金屬線上方及下方的通孔而被打斷。這種佈置可防止導電元件370與密封環270之間的不期望的電性短路，這會增加不期望的電性寄生效應(例如，寄生電容)。應了解的是，密封環270內的間斷不會對互連積體電路晶粒250的密封(相對於不期望的外部元素)產生不利地影響，因為互連積體電路晶粒250的構件(包括導電元件370)仍然被密封環280周向地圍繞和保護，密封環280仍然完好無損。
返回參見第2圖的俯視圖，與積體電路晶粒220至221的其他金屬線310相比，導電元件370可以具有不同的尺寸和間距要求。例如，積體電路設計及/或佈局規則可能指定積體電路晶粒220至221的金屬線310可以具有寬度400(在X方向或Y方向上)，以及在相鄰設置的金屬線310之間的間距410。在這方面，寬度400與間距410都是在垂直於金屬線310的延伸方向的方向上進行測量。換言之，如果金屬線310沿X方向延伸，則其寬度是在Y方向上測量為金屬線310的尺寸，且金屬線310和其最近的金屬線之間的間距也是在Y方向上測量，反之亦然。
如第2圖所示，每個導電元件370均具有超過金屬線310的寬度400的寬度420，不論寬度400和420是否在相同的方向上測量。此外，每個導電元件370與相鄰的導電元件370間隔開間距430，間距430超過將相鄰的金屬線310分開的間距410，不論間距410和430是否在相同的方向上測量。導電元件370配置為具有較大的寬度和間距，至少部分地是由於圖案或地形(topography)均勻性的問題。更詳細地，由於半導體特徵尺寸持續縮小，對於半導體晶圓而言，可能不需要大的空白空間，因為這可能會導致半導體裝置的處理不佳。取而代之的是，最好例如通過確保晶圓上沒有大的空區域來實現晶圓上的相對特徵圖案均勻性。在晶圓上具有較大的圖案均勻性也有助於減少半導體製造中的不期望的負載效應。
在此，如果沒有實施導電元件370，則間隙區域350將被認為是大的空區域。然而，積體電路晶粒220至221之間的電性互連可能不需要大量的單個導電元件。因此，如果要以與其餘的金屬線310相同的寬度400實施導電元件370，則導電元件370的集合區域(collective areas)可能仍然不像期望的那樣大，而無法和其餘的積體電路晶粒220至221實現更好的圖案均勻性。因此，本揭露擴大了導電元件370的寬度420，以改善圖案均勻性。導電元件370之間的間距430也大於金屬線310之間的間距410，因此在間隙區域350中出現電性橋接(例如，積體電路構件之間無意的電性短路)的風險較小。換言之，金屬線310之間的間距410不能設計得太大，因為這樣做將限制可以在每個金屬層中實施的金屬線的數量。相比之下，將積體電路晶粒220至221電性連接在一起所需的導電元件370的數量可能沒那麼大，因此可以容忍相鄰成對的導電元件370之間的較大的間距430。
在一些實施例中，寬度420與寬度400的比率大於1:1且範圍介於約2:1到約4:1，而間距430與間距410的比率大於1:1且範圍介於約2:1到約4:1。應理解的是，上述範圍不是隨機選擇的，而是特別配置以最大程度地達到相對圖案或地形均勻性的可能性，並減少電性橋接的機會。
請注意，出於簡單的原因，第2圖並未明確示出導電元件370與其對應的積體電路晶粒220至221的金屬線310之間的電性及/或物理連接，但應理解的是，這樣的連接是存在的，以確保積體電路晶粒220的相關電路與積體電路晶粒221的相關電路電性耦接。
第5圖示出晶圓級結構200的另一實施例的俯視圖，包括互連積體電路晶粒250的放大俯視圖。出於清楚和一致性的原因，第2圖和第5圖中出現的類似構件將標示為相同。與第2圖的實施例類似，第5圖的實施例中顯示的互連積體電路晶粒250也利用了多個導電元件370A至370B以將積體電路晶粒220和221電性耦接在一起。導電元件370A至370B類似於上面討論的導電元件370，因為它們是導電的並電性連接到積體電路晶粒220和221的金屬線(出於簡單的原因而未特別示出)。導電元件370A至370B也延伸或跨越間隙區域350，這是對原本被認為浪費的晶片空間的有效利用。此外，導電元件370A至370B的實施有助於改善半導體製造本身，例如，通過改善圖案均勻性及減少負載效應。導電元件370A至370B的尺寸也可以類似於上面討論的導電元件370，例如在它們相應的寬度和間距方面。
導電元件370A至370B與上面討論的導電元件370之間的一個差異是，並非所有的導電元件370A至370B都是直線的。例如，至少一個導電元件370B包括一或多個角度(例如，90度)轉彎。如第5圖所示，導電元件370B通過沿Y方向從積體電路晶粒220朝向積體電路晶粒221延伸開始，然後導電元件370B在間隙區域350中進行一個基本上90度的轉彎並因此沿X方向延伸，然後導電元件370B在間隙區域350中進行另一個基本上90度的轉彎並因此再次沿Y方向朝向積體電路晶粒221延伸。導電元件370B的非直線的俯視圖輪廓的原因可能是為了便於電性佈線(例如，旁路或避開某些微電子構件)，或者可能是為了圖案均勻性或負載目的。應理解的是，也可以為導電元件370A至370B實施其他形狀或俯視圖配置，儘管出於簡單的目的而未在這裡將它們具體示出。
第6圖示出晶圓級結構200的又另一實施例的俯視圖，包括互連積體電路晶粒250的放大俯視圖。再次，出於清楚和一致性的原因，第2圖和第5至6圖中出現的類似構件將標示為相同。與第2圖和第5圖的實施例類似，6圖的實施例中顯示的互連積體電路晶粒250也利用了多個導電元件370C至370D以將積體電路晶粒220和221電性耦接在一起。然而，導電元件370C至370D中的至少一些部分在X方向上實施在密封環270和280之間。換一種說法，密封環270和280各自具有沿Y方向延伸的段部，且導電元件370C至370D中的至少一些部分設置在密封環270和280的這些沿Y方向延伸的段部之間。例如，導電元件370C沿X方向延伸出積體電路晶粒220，然後進行一個基本上90度的轉彎以沿Y方向延伸，然後進行另一個基本上90度的轉彎以沿X方向延伸到積體電路晶粒221中。同時，導電元件370D沿X方向延伸出積體電路晶粒220，然後進行一個基本上90度的轉彎以沿Y方向延伸，然後進行另一個基本上90度的轉彎以沿X方向延伸到間隙區域350中，最後進行另一個基本上90度的轉彎以沿Y方向延伸到積體電路晶粒221中。
第7圖示出晶圓級結構200的進一步實施例的俯視圖，包括互連積體電路晶粒250的放大俯視圖。再次，出於清楚和一致性的原因，第2圖和第5至7圖中出現的類似構件將標示為相同。除了在間隙區域350中實施導電元件370以將積體電路晶粒220和221電性耦接在一起之外，第7圖的實施例還在間隙區域350中實施多個其他結構以更有效地利用此寶貴的晶片區域。
例如，第7圖的實施例可以在間隙區域350中實施多個虛設結構450。虛設結構450可以包括介電材料或金屬材料。例如，虛設結構450可以包括虛設鰭結構、虛設柵極結構、虛設金屬線、虛設通孔等。儘管虛設結構450不用作積體電路晶粒220至221的微電子構件，但它們在這裡被實施以提高圖案均勻性或減少負載，例如，通過增加間隙區域350的圖案密度，使得它不那麼空。因此，可以通過虛設結構450的存在改善晶圓級結構200的製造。
作為另一示例，第7圖的實施例可以實施一或多個測試結構460。每個測試結構460可以被設計或配置用於半導體電路元件或構件(例如，電晶體或電阻器)的電性測試。因此，測試結構460可以各自包含半導體元件或構件中的一者，以及用於在測試結構460的端子與外部裝置之間建立電性連接的導電墊。電流或電壓可以施加到測試結構460。
作為又另一示例，第7圖的實施例可以實施一或多個圖案470。圖案470是形成在晶圓上的圖案，以監測晶圓在經歷一或多個製造製程時的狀態及/或一或多個製造製程的功效或精確度。在一些實施例中，圖案470可以包括製程監測圖案，以測量特定製造製程的功效。在其他實施例中，圖案470可以包括對準標記及/或重疊(overlay)標記，其可以是用於系統校準及/或用於將後續形成的圖案與先前形成的圖案(例如，不同層中的圖案)對準的特徵。在各種實施例中，圖案470可以包括介電特徵或金屬特徵。
應理解的是，虛設結構450、測試結構460及圖案470可以各自實施在不僅僅是晶圓級結構200的頂層中。例如，虛設結構450、測試結構460及圖案470可以在上面討論的多層互連結構300的金屬層中的任何一層中實施(例如，作為金屬線及/或通孔)。虛設結構450、測試結構460及圖案470也可以在多層互連結構300下方的層中實施，例如，作為基板110中的構件。
不論在間隙區域350中實施何種類型的結構，它們在間隙區域350中實施的事實意味著積體電路晶粒220至221內的寶貴的晶片空間被省下或保留。換言之，雖然常規製造可能必須在積體電路晶粒220至221內形成結構(例如，虛設結構450、測試結構460或監測圖案470，其會消耗寶貴的晶片面積，但本揭露通過在積體電路晶粒220至221之外和原本被浪費的間隙區域350中形成結構(450至470)來釋放那些寶貴的晶片面積。因此，可以提高積體電路製造效率，並可降低製造成本。
第8圖示出互連積體電路晶粒250A和250B的其他實施例的俯視圖。儘管上面討論的互連積體電路晶粒250包括兩個積體電路晶粒220至221，它們電性互連在一起並被密封環280(作為外部密封環層)以360度周向地圍繞，但互連積體電路晶粒250A和250B各自可以包括兩個以上的積體電路晶粒。例如，互連積體電路晶粒250A包括電性互連在一起的四個單獨的積體電路晶粒222、223、224和225。在所示實施例中，積體電路晶粒222、223、224和225可以佈置成一列，沿著Y方向延伸。積體電路晶粒222至223通過一組導電元件370電性互連在一起，積體電路晶粒223至224通過另一組導電元件370電性互連在一起，以及積體電路晶粒224至225通過又另一組導電元件370電性互連在一起。積體電路晶粒222至225中的每一者被相應的密封環270(作為內密封環層)以360度周向地圍繞，四個積體電路晶粒222至225隨後共同地被密封環280(作為外部密封環層)以360度周向地圍繞。上面參考第7圖討論的結構(450至470)可以在積體電路晶粒222至223、積體電路晶粒223至224以及積體電路晶粒224至225之間的間隙區域350中實施。
作為另一示例，互連積體電路晶粒250B包括電性互連在一起的四個單獨的積體電路晶粒226、227、228和229。在所示實施例中，積體電路晶粒226至229可以佈置成二乘二的陣列(例如，具有兩行及兩列)。積體電路晶粒226在X方向上電性互連到積體電路晶粒227並在Y方向上電性互連到積體電路晶粒228，積體電路晶粒227在X方向上電性互連到積體電路晶粒226並在Y方向上電性互連到積體電路晶粒229，積體電路晶粒228在X方向上電性互連到積體電路晶粒229並在Y方向上電性互連到積體電路晶粒226，以及積體電路晶粒229在X方向上電性互連到積體電路晶粒228並在Y方向上電性互連到積體電路晶粒227。再次，上述電性連接是使用導電元件370的不同子集完成的。積體電路晶粒226至229中的每一者被相應的密封環270(作為內密封環層)以360度周向地圍繞，四個積體電路晶粒226至229隨後共同地被密封環280(作為外部密封環層)以360度周向地圍繞。上面參考第7圖討論的結構(450至470)可以在積體電路晶粒226至227、積體電路晶粒227至228、積體電路晶粒228至229以及積體電路晶粒226至228之間的間隙區域350中實施。
互連積體電路晶粒的其他實施例是可以預見的，但出於簡單的原因而未在這裡將它們具體示出。例如，互連積體電路晶粒可以包括一行的多個互連積體電路晶粒，沿著X方向延伸。作為另一示例，互連積體電路晶粒可以包括少於或多於四個晶粒(例如，四個或五個)。此外，互連積體電路晶粒中的各個積體電路晶粒不需要彼此基本上相同。換言之，互連積體電路晶粒可以包括不同類型的積體電路晶粒(例如，包含不同類型的電路或配置用於不同的功能)。
本揭露的另一方面是關於製造“超級晶粒(super-die)”，其是包括晶圓上的大部分(如果不是全部的話)積體電路晶粒的晶圓級結構。例如，在一些實施例中，作為“超級晶粒”結構的一部分形成的積體電路晶粒可能佔單個晶圓上形成的所有積體電路晶粒的50%-100%。例如，如第9圖所示，在密封環280為矩形的情況下，上述比率可以介於約65％和約75％之間。然而，在密封環280為交叉形(cross-shaped)的實施例中，也如第9圖所示，上述比率可以高於75％。
第10圖示出包括多晶粒結構610作為這種“超級晶粒”的示例實施例的晶圓600的簡化俯視圖。如第10圖所示，多晶粒結構610包括多個積體電路晶粒，例如積體電路晶粒620至623，它們被佈置成具有M個行和N個列的陣列。M和N是大於2的整數。在一些實施例中，M和N可以各自介於7和16之間的範圍內。出於簡單和清楚的原因，第10圖中的多晶粒結構610具有2行和2列(因此具有4個積體電路晶粒)，從而形成2×2陣列，但應當理解的是，作為實際製造的結構的多晶粒結構610可以包括更多數量的行及/或獵(因此即使不是數千，也有數百個積體電路晶粒)。在一些實施例中，晶圓600上形成的所有積體電路晶粒都位於多晶粒結構610內。在其他實施例中，晶圓600可以包括少量的其他積體電路晶粒(例如，於多晶粒結構610內的積體電路晶粒數量的10%)，它們不是多晶粒結構610的一部分，但是出於簡單的原因，這些其他積體電路晶粒沒有在第10圖的實施例中具體示出。
類似於上面討論的積體電路晶粒220至229，積體電路晶粒620至623各自都包含電路，其可以使用多個電晶體來實施，例如在基板之上形成的FinFET裝置或GAA裝置。同樣類似於積體電路晶粒220至229，積體電路晶粒620至623中的每一者在俯視圖中都被相應的一個密封環270圍繞，密封環270可以被視為內密封環層，以保護其相應的積體電路晶粒免受濕氣或其他汙染物的影響。
每個密封環270包括一或多個開口640，允許導電元件370延伸穿過其中。如上所述，由於每個密封環270可以由金屬線310、通孔320(設置在金屬線310之間)以及設置在金屬線310之上的導電墊340的垂直堆疊構成(例如，參見第4圖)，所述開口640可以各自對應於(或由其定義)這種垂直堆疊中的間斷。例如，在其中一個金屬層中的金屬線310中可能存在斷裂，或者在其中一個導電墊中可能存在斷裂，這形成了開口640，允許導電元件370延伸穿過其中。水平延伸的導電元件370的第一子集將給定(given)一行中的兩個相鄰晶粒的電路電性耦接在一起，而垂直延伸的導電元件370的第二子集將給定一列中的兩個相鄰晶粒的電路電性耦接在一起，當在多個行和列上重複此配置時，多晶粒結構610中的所有積體電路晶粒被電性互連在一起。在一些實施例中，積體電路晶粒620至623基本上彼此相同。例如，積體電路晶粒620至623使用相同的積體電路佈局設計並使用相同的製造製程製造(例如，使用同一組的微影遮罩)。通過將所有積體電路晶粒620至623電性互連在一起，集合的處理能力及/或儲存容量可以允許多晶粒結構610用作增強的電腦工具，例如超級電腦或其構件。
多晶粒結構610也包括密封環280，其在俯視圖中圍繞所有積體電路晶粒620至623、密封環270及導電元件370。密封環280可用作外密封環層，以保護積體電路晶粒620至623、密封環270及導電元件370免受濕氣或其他汙染物的影響，或者緩衝它們免受在單片化製程中施加到多晶粒結構610上的機械壓力。如第10圖所示，密封環280也可以包括多個開口650，允許導電元件370的子集延伸穿過其中。類似於密封環270的開口640，密封環280的開口650也由共同構成密封環280的金屬線或導電墊中的間斷或間隙定義。
在一些實施例中，其他結構，例如其他積體電路晶粒(在此未示出)，可以通過延伸穿過開口650的導電元件370電性互連到多晶粒結構610內的積體電路晶粒。在其他實施例中，在晶圓600上的密封環280之外沒有實施積體電路晶粒。換言之，所有積體電路晶粒都在多晶粒結構610內實施並被密封環280圍繞/保護。在這樣的實施例中，導電元件370不必通過開口650延伸到密封環280之外，因為在密封環280之外沒有電性構件要連接。儘管如此，開口650和延伸穿過它們的導電元件370的子集仍可以被保留，這是因為出於製造目的，跨行及列重複多次形成每個積體電路晶粒及其相應的密封環270和導電元件370(從積體電路晶粒的所有4個側邊延伸)以形成多晶粒結構610的構件要更容易，包括在邊緣處(或直接鄰近於密封環280)的積體電路晶粒。設計一組不同的微影遮罩會更複雜且成本更高，如果只是為了在多晶粒結構610的邊緣處的積體電路晶粒不需要形成一些會延伸出密封環280的導電元件的事實。因此，延伸到密封環280之外的一組導電元件370(即使當它們沒有電性耦接到任何其他的積體電路晶粒)可以被認為是製造的人工產物，因為它們在那種情況下沒有任何用處。
這些導電元件的端部可以在沿密封環280之外的劃線執行的單片化製程中被鋸掉或切掉，以將多晶粒結構610與晶圓的其餘部分分離。因此，導電元件370延伸到密封環280之外的程度可由劃線距密封環280的距離決定。
第11圖示出包括多晶粒結構610的實施例的晶圓600的另一個俯視圖以及多晶粒結構610的放大俯視圖。多晶粒結構610包括佈置成M行(行R1至Rm)和N列(列C1至Cn)的積體電路晶粒R11至Rmn的陣列。在X方向上延伸的導電元件370的子集與每行中的積體電路晶粒(例如，晶粒R11至R1n)電性互連。在Y方向上延伸的導電元件370的另一子集與每列中的積體電路晶粒(例如，晶粒R11至Rm1)電性互連。
如上所述，導電元件通過圍繞每個積體電路晶粒的密封環270中的開口延伸到它們相應的互連積體電路晶粒。然而，根據設計要求，多晶粒結構610內的一些積體電路晶粒可能不需要互連在一起。例如，積體電路晶粒R22和積體電路晶粒R23不需要電性耦接在一起，因此沒有導電元件370直接實施在積體電路晶粒R22和積體電路晶粒R23之間。在一些實施例中，積體電路晶粒R11至Rmn彼此基本上相同，以整體上增強多晶粒結構610的處理能力和儲存容量。
第11圖中還顯示了位於多晶粒結構610的4個側邊的劃線670、671、672 和 673。具體地，劃線670至673位於晶圓600的密封環280之外的區域中。在單片化製程中，晶圓切割或鋸切設備用於沿著劃線670至673切割或鋸切，以將多晶粒結構610與晶圓600的其餘部分分離。由於密封環280位於劃線670至673內側，所以密封環280被保留用於多晶粒結構610。因此，密封環280可以有助於保護多晶粒結構610內的微電子構件承受由切割或鋸切製程產生的機械力(例如，變形力)，除了保護微電子構件免受濕氣或其他汙染物粒子的影響以外。
在第11圖所示的實施例中，可以在多晶粒結構610之外的晶圓600的區域上實施其他結構。例如，結構680可以在多晶粒結構610“左側”及/或“右側”的晶圓600的區域中實施。作為示例，結構680可以包括另一個積體電路晶粒，其可以具有或可以不具有與多晶粒結構610內的積體電路晶粒R11至Rm1相同的積體電路設計佈局或功能。作為另一示例，結構680可以包括測試結構或測量結構，其包含用於測試或測量多晶粒結構610內的構件的性能或狀態的電子電路。因此，在一些實施例中可能需要建立結構680與多晶粒結構610之間的電性連接，至少在多晶粒結構610仍在進行製造時且在分割發生之前。例如，導電元件370A的子集可用於在其中一個結構680與多晶粒結構610內的積體電路晶粒R1n之間建立電性連接。如第11圖所示，密封環280的開口650允許導電元件370A延伸穿過密封環280，以便將結構680與積體電路晶粒R1n電性互連。
應理解的是，在多晶粒結構610的製造已經完成之後而不再需要多晶粒結構610與外部裝置之間的電性連接的實施例中，上面討論的單片化製程可以切除延伸超過劃線(例如，超過劃線671)的導電元件(例如，導電元件370A)的部分。因此，多晶粒結構610的最終裝置可以包括具有被鋸掉或切除的端部的導電元件370。
多晶粒結構610內的一些積體電路晶粒不需要連接到多晶粒結構610外部的任何裝置。例如，積體電路晶粒R11至Rm1中的任何一者與設置在多晶粒結構610“左側”的結構680之間不需要進行連接。例如，這些結構680可能是為了圖案均勻性目的而實施的虛設特徵，或者它們可能是對準標記或重疊標記。無論如何，由於這些結構680不需要電性互連到積體電路晶粒R11至Rm1，所以不需要在積體電路晶粒R11至Rm1的“左側”形成導電元件370。或者，即使導電元件370形成在積體電路晶粒R11至Rm1的“左側”，它們的端部也可以在上述單片化製程中沿著劃線673被切除。
請注意，導電元件370可以使用任何合適的形狀或配置來實施，例如第5至6圖中所示的那些。例如，導電元件370不需要是直線的，而是可以包括一或多個角度轉彎，它們也可以直接在密封環270和280之間實施(參見第6圖)。然而，在大多數實施例(例如第11圖中所示的實施例)中，可能更容易將導電元件370實施為直接位於多晶粒結構610內的每對相鄰設置的積體電路晶粒之間的直線矩形構件。這樣的實施可能留下原來為空的角落區域700，其中角落區域700指的是位於4個相鄰定位的積體電路晶粒的角落之間的多晶粒結構610的區域。為了進一步利用這些原來為空的空間，可以在角落區域700中實施虛設結構450、測試結構460及/或圖案470(例如，對準標記或重疊標記)。如上所述，在角落區域700中實施虛設結構450、測試結構460及/或圖案470可以在多晶粒結構610的積體電路晶粒進行製造時提高圖案均勻性或其他製造製程相關的度量(metric)，及/或它們可以釋放寶貴的晶片空間，這些空間本來是在積體電路晶粒內部使用以實施等效或類似的結構/圖案。
通過在晶圓級實施多晶粒結構610可實現的另一個好處是可以在給定的晶圓上封裝更多個積體電路晶粒。更詳細地，傳統的晶圓製造可能會在給定的晶圓上形成多個積體電路晶粒，但在某個時間點，這些積體電路晶粒需要彼此分離(例如，通過單片化製程)並單獨封裝，然後才能作為成品出售。為了確保單片化製程不會意外損壞積體電路晶粒(例如，通過鋸切到積體電路晶粒，或者對積體電路晶粒造成過多的機械應粒，即使機械切割/鋸切工具沒有直接切割到積體電路晶粒)，傳統的晶圓製造需要在相鄰設置的積體電路晶粒之間保留足夠大的間距。這可以稱為晶粒到晶粒間距。對應於晶粒到晶粒間距的晶圓區域可以被認為是浪費的空間，因為沒有積體電路晶粒的功能微電子構件放置在這樣的空間內。隨著半導體裝置小型化製程的繼續，晶圓上的空間變得更有價值，因此希望減小晶粒到晶粒間距，以便可以在給定的晶圓上形成更多的積體電路晶粒。不幸的是，對於傳統的晶圓，很難進一步減小晶粒到晶粒間距，因為晶粒到晶粒間距應該超過切割/鋸切工具(例如，刀片)的寬度，這可能有一個固定的尺寸。
然而，作為多晶粒結構610的一部分形成的積體電路晶粒可以更緊密地封裝在一起，因為它們不需要單獨封裝，這意味著不需要切割/鋸切工具在相鄰的積體電路晶粒之間的區域中進行切割。換言之，由於不需要在多晶粒結構610內實施劃線區域，且由於只需要在多晶粒結構610之外的晶圓600上形成非常少的其他結構(如果有的話)，因此與傳統晶圓相比，多晶粒結構內的積體電路晶粒可以更靠近附近的積體電路晶粒。在此，積體電路晶粒之間的更靠近可以由晶粒到晶粒間距710與其中一個積體電路晶粒的尺寸715之間的比率來呈現。作為簡化示例，第11圖中所示的示例晶粒到晶粒間距710是積體電路晶粒R12和積體電路晶粒R22之間的Y方向距離，而尺寸715是積體電路晶粒R22的Y方向尺寸(其對於多晶粒結構610中的所有積體電路晶粒可以是基本上相同的)。應理解的是，也可以在X方向上提取類似的晶粒到晶粒間距和積體電路晶粒尺寸。
在任何情況下，多晶粒結構610的晶粒到晶粒間距710與尺寸715之間的比率小於傳統晶圓中的對應比率。例如，在其中積體電路晶粒具有與這裡的積體電路晶粒R11至Rmn相同尺寸的傳統晶圓中，晶粒到晶粒間距可以比這裡的晶粒到晶粒間距710大2到4倍，因此，晶粒到晶粒間距710與尺寸715之間的比率可以比其中積體電路晶粒尺寸相同的傳統晶圓中的相應比率小約2至4倍(用於同類比較)。再次，由於晶圓600上的基本上所有積體電路晶粒都形成在多晶粒結構610內且因此不需要被單獨切割和封裝的事實，使得這裡的較小比率成為可能。因此，晶粒到晶粒間距710甚至可以小於用於執行單片化製程的切割/鋸切工具的寬度(在多晶粒結構610的情況下，其僅用於切割密封環280的外部)。因此，即使晶圓600具有與傳統晶圓相同的總體尺寸，可在其上形成的積體電路晶粒的數量也可能超過在具有相同尺寸的傳統晶圓上形成的積體電路晶粒的數量，至少部分地是由於積體電路晶粒可以更靠近地佈置。如此一來，多晶粒結構610可以增加產量及/或降低製造成本。
第12圖示出根據本揭露的實施例之經歷製造製程的多晶粒結構610的一部分的俯視圖。在步驟720中，使用第一組微影製程(例如，曝光和顯影製程)形成積體電路晶粒620，連同其密封環270及導電元件370A的“左”部分。導電元件370A的“左”部分延伸穿過圍繞積體電路晶粒620的密封環270的開口640。在步驟730中，使用第二組微影製程(例如，曝光和顯影製程)形成積體電路晶粒621，連同其密封環270及導電元件370B的“右”部分。導電元件370B的“右”部分延伸穿過圍繞積體電路晶粒621的密封環270的開口640。
導電元件370A的“左”部分和導電元件370B的“右”部分在區域740處在X方向上彼此合併合併以共同形成導電元件370，其將積體電路晶粒620和621電性互連在一起。為了確保導電元件370A和370B的“左”和“右”部分的合併，“左”和“右”部分(370A和370B)在X方向上各自初始配置有足夠長的長度。例如，假設最終形成的導電元件370各自在X方向上具有長度750，在此情況下，“左”和“右”部分(370A和370B)配置為使得它們各自具有初始長度760，其中初始長度760大於長度750的1/2。這種配置為“左”和“右”部分(370A和370B)的合併提供安全邊際，即使製造製程的缺陷導致部分(370A及/或370B)彼此飄移。
如上所述，傳統裝置及其製造的其中一個問題是，即使可以在同一晶圓上形成多個晶粒，但晶粒之間的連接是在每個晶粒形成之後(例如，在晶粒被分割之後)。這涉及額外的遮罩和處理。如果需要互連兩種或更多種不同類型的晶粒時，這將增加製造成本和處理時間，因為要互連的晶粒由不同的製程形成，且在這些單獨的晶粒周圍形成的現有密封環可能需要斷開並重新連接。
為了克服這些問題，本揭露的另一個方面涉及在同一晶圓上形成和互連不同類型的晶粒(每個晶粒具有它們自己的密封環)，以及形成密封環以圍繞互連晶粒，其中相同的遮罩或光罩可用於執行互連。結果，製造時間和成本將減少。例如，第13圖示出有助於說明上述概念的晶圓級結構200的實施例的俯視圖。出於清楚和一致性的原因，出現在第13圖和先前的圖(例如，第2圖)中的類似構件將標示為相同。
如第13圖所示，第5圖的實施例中所示的互連積體電路晶粒250包括形成在晶圓205上的互連積體電路晶粒250和251。互連積體電路晶粒250包括單獨的積體電路晶粒220和221，在俯視圖中被它們相應的密封環270周向地圍繞。在俯視圖中，互連積體電路晶粒250本身被密封環280周向地圍繞。在所示實施例中，積體電路晶粒220和221是相同類型的晶粒，例如，它們可以各自是中央處理單元(central processing unit, CPU)。同時，互連積體電路晶粒251包括單獨的積體電路晶粒222和223，在俯視圖中也被它們相應的密封環270周向地圍繞。在俯視圖中，互連積體電路晶粒251本身被另一個密封環280周向地圍繞。然而，與互連積體電路晶粒250不同，積體電路晶粒222和223是不同質的(inhomogeneous)，因為它們是不同類型的晶粒及/或具有不同的功能。例如，積體電路晶粒222可以是CPU，而積體電路晶粒223可以是記憶體裝置，例如動態隨機存取記憶體(DRAM)裝置。
雖然積體電路晶粒222和223是不同類型的裝置，但它們的製造可以基本上同時進行，例如在同一晶圓上並使用相同的製程工具(儘管在積體電路晶粒222和223中的每一者上形成的電晶體和互連可能不同)。因此，與必須單獨製造積體電路晶粒222和223的傳統製程相比，製程成本和時間將大大減少。
應理解的是，將積體電路晶粒222實施為CPU和將積體電路晶粒223實施為DRAM裝置僅僅是一個非限制性示例，且積體電路晶粒222和223可以靈活地實施為其他不同類型的裝置及/或具有不同的功能，這取決於設計需要。另外，積體電路晶粒222和223可以實施為具有不同的尺寸，不管它們是否是相同類型的積體電路晶粒。例如，積體電路晶粒222和223可以各自是記憶體裝置，但是在俯視圖中積體電路晶粒222可以具有比積體電路晶粒223更大或更小的佔地面積。
還應理解的是，對於互連積體電路晶粒250和互連積體電路晶粒251兩者而言，間隙區域350仍然存在。有用的結構可以形成在間隙區域350中。在所示實施例中，有用的結構可以包括導電元件370，其在Y方向上延伸以將積體電路晶粒220至221電性互連在一起，或將積體電路晶粒222至223電性互連在一起。在其他實施例中，也可以在間隙區域350中實施虛設結構450、測試結構460和圖案470(如上面參考第7圖所討論的)。
第14圖示出根據本揭露的各個方面的晶圓級結構200的另一實施例的俯視圖。出於清楚和一致性的原因，出現在第14圖和先前的圖中的類似構件將標示為相同。如第14圖所示，形成在晶圓205上的互連積體電路晶粒250C包括四個電性互連在一起的積體電路晶粒220、221、222和223。積體電路晶粒220至221通過第一組導電元件370電性互連在一起，且積體電路晶粒222至223通過第二組導電元件370電性互連在一起。此外，積體電路晶粒220和223通過導電元件371電性互連在一起，且積體電路晶粒222和221通過導電元件372電性互連在一起。導電元件371和372沿對角線方向延伸，因為積體電路晶粒220和223相對於彼此成對角線設置，積體電路晶粒221和222也是如此。在一些實施例中，對角線方面與X方向或Y方向成45度角。這是將對角設置的積體電路晶粒220和223(或對角設置的積體電路晶粒221和222)電性互連的更有效的方式。應理解的是，雖然為了簡單起見僅示出單個導電元件371和單個導電元件372，但是導電元件371可以包括多個導電元件，且導電元件372也是如此。
第15圖示出根據本揭露的各個方面的晶圓級結構200的又另一實施例的俯視圖。出於清楚和一致性的原因，出現在第15圖和先前的圖中的類似構件將標示為相同。如第15圖所示，形成在晶圓205上的互連積體電路晶粒250C包括四個電性互連在一起的積體電路晶粒220、221、222和223。積體電路晶粒220至221通過第一組導電元件370電性互連在一起，且積體電路晶粒222至223通過第二組導電元件370電性互連在一起。此外，積體電路晶粒220和223通過導電元件371電性互連在一起，其沿對角線設置(例如，部分地在X方向上延伸且部分地在Y方向上延伸)。在其他實施例中，導電元件371可以以任何銳角(例如，介於0度和90度之間的任何角度)延伸，只要將製程變異控制在可接受的範圍內即可。
積體電路晶粒222和221通過另一個導電元件373電性互連在一起。導電元件373包括多個段部，其中一些段部沿Y方向延伸，而其他段部沿X方向延伸。通過使用在X方向和Y方向上但不在對角線方向上延伸的導電元件373將對角設置的積體電路晶粒221至222電性互連，這裡的實施例可以避免晶片應力釋放(chip stress release, CSR)區域。在這方面，晶片應力釋放(CSR)區域的放大圖也在第15圖中示出，其可以包括積體電路晶力220至222的任何角落區域。CSR區域包括密封環的加強部分，用於更好地保護積體電路晶粒220至223的角落。通過避免CSR區域，這裡的實施例可以降低導電元件373(及/或其他互連金屬)的形成難度。
第16圖示出根據本揭露的各個方面的晶圓級結構200的另一實施例的俯視圖。出於清楚和一致性的原因，出現在第16圖和先前的圖中的類似構件將標示為相同。如第16圖所示，晶圓級結構200包括類似於上面參考第11圖討論的多晶粒結構610的多晶粒結構。例如，晶圓級結構200包括形成在同一晶圓上的積體電路晶粒A11至Ann的陣列。積體電路晶粒A11至Ann佈置成多行Y1至Yn和多列X1至Xn。積體電路晶粒A11至Ann中的每一者在俯視圖中被相應的密封環270周向地圍繞，且積體電路晶粒的陣列在俯視圖中共同地被密封環280周向地圍繞。
導電元件370延伸到積體電路晶粒A11至Ann中，以將它們電性互連在一起。此外，導電元件374、375和376被實施以進一步互連在X方向或Y方向上不彼此緊鄰的積體電路晶粒。例如，導電元件374沿一對角線方向延伸以電性互連積體電路晶粒A12和A21，它們彼此成對角線相鄰設置。作為另一示例，導電元件375沿另一對角線方向延伸以電性互連積體電路晶粒A21和A32，它們也彼此成對角線相鄰設置。作為又一示例，導電元件376具有多個段部並在X方向和Y方向上都延伸，以電性互連積體電路晶粒An2和A3n，它們彼此成對角線(但不相鄰)設置，因為積體電路晶粒An2和A3n在Y方向上被多行隔開。在一些實施例中，積體電路晶粒A11至Ann中的一些也可能是不同類型或具有不同功能。例如，積體電路晶粒A11可以是CPU，而積體電路晶粒Ann可以是DRAM裝置。積體電路晶粒A11至Ann也可能具有不同的尺寸。
第17圖是示出根據本揭露的實施例之製造半導體裝置的方法500的流程圖。方法500包括步驟510，在基板中形成第一積體電路(IC)晶粒和第二積體電路晶粒的主動層。請注意，此時第一積體電路晶粒和第二積體電路晶粒尚未完全形成。
方法500包括步驟520，在主動層之上形成第一積體電路晶粒和第二積體電路晶粒的互連結構。互連結構包括第一密封環、第二密封環及第三密封環。第一密封環和第二密封環在俯視圖中分別環繞第一積體電路晶粒和第二積體電路晶粒。第三密封環在俯視圖中環繞第一積體電路晶粒、第二積體電路晶粒、第一密封環及第二密封環。互連結構更包括多個導電元件，延伸到第一積體電路晶粒和第二積體電路晶粒中並將第一積體電路晶與第二積體電路晶粒電性耦接在一起。
方法500包括步驟530，在第一密封環和第二密封環之外但仍被第三密封環環繞的區域中形成一或多個測試結構、一或多個虛設結構、一或多個製程監測圖案、一或多個對準標記、或者一或多個重疊標記。
在一些實施例中，執行形成主動層的步驟510，使得第一積體電路晶粒和第二積體電路晶粒是不同類型的積體電路晶粒或具有不同的功能。例如，第一積體電路晶粒可以是CPU，而第二積體電路晶粒可以是DRAM。
在一些實施例中，第一積體電路晶粒和第二積體電路晶粒相對於彼此成對角線設置，且執行形成互連結構的步驟520，使得導電元件沿對角線延伸到第一積體電路晶粒中或第二積體電路晶粒中。
應理解的是，方法500可以包括在步驟510至530之前、期間或之後執行的進一步步驟。例如，方法500可以包括晶圓測試、單片化以及封裝製程。出於簡單的原因，這些額外的步驟未在這裡作詳細討論。
第18圖是示出根據本揭露的實施例之製造半導體裝置的方法800的流程圖。方法800包括步驟810，在基板之上形成多個第一積體電路(IC)晶粒的主動層。
方法800包括步驟820，在主動層之上形成第一積體電路晶粒的互連結構。互連結構包括：多個第一密封環、多組導電元件以及第二密封環，多個第一密封環在俯視圖中圍繞各個第一積體電路晶粒，多組導電元件延伸穿過多個第一密封環的間隙以將多個第一積體電路晶粒電性互連在一起而形成多晶粒結構，第二密封環在俯視圖中圍繞多個第一積體電路晶粒、多個第一密封環以及導電元件。
方法800包括步驟830，在第二密封環之內但在每個第一密封環之外的多晶粒結構的區域中形成一或多個測試結構、一或多個虛設結構、一或多個製程監測圖案、一或多個對準標記、或者一或多個重疊標記。
方法800包括步驟840，沿著位於第二密封環之外的劃線執行切割製程。第二密封環內部的區域沒有被切割。
在一些實施例中，多個第一密封環包括形成多個金屬線及設置於金屬線之間的通孔的垂直堆疊。
在一些實施例中，每個導電元件具有第一長度，且其中每一組導電元件由下列方式形成：執行第一曝光製程以定義組中每個導電元件的第一段部，第一段部具有大於第一長度的50%的第二長度；以及執行第二曝光製程以定義組中每個導電元件的第二段部，第二段部具有大於第一長度的50%的第三長度，第一段部和第二段部的部分相互重疊並合併。應理解的是，方法800可以包括在步驟810至840之前、期間或之後執行的進一步步驟。例如，方法800可以包括測試和封裝第一積體電路晶粒的步驟。出於簡單的原因，這些額外的步驟未在這裡作詳細討論。
第19圖示出根據本揭露的實施例的積體電路製造系統900。製造系統900包括通過通訊網路918連接的多個實體902、904、906、908、910、912、914、916...、N。網路918可以是單個網路或可以是多種不同的網路，例如區域網路和網際網路，並且可以包括有線和無線通訊通道。
在一些實施例中，實體902表示用於製造協定的服務系統；實體904表示用戶，例如對感興趣的產品進行監測的產品工程師；實體906代表工程師，例如控制製程和相關配方的製程工程師，或監測或調整處理工具的條件和設置的設備工程師；實體908表示用於積體電路測試和量測的計量工具；實體910表示半導體處理工具，例如用於執行微影製程以定義SRAM裝置的柵極間隔物的EUV工具；實體912表示與處理工具910相關聯的虛擬計量模組；實體914表示與處理工具910以及其他處理工具相關聯的進階(advanced)處理控制模組；實體916表示與處理工具910相關的採樣模組。
每個實體可以與其他實體交互作用，並且可以向其他實體提供積體電路製造、製程控制及/或計算能力及/或從其他實體接收這些能力。每個實體還可以包括一或多個用於執行計算和執行自動化的電腦系統。例如，實體914的進階處理控制模組可以包括其中編碼有軟體指令的多個電腦硬體。電腦硬體可能包括硬碟、隨身碟、CD-ROM、RAM記憶體、顯示裝置(例如螢幕)、輸入/輸出設備(例如滑鼠和鍵盤)。可以用任何合適的程式語言編寫軟體指令，並且可以設計成用來執行特定任務。
積體電路製造系統900實現實體之間的交互作用以用於積體電路(IC)製造以及積體電路製造的進階處理控制。在一些實施例中，進階處理控制包括根據計量結果調整適用於相關晶圓的製程工具的製程條件、設定及/或配方。
在另一實施例中，計量結果是從處理過的晶圓子集合中根據製程品質及/或產品品質確定的最佳抽樣率進行測量的。在又另一實施例中，計量結果是從處理過的晶圓子集合中選定的特定範圍(field)和點位進行測量的，這些範圍和點位是根據製程品質及/或產品品質的各種特性確定的最佳抽樣範圍/點位。
積體電路製造系統900提供的其中一能力可以實現在例如設計、工程、製程、計量學和進階處理控制等領域中的協作和訊息訪問。另一個由積體電路製造系統900提供的能力是在設施之間實現系統整合，例如在計量工具和處理工具之間。這種整合使得設施能夠協調它們的活動。例如，將計量工具和處理工具整合起來，可以更有效地將製造信息納入到製造過程或自動程序控制(APC)模組中，也可以使用整合在相關處理工具中的計量工具從在線(inline)或現場(in site)測量中獲取晶圓數據。
上述先進微影製程、方法和材料可用於許多應用，包括鰭式場效應電晶體(FinFET)。例如，可以圖案化鰭片以在特徵之間產生相對緊密的間距，本揭露非常適合於此。此外，可以按照上述揭露處理在形成FinFET的鰭片時使用的間隔物(也稱為心軸)。還應理解的是，上面討論的本揭露的各個方面可以應用於例如柵極全環(GAA)裝置之類的多通道裝置。就本揭露關於鰭結構或FinFET裝置的討論而言，這些討論同樣適用於GAA裝置。
本揭露可能比傳統裝置具有優點。然而，應理解的是，這裡並未討論所有優點，不同的實施例可能提供不同的優點，並且任何實施例都不需要特定的優點。其中一個優點是改善晶片面積利用率。這是通過在晶圓原來被視為浪費的空間的區域中形成各種結構來實現的。例如，晶圓可以包括多個第一密封環，每個第一密封環在俯視圖中圍繞相應的積體電路晶粒，其中這些第一密封環隨後被另一個第二密封環共同圍繞。在第二密封環內，各種結構形成於第一密封環之間的區域中，這些區域在其他情況下將構成浪費的空間。這些結構可以包括用於將相鄰的積體電路晶粒互連在一起的導電元件、用於改善圖案均勻性或其他製造度量的虛設特徵、用於測試晶圓上電路性能的測試結構、或者用於測量微影精確度/精密度的對準標記或重疊標記。通過在晶圓的原來浪費的區域中形成這些結構，它們就不再需要在積體電路晶粒本身內形成，從而可釋放寶貴的晶片空間以用於在其中形成額外的功能電路元件。
另一個優點是多晶粒結構可以形成為晶圓級結構。舉例而言，晶圓上的大部分(如果不是全部的話)積體電路晶粒(每都都被其相應的第一密封環圍繞)可以電性互連在一起，然後被第二密封環圍繞。這導致形成“超級晶粒”結構(或更一般地稱為多晶粒結構)。與傳統的積體電路晶粒相比，這種多晶粒結構可以提供卓越的性能及/或能力。例如，在多晶粒結構通過將多個電腦處理器晶粒(它們可以彼此實質上相同)電性互連在一起而形成的實施例中，這種多晶粒結構可以提供快得多的處理速度或更大的處理能力，與傳統的電腦處理器晶粒相比。這種多晶粒結構甚至可以用作超級電腦的構件。作為另一個示例，在多晶粒結構通過將多個電子記憶體儲存晶粒(例如SRAM或DRAM)電性互連在一起而形成的實施例中，這種多晶粒結構可比傳統的電子記憶體儲存晶粒提供更大的儲存容量。此外，由於多晶粒結構是在晶圓級形成和互連的，因此它們可以更緊密地封裝在一起，因為它們不需要被且割和封裝成單獨的積體電路。如此一來，與積體電路晶粒必須單獨封裝的傳統晶圓相比，可以在具有給定面積的晶圓上形成的積體電路晶粒(作為多晶粒結構的一部分)的數量增加了。這可以進一步提高最終結構的性能及/或降低製造成本。其他優點可能包括與現有製造製程(包括FinFET和GAA製程)的兼容性以及實施的簡便性和低成本。
本揭露實施例提供一種半導體裝置，包括：第一晶粒，包括複數個第一電晶體；第一密封環，在俯視圖中圍繞第一晶粒；第二晶粒，包括複數個第二電晶體；第二密封環，在俯視圖中圍繞第二晶粒；複數個導電元件，在俯視圖中延伸到第一晶粒中和第二晶粒中，其中導電元件將第一晶粒與第二晶粒電性互連；以及第三密封環，在俯視圖中圍繞第一晶粒、第二晶粒及導電元件。
在一些實施例中，第一密封環、第二密封環及第三密封環各自包括相應的複數個金屬線以及垂直設置在金屬線之間的相應的複數個通孔。在一些實施例中，對於第一密封環和第二密封環，至少一金屬層在俯視圖中是不連續的。在一些實施例中，關於至少一金屬層：第一密封環在俯視圖中包括複數個第一間隙；第二密封環在俯視圖中包括複數個第二間隙；以及導電元件各自延伸穿過第一間隙中的相應一者和第二間隙中的相應一者。在一些實施例中，第三密封環在俯視圖中是連續的。在一些實施例中，導電元件中的至少一者在俯視圖中具有複數個角度轉彎，或者其中導電元件中的至少一者沿對角線方向延伸。在一些實施例中，第一晶粒和第二晶粒各自包括複數個金屬線；金屬線各自具有相應的第一寬度；金屬線各自與相鄰的金屬線間隔開相應的第一間距；導電元件各自具有相應的第二寬度，第二寬度超過第一寬度；以及導電元件各自與相鄰的導電元件間隔開相應的第二間距，第二間距超過第一間距。在一些實施例中，第一晶粒和第二晶粒至少在第一方向上間隔開；以及導電元件中的至少一些沿與第一方向不同的至少一第二方向延伸到第一晶粒中或第二晶粒中。在一些實施例中，半導體裝置更包括：一或多個虛設結構、一或多個測試結構、一或多個製程監測圖案、一或多個對準標記、或者一或多個重疊標記，在俯視圖中設置在第一晶粒與第二晶粒之間。在一些實施例中，半導體裝置更包括：一或多個附加晶粒，在第一密封環和第二密封環之外，但在第三密封環之內；以及複數個附加導電元件，將一或多個附加晶粒互連到第一晶粒或第二晶粒。在一些實施例中，第一晶粒和第二晶粒是不同類型的晶粒或者具有不同的功能。在一些實施例中，半導體裝置是晶圓級結構，在晶圓級結構上實施複數個晶粒，包括第一晶粒和第二晶粒；晶圓級結構更包括至少一第三晶粒，在俯視圖中位於第三密封環之外並被第四密封環圍繞；以及第三晶粒不與晶圓級結構上的任何其他晶粒電性互連。
本揭露實施例提供一種晶圓級結構，包括：複數個積體電路晶粒，其中積體電路晶粒中的每一者都包含電路；複數個第一密封環結構，在俯視圖中各自圍繞積體電路晶粒中的相應一者；第二密封環結構，在俯視圖中圍繞積體電路晶粒中的一子集，其中圍繞積體電路晶粒中的每一者的第一密封環結構在俯視圖中也被第二密封環結構圍繞；以及複數個導電元件，在俯視圖中被第二密封環結構圍繞，其中導電元件將積體電路晶粒中的子集彼此電性耦接，其中導電元件中的至少一第一子集各自沿俯視圖中的第一水平方向延伸，且其中導電元件中的至少一第二子集各自相對於俯視圖中的第一水平方向沿對角線延伸。
在一些實施例中，被第二密封環結構圍繞的第一密封環結構各自包括間斷；以及導電元件通過第一密封環結構的間斷延伸到被第二密封環結構圍繞的積體電路晶粒中的每一者中。在一些實施例中，第一密封環結構和第二密封環結構中的每一者都包括複數個金屬層的垂直堆疊，金屬層通過複數個通孔相互連接，且其中晶圓級結構更包括：一或多個虛設結構、一或多個測試結構、一或多個製程監測圖案、一或多個對準標記、或者一或多個重疊標記，在俯視圖中被第二密封環結構圍繞，但在俯視圖中設置在第一密封環結構之外。在一些實施例中，積體電路晶粒中的至少一些積體電路晶粒是不同類型的積體電路晶粒或者具有與積體電路晶粒中的其他積體電路晶粒不同的功能。在一些實施例中，積體電路晶粒各自包括複數個金屬線，金屬線具有相應的複數個第一寬度並與相鄰的金屬線間隔開相應的複數個第一距離；導電元件具有相應的複數個第二寬度並與相鄰的導電元件間隔開相應的複數個第二距離；第二寬度中的每一者大於第一寬度中的每一者；以及第二距離中的每一者大於第一距離中的每一者。
本揭露實施例提供一種製造半導體裝置的方法，包括：在基板中形成第一積體電路晶粒和第二積體電路晶粒的複數個主動層；在主動層之上形成第一積體電路晶粒和第二積體電路晶粒的複數個互連結構，其中互連結構包括第一密封環、第二密封環及第三密封環，其中第一密封環和第二密封環在俯視圖中分別環繞第一積體電路晶粒和第二積體電路晶粒，其中第三密封環在俯視圖中環繞第一積體電路晶粒、第二積體電路晶粒、第一密封環及第二密封環，且其中互連結構更包括複數個導電元件，延伸到第一積體電路晶粒和第二積體電路晶粒中並將第一積體電路晶與第二積體電路晶粒電性耦接在一起；以及在第一密封環和第二密封環之外但仍被第三密封環環繞的區域中形成一或多個測試結構、一或多個虛設結構、一或多個製程監測圖案、一或多個對準標記、或者一或多個重疊標記。
在一些實施例中，執行形成主動層，使得第一積體電路晶粒和第二積體電路晶粒是不同類型的積體電路晶粒或者具有不同的功能。在一些實施例中，第一積體電路晶粒和第二積體電路晶粒相對於彼此成對角線設置，且其中執行形成互連結構，使得導電元件沿對角線延伸到第一積體電路晶粒中或第二積體電路晶粒中。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各個改變、置換或修改。
90:積體電路裝置 110:基板 120:主動區/鰭結構/鰭 122:源極/汲極特徵 130:隔離結構 140:柵極結構 150:GAA裝置 155:遮罩 160:柵極間隔物 165:覆蓋層 170:奈米結構 175:介電內間隔物 180:源極/汲極接點 185:層間電介質 200:晶圓級結構 205:晶圓 210, 211, 220, 221, 222, 223, 224, 225, 226, 227, 228, 229:積體電路裝置/晶粒 240:劃線 250, 250A, 250B, 250C, 251:互連積體電路晶粒 270, 280:密封環 290:半導體裝置 300:互連結構 310:金屬線 320:通孔 330:層間電介質 340:導電墊 350:間隙區域 370, 370A, 370B, 370C, 370D, 371, 372, 373, 374, 375, 376:導電元件 400:寬度 410:間距 420:寬度 430:間距 450:虛設結構 460:測試結構 470:圖案 500:方法 510, 520, 530:步驟 600:晶圓 610:多晶粒結構 620, 621, 622, 623:積體電路晶粒 640, 650:開口 670, 671, 672, 673:劃線 680:結構 700:角落區域 710:晶粒到晶粒間距 715:尺寸 720, 730:步驟 740:區域 750:長度 760:初始長度 800:方法 810, 820, 830, 840:步驟 900:製造系統 902, 904, 906, 908, 910, 912, 914, 916, N:實體 918:通訊網路 C1, C2, C3, Cn, X1, X2, X3, Xn:列 R1, R2, Rm. Y1, Y2, Yn:行 R11, R12, R13, R1n, R21, R22, R23, R2n. Rm1, Rm2, Rm3, Rmn:積體電路晶粒 A11, A12, A1n, A21, A22, A2n, A31, A32, A3n, An1, An2, Ann:積體電路晶粒
根據以下的詳細說明並配合所附圖式做完整揭露。須強調的是，根據本產業的一般作業，圖示並未按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1A圖是根據本揭露的各個方面的FinFET形式的積體電路裝置的立體圖。 第1B圖是根據本揭露的各個方面的FinFET形式的積體電路裝置的平面俯視圖。 第1C圖是根據本揭露的各個方面的GAA裝置形式的積體電路裝置的立體圖。 第2圖示出根據本揭露的各個方面的晶圓級結構的俯視圖。 第3圖至第4圖是根據本揭露的各個方面的積體電路裝置的剖面側視圖。 第5圖至第11圖示出根據本揭露的各個方面的晶圓級結構的俯視圖。 第12圖示出根據本揭露的各個方面的處於不同製造階段的積體電路晶粒的俯視圖。 第13圖至第16圖示出根據本揭露的各個方面的晶圓級結構及其部分的俯視圖。 第17圖至第18圖各自示出根據本揭露的各個方面的方法的流程圖。 第19圖是根據本揭露的各個方面的製造系統的方塊圖。
200:晶圓級結構
205:晶圓
210,211,220,221:積體電路裝置/晶粒
240:劃線
250:互連積體電路晶粒
270,280:密封環
310:金屬線
350:間隙區域
370:導電元件
400:寬度
410:間距
420:寬度
430:間距

Claims (20)

  1. 一種半導體裝置，包括： 一第一晶粒，包括複數個第一電晶體； 一第一密封環，在一俯視圖中圍繞該第一晶粒； 一第二晶粒，包括複數個第二電晶體； 一第二密封環，在該俯視圖中圍繞該第二晶粒； 複數個導電元件，在該俯視圖中延伸到該第一晶粒中和該第二晶粒中，其中該些導電元件將該第一晶粒與該第二晶粒電性互連；以及 一第三密封環，在該俯視圖中圍繞該第一晶粒、該第二晶粒及該些導電元件。
  2. 如請求項1之半導體裝置，其中該第一密封環、該第二密封環及該第三密封環各自包括相應的複數個金屬線以及垂直設置在該些金屬線之間的相應的複數個通孔。
  3. 如請求項2之半導體裝置，其中對於該第一密封環和該第二密封環，至少一金屬層在該俯視圖中是不連續的。
  4. 如請求項3之半導體裝置，其中關於該至少一金屬層： 該第一密封環在該俯視圖中包括複數個第一間隙； 該第二密封環在該俯視圖中包括複數個第二間隙；以及 該些導電元件各自延伸穿過該些第一間隙中的相應一者和該些第二間隙中的相應一者。
  5. 如請求項1之半導體裝置，其中該第三密封環在該俯視圖中是連續的。
  6. 如請求項1之半導體裝置，其中該些導電元件中的至少一者在該俯視圖中具有複數個角度轉彎，或者其中該些導電元件中的至少一者沿一對角線方向延伸。
  7. 如請求項1之半導體裝置，其中： 該第一晶粒和該第二晶粒各自包括複數個金屬線； 該些金屬線各自具有相應的一第一寬度； 該些金屬線各自與相鄰的該些金屬線間隔開相應的一第一間距； 該些導電元件各自具有相應的一第二寬度，該第二寬度超過該第一寬度；以及 該些導電元件各自與相鄰的該些導電元件間隔開相應的一第二間距，該第二間距超過該第一間距。
  8. 如請求項1之半導體裝置，其中： 該第一晶粒和該第二晶粒至少在一第一方向上間隔開；以及 該些導電元件中的至少一些沿與該第一方向不同的至少一第二方向延伸到該第一晶粒中或該第二晶粒中。
  9. 如請求項1之半導體裝置，更包括： 一或多個虛設結構、一或多個測試結構、一或多個製程監測圖案、一或多個對準標記、或者一或多個重疊標記，在該俯視圖中設置在該第一晶粒與該第二晶粒之間。
  10. 如請求項1之半導體裝置，更包括： 一或多個附加晶粒，在該第一密封環和該第二密封環之外，但在該第三密封環之內；以及 複數個附加導電元件，將該一或多個附加晶粒互連到該第一晶粒或該第二晶粒。
  11. 如請求項1之半導體裝置，其中該第一晶粒和該第二晶粒是不同類型的晶粒或者具有不同的功能。
  12. 如請求項1之半導體裝置，其中： 該半導體裝置是一晶圓級結構，在該晶圓級結構上實施複數個晶粒，包括該第一晶粒和該第二晶粒； 該晶圓級結構更包括至少一第三晶粒，在該俯視圖中位於該第三密封環之外並被一第四密封環圍繞；以及 該第三晶粒不與該晶圓級結構上的任何其他晶粒電性互連。
  13. 一種晶圓級結構，包括： 複數個積體電路晶粒，其中該些積體電路晶粒中的每一者都包含電路； 複數個第一密封環結構，在一俯視圖中各自圍繞該些積體電路晶粒中的相應一者； 一第二密封環結構，在該俯視圖中圍繞該些積體電路晶粒中的一子集，其中圍繞該些積體電路晶粒中的每一者的該些第一密封環結構在該俯視圖中也被該第二密封環結構圍繞；以及 複數個導電元件，在該俯視圖中被該第二密封環結構圍繞，其中該些導電元件將該些積體電路晶粒中的該子集彼此電性耦接，其中該些導電元件中的至少一第一子集各自沿該俯視圖中的一第一水平方向延伸，且其中該些導電元件中的至少一第二子集各自相對於該俯視圖中的該第一水平方向沿對角線延伸。
  14. 如請求項13之晶圓級結構，其中： 被該第二密封環結構圍繞的該些第一密封環結構各自包括一間斷；以及 該些導電元件通過該些第一密封環結構的該些間斷延伸到被該第二密封環結構圍繞的該些積體電路晶粒中的每一者中。
  15. 如請求項13之晶圓級結構，其中該些第一密封環結構和該第二密封環結構中的每一者都包括複數個金屬層的垂直堆疊，該些金屬層通過複數個通孔相互連接，且其中該晶圓級結構更包括：一或多個虛設結構、一或多個測試結構、一或多個製程監測圖案、一或多個對準標記、或者一或多個重疊標記，在該俯視圖中被該第二密封環結構圍繞，但在該俯視圖中設置在該些第一密封環結構之外。
  16. 如請求項13之晶圓級結構，其中該些積體電路晶粒中的至少一些積體電路晶粒是不同類型的積體電路晶粒或者具有與該些積體電路晶粒中的其他積體電路晶粒不同的功能。
  17. 如請求項13之晶圓級結構，其中： 該些積體電路晶粒各自包括複數個金屬線，該些金屬線具有相應的複數個第一寬度並與相鄰的該些金屬線間隔開相應的複數個第一距離； 該些導電元件具有相應的複數個第二寬度並與相鄰的該些導電元件間隔開相應的複數個第二距離； 該些第二寬度中的每一者大於該些第一寬度中的每一者；以及 該些第二距離中的每一者大於該些第一距離中的每一者。
  18. 一種製造半導體裝置的方法，包括： 在一基板中形成一第一積體電路晶粒和一第二積體電路晶粒的複數個主動層； 在該些主動層之上形成該第一積體電路晶粒和該第二積體電路晶粒的複數個互連結構，其中該些互連結構包括一第一密封環、一第二密封環及一第三密封環，其中該第一密封環和該第二密封環在一俯視圖中分別環繞該第一積體電路晶粒和該第二積體電路晶粒，其中該第三密封環在該俯視圖中環繞該第一積體電路晶粒、該第二積體電路晶粒、該第一密封環及該第二密封環，且其中該些互連結構更包括複數個導電元件，延伸到該第一積體電路晶粒和該第二積體電路晶粒中並將該第一積體電路晶與該第二積體電路晶粒電性耦接在一起；以及 在該第一密封環和該第二密封環之外但仍被該第三密封環環繞的一區域中形成一或多個測試結構、一或多個虛設結構、一或多個製程監測圖案、一或多個對準標記、或者一或多個重疊標記。
  19. 如請求項18之製造半導體裝置的方法，其中執行形成該些主動層，使得該第一積體電路晶粒和該第二積體電路晶粒是不同類型的積體電路晶粒或者具有不同的功能。
  20. 如請求項18之製造半導體裝置的方法，其中該第一積體電路晶粒和該第二積體電路晶粒相對於彼此成對角線設置，且其中執行形成該些互連結構，使得該些導電元件沿對角線延伸到該第一積體電路晶粒中或該第二積體電路晶粒中。
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