CN118198128A - 集成电路器件及其形成方法 - Google Patents

Abstract

本发明的实施例提供了一种集成电路器件，该集成电路器件包括第一导电焊盘在第一方向上设置在衬底的第一侧上方。该集成电路器件包括第二导电焊盘在第一方向上设置在衬底的第二侧上方。该集成电路器件包括衬底贯通孔(TSV)在第一方向上延伸至衬底中。TSV在第一方向上设置在第一导电焊盘和第二导电焊盘之间。该集成电路器件包括空气衬垫在与第一方向不同的第二方向上设置在TSV和衬底之间。本发明的另一些实施例还提供了形成集成电路器件的方法。

Description

集成电路器件及其形成方法

技术领域

本发明的实施例涉及集成电路器件及其形成方法。

背景技术

半导体集成电路(IC)行业经历了指数式的增长。IC材料和设计方面的技术进步产生了一代又一代的IC，其中每一代都具有比前一代更小、更复杂的电路。在IC的发展历程中，功能密度(即每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，使用制造工艺可以创建的最小元件(或线))却在减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供好处。

因此，虽然制造半导体器件的传统方法通常是足够的，但它们并非在在所有方面都是令人完全满意的。

发明内容

本发明的一些实施例提供了一种集成电路器件，该集成电路器件包括：衬底；第一导电焊盘，在第一方向上设置在衬底的第一侧上方；第二导电焊盘，在第一方向上设置在衬底的第二侧上方；衬底贯通孔，在第一方向上延伸至衬底中，其中，衬底贯通孔在第一方向上设置在第一导电焊盘和第二导电焊盘之间；以及空气衬垫，在与第一方向不同的第二方向上设置在衬底贯通孔和衬底之间。

本发明的另一些实施例提供了一种集成电路器件，该集成电路器件包括：衬底；第一保护环结构和第二保护环结构，各自设置在衬底上方；衬底贯通孔，部分地延伸穿过衬底，其中，衬底贯通孔将第一保护环结构和第二保护环结构分隔开；以及气隙，设置在衬底贯通孔和衬底之间。

本发明的又一些实施例提供了一种形成集成电路器件的方法，该方法包括：蚀刻开口，开口从第一侧向第二侧部分地延伸到衬底中；在开口中沉积衬垫结构；在开口中形成衬底贯通孔结构，其中，衬底贯通孔结构形成在衬垫结构上方；从第二侧减薄衬底，其中，在衬底的减薄之后，衬底贯通孔结构暴露于第二侧；以及去除衬垫结构的至少部分，从而形成空气衬垫来代替衬垫结构的去除的部分。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。还需要强调的是，附图仅示出了本公开的典型实施例，因此不应被视为限制范围，因为本公开可以同样适用于其他实施例。

图1A示出了FinFET器件的三维立体图。

图1B示出了FinFET器件的俯视图。

图1C示出了多沟道全环栅(GAA)器件的三维立体图。

图2至图24示出了根据本公开实施例的处于各个制造阶段的IC器件的一系列截面图。

图25示出了根据本公开的各个方面的集成电路制造系统。

图26是示出根据本公开的各个方面的制造IC器件的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实施所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

更进一步地，当使用“约”、“大约”等描述数值或数值范围时，该术语旨在包含包括所描述数值在内的合理范围内的数值，诸如在所描述数值的+/-10％以内的数值或本领域技术人员理解的其他值。例如，术语“约5nm”包含从4.5nm至5.5nm的尺寸范围。

本公开一般关于半导体器件，并且更具体地关于3维集成电路(3DIC)，诸如包括衬底贯通孔(TSV)结构的封装件。更详细地说，由于芯片很薄，散热是3DIC的问题。较厚的衬底可以有助于散热，但它也会导致寄生电容增加。空气具有低的电容，在本文中可以利用空气以降低寄生电容。例如，本公开引入空气衬垫作为新颖的TSV衬垫以降低寄生电容。

下面将参考图1A至图1C和图2至图26讨论本公开的各个方面。更详细地，图1A至图1C示出了可以形成为3DIC器件的部分的示例性晶体管。例如，场效应晶体管(FET)，诸如三维鳍状FET(FinFET)或全环栅(GAA)器件，可以形成为3DIC器件的组件。就此而言，FinFET器件是鳍式场效应晶体管器件，并且GAA器件是多沟道场效应晶体管器件。由于FinFET器件和GAA器件提供了优于传统金属氧化物半导体场效应晶体管(MOSFET)器件(例如“平面”晶体管器件)的多种优势，因此近来FinFET器件和GAA器件两者在半导体行业中越来越受欢迎。这些优势可以包括更好的芯片面积效率、改进的载流子迁移率以及与平面器件的制造处理兼容的制造处理。因此，可能期望针对部分或整个IC芯片使用FinFET器件或GAA器件来设计集成电路(IC)芯片。

现在参考图1A和图1B，分别示出了集成电路(IC)器件90的部分的三维立体图和俯视图。IC器件90被实施为FinFET。如图1A所示，IC器件90包括衬底110。衬底110可以包括元素(单元素)半导体，诸如硅、锗和/或其他合适的材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其他合适的材料；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其他合适的材料。衬底110可以是具有均匀组分的单层材料。可选地，衬底110可以包括具有适于IC器件制造的类似组成或不同组成的多个材料层。在一个实例中，衬底110可以是具有形成在氧化硅层上的半导体硅层的绝缘体上硅(SOI)衬底。在另一实例中，衬底110可以包括导电层、半导体层、介电层、其他层或它们的组合。诸如源极/漏极区域的各个掺杂区域可以形成在衬底110中或衬底110上。根据设计要求，掺杂区域可以掺杂有诸如磷或砷的n型掺杂剂和/或诸如硼的p型掺杂剂。掺杂区域可以直接形成在衬底110上、在p阱结构中、在n阱结构中、在双阱结构中或使用凸起结构来形成。掺杂区域可以通过注入掺杂剂原子、原位掺杂外延生长和/或其他合适的技术形成。

三维有源区域120形成在衬底110上。有源区域120可以包括向上突出于衬底110的细长鳍状结构。由此，在下文中可以将有源区域120互换地称为鳍结构120或鳍120。可以使用适当的工艺制造鳍结构120，包括光刻和蚀刻工艺。光刻工艺可以包括在衬底110上面形成光刻胶层，将光刻胶曝光于图案，执行曝光后的烘烤工艺，以及显影光刻胶以形成包括抗蚀剂的掩蔽元件(未显示)。然后，将该掩蔽元件用于在衬底110中蚀刻凹槽，从而在衬底110上留下鳍结构120。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。在一些实施例中，可以通过双重图案化工艺或多重图案化工艺形成鳍结构120。通常，双重图案化工艺或多重图案化工艺结合了光刻和自对准工艺，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。作为一个实例，在衬底上方形成层并且使用光刻工艺图案化层。使用自对准工艺，在图案化的层旁边形成间隔件。然后去除该层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍结构120。

IC器件90还包括形成在鳍结构120上方的源极/漏极组件122。源极/漏极组件122可以包括在鳍结构120上外延生长的外延层。源极/漏极组件122可以根据上下文单独地或共同地指代源极或漏极。源极/漏极组件(或源极/漏极区域)也可以指代为多个器件提供源极和/或漏极的组件(或区域)。

IC器件90还包括形成在衬底110上方的隔离结构130。隔离结构130将IC器件90的各种组件电隔离。隔离结构130可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电质材料(具有小于约3.9的介电常数)和/或其他合适的材料。在一些实施例中，隔离结构130可以包括浅沟隔离(STI)部件。在一个实施例中，隔离结构130是在形成鳍结构120期间通过在衬底110中蚀刻沟槽形成的。然后，可以用上述的隔离材料填充沟槽，然后再进行化学机械平坦化(CMP)工艺。其他隔离结构，诸如场氧化层，硅的局部氧化(LOCOS)和/或其他合适的结构，也可以实施为隔离结构130。可选地，隔离结构130可以包括多层结构，例如，具有一个或多个热氧化物衬垫层。

IC器件90还包括栅极结构140，栅极结构140形成在每个鳍120的沟道区域的三个侧面上方并且在每个鳍120的沟道区域的三个侧面上与鳍结构120接合。换句话说，栅极结构140每个都包裹在多个鳍结构120周围。栅极结构140可以是伪栅极结构(例如，含有氧化物栅极电介质和多晶硅栅电极)，或者栅极结构140可以是含有高K栅极电介质和金属栅电极的高K金属栅极(HKMG)结构，其中HKMG结构是通过替换伪栅极结构形成的。虽然在此没有进行描述，但栅极结构140可以包括额外的材料层，诸如位于鳍结构120上方的界面层、覆盖层、其他合适的层或它们的组合。

参考图1A至图1B，多个鳍结构120各自沿着X方向纵向地定向，并且多个栅极结构140各自沿着Y方向纵向地定向，即，大致垂直于鳍结构120。在许多实施例中，IC器件90包括额外的部件，诸如沿着栅极结构140的侧壁设置的栅极间隔件、设置在栅极结构140上方的硬掩模层，以及许多其他部件。

图1C示出了示例性的多沟道全环栅(GAA)器件150的三维立体图。GAA器件具有多个细长的纳米结构沟道，该多个细长的纳米结构沟道可以实施为纳米管、纳米片或纳米线。出于一致性和清晰度的原因，图1C和图1A至图1B中的类似部件将被标记为相同的。例如，有源区，诸如鳍结构120在Z方向上从衬底110垂直地向上升出。隔离结构130在鳍结构120之间提供电隔离。栅极结构140位于鳍结构120上方和隔离结构130上方。掩模155位于栅极结构140上方，并且栅极间隔件160位于栅极结构140的侧壁上。覆盖层165形成在鳍结构120上方，以在形成隔离结构130期间保护鳍结构120免受氧化。

多个纳米结构170设置在每个鳍结构120的上方。纳米结构170可以包括纳米片、纳米管或纳米线或其他类型的在X方向上水平延伸的纳米结构。纳米结构170的位于栅极结构140下方的部分可以作为GAA器件150的沟道。介电内部间隔件175可以设置在纳米结构170之间。此外，虽然为了简单起见没有进行说明，但纳米结构170的每个堆叠件可以由栅极电介质以及栅电极周向地包裹起来。在图示的实施例中，纳米结构170的在栅极结构140外部的部分可以作为GAA器件150的源极/漏极部件。然而，在一些实施例中，可以在鳍结构120的位于栅极结构140外部的部分上方外延生长连续的源极/漏极部件。无论如何，导电的源极/漏极接触件180可以在源极/漏极部件上方形成，以提供至源极/漏极部件的电连接。在隔离结构130上方以及栅极结构140和源极/漏极接触件180周围形成层间电介质(ILD)185。可以将ILD 185称为ILD0层。在一些实施例中，ILD 185可以包括氧化硅、氮化硅或低k介电材料。

可以利用图1A至图1B的FinFET器件和图1C的GAA器件来实施具有各种功能的电路，诸如作为非限制性实例的存储器件(例如静态随机存取存储器(SRAM)器件)、逻辑电路、专用集成电路(ASIC)器件、射频(RF)电路、驱动器、微控制器、中央处理单元(CPU)、图像传感器等。

图2至图24示出了处于各个制造阶段的三维IC(3DIC)器件200的部分的示意性局部截面图。图2至图24对应于三个不同的实施例，其中图2至图9对应于本公开的第一实施例，图10至图15对应于本公开的第二实施例，并且图16至图24对应于本公开的第三实施例。

参考图2，IC器件200包括衬底210。在一些实施例中，衬底210包括硅衬底。在其他实施例中，衬底210可以包括不同类型的材料，例如不同类型的半导体材料。已经对3DIC器件200执行了多个制造工艺以形成各个组件。例如，上面参考图1A至图1C讨论的FinFET器件或GAA器件可以形成在3DIC器件200中，例如，作为电路220的部分。在一些实施例中，电路220可以是片上系统(SoC)器件的一部分。

衬底210具有前侧230和与前侧230相对的背侧231。也可以将前侧230和背侧231分别认为是3DIC器件200的前侧和背侧。电路220形成在衬底210的前侧230上方。

还在衬底210的前侧230上方形成多层互连结构240。在多层互连结构240完成时，多层互连结构240可以包括多个金属层，该多个金属层包括互连元件，诸如金属线以及将来自不同金属层的不同金属线垂直互连的导电通孔。金属线和导电通孔嵌入在介电材料245中，诸如氧化硅材料或低k介电材料中。

多层互连结构240的部分可以用于实施多个保护环(GR)结构250。例如，每个保护环结构250由多层互连结构240的金属线和通孔的垂直堆叠件组成。保护环结构250保护3DIC器件200的组件免受半导体制造中不期望的因素的影响，诸如湿气、湿度、污染颗粒、或者甚至施加在3DIC器件200上的压力(例如，在切单工艺中由切割/锯切工具施加的压力)。这是因为保护环结构可以在需要保护的组件周围形成封闭的屏障，以使得上面讨论的不良因素(例如，湿气、污染物颗粒等)无法穿透该屏障而对3DIC器件200内的其他组件带来不利影响。

仍然参考图2，可以对3DIC器件200执行一个或多个蚀刻工艺280以形成开口300。例如，可以在3DIC器件200的前侧230上方形成图案化光刻胶层(包括开口)。此后，可以执行一个或多个蚀刻工艺280。在一些实施例中，蚀刻工艺可以包括湿蚀刻工艺。在其他实施例中，蚀刻工艺可以包括干蚀刻工艺。图案化的光刻胶层可以在蚀刻工艺280期间作为保护掩模，以使得在蚀刻工艺280期间可以将3DIC器件200的未被图案化的光刻胶层保护的部分蚀刻掉。

如图2所示，开口300垂直地延伸穿过互连结构(例如，从而将保护环结构250分隔开)并且穿过衬底210的部分，然而开口300并没有完全垂直地延伸穿过衬底210。应注意，保护环结构250有助于保护3DIC器件200的组件(例如，包括电路220的SoC)免受在蚀刻工艺280期间可能引入的湿气、应力、和/或污染物颗粒的影响。

在形成开口300之后，可以执行沉积工艺(例如，化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD))以在3DIC器件200上方沉积衬垫层310。衬垫层310部分地填充开口300。例如，衬垫层310沉积在限定开口300的底表面和侧表面上。在一些实施例中，衬垫层310包括介电材料，诸如氧化硅。然而，在其他实施例中，衬垫层310可以包括其他类型的介电材料，诸如低k介电材料(例如，具有小于二氧化硅的介电常数)材料。在一些实施例中，衬垫层310具有在约1和约3之间的范围内的介电常数。衬垫层310的示例性材料可以包括SiOC(N)、SiB、SiBN、AlO_x或LTO_x。可以理解的是，将在后面的工艺中去除衬垫层310以形成空气衬垫。在一些实施例中，衬垫层310具有约0.1微米至约0.3微米之间的厚度。该值范围进行了优化。如果衬垫层310太厚，则TSV结构(后续形成的)的尺寸也可能需要增加。如果衬垫层310不够厚，则衬垫层310可能无法阻挡水气/蒸汽或其他形式的湿气。

现在参考图3，对3DIC器件200执行TSV形成工艺330以形成TSV结构350。更详细地，作为TSV形成工艺330的第一步骤，可以在开口300中的衬垫层310上沉积层360。在一些实施例中，层360包括用于后续电镀工艺的晶种层。晶种层可以包括导电材料，诸如铜、铝、钨、钴、钛或它们的组合。在一些实施例中，除了晶种层之外，层360还可以包括阻挡层。阻挡层被配置为防止或降低不期望的扩散。

作为TSV形成工艺330的第二步骤，可以执行电镀工艺以用导电材料(诸如铜、铝、钨、钴、钛或它们的组合)完全填充开口300。应注意，填充开口300的导电材料可以具有与晶种层(例如，层360)相同的材料组成。由此一来，填充开口300的导电材料与晶种层之间可以不存在可辨别的界面。此后，可以执行一个或多个平坦化工艺(CMP工艺)以平坦化填充开口300的导电材料的上表面或以其他方式使填充开口300的导电材料的上表面变平。TSV结构350由开口300中的导电材料的剩余部分形成。

在形成TSV结构350之后，可以执行多个后段制程工艺以在3DIC器件200的前侧230上方形成附加金属化部件。例如，在TSV结构350上直接形成导电焊盘370，并且在导电焊盘370上方形成另一导电焊盘380。也可以将导电焊盘370称为顶部金属焊盘，并且也可以将导电焊盘380称为访问焊盘。导电焊盘370和导电焊盘380可以各自包含诸如铝或铜的导电材料，但是导电焊盘370和导电焊盘380可以具有不同的材料组成是可能的。导电焊盘370和导电焊盘380还可以通过多个导电通孔390电耦接在一起。也可以在导电焊盘380上方形成导电凸块400(例如，焊料凸块)。导电焊盘370、导电焊盘380、导电通孔390和导电凸块400的部分可以嵌入钝化结构410内，钝化结构410可以包括一种或多种介电材料。通过导电凸块400、导电焊盘380和导电焊盘370，可以获得对TSV结构350的电访问。

现在参考图4，对3DIC器件200执行背侧减薄工艺420。更详细地，背侧减薄工艺420可以包括一种或多种化学蚀刻和/或机械研磨工艺，该一种或多种化学蚀刻和/或机械研磨工艺被配置为从背侧231去除3DIC器件200的部分(例如，包括衬底210、衬垫层310、层360和TSV结构350)。执行背侧减薄工艺420直到暴露了TSV结构350的底表面(面向背侧231的表面)。在这个制造阶段，TSV结构350具有垂直尺寸430(也可以将垂直尺寸430称为TSV的厚度)。在一些实施例中，垂直尺寸430可以在约1微米至约50微米的范围内。

现在参考图5，可以对3DIC器件200执行一个或多个蚀刻工艺440以在衬底210和TSV结构350之间形成空气衬垫450。一个或多个蚀刻工艺440可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。一个或多个蚀刻工艺440被配置为在衬垫层310和衬底210之间具有蚀刻选择性。例如，一个或多个蚀刻工艺440可以被配置为对衬垫层310具有比对衬底210高得多的蚀刻速率(例如，大五倍、大十倍或更多倍)。由此一来，当从3DIC器件200的背侧231执行一个或多个蚀刻工艺440时，衬垫层310的部分以显著高于衬底210的蚀刻速率被蚀刻掉。结果，形成空气间隙(下文中可以将空气间隙称为空气衬垫450)来代替衬垫层310的去除部分，同时衬底210保持基本上不受影响。应注意，还可以在衬垫层310和TSV结构350之间也具有足够高的蚀刻选择性来执行一个或多个蚀刻工艺440，以使得空气衬垫450的形成也基本上不影响TSV结构350。

在形成了空气衬垫450之后，在3DIC器件200的背侧231上形成隔离膜460。在一些实施例中，隔离膜460包括氧化硅、氮化硅或聚酰亚胺。可以通过一个或多个沉积工艺来形成隔离膜460。沉积工艺被配置为沉积隔离膜460的部分以部分地(但不是完全地)填充空气衬垫450。换句话说，形成隔离膜460以从背侧231堵塞空气衬垫450或以其他方式从背侧231密封空气衬垫450。

如图5所示，本文形成的空气衬垫450在这个制造阶段处各自具有垂直尺寸470(也称为空气衬垫450的长度)。本公开的优势之一是垂直尺寸470是可调的。例如，可以调整蚀刻工艺440的参数，以配置去除多少衬垫层310，结果这反过来设定了空气衬垫450的垂直尺寸470。例如，较长的蚀刻时间或较强的蚀刻剂可以使得空气衬垫450的垂直尺寸470较大。相反，较短的蚀刻时间或较弱的蚀刻剂可以使得空气衬垫450的垂直尺寸470较小。空气衬垫450的垂直尺寸470的可调性允许根据设计需要和/或制造要求灵活地配置3DIC器件200的整体介电常数(以及因此配置电容)。

现在参考图6，可以从背侧231对3DIC器件200执行去除工艺480以部分地去除隔离膜460。例如，去除工艺480可以包括干蚀刻工艺、CMP工艺或它们的组合。去除工艺480被配置为当到达衬底210时或当到达TSV结构350时停止。在执行去除工艺480之后，衬底210和TSV结构350暴露于背侧231。隔离膜460的剩余部分仍然密封空气衬垫450，从而使得空气衬垫450不暴露于背侧231。

现在参考图7，可以对3DIC器件200执行金属化工艺490以在3DIC器件200的背侧231上方形成导电焊盘500。例如，导电焊盘500形成在TSV结构350、隔离膜460的剩余部分和衬底210的背侧表面上。导电焊盘500包括导电材料(例如，铜或铝)，并且由此一来，导电焊盘500通过TSV结构350电耦接至导电焊盘370和380。

本文的空气衬垫450的实施有助于降低3DIC器件200的寄生电容。更详细地，与其他类型的介电材料相比，空气具有相对较低的介电常数(值为1)。由于寄生电容与介电材料的介电常数值直接相关，因此减小介电常数(例如，在本文中通过实施空气衬垫450)将减小整体寄生电容。时间常数(与速度反相相关)是电阻和电容的乘积。因此一来，降低寄生电容(例如，在本文中通过实施空气衬垫450)将降低时间常数并提高3DIC器件200的速度。由此，可以看出，本文中空气衬垫450的实施可以提高3DIC器件200的性能。

如上面所讨论的，空气衬垫450的垂直尺寸470的值可以通过配置蚀刻工艺440的工艺参数来进行灵活地调节。在图7所示的实施例中，空气衬垫450的垂直尺寸470被配置为使得衬垫层310和空气衬垫450之间的边界与衬底210的上表面是基本上共面的(例如，在大约相同的垂直高度处)。然而，这仅仅是实例，并且其他实施例可以具有用于空气衬垫450的不同长度。

例如，在图8所示的第一实施例的变型中，空气衬垫450各自具有比图7的实施例的空气衬垫450的垂直尺寸470小的垂直尺寸471。如图8所示，空气衬垫450的垂直尺寸471被配置为使得衬垫层310和空气衬垫450之间的边界位于衬底210的上表面之下(例如，处于比衬底210的上表面低的垂直高度处)。

作为另一实例，在图9所示的第一实施例的另一变型中，空气衬垫450各自具有比图7的实施例的空气衬垫450的垂直尺寸470大的垂直尺寸472。如图9所示，空气衬垫450的垂直尺寸472被配置为使得衬垫层310和空气衬垫450之间的边界位于衬底210的上表面之上(例如，处于比衬底210的上表面高的垂直高度处)。再次，在图8或图9所示的实施例中的任一个中，可以调节针对空气衬垫450的垂直尺寸471或472的精确值，从而使得3DIC器件200可以经由空气衬垫450的可调长度来实现期望的电容。

应注意，由于在图7至图9所示的任何实施例中没有完全去除衬垫层310，所以垂直尺寸470-472小于TSV结构350的垂直尺寸430。还应理解，也可以通过调整衬垫层310的水平尺寸来调节空气衬垫450的水平尺寸。如果最初沉积较厚的衬垫层310，则所得空气衬垫450将具有较大的水平尺寸。相反，如果最初沉积较窄的衬垫层310，则所得空气衬垫450将具有较小的水平尺寸。由此一来，本文中的空气衬垫450具有可调的长度和可调的宽度两者。

图2至图9对应于形成空气衬垫的第一实施例。下面将参考图10至图15讨论形成空气衬垫的第二实施例。出于一致性和清晰性的原因，图2至图15中出现的类似组件将被标号为相同的。现在参考图10，本公开的第二实施例还执行上面参考图2讨论的蚀刻工艺280、上面参考图3讨论的TSV形成工艺330、以及上面参考图4讨论的背侧减薄工艺420。在这个制造阶段，已经形成了TSV结构350，但是尚未形成空气衬垫。

现在参考图11，可以对3DIC器件200执行一个或多个蚀刻工艺540以在衬底210和TSV结构350之间形成空气衬垫550。一个或多个蚀刻工艺540可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。一个或多个蚀刻工艺540被配置为在衬垫层310与衬底210以及TSV结构350之间具有蚀刻选择性。例如，一个或多个蚀刻工艺540可以被配置为对衬垫层310具有比对衬底210或TSV结构350高得多的蚀刻速率(例如，大五倍、大十倍或更多倍)。由此一来，当从3DIC器件200的背侧231执行一个或多个蚀刻工艺540时，衬垫层310的部分以显著高于衬底210的蚀刻速率被蚀刻掉。与部分地去除衬垫层310的第一实施例不同，在第二实施例中完全去除衬垫层310。也就是说，在执行蚀刻工艺540之后，导电焊盘370的底表面的部分暴露于背侧231。

应注意，执行蚀刻工艺540以完全去除衬垫层310的一个固有结果是所得的空气衬垫550各自在顶部顶较宽而在底部处较窄。例如，每个空气衬垫550在顶部处具有水平尺寸560并且在底部处具有水平尺寸570。水平尺寸560大于水平尺寸570。在一些实施例中，水平尺寸560在约0.15微米和约0.5微米之间的范围内，并且水平尺寸570在约0.1微米和约0.3微米之间的范围内。执行蚀刻工艺540以完全去除衬垫层310的另一个固有结果是空气衬垫550可以具有倾斜侧表面550A，该倾斜侧表面550A由介电材料245的侧壁限定。

第二实施例中的空气衬垫550的这些物理特点(例如，较宽的顶部和倾斜的侧表面)是蚀刻工艺540的固有结果，例如，由于与蚀刻工艺540相关的蚀刻选择性。更具体地，衬底210(例如，包含硅)和衬垫层310(例如，包含低k介电材料)可以具有较大的蚀刻选择性，并且因此形成在衬底210旁边的空气衬垫550的部分可以具有基本上笔直的侧壁。另一方面，衬垫层310和3DIC器件200的包含介电材料245的区域之间的蚀刻选择性可以小于衬垫层310和衬底210之间的蚀刻选择性。因此，在去除衬垫层310期间，介电材料245也可以被部分地蚀刻。相应地，空气衬垫550在其上部处具有较大的宽度(例如，水平尺寸560)。

现在参考图12，执行沉积工艺590以在3DIC器件200的背侧231上形成隔离膜460。如上面所讨论的，隔离膜460包括氧化硅、氮化硅或聚酰亚胺，并且隔离膜460可以部分地(但不是完全地)填充空气衬垫550。换句话说，形成隔离膜460以从背侧231堵塞空气衬垫550或以其他方式从背侧231密封空气衬垫550。此时，空气衬垫550各自具有垂直尺寸为600。

与本公开的第一实施例类似，本公开的第二实施例中的空气衬垫550的垂直尺寸600也是可调的。然而，不是通过配置蚀刻工艺540的工艺参数(例如，蚀刻时间和/或蚀刻剂)来调节空气衬垫550的垂直尺寸600，第二实施例可以通过调整隔离膜460突出到空气衬垫550中的量来调节垂直尺寸600。例如，如图13所示，空气衬垫550可以具有比图12所示的垂直尺寸600小的垂直尺寸601。较小的垂直尺寸601是突出到空气衬垫550中的隔离膜460的量更大的结果，这使得空气衬垫550的长度较短(例如，较小的垂直尺寸601)。不管空气衬垫550的长度如何配置，事实上，在第二实施例中空气衬垫550的长度仍然是可调的，这也仍然允许根据设计需要和/或制造要求灵活地配置3DIC器件200的整体介电常数(以及因此配置电容)。

现在参考图14，可以从背侧231对3DIC器件200执行去除工艺480以部分地去除隔离膜460。例如，去除工艺480可以包括干蚀刻工艺、CMP工艺或它们的组合。去除工艺480被配置为当到达衬底210时或当到达TSV结构350时停止。在执行了去除工艺480之后，衬底210和TSV结构350暴露于背侧231。隔离膜460的剩余部分仍然密封空气衬垫550，从而使得空气衬垫550不暴露于背侧231。

现在参考图15，可以对3DIC器件200执行金属化工艺490以在3DIC器件200的背侧231上方形成导电焊盘500。例如，导电焊盘500形成在TSV结构350、隔离膜460的剩余部分和衬底210的背侧表面上。导电焊盘500包括导电材料(例如，铜或铝)，并且由此一来，导电焊盘500通过TSV结构350电耦接至导电焊盘370和380。

虽然第二实施例(对应于图10至图15)形成的空气衬垫550的形状与第一实施例(对应于图2至图9)的空气衬垫450形状不同，但是它仍然实现了与第一实施例基本上相同的优势，例如，降低的寄生电容、可调的整体电容以及更快的速度。

下面将参考图16至图24讨论形成空气衬垫的第三实施例。出于一致性和清晰性的原因，图2至图24中出现的类似组件将被标号为相同的。现在参考图16，本公开的第三实施例还执行上面参考图2讨论的蚀刻工艺280，以将开口300部分地蚀刻到衬底210中。然而，鉴于第一实施例在3DIC器件200的前侧230上方仅形成一个衬垫层310，而第三实施例在前侧230上方形成多个衬垫层710、711和712。可以通过相应的沉积工艺(诸如ALD、CVD、PVD等)形成衬垫层710-712的每一个。在一些实施例中，衬垫层711形成为具有与衬垫层710和712不同的介电材料。例如，衬垫层710和712可以形成为包括氧化硅材料，但衬垫层711可以形成为包括氧化铝材料或另一低k介电材料。衬垫层711和710/712之间的不同材料组成被配置为在后续执行的蚀刻工艺中确保它们之间能够存在蚀刻选择性。

现在参考图17，执行上面参考图3讨论的TSV形成工艺330以在开口300中形成TSV结构350。此后，还在3DIC器件200的前侧230上方形成导电焊盘370和380、导电通孔390以及导电凸块400。

现在参考图18，执行上面参考图4讨论的背侧减薄工艺420。如上面所讨论的，背侧减薄工艺420可以包括化学蚀刻和/或机械研磨工艺，以从背侧231去除3DIC器件200的部分，直到暴露TSV结构350的底表面。

现在参考图19，可以对3DIC器件200执行一个或多个蚀刻工艺740，以通过去除衬垫层711来在衬垫层710和衬垫层712之间形成空气衬垫750。更详细地，一个或多个蚀刻工艺740可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。一个或多个蚀刻工艺740被配置为在衬垫层711与其他衬垫层710和712之间具有蚀刻选择性。在衬垫层711与衬底210以及TSV结构350之间也可以存在蚀刻选择性。例如，一个或多个蚀刻工艺740可以被配置为对衬垫层711具有比对衬垫层710和712、衬底210或TSV结构350高得多的蚀刻速率(例如，大五倍、大十倍或更多倍)。由此一来，当从3DIC器件200的背侧231执行一个或多个蚀刻工艺740时，衬垫层7111的部分以显著高于衬垫层7110和712、衬底210和TSV结构350的蚀刻速率被蚀刻掉。在图19所示的实施例中，衬垫层711被完全去除，以使得导电焊盘370的底表面的部分暴露于背侧231。然而，在第三实施例的其他变型中，应理解，可以部分地去除衬垫层711，以使得空气衬垫750的长度较短。

现在参考图20，执行沉积工艺590以在3DIC器件200的背侧231上形成隔离膜460。如上面所讨论的，隔离膜460包括氧化硅、氮化硅或聚酰亚胺，并且隔离膜460可以部分地(但不是完全地)填充空气衬垫750。换句话说，形成隔离膜460以从背侧231堵塞空气衬垫750或以其他方式从背侧231密封空气衬垫750。此时，空气衬垫750的每个具有垂直尺寸为760。

现在参考图21，可以从背侧231对3DIC器件200执行上面参考图6讨论的去除工艺480，以部分地去除隔离膜460。例如，去除工艺480可以包括干蚀刻工艺、CMP工艺或它们的组合。去除工艺480被配置为当到达衬底210时或当到达TSV结构350时停止。在执行了去除工艺480之后，衬底210和TSV结构350暴露于背侧231。隔离膜460的剩余部分仍然密封空气衬垫750，从而使得空气衬垫750不暴露于背侧231。

现在参考图22，可以对3DIC器件200执行金属化工艺490以在3DIC器件200的背侧231上方形成导电焊盘500。例如，导电焊盘500形成在TSV结构350、隔离膜460的剩余部分和衬底210的背侧表面上。如上面讨论的，导电焊盘500通过TSV结构350电耦接至导电焊盘370和380。

与本公开的第一实施例类似，本公开的第三实施例中的空气衬垫750的垂直尺寸760也是可调的。例如，可以调节蚀刻工艺740的工艺参数(例如，蚀刻时间和/或蚀刻剂)以控制空气衬垫750的垂直尺寸760。图23和图24中示出了这些的实例。在图23中，衬垫层711没有被蚀刻工艺740完全去除。衬垫层711的剩余部分各自具有位于衬底210的上表面之下(例如，具有比衬底210的上表面低的垂直高度)的底表面。这样一来，空气衬垫750各自具有小于图22的垂直尺寸760的垂直尺寸761。

类似地，在图24中，衬垫层711也没有被蚀刻工艺740完全去除。衬垫层711的剩余部分各自具有位于衬底210的上表面之上(例如，具有比衬底210的上表面高的垂直高度)的底表面。由此一来，空气衬垫750各自具有小于图22的垂直尺寸760但大于图23的垂直尺寸761的垂直尺寸762。

除了配置蚀刻工艺740以调节空气衬垫750的垂直尺寸之外，第三实施例还可以通过调整沉积到空气衬垫750中的隔离膜460的量来调节空气衬垫的垂直尺寸。此外，由于空气衬垫750的形成是去除衬垫层711的直接结果，因此当最初沉积衬垫层711时，可以通过调整衬垫层711的水平尺寸来调节空气衬垫750的水平尺寸(例如，宽度)。无论空气衬垫750的垂直尺寸或水平尺寸如何设置，事实上，在第三实施例中空气衬垫750的垂直尺寸或水平尺寸仍然是可调的，这意味着也可以根据设计需要和/或制造要求灵活地配置3DIC器件200的整体介电常数(以及因此配置电容)。

图25示出了可以用于制造根据本公开实施例的3DIC器件200的集成电路制造系统900。制造系统900包括通过通信网络918连接的多个实体902、904、906、908、910、912、914、916...、N。网络918可以是单个网络或者可以是多种不同的网络，例如内联网和和互联网，并且可以包括有线和无线通信信道两者。

在一个实施例中，实体902代表用于制造协同的服务系统；实体904代表用户，例如监控感兴趣产品的产品工程师；实体906代表工程师，例如控制工艺和相关配方的工艺工程师，或监控或调整加工工具的条件和设置的设备工程师；实体908代表用于IC测试和测量的计量工具；实体910代表半导体加工工具，诸如用于执行光刻工艺以限定SRAM器件的栅极间隔件的EUV工具；实体912代表与加工工具910相关联的虚拟计量模块；实体914代表与加工工具910以及附加的其他加工工具相关联的高级处理控制模块；实体916表示与加工工具910相关联的采样模块。

每个实体可以与其他实体交互并且可以向其他实体提供集成电路制造、处理控制和/或计算能力和/或从其他实体接收集成电路制造、处理控制和/或计算能力。每个实体还可以包括一个或多个计算机系统，用于执行计算和实行自动化。例如，实体914的高级处理控制模块可以包括其中编码有软件指令的多个计算机硬件。计算机硬件可能包括硬盘驱动器、闪存驱动器、CD-ROM、RAM存储器、显示器件(例如，监视器)、输入/输出器件(例如，鼠标和键盘)。软件指令可以用任何合适的编程语言编写并且可以设计为实行特定任务。

集成电路制造系统900能够实现各实体之间的交互，以实现集成电路(IC)制造以及IC制造的先进处理控制的目的。在实施例中，高级处理控制包括根据计量结果调整适用于相关晶圆的一个加工工具的处理条件、设置和/或配方。

在另一实施例中，计量结果是根据基于工艺质量和/或产品质量确定的最佳采样率从处理的晶圆的子集测量得到的。在又一实施例中，计量结果是根据基于工艺质量和/或产品质量的各种特性确定的最佳采样场(field)/点，从处理的晶圆子集的选定场和点测量得到的。

IC制造系统900提供的能力之一可以使得在诸如设计、工程和处理、计量和高级处理控制等领域中的协作和信息访问成为可能。IC制造系统900提供的另一能力可以在各设施之间(例如在计量工具和加工工具之间)集成系统。这种整合使设施能够协调其活动。例如，集成计量工具和加工工具可以使制造信息更有效地结合到制造工艺或APC模块中，并且可以通过相关处理工具中集成的计量工具实现来自在线或现场测量的晶圆数据。

图26是示出制造半导体器件的方法1000的流程图。方法1000包括步骤1010，以蚀刻从第一侧向第二侧部分地延伸到衬底中的开口。

方法1000包括步骤1020以在开口中沉积衬垫结构。

方法1000包括步骤1030以在开口中形成衬底贯通孔(TSV)结构。TSV结构形成在衬垫结构上方。

方法1000包括步骤1040以从第二侧减薄衬底。在减薄衬底之后，TSV结构暴露于第二侧。

方法1000包括步骤1050，以去除衬垫结构的至少部分，从而形成空气衬垫来代替衬垫结构的去除部分。

在一些实施例中，在衬底的第一侧上方设置至少第一保护环结构和第二保护环结构。开口将第一保护环结构与第二保护环结构分隔开。空气衬垫形成在第一保护环结构和TSV结构之间，或者形成在第二保护环结构和TSV结构之间。

在一些实施例中，步骤1020包括沉积介电衬垫，介电衬垫所具有的介电常数低于二氧化硅的介电常数。

在一些实施例中，步骤1050包括完全去除衬垫结构。

在一些实施例中，步骤1020包括沉积第一衬垫层作为衬垫结构的底层、沉积第二衬垫层作为衬垫结构的中间层、以及沉积第三衬垫层作为衬垫结构的顶层。在第三衬垫层上方沉积TSV结构。步骤1050包括至少部分地去除第二衬垫层，而基本上不影响第一衬垫层或第三衬垫层。在一些实施例中，步骤1050包括完全去除第二衬垫层。在一些实施例中，步骤1020包括沉积第一类型的氧化物材料作为第一衬垫层和第三衬垫层，以及沉积第二类型的氧化物材料作为第二衬垫层。在一些实施例中，步骤1050包括执行在第一类型的氧化物材料和第二类型的氧化物材料之间具有蚀刻选择性的蚀刻工艺。

应理解，可以在步骤1010至步骤1050之前、期间或之后执行附加步骤。例如，在一些实施例中，方法1000还可以包括在步骤1050之后执行的步骤。在这个步骤中，用隔离膜从第二侧密封空气衬垫。方法1000还可以包括在形成TSV结构之后但在从第二侧减薄衬底之前执行的步骤。在这个步骤中，从第一侧在TSV上方形成第一导电焊盘。在密封空气衬垫之后，从第二侧在TSV上方形成第二导电焊盘。TSV电耦接至第一导电焊盘和第二导电焊盘。为了简单起见，在此不再详细讨论其他附加工艺。

基于以上讨论，可以看出，本公开在TSV结构周围实施了用于3DIC器件的空气衬垫。更详细地，介电衬垫层沉积在部分地延伸穿过衬底的开口中。在开口中形成TSV结构。至少部分地去除(例如，通过蚀刻)介电衬垫，以在TSV结构周围形成空气衬垫。也可以沉积隔离膜来密封空气衬垫。

本公开的独特的制造工艺流程和所得的器件结构提供了优于传统器件的优势。然而，应理解，不需要特定的优势，其他实施例可以提供不同的优势，并且并非所有优势都必须在本文中公开。一个优势是降低了寄生电容。例如，空气具有比其他类型的介电材料低的介电常数。因此，在TSV结构周围实施空气衬垫(与其他类型的介电衬垫相反)将致使整体介电常数降低，这反过来转化为寄生电容的降低。寄生电容的降低可以致使器件的改进，诸如速度的改进。另一优势是电容的可调性。具体地，可以通过配置用于形成空气衬垫的蚀刻工艺的工艺参数(例如，蚀刻时间)，或者通过配置沉积到空气衬垫中的隔离膜的量来灵活地调节空气衬垫的长度。通过调节空气衬垫的尺寸，可以配置与空气衬垫相关的相应电容，这也会影响3DIC器件的整体电容。其他优势可以包括易于制造以及与现有制造工艺的兼容性。

上述先进的光刻工艺、方法和材料可以用于许多应用，包括用于使用鳍型场效应晶体管(FinFET)的IC器件中。例如，鳍可以被图案化以在部件之间产生相对紧密的间距，上述公开非常适合于此。此外，用于形成FinFET的鳍的间隔件，也称为芯轴，可以根据上述公开进行处理。还应理解，上面讨论的本公开的各个方面可以应用于多沟道器件，诸如全环栅(GAA)器件。在本公开涉及鳍结构或FinFET器件的范围内，这样的讨论可以同样适用于GAA器件。

本公开的一个方面涉及一种IC器件。第一导电焊盘在第一方向上设置在衬底的第一侧上方。第二导电焊盘在第一方向上设置在衬底的第二侧上方。衬底贯通孔(TSV)在第一方向上延伸到衬底中。TSV在第一方向上设置在第一导电焊盘和第二导电焊盘之间。空气衬垫在与第一方向不同的第二方向上设置在TSV和衬底之间。

本公开的一个方面涉及一种IC器件。IC器件包括衬底。IC器件包括各自设置在衬底上方的第一保护环结构和第二保护环结构。IC器件包括部分地延伸穿过衬底的衬底贯通孔(TSV)。TSV将第一保护环结构和第二保护环结构分隔开。IC器件包括设置在TSV和衬底之间的气隙。

本公开的又一个方面涉及一种方法。蚀刻开口，该开口从第一侧向第二侧部分地延伸到衬底中。在开口中沉积衬垫结构。在开口中形成衬底贯通孔(TSV)结构。TSV结构形成在衬垫结构上方。从第二侧减薄衬底。在衬底的减薄之后，TSV结构暴露于第二侧。去除衬垫结构的至少部分，从而形成空气衬垫来代替衬垫结构的去除的部分。

在本公开的一些实施例中，公开了一种集成电路器件，该集成电路器件包括：衬底；第一导电焊盘，在第一方向上设置在衬底的第一侧上方；第二导电焊盘，在第一方向上设置在衬底的第二侧上方；衬底贯通孔，在第一方向上延伸至衬底中，其中，衬底贯通孔在第一方向上设置在第一导电焊盘和第二导电焊盘之间；以及空气衬垫，在与第一方向不同的第二方向上设置在衬底贯通孔和衬底之间。在一些实施例中，空气衬垫在第一方向上的尺寸小于衬底贯通孔在第一方向上的尺寸。在一些实施例中，空气衬垫的第一部分在第二方向上比空气衬垫的第二部分宽；以及空气衬垫的第一部分在第一方向上设置为比空气衬垫的第二部分更靠近第一导电焊盘。在一些实施例中，集成电路器件还包括在第一方向上设置在衬底和第一导电焊盘之间的保护环结构，其中，保护环结构在第二方向上设置为与衬底贯通孔相邻。在一些实施例中，空气衬垫的部分在第二方向上设置在保护环结构和衬底贯通孔之间。在一些实施例中，集成电路器件还包括在第一方向上设置在空气衬垫和第一导电焊盘之间的介电衬垫，其中，介电衬垫还在第二方向上设置在保护环结构和衬底贯通孔之间。在一些实施例中，集成电路器件还包括在第二方向上设置在空气衬垫和第二导电焊盘之间的隔离膜，其中，隔离膜还在第二方向上设置在衬底和衬底贯通孔之间。在一些实施例中，集成电路器件还包括第一介电衬垫和第二介电衬垫，每个介电衬垫在第一方向上设置在第一导电焊盘和第二导电焊盘之间，其中，空气衬垫在第二方向上设置在第一介电衬垫和第二介电衬垫之间。

在本公开的另一些实施例中，公开了一种集成电路器件，该集成电路器件包括：衬底；第一保护环结构和第二保护环结构，各自设置在衬底上方；衬底贯通孔，部分地延伸穿过衬底，其中，衬底贯通孔将第一保护环结构和第二保护环结构分隔开；以及气隙，设置在衬底贯通孔和衬底之间。在一些实施例中，气隙的至少部分设置在衬底贯通孔和第一保护环结构之间或者设置在衬底贯通孔和第二保护环结构之间。在一些实施例中，集成电路器件还包括：第一介电衬垫，设置在气隙和衬底之间；以及第二介电衬垫，设置在气隙和衬底贯通孔之间。

在本公开的又一些实施例中，公开了一种形成集成电路器件的方法，该方法包括：蚀刻开口，开口从第一侧向第二侧部分地延伸到衬底中；在开口中沉积衬垫结构；在开口中形成衬底贯通孔(TSV)结构，其中，衬底贯通孔结构形成在衬垫结构上方；从第二侧减薄衬底，其中，在衬底的减薄之后，衬底贯通孔结构暴露于第二侧；以及去除衬垫结构的至少部分，从而形成空气衬垫来代替衬垫结构的去除的部分。在一些实施例中，至少第一护环结构和第二护环结构设置在衬底的第一侧上方；开口将第一保护环结构与第二保护环结构分隔开；以及空气衬垫形成在第一保护环结构和衬底贯通孔结构之间，或者形成在第二保护环结构和衬底贯通孔结构之间。在一些实施例中，形成集成电路器件的方法还包括在去除之后，用隔离膜从第二侧密封空气衬垫。在一些实施例中，形成集成电路器件的还包括：在形成衬底贯通孔结构之后但在减薄之前，从第一侧在衬底贯通孔结构上方形成第一导电焊盘；以及在密封之后，从第二侧在衬底贯通孔结构上方形成第二导电焊盘，其中，衬底贯通孔结构电耦接至第一导电焊盘和第二导电焊盘。在一些实施例中，沉积衬垫结构包括沉积介电衬垫，介电衬垫所具有的介电常数低于二氧化硅的介电常数。在一些实施例中，去除包括完全去除衬垫结构。在一些实施例中，沉积包括沉积第一衬垫层作为衬垫结构的底层、沉积第二衬垫层作为衬垫结构的中间层、和沉积第三衬垫层作为衬垫结构的顶层；衬底贯通孔结构沉积在第三衬垫层上方；以及去除包括至少部分地去除第二衬垫层，而基本上不影响第一衬垫层或第三衬垫层。在一些实施例中，去除包括完全去除第二衬垫层。在一些实施例中，沉积包括沉积第一类型的氧化物材料作为第一衬垫层和第三衬垫层，并且沉积第二类型的氧化物材料作为第二衬垫层；以及去除包括执行在第一类型的氧化物材料和第二类型的氧化物材料之间具有蚀刻选择性的蚀刻工艺。

前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解以下的详细描述。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：

衬底；

第一导电焊盘，在第一方向上设置在所述衬底的第一侧上方；

第二导电焊盘，在所述第一方向上设置在所述衬底的第二侧上方；

衬底贯通孔，在所述第一方向上延伸至所述衬底中，其中，所述衬底贯通孔在所述第一方向上设置在所述第一导电焊盘和所述第二导电焊盘之间；以及

空气衬垫，在与所述第一方向不同的第二方向上设置在所述衬底贯通孔和所述衬底之间。

2.根据权利要求1所述的集成电路器件，其中，所述空气衬垫在所述第一方向上的尺寸小于所述衬底贯通孔在所述第一方向上的尺寸。

3.根据权利要求1所述的集成电路器件，其中：

所述空气衬垫的第一部分在所述第二方向上比所述空气衬垫的第二部分宽；以及

所述空气衬垫的所述第一部分在所述第一方向上设置为比所述空气衬垫的所述第二部分更靠近所述第一导电焊盘。

4.根据权利要求1所述的集成电路器件，还包括在所述第一方向上设置在所述衬底和所述第一导电焊盘之间的保护环结构，其中，所述保护环结构在所述第二方向上设置为与所述衬底贯通孔相邻。

5.根据权利要求4所述的集成电路器件，其中，所述空气衬垫的部分在所述第二方向上设置在所述保护环结构和所述衬底贯通孔之间。

6.根据权利要求4所述的集成电路器件，还包括在所述第一方向上设置在所述空气衬垫和所述第一导电焊盘之间的介电衬垫，其中，所述介电衬垫还在所述第二方向上设置在所述保护环结构和所述衬底贯通孔之间。

7.根据权利要求6所述的集成电路器件，还包括在所述第二方向上设置在所述空气衬垫和所述第二导电焊盘之间的隔离膜，其中，所述隔离膜还在所述第二方向上设置在所述衬底和所述衬底贯通孔之间。

8.根据权利要求4所述的集成电路器件，还包括第一介电衬垫和第二介电衬垫，每个介电衬垫在所述第一方向上设置在所述第一导电焊盘和所述第二导电焊盘之间，其中，所述空气衬垫在所述第二方向上设置在所述第一介电衬垫和所述第二介电衬垫之间。

9.一种集成电路器件，包括：

衬底；

第一保护环结构和第二保护环结构，各自设置在所述衬底上方；

衬底贯通孔，部分地延伸穿过所述衬底，其中，所述衬底贯通孔将所述第一保护环结构和所述第二保护环结构分隔开；以及

气隙，设置在所述衬底贯通孔和所述衬底之间。

10.一种形成集成电路器件的方法，包括：

蚀刻开口，所述开口从第一侧向第二侧部分地延伸到衬底中；

在所述开口中沉积衬垫结构；

在所述开口中形成衬底贯通孔结构，其中，所述衬底贯通孔结构形成在所述衬垫结构上方；

从所述第二侧减薄所述衬底，其中，在所述衬底的所述减薄之后，所述衬底贯通孔结构暴露于所述第二侧；以及

去除所述衬垫结构的至少部分，从而形成空气衬垫来代替所述衬垫结构的所述去除的部分。