KR20190002273A - FinFET을 위한 하이브리드 방위를 갖는 집적 회로 구조물 및 방법 - Google Patents

FinFET을 위한 하이브리드 방위를 갖는 집적 회로 구조물 및 방법 Download PDF

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청-쳉 우
칭-웨이 차이
콴-룬 쳉
치-하오 왕
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Abstract

본 발명개시는 일부 실시예에 따른 반도체 구조물을 제공한다. 반도체 구조물은 제 1 영역 및 제 2 영역을 갖는 반도체 기판; 제 1 영역 내에 배치되고, 제 1 방향으로 배향되며, 제 1 방향을 따라 결정 방위 <100>을 갖는, 제 1 반도체 재료의 제 1 핀 활성 영역; 및 제 2 영역 내에 배치되고, 제 1 방향으로 배향되며, 제 1 방향을 따라 결정 방위 <110>을 갖는, 제 2 반도체 활성 재료의 제 2 핀 활성 영역을 포함한다.

Description

FinFET을 위한 하이브리드 방위를 갖는 집적 회로 구조물 및 방법{INTEGRATED CIRCUIT STRUCTURE AND METHOD WITH HYBRID ORIENTATATION FOR FINFET}
본 출원은 그 전체 개시가 여기에 의해 통합된 2017년 6월 29일에 출원된 미국 가특허 출원 일련 번호 제62/526,471호, "Integrated Circuit Structure and Method with Hybrid Orientation for FinFET"에 우선권을 주장한다.
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적인 성장을 이루었다. IC 재료 및 설계에서의 기술 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC 세대를 생산하였다. IC 진화의 과정에서 기하학적 크기[즉, 제조 공정을 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인)]는 감소되면서 기능적인 밀도(즉, 칩 면적당 상호 접속된 디바이스들의 개수)는 일반적으로 증가되었다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
그러한 스케일링 다운은 또한 IC 처리 및 제조의 복합성을 증가시켰고, 이러한 진보를 위해 실현되었다. IC 처리 및 제조에 유사한 개발이 필요한다. 예를 들어, 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET)와 같은, 삼차원 트랜지스터가 평면형 트랜지스터를 대체하기 위해 도입되었다. 또한, 캐리어 이동도는 디바이스 속도 및 성능을 위해 증가하는 것이 바람직하다. 그러나, 기존의 구조물 및 관련 방법은 FinFET을 포함하는 3D 구조물에 적합하지 않다.
기존의 FinFET 디바이스들 및 FinFET 디바이스들을 제조하는 방법들은 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지는 않았다. 예를 들어, 기존의 구조물 및 관련 방법은 특히 고이동도 채널에 대하여 FinFET을 포함하는 3D 구조물에 적합하지 않거나 최적화되지 않는다. 그러므로, 상기 문제를 해결하기 위해 집적 회로 구조물 및 이를 제조하는 방법이 필요하다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 제조 방법의 흐름도이다.
도 2는 일부 실시예에 따라 구성된 반도체 구조물을 형성하기 위해 접합될 2개의 반도체 기판의 평면도이다.
도 3은 일부 실시예에 따라 구성된 반도체 구조물을 형성하기 위해 접합될 2개의 반도체 기판의 사시도이다.
도 4는 일부 실시예에 따라 구성된 제조 단계에서 반도체 구조물의 평면도이다.
도 5, 도 6, 도 7, 도 8, 도 9, 도 10 및 도 11a는 일부 실시예에 따라 구성된 다양한 제조 단계에서의 반도체 구조물의 단면도이다.
도 11b는 다른 실시예에 따라 구성된 반도체 구조물의 단면도이다.
도 12a는 일부 실시예에 따른 부분적인 반도체 구조물의 평면도이다.
도 12b는 일부 실시예에 따른 부분적인 반도체 구조물의 사시도이다.
도 13a 및 도 13b는 일부 실시예에 따라 구성된 반도체 구조물의 실험 데이터를 예시하는 도면이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 방위에 더하여 이용 또는 동작에서의 디바이스의 상이한 방위를 포함하도록 의도된다. 예를 들면, 도면의 디바이스가 뒤집히면 다른 요소 또는 피처 "아래" 또는 "밑"에 있는 것으로 설명된 요소는 상기 다른 요소 또는 피처 "위"에 배향될 것이다. 그러므로, 예시적인 용어 "아래"는 위와 아래의 방위 모두를 포함할 수 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
본 발명은 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET) 디바이스에 관한 것이지만, 이에 한정되는 것은 아니다. 예를 들어 FinFET 디바이스는 P형 금속 산화 반도체(PMOS) FinFET 디바이스 및 N형 금속 산화 반도체(NMOS) FinFET 디바이스를 포함한 상보형 금속 산화 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스일 수 있다. 다음의 개시는 본 발명의 다양한 실시예를 예시하기 위해 FinFET 예로 계속될 것이다. 그러나, 본 출원은 구체적으로 청구되는 것 외에는 특정 유형의 디바이스에 한정되지 않아야 한다는 것이 이해된다.
도 1은 일부 실시예에 따라 구성된 반도체 구조물(특히, 하나 이상의 FinFET 디바이스를 갖는 FinFET 구조물을 포함함)(200)을 제조하는 방법(100)의 흐름도이다. 일부 실시예에 따르면, 도 2는 반도체 구조물(200)를 형성하기 위해 접합될 2개의 반도체 기판의 평면도이고; 도 3은 접합될 2개의 반도체 기판의 사시도이다. 도 4는 제조 단계에서의 반도체 구조물(200)의 평면도이다. 도 5 내지 도 11은 다양한 제조 단계에서의 반도체 구조물(200)의 단면도이다. 도 12a는 부분적인 반도체 구조물(200)의 평면도이다. 도 12b는 부분적인 반도체 구조물(200)의 사시도이다. 도 13a 및 도 13b는 일부 실시예에 따른 반도체 구조물체(200)의 실험 데이터를 예시한 도면이다. 추가적인 단계가 방법 이전, 도중 및 이후에 구현될 수 있으며, 설명된 단계들 중 일부는 방법의 다른 실시예를 위해 대체되거나 제거될 수 있음이 이해된다. 반도체 구조물(200) 및 이를 제조하는 방법(100)은 도 1 및 도 13b를 참조하여 집합적으로 설명된다.
방법(100)은 도 2에 도시된 바와 같이 2개의 반도체 기판(202, 204)으로 시작한다. 특히, 제 1 반도체 기판(202)과 제 2 반도체 기판(204)은 결정질 구조물 및 평면 방위(plane orientation)의 측면에서 동일하다. 본 실시예에 있어서, 제 1 반도체 기판(202)과 제 2 반도체 기판(204) 둘 모두는 실리콘 웨이퍼와 같은 실리콘 기판이다. 본 실시예를 발전시키면, 제 1 반도체 기판(202) 및 제 2 반도체 기판(204)은 본 실시예에서 (100)과 같이 동일한 평면 방위를 갖는 결정질 구조물의 실리콘 웨이퍼이다. 여기서 (xyz)는 결정질 실리콘 웨이퍼의 상부면의 면 방위를 나타내는 밀러 지수이다. 따라서, 반도체 기판(202 및 204)의 결정 방위 <100>은 각각의 기판의 상부면에서 배향되고, 도 2에 나타낸 바와 같이, 각각 206 및 208로 라벨링된다. 여기서 <100>은 결정질 반도체 기판의 결정 방위의 패밀리(family)를 나타내는 또 다른 밀러 지수이다.
비록 2개의 반도체 기판은 본 실시예에서 실리콘 기판이다. 그러나, 개시된 구조물 및 방법은 제한적이지 않으며, 다른 적합한 반도체 기판 및 다른 적합한 방위로 확장될 수 있다. 예를 들어, 기판(210)은 결정질 구조물의 게르마늄과 같은 기본 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 본 실시예를 발전시키면, 이들 반도체 재료막은 실리콘 웨이퍼 상에 에피택셜 성장될 수 있다.
도 1을 참조하면, 방법(100)은 2개의 반도체 기판(202 및 204)을 방위 오프셋(orientation offset)으로 접합하는 동작(102)을 포함한다. 본 실시예에 있어서, 두 기판(202 및 204)은 두 기판(202 및 204)의 동일한 결정 방위(예를 들어, <100>)가 45도의 각도를 갖도록 함께 접합된다. 동작(102)은 이하에 더 설명된다.
제 1 기판(202) 및 제 2 기판(204)은, 도 3에 예시된 바와 같이, 대응하는 결정 방위 <100>이 그 사이에 각도(302)로 오프셋되도록 회전되고 구성된다. 각도(302)는 450도이다. 본 실시예에 있어서, 제 1 기판(202)의 상부면(304)과 제 2 기판(204)의 상부면(306)은, 도 3에 예시된 바와 같이, 둘 다 동일한 방향을 향하도록 구성된다.
2개의 기판(202, 204)은 직접 접합, 공융 접합, 융합 접합, 확산 접합, 양극 접합 또는 다른 적절한 접합 방법과 같은 적절한 접합 기술을 통해 이러한 구성으로 함께 접합된다. 일 실시예에 있어서, 기판은 직접 실리콘 접합(direct silicon bonding; DSB)에 의해 함께 접합된다. 예를 들어, 직접 실리콘 접합 공정은 전처리, 저온에서의 예비-접합 및 고온에서의 어닐링을 포함할 수 있다. 2개의 기판이 함께 접합될 때 매립된 실리콘 산화물층(buried silicon oxide layer; BOX)이 구현될 수 있다. 일부 실시예에 있어서, 열 산화에 의해 하나의 접합면[또는 두 접합면: 제 1 기판(202)의 상부면과 제 2 기판(204)의 하부면) 상에 열적 실리콘 산화막이 형성된다. 그 다음에, 접합면은 도 3에서 상술한 바와 같은 방위 및 구성으로 위치결정된다. 접합면은 열적 가열 및 기계적 압력에 의해 합쳐지고 접합된다. 열적 가열은 1000℃에서 또는 그 보다 높은 온도를 가질 수 있다. 열적 가열 및 기계적 압력은 접합 효과를 최적화하기 위해 접합 공정 도중에 상이한 프로파일을 가질 수 있다. 예를 들어, 접합 공정은 두 단계: 실온에서 기계적 압력을 갖는 제 1 단계 및 1000℃보다 높은 열 어닐링을 갖는 제 2 단계를 포함할 수 있다. 일부 예에서, 반도체 기판(202 및 204) 중 적어도 하나는, 예를 들어 연삭 또는 연마에 의해 접합 이전 또는 이후에 적절한 두께로 얇아질 수 있다. 대안적인 실시예에서, 매립된 산화물층은 실리콘면들이 직접 함께 접합되는 방식으로 제거될 수 있다. 다른 실시예에 있어서, 열 어닐링 온도는 400℃ 내지 450℃ 사이의 온도와 같은 비교적 낮은 온도로 감소될 수 있다.
결합된 2개의 기판은 도 4에서 평면도로 예시되어 있다. X 및 Y 방향은 데카르트 좌표이며 (100) 평면의 면 상에 정의된다. 제 2 기판(204)의 결정 방위 <100>(208)은 Y축을 따르는 반면, 제 1 기판(202)의 결정 방위 <100>(206)은 Y축으로부터 45도의 각도(302)를 갖는 X축과 Y축 사이의 대각 방향을 따른다. 특히, 제 1 기판(202)은 Y축을 따라 결정 방위 <110>을 가진다.
도 5는 함께 접합된 제 1 기판(202) 및 제 2 기판(204)을 갖는 반도체 구조물(200)의 단면도이다. 본 실시예에 있어서, 실리콘 산화막(502)은 2개의 기판 사이에 개재된다. 다시, 기판의 상부면은 (100) 배향되지만, 제 1 기판(202)은 Y축을 따라 결정 방위 <110>을 가지고 제 2 기판은 Y축을 따라 결정 방위 <100>을 가지도록, 제 1 기판(202)은 제 2 기판(204)에 대해 45도의 회전을 가진다.
도 1 및 도 6를 참조하면, 방법(100)은 반도체 구조물(200)의 제 2 기판(204) 상에 패터닝된 마스크를 형성하기 위한 동작(104)으로 진행한다. 반도체 구조물(200)는 n형 전계 효과 트랜지스터(NFET)를 위한 제 1 영역(602) 및 p형 전계 효과 트랜지스터(PFET)를 위한 제 2 영역(604)을 포함한다. 패터닝된 마스크는 제 1 영역(602)을 덮고 있고, 제 2 영역(604)을 노출시키는 개구부를 포함한다. 패터닝된 마스크는 소프트 마스크(예를 들어, 패터닝된 레지스트층) 또는 하드 마스크(예를 들어, 유전체 재료층)일 수 있다. 본 실시예에 있어서, 하드 마스크가 사용된다. 하드 마스크(608)는 제 2 기판(204)의 상부면 상에 배치되고; 패터닝된 레지스트층(610)은 리소그래피 공정에 의해 하드 마스크(608) 상에 형성되며; 하드 마스크(608)는 에칭되어 패터닝된 레지스트층(610)으로부터 하드 마스크(608)로 개구부를 전사한다. 일부 실시예에 있어서, 하드 마스크(608)는 반도체 구조물(200) 상에 후속하여 증착된 실리콘 산화물 및 실리콘 질화물을 포함한다. 하드 마스크(608)는 열적 산화, 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD), 임의의 다른 적절한 방법, 또는 이들의 조합에 의해 형성될 수 있다. 예시적인 포토리소그래피 공정은 레지스트층을 형성하는 단계, 리소그래피 노광 공정에 의해 레지스트를 노광하는 단계, 노광후 베이킹 공정을 수행하는 단계, 및 포토레지스트층을 현상하여 패터닝된 포토레지스트층을 형성하는 단계를 포함할 수 있다. 리소그래피 공정은 대안적으로 e-빔 기록, 이온-빔 기록, 마스크리스 패터닝 또는 분자 프린팅과 같은 다른 기술로 대체될 수 있다. 일부 다른 실시예에 있어서, 패터닝된 레지스트층은 후속 에칭 공정을 위한 에칭 마스크로서 직접 사용될 수 있다. 패터닝된 레지스트층(610)은 하드 마스크(608)의 형성 이후에 습식 박리 또는 플라즈마 애싱(ashing)과 같은 적절한 공정에 의해 제거될 수 있다.
도 1 및 도 7을 참조하면, 방법(100)은 제 1 기판(202)이 제 2 영역(604) 내에서 노출될 때까지 제 2 영역(604)에서 제 2 반도체 기판(204)을 에칭하여 트렌치(702)를 생성하는 동작(106)을 포함한다. 하드 마스크(608)를 에칭 마스크로서 사용하여 제 2 영역(604) 내의 반도체 재료(들)를 선택적으로 제거하도록 에칭 공정이 설계된다. 에칭 공정은 또한 계속되어 제 1 반도체 기판(202)을 리세싱하거나, 또는 제 2 영역(604) 내의 제 1 반도체 기판(202)이 노출되게 할 수 있다. 에칭 공정은 건식 에칭, 습식 에칭 또는 이들의 조합을 포함할 수 있다. 패터닝된 마스크(608)는 에칭으로부터 제 1 영역(602) 내의 제 2 기판(204)을 보호한다. 다양한 예들에서, 에칭 공정은 Cl2, CCl2F2, CF4, SF6, NF3, CH2F2와 같은 플루오린 함유 에칭 가스 또는 염소 함유 에칭 가스 또는 다른 적절한 에칭 가스와 같은 적절한 에칭제를 이용한 건식 에칭을 포함한다. 일부 다른 실시예에 있어서, 에칭 공정은 KOH 용액과 같은 적절한 에칭제를 이용한 습식 에칭을 포함한다. 에칭 공정은 하나보다 많은 단계를 포함할 수 있다. 예를 들어, 에칭 공정은 제 2 기판(204)의 실리콘 재료를 에칭하기 위한 제 1 에칭 단계 및 실리콘 산화물층(502)을 에칭하기 위한 제 2 에칭 단계를 포함할 수 있다. 이 예를 발전시키면, 에칭 공정은 플루오린-함유 에칭 가스 또는 염소-함유 에칭 가스를 사용하여 실리콘을 에칭하는 건식 에칭 단계, 및 플루오르화 수소산을 사용하여 실리콘 산화물을 에칭하는 습식 에칭 단계를 포함한다. 일부 실시예들에서, 스페이서(704)는 트렌치(702)의 측벽 상에 형성될 수 있다. 스페이서(704)는, 트렌치(702) 내의 후속 에피택셜 성장된 반도체 재료가 제 2 기판(204)에 의해 영향을 받지 않고 제 1 반도체 기판(202)으로부터 결정 방위를 가질 수 있도록 트렌치(702)의 측벽 상에 유전체 재료를 포함할 수 있다. 또한, 스페이서(704)는 제 1 영역(602)과 제 2 영역(604) 사이의 격리를 제공한다. 스페이서(704)는 증착(예를 들어, CVD 또는 PVD) 및 건식 에칭과 같은 이방성 에칭을 포함하는 절차에 의해 형성될 수 있다. 일부 예에서, 스페이서(704)는 실리콘 질화물, 실리콘 산화물, 티타늄 질화물 또는 이들의 조합을 포함한다.
도 1 및 도 8을 참조하면, 방법(100)은 제 2 영역(604) 내의 제 1 반도체 기판(202)으로부터 반도체 재료(802)를 에피택셜 성장시키기 위한 동작(108)으로 진행한다. 반도체 재료(802)가 트렌치(702) 내를 충전한다. 일 실시예에 있어서, 반도체 재료(802)는 제 2 반도체 기판(204)의 반도체 재료와는 다른 것으로, 향상된 이동도에 대한 변형된 효과를 달성한다. 예를 들어, 제 2 반도체 재료(802)는 실리콘 게르마늄(SiGe)이다. 다른 예에서, 제 2 반도체 재료(802)는 실리콘(Si), 게르마늄(Ge) 또는 다른 적절한 기본 반도체 재료 또는 화합물 반도체 재료일 수 있다. 일부 실시예에 있어서, 동작(108)에서의 에피택시 성장은 향상된 디바이스 성능 및 다른 고려 사항을 위해 상이한 반도체 재료를 갖는 다중 반도체층을 성장시키는 하나보다 많은 단계들을 포함할 수 있다. 본 실시예에 있어서, 동작(108)은 실리콘층(804)을 형성하기 위한 실리콘의 제 1 에피택셜 성장 및 SiGe층(802)을 형성하기위한 SiGe의 제 2 에피택셜 성장을 포함한다.
도 1 및 도 9를 참조하면, 방법(100)은 상부면을 평탄화하기 위한 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은 연마 공정을 수행하기 위한 동작(110)으로 진행할 수 있다. 하드 마스크(608)는 CMP 공정 동안에 연마 정지층으로서 사용될 수 있고, CMP 이후에 에칭에 의해 제거된다. 대안적으로, 하드 마스크(608)는 CMP 공정에 의해 제거될 수 있다.
반도체층(802)은 반도체층(804)으로부터 수직으로 성장하고, 트렌치(702) 내를 실질적으로 충전한다. 본 실시예에 있어서, 스페이서(704)의 존재로 인해 반도체층(802)과 스페이서(704) 사이에 갭이 있을 수 있다. 이 경우, 동작(110)에서의 연마 공정은 그러한 갭을 추가적으로 제거하거나 감소시킨다.
제 2 반도체 기판(204)에 대해 회전을 갖는 제 1 반도체 기판(202)으로부터의 에피택셜 성장에 의해 형성되므로, 반도체 재료(802)는 결정질 구조물로 되고 제 1 반도체 기판(202)과 동일한 결정 방위를 가진다. 예를 들어, 제 2 영역(604) 내의 제 2 반도체 재료(802)의 상부면은 여전히 (100) 결정면으로 되고, 제 1 영역(602) 내의 제 2 반도체 기판(204)의 상부면은 또한 (100) 결정면을 가진다. 그러나, 회전으로 인해 그들 두 영역에 대한 결정 방위는 상이하다. 특히, 제 1 영역(602) 내의 제 2 반도체 기판(204)은 X축 및 Y축 둘 모두를 따라 결정 방위 <100>을 가지는 반면, 제 2 영역(604) 내의 제 2 반도체 재료(802)는 X축과 Y축 사이의 대각선 방향을 따라 결정 방위 <100>을 가진다. 또한, 제 2 영역(604) 내의 제 2 반도체 재료(802)는 X축 및 Y축을 따라 배향된 결정 방위 <110>을 가진다.
도 1 및 도 10을 참조하면, 방법(100)은 제 1 영역(602) 내의 핀형 활성 영역(1002) 및 제 2 영역(604) 내의 핀형 활성 영역(1004)을 형성하기 위한 동작(112)으로 진행한다. 핀형 활성 영역(또는 간단히 핀 또는 핀 피처로서 지칭됨)은 FET과 같은 다양한 디바이스가 그 위에 형성되는 3차원(3D) 반도체 피처이다.
일부 실시예에 있어서, 핀(1002 및 1004)은 증착, 포토리소그래피 및/또는 에칭 공정을 포함하는 임의의 적절한 절차에 의해 형성된다. 일 실시예에 있어서, 핀(1002 및 1004)은 트렌치를 형성하기 위해 반도체 구조물(200)[제 1 영역(602) 내의 제 2 기판(204) 및 제 2 영역(604) 내의 반도체 재료(802)]를 패터닝함으로써 형성된다. 실시예를 발전시키면, 반도체 구조물(200)의 패터닝은 하드 마스크를 형성하는 단계; 및 하드 마스크의 개구부를 통해 반도체 구조물(200)에 에칭 공정을 적용하여 반도체 구조물(200)에 트렌치를 형성하는 단계를 포함할 수 있다. 하드 마스크는 하드 마스크 재료층을 증착하는 단계 및 하드 마스크 재료층을 에칭하는 단계를 포함하는 절차에 의해 형성될 수 있다. 일부 실시예에 있어서, 하드 마스크 재료층은 반도체 구조물(200) 상에 후속하여 증착된 실리콘 산화물층 및 실리콘 질화물층을 포함한다. 하드 마스크 재료층은 열적 산화, 화학적 기상 증착(CVD), 원자층 증착(ALD), 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 패터닝된 하드 마스크를 형성하는 절차는 리소그래피 공정에 의해 패터닝된 포토레지스트(레지스트)층을 형성하는 단계, 및 패터닝된 레지스트층의 개구부를 통해 하드 마스크 재료층을 에칭하여 개구부를 하드 마스크 재료층으로 전사하는 단계를 더 포함한다. 일부 다른 실시예에서, 패터닝된 레지스트층은 트렌치를 형성하기 위해 에칭 공정을 위한 에칭 마스크로서 직접 사용될 수 있다. 에칭 공정은 하나 보다 많은 단계들을 포함할 수 있고, 도 10에 예시된 바와 같이, 제 1 영역(602) 내의 실리콘 산화물층(502) 및 제 2 영역(604) 내의 실리콘층(802)을 통해 제 1 반도체 기판(202)에 도달하도록 에칭하도록 계속될 수 있다.
제 1 영역(602) 내의 핀(1002)은 그 내부의 반도체 재료가 NFET를 형성하기에 적절하게 도핑되기 때문에 n형 핀으로 지칭될 수 있다. 특히, 반도체 재료는 붕소와 같은 p형 도펀트로 도핑된다. 유사하게, 제 2 영역(604) 내의 핀(1004)은 궁극적으로 p형 트랜지스터를 형성하기에 적절하게 도핑될 것이므로 p형 핀 구조물로서 지칭될 수 있다. 특히, 이들은 인과 같은 n형 도펀트로 도핑될 것이다. 도펀트는 이온 주입 또는 인-시튜(in-situ) 도핑에 의해 각각의 영역으로 도입될 수 있다.
핀은 길쭉한(elongated) 형상을 작고, Y 방향으로 배향된다. 특히, n형 핀(1002)은 Y 방향으로 결정 방위 <100>을 가지는 반면, p형 핀(1004)은 상술된 회전으로 인해 Y 방향으로 결정 방위 <110>을 가진다. 또한, n형 핀(1002)의 X 및 Y 방향 둘 모두는 결정 방위 <100>을 가지고, p형 핀(1004)의 X 및 Y 방향 둘 모두는 결정 방위 <110>을 가진다. 또한, 도 10에 도시된 바와 같이, n형 핀(1002) 및 p형 핀의 측벽면 방위는 각각 (001) 및 (110)이다.
도 1 및 도 11a를 참조하면, 방법(100)은 다양한 핀형 활성 영역을 격리하기 위해 쉘로우 트렌치 절연(STI) 피처(1102)를 형성하기 위한 동작(116)으로 진행할 수 있다. STI 피처(1102)의 형성은 핀들 사이의 트렌치 내를 하나 이상의 유전체 재료로 충전하기 위한 제 1 동작(122); 과잉 유전체 재료를 제거하고 상부면을 평탄화하기 위해 반도체 구조물(200)을 연마하기 위한 제 2 동작(124); 및 선택적 에칭에 의해 STI 피처(1102)를 리세싱하기 위한 제 3 동작(126)을 더 포함한다. 유전체 재료(들)로 트렌치 내를 충전하기 위한 제 2 동작(124)은 각각의 유전체 재료로 충전하기 위한 하나 이상의 단계들을 포함할 수 있다. 예를 들어, 열적 실리콘 산화층은 열적 산화 공정을 이용하여 트렌치 내에 형성되고, 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD) 또는 유동성 CVD(flowable CVD; FCVD)와 같은 CVD를 포함한 적절한 기술에 의해 실리콘 산화물과 같은 다른 유전체 재료가 트렌치 내를 충전한다. 유전체 재료를 리세싱하기 위한 제 3 동작(126)은 유전체 재료를 선택적으로 에치 백(etch back)하여 STI 피처(1102)를 생성하기 위해 에칭 공정(예를 들어, 습식 에칭, 건식 에칭, 그들의 조합)를 포함 할 수 있다.
대안적으로, 반도체 구조물(200)은 도 11b에 예시된 것과 같은 상이한 구조물을 가질 수 있다. 도 11b의 반도체 구조물(200)에서, 핀 활성 영역(1004)은 복수의 적층된 나노와이어(1106), 따라서 나노와이어(1106) 내에 정의된 복수의 채널로 대체된다. 나노와이어(1106)의 형성은 일부 예들에 따라 여기서 더 설명된다. 동작(108)에서, 에피택시 성장은 Si/SiGe/Si/SiGe와 같은 대안적인 반도체 재료를 에피택셜 성장시키는 것을 포함한다. 동작(112)에서, 핀 활성 영역의 형성은 (전술한 바와 같이) 반도체 재료의 패터닝을 포함하고, Si를 선택적으로 제거하는 것(또는 대안의 예에서 SiGe를 선택적으로 제거하는 것)과 같이, 하나의 반도체 재료만 선택적으로 제거하고 다른 반도체 재료는 남겨둠으로써 나노와이어(1106)를 형성하도록 선택적 에칭 공정을 더 포함한다. 따라서, FET과 같은 다양한 디바이스가 도 11a의 핀(1002/1004) 상에 형성될 수 있거나, 또는 대안적으로 도 11b의 핀(1002) 및 나노와이어(1106) 상에 형성될 수 있다.
다시 도 1을 참조하면, 방법(100)은 제 1 영역(602) 내의 n형 핀(1002) 상에 NFET을 형성하고 제 2 영역(604) 내의 p형 핀(1004)[또는 나노와이어(1106)] 상에 PFET을 형성하기 위한 동작(118)으로 진행될 수 있다. 대안적으로, FET, 쌍극자 트랜지스터, 다이오드, 수동 소자(저항기, 인덕터, 캐패시터 또는 이들의 조합) 또는 이들의 조합과 같은 다양한 반도체 소자가 핀 상에 형성된다. 도 12a 및 도 12b에 예시된 본 실시예에 있어서, 예시적인 NFET(1202) 및 PFET(1204)은 각각 핀(1002 및 1004) 상에 형성되고, 따라서 핀 FET(FinFET)으로 지칭된다. 도 12a는 일부 실시예에 따른 반도체 구조물(200)의 평면도이고, 도 12b는 반도체 구조물(200)의 개략도이다. 도 12a 및 도 12b에서, 제 1 영역(602) 내의 하나의 n형 핀 FET(NFinFET)(1202) 및 제 2 영역(604) 내의 하나의 p형 핀 PFET(1204)만이 예시를 위해 제공된다.
특히, NFinFET(1202)은 제 1 영역(602) 내의 핀(1002) 상에 형성된다. NFinFET(1202)은 핀(1002) 상에 형성된 소스(1206) 및 드레인(1208), 및 소스(1206)와 드레인(1208) 사이에 개재된 게이트(1212)를 포함한다. 유사하게, PFinFET(1204)은 제 2 영역(604) 내의 핀(1004) 상에 형성된다. PFinFET(1204)은 핀(1004) 상의 소스(1222) 및 드레인(1224), 및 소스(1222)와 드레인(1224) 사이에 개재된 게이트(1226)를 포함한다.
특히, 각각의 FinFET을 위한 채널은 게이트 아래에 놓이고 소스와 드레인 사이에 개재된 대응하는 핀의 부분에서 정의된다. 본 실시예에 있어서, NFinFET(1202)은 핀(1202) 내에 제 1 채널(1232)을 가지고, PFinFET(1204)은 핀(1204) 내에 제 2 채널(1234)을 가진다. NFinFET(1202)의 경우, 캐리어(전자)는 결정 방위 <100>인 방향(1236)을 따라 소스(1206)으로부터 드레인(1208)으로 채널(1232)를 통해 흐른다. PFinFET(1204)의 경우, 캐리어(정공)는 결정 방위 <110>인 방향(1238)을 따라 소스(1222)로부터 드레인(1224)으로 채널(1234)을 통해 흐른다. 채널에 대해 각각의 결정 방위를 갖는 NFINFET 및 PFinFET을 갖는 반도체 구조물(200)을 제공함으로써, 캐리어 이동도 및 소자 성능이 향상된다.
FinFET의 구조물 및 형성은 이하에 더 설명된다. 제 1 영역(602) 내의 게이트(1212)는 채널 상에 배치된 게이트 유전체 피처, 및 게이트 유전체 피처 상에 배치된 게이트 전극을 포함한다. 게이트는 게이트 전극의 측벽 상에 배치된 게이트 스페이서를 더 포함할 수 있다. 게이트 유전체 피처는 실리콘 산화물과 같은 게이트 유전체 재료 또는 높은 유전 상수(하이-k 유전체 재료)를 갖는 적절한 유전체 재료를 포함한다. 본 실시예에 있어서, 게이트 유전체 피처는 하나 보다 많은 유전체 재료층을 포함한다. 예를 들어, 게이트 유전체 피처는 실리콘 산화물과 같은 계면 유전체층 및 계면층 상의 하이-k 유전체 재료층을 포함한다.
게이트 전극은 도핑된 폴리실리콘, 금속, 금속 합금, 금속 실리사이드 또는 이들의 조합과 같은 도전성 재료층을 포함한다. 일부 실시예에 있어서, 게이트 전극은 하나보다 많은 도전성 재료층을 포함한다. 예를 들어, 게이트 전극은 게이트 유전체 피처 상에 적절한 일 함수를 갖는 제 1 도전성 층 및 제 1 도전성 층 상의 제 2 도전성 층을 포함한다. n형 FinFET에 대한 일 실시예에 있어서, 제 1 도전성 층은 티타늄 또는 티타늄 알루미늄을 포함한다. 또 다른 예에서, 제 2 도전성 층은 알루미늄, 텅스텐, 구리, 도핑된 폴리실리콘 또는 이들의 조합을 포함한다.
유사하게, 제 2 영역(604) 내의 게이트(1226)는 또한 게이트 유전체층 및 게이트 전극을 포함한다. 제 2 영역(604) 내의 게이트 전극은 제 1 영역(602) 내의 게이트(1212)와 유사한 구조물을 가질 수 있다. 그러나, 도전성 재료(들)는 상이할 수 있다. 예를 들어, 제 2 영역(604)에서, 게이트 전극은 제 1 도전성 재료층(예를 들어, 탄탈륨 질화물 또는 티타늄 질화물) 및 제 2 도전성 재료층(예를 들어, 알루미늄, 텅스텐, 구리, 도핑된 폴리실리콘 또는 이들의 조합)을 포함한다. NFET 및 PFET에 대한 제 1 도전성 층은 최적화된 문턱 전압에 대해 상이한 일 함수로 설계된다.
게이트(1212 또는 1226)는 다양한 증착 공정 및 패터닝을 포함하는 절차에 의해 형성된다. 게이트의 형성은 일부 실시예에 따라 더 설명된다. 일 실시예에 있어서, 계면층은 반도체 기판 상에(특히, 채널 상에) 형성된다. 계면층은 원자층 증착(ALD), 열적 산화 또는 UV-오존 산화와 같은 적절한 기술에 의해 형성된 실리콘 산화물을 포함할 수 있다. 계면층은 10 옹스트롬 미만의 두께를 가질 수 있다. 하이-k 유전체 재료층이 계면층 상에 형성된다. 하이-k 유전체층은 열적 실리콘 산화물의 유전 상수보다 높은 유전 상수, 약 3.9를 갖는 유전체 재료를 포함한다. 하이-k 유전체 재료층은 ALD 또는 다른 적절한 기술과 같은 적절한 공정에 의해 형성된다. 하이-k 유전체 재료층을 형성하기 위한 다른 방법은 금속 유기 화학적 기상 증착(metal organic chemical vapor deposition; MOCVD), 물리적 기상 증착(physical vapor deposition; PVD), UV-오존 산화 또는 분자 빔 에피택시(molecular beam epitaxy; MBE)를 포함한다. 일 실시예에 있어서, 하이-k 유전체 재료는 HfO2를 포함한다. 대안적으로, 하이-k 유전체 재료층은 금속 질화물, 금속 실리케이트 또는 다른 금속 산화물을 포함한다. 계면층 및 하이-k 유전체 재료층이 게이트 유전체층을 구성한다.
일부 실시예에 있어서, 게이트 전극은 폴리실리콘을 포함한다. 폴리실리콘층은 CVD와 같은 적절한 기술에 의해 게이트 유전체층 상에 형성된다. 일 실시예에 있어서, 캡핑(capping)층은 PVD와 같은 적절한 기술에 의해 하이-k 유전체 재료층과 폴리실리콘층 사이에 추가로 형성될 수 있다. 캡핑층은 일부 실시예에서 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 이들의 조합을 포함할 수 있다. 캡핑층은 확산 배리어, 에칭 정지 및/또는 보호와 같은 하나 이상의 기능을 수행할 수 있다.
증착 후에, 게이트 재료층은 게이트 스택(또는 복수의 게이트 스택)을 형성하기 위해 패터닝된다. 게이트 스택의 패터닝은 리소그래피 공정 및 에칭을 포함한다. 리소그래피 공정은 패터닝된 레지스트층을 형성한다. 일 예에서, 리소그래피 공정은 레지스트 코팅, 소프트 베이킹, 노광, 노광후 베이킹(post-exposure baking; PEB), 현상 및 하드 베이킹을 포함한다. 그 후, 패터닝된 레지스트층을 에칭 마스크로서 사용하여 에칭함으로써 게이트 스택 재료층이 패터닝된다. 에칭 공정은 하나 이상의 에칭 단계를 포함할 수 있다. 예를 들어, 각각의 게이트 스택 재료층을 에칭하기 위해 상이한 에칭제를 이용한 다수의 에칭 단계가 적용될 수 있다.
다른 실시예에 있어서, 게이트 스택 재료층의 패터닝은 대안적으로 에칭 마스크로서 하드 마스크를 사용할 수 있다. 하드 마스크는 실리콘 질화물, 실리콘 질화물, 실리콘 산화물, 다른 적절한 재료, 또는 이들의 조합을 포함할 수 있다. 하드 마스크층은 게이트 스택 재료층 상에 증착된다. 패터닝된 레지스트층은 리소그래피 공정에 의해 하드 마스크층 상에 형성된다. 그 다음, 패터닝된 레지스트층의 개구부를 통해 하드 마스크가 에칭됨으로써 패터닝된 하드 마스크를 형성한다. 패터닝된 레지스트층은 이후에 습식 박리 또는 플라즈마 애싱과 같은 적절한 공정을 사용하여 제거될 수 있다.
게이트 스페이서는 유전체 재료를 포함하고 하나 이상의 막을 가질 수 있다. 일부 실시예에 있어서, 게이트 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함한다. 게이트 스페이서는 증착 및 이방성 에칭(예를 들어, 건식 에칭)에 의해 형성된다.
일부 실시예에 있어서, 소스 및 드레인 피처는 이온 주입과 같은 적절한 공정에 의해 핀 피처 내에 형성된 경도핑 드레인(light-doped drain; LDD) 피처를 더 포함할 수 있다. LDD 피처는 채널과는 반대인 도핑형을 갖는다. 예를 들어 nFET의 경우, 채널은 p형이고 LDD 피처는 n형이다. pFET에 대한 또 다른 예에서, 채널은 n형이고 LDD 피처는 p형이다. LDD 피처 및 게이트 스택은 집합적 절차로 형성될 수 있다. 예를 들어, 게이트 스택 재료층은 게이트 유전체층 및 게이트 전극층을 형성하기 위해 증착 및 패터닝되고; LDD 피처는 LDD 피처를 제약하기 위해 더미 게이트 스택(및 STI 피처)을 사용하는 이온 주입에 의해 형성되고; 그 다음에 스페이서가 형성된다. 다른 실시예에 있어서, LDD 피처는 선택사항이며, 반도체 구조물(200)로부터 제거될 수 있다.
일부 대안적인 실시예에 있어서, 게이트 스택은 게이트 대체 공정에 의해 형성될 수 있다. 게이트 대체 공정은 더미 게이트를 형성하는 단계; 소스 및 드레인 피처를 형성하는 단계; 더미 게이트를 제거하는 단계; 그 후 하이-k 유전체 재료의 게이트 유전체층 및 금속 게이트 전극을 포함하는 최종 게이트를 형성하는 단계를 포함한다. 다양한 실시예에 있어서, 게이트 대체 공정은 더미 게이트 내의 게이트 유전체층 및 게이트 전극 모두가 제거되고 최종 게이트 스택에 의해 대체되는 하이-k 라스트 공정일 수 있다.
일부 대안적인 실시예에 있어서, 소스 및 드레인 피처는 변형된 효과를 위해 상이한 반도체 재료를 가지며, 에칭에 의해 소스 및 드레인 영역을 리세싱하는 단계; 및 에피택셜 성장에 의해 상이한 반도체(채널 재료와는 상이함)로 리세스를 충전하는 단계를 포함하는 절차에 의해 형성될 수 있다. 일부 실시예에 있어서, 반도체 재료는, 대응하는 캐리어 이동도가 증가되도록, 채널 영역에서 적절한 변형된 효과를 위해 선택된다. 예를 들어, 소스 및 드레인 피처를 위한 반도체 재료는 실리콘 카바이드 또는 실리콘 게르마늄을 포함한다.
소스 및 드레인 피처는 하나 이상의 이온 주입에 의해 형성될 수 있다. 예로서 NMOS 트랜지스터를 사용하는 다음의 설명과 MMOS 트랜지스터의 소스 및 드레인 피처의 형성은 유사하다. 일부 실시예에 있어서, NMOS 트랜지스터를 위한 소스 및 드레인 피처는 LDD 피처를 형성하기 위한 제 1 이온 주입 및 S/D 피처를 형성하기 위한 제 2 이온 주입을 포함하는 이온 주입 절차에 의해 형성된다. 다른 실시예에 있어서, 게이트 스택의 형성과 소스 및 드레인 피처의 형성은 집합적인 절차로 통합된다. 실시예를 발전시키면, 게이트 스택이 증착되고 패터닝되며; 제 1 이온 주입이 핀 활성 영역에 적용되어 LDD 피처를 형성하고; 게이트 스페이서가 적절한 공정(예를 들어, 유전체 증착 및 건식 에칭)에 의해 게이트 스택의 측벽 상에 형성되고; 제 2 이온 주입이 핀 활성 영역에 적용되어 S/D 피처를 형성한다.
방법(100)은 상술된 동작들 이전, 도중 및/또는 이후에 다른 동작들을 더 포함한다. 예를 들어, 방법(100)은 반도체 구조물(200) 상에 층간 유전체 재료(interlayer dielectric material; ILD)을 형성하는 동작을 더 포함한다. ILD는 실리콘 산화물, 로우-k 유전체 재료 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다. 일부 실시예에서, ILD의 형성은 증착 및 CMP를 포함한다.
방법(100)은 기능 회로를 형성하기 위해 다양한 디바이스를 결합시키는 다층 상호접속 구조물을 형성하는 동작을 포함한다. 다층 상호접속 구조물은 비아 피처 또는 접촉 피처와 같은 수직 상호접속부 및 금속 라인과 같은 수평 상호접속부를 포함한다. 다양한 상호접속 피처는 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 도전성 재료를 구현할 수 있다. 일 실시예에 있어서, 다마신 및/또는 이중 다마신 공정이 구리 관련 다층 상호접속 구조물을 형성하는데 사용된다.
본 발명개시는 반도체 구조물 및 이를 제조하는 방법을 제공한다. 반도체 구조물은 NFinFET을 위한 제 1 핀형 활성 영역 및 PFinFET을 위한 제 2 핀형 활성 영역을 포함한다. 제 1 핀형 활성 영역 및 제 2 핀형 활성 영역은 향상된 이동도 및 장치 성능을 제공하기 위해, 결정 방위가 상이한 채널들을 가지며, 특히 NFinFET의 채널은 결정 방위 <100>을 따르고, PFinFET의 채널은 결정 방위 <110>을 따른다. 방법은 상기 결정 방위가 성취되도록 2개의 반도체 기판을 회전시키면서 접합하는 단계를 포함한다. 또한, 채널를 위해 실리콘 게르마늄을 사용함으로써 향상된 이동도를 위해 PFinFET용 채널도 변형된다.
본 발명개시의 실시예는 기존 기술에 걸쳐 이점을 제공하고, 다른 실시예가 상이한 이점을 제공할 수 있지만, 모든 이점이 본 명세서에서 반드시 논의되지는 않으며, 모든 실시예에 대해 구체적인 이점이 요구되지 않음이 이해된다. 개시된 방법 및 구조물을 이용함으로써, NFinFET에 대한 전자 이동도 및 PFinFET에 대한 전자 이동도 둘 모두는, 일부 예들에 따라 도 13a 및 도 13b에 예시된 바와 같이 향상된다. 도 13a는 NFinFET(1202)의 전자 이동도 대 대응하는 핀(1202)의 폭에 대한 실험 데이터(1302)를 예시한다. 도 13b는 PFinFET(1204)의 정공 이동도 대 대응하는 핀(1204)의 폭의 실험 데이터(1304)를 예시한다. 데이터(1306)은 결정 방위 <110>을 따르는 채널을 갖는 NFinFET로부터의 기준 데이터이고, 데이터(1308)은 실리콘 게르마늄으로부터의 변형이 없는 PFinFET로부터의 기준 데이터이다. 상기 실험 데이터로부터, NFinFET(1202) 및 PFinFET(1204)에 대한 이동도 모두가 향상된다는 것이 명백히 보여진다. 특히, 핀은 피처들 사이에 비교적 근접한 간격을 생성하도록 패터닝될 수 있고, 그에 대해 상기 설명이 적합하다. 또한, 맨드렐이라고도 지칭되는 FinFET의 핀을 형성하는데 사용되는 스페이서는 상기 발명개시에 따라 처리될 수 있다. 반대로, 평면 디바이스에 대한 기존의 방법 및 구조물은 NFET 및 PFET 모두를 최적화하고 향상시키기 위한 조합을 제공할 수 없다.
따라서, 본 발명개시는 일부 실시예에 따른 반도체 구조물을 제공한다. 반도체 구조물은 제 1 영역 및 제 2 영역을 갖는 반도체 기판; 제 1 영역 내에 배치되고, 제 1 방향으로 배향되며, 제 1 방향을 따라 결정 방위 <100>을 갖는, 제 1 반도체 재료의 제 1 핀 활성 영역; 및 제 2 영역 내에 배치되고, 제 1 방향으로 배향되며, 제 1 방향을 따라 결정 방위 <110>을 갖는, 제 2 반도체 활성 재료의 제 2 핀 활성 영역을 포함한다.
본 발명은 또한 일부 실시예에 따른 반도체 구조물을 제조하는 방법을 제공한다. 상기 방법은 대응하는 결정 방위 <001>이 45도 회전을 갖도록 제 1 반도체 기판과 제 2 반도체 기판을 접합하는 단계; 제 1 영역을 덮고 제 2 영역을 노출시키도록 제 2 반도체 기판 상에 패터닝된 마스크를 형성하는 단계; 제 1 반도체 기판을 노출시키도록 제 2 영역 내의 제 2 반도체 기판을 에칭하는 단계; 제 2 영역 내의 제 1 반도체 기판 상에 제 2 반도체 재료를 에피택셜 성장시키는 단계; 및 제 1 영역 내의 제 1 핀 활성 영역 및 제 2 영역 내의 제 2 핀 활성 영역을 형성하기 위해 제 2 반도체 기판 및 제 2 반도체 재료를 패터닝하는 단계를 포함한다. 제 1 핀 활성 영역은 제 1 방향으로 배향되고, 제 1 방향을 따라 결정 방위 <100>을 가진다. 제 2 핀 활성 영역은 제 1 방향으로 배향되고 제 1 방향을 따라 결정 방위 <110>을 가진다.
본 발명은 일부 실시예에 따른 반도체 구조물을 제공한다. 반도체 구조물은 제 1 영역 및 제 2 영역을 갖는 반도체 기판; 제 1 영역 내에 배치되고, 제 1 방향으로 배향되고, 유전체 피처에 의해 상기 반도체 기판으로부터 격리되며, 제 1 방향을 따라 결정 방위 <100>을 갖는, 제 1 반도체 재료의 제 1 핀 활성 영역; 제 2 영역 내에 배치되고, 제 1 방향으로 배향되며, 제 1 방향을 따라 결정 방위 <110>을 갖는, 제 2 반도체 재료의 제 2 핀 활성 영역; 제 1 핀 활성 영역 상에 형성된 n형 핀 전계 효과 트랜지스터(n-type fin field-effect transistor; NFinFET); 및 제 2 핀 활성 영역 상에 형성된 p형 핀 전계 효과 트랜지스터(p-type fin field-effect transistor; PFinFET)를 포함한다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 반도체 구조물에 있어서,
제 1 영역 및 제 2 영역을 갖는 반도체 기판;
상기 제 1 영역 내에 배치되고, 제 1 방향으로 배향되며, 상기 제 1 방향을 따라 결정 방위 <100>을 갖는, 제 1 반도체 재료의 제 1 핀 활성 영역; 및
상기 제 2 영역 내에 배치되고, 상기 제 1 방향으로 배향되며, 상기 제 1 방향을 따라 결정 방위 <110>을 갖는, 제 2 반도체 활성 재료의 제 2 핀 활성 영역
을 포함하는, 반도체 구조물.
실시예 2. 실시예 1에 있어서,
상기 제 1 영역 내의 상기 제 1 핀 활성 영역 상에 형성된 n형 전계 효과 트랜지스터(n-type field-effect transistor; nFET); 및
상기 제 2 영역 내의 상기 제 2 핀 활성 영역 상에 형성된 p형 전계 효과 트랜지스터(p-type field-effect transistor; pFET)
를 더 포함하는, 반도체 구조물.
실시예 3. 실시예 2에 있어서,
상기 제 1 반도체 재료는 실리콘이고, 상기 제 2 반도체 재료는 실리콘 게르마늄인 것인, 반도체 구조물.
실시예 4. 실시예 3에 있어서,
상기 제 2 핀 활성 영역은 유전체 피처의 상부면과 동일 평면 상에 있는 상부면을 갖는 실리콘층을 포함하는 것인, 반도체 구조물.
실시예 5. 실시예 1에 있어서,
상기 반도체 기판으로부터 제 1 핀 활성 영역을 격리하도록 구성된 유전체 피처로서, 실리콘 산화물 피처인 상기 유전체 피처
를 더 포함하는, 반도체 구조물.
실시예 6. 실시예 5에 있어서,
상기 반도체 기판 내에 형성된 쉘로우 트랜치 격리(shallow trench isolation; STI) 피처로서, 상기 유전체 피처의 측벽에 직접 접촉하는 측벽을 갖는 상기 STI 피처
를 더 포함하는, 반도체 구조물.
실시예 7. 실시예 6에 있어서,
상기 STI 피처의 상부면은 상기 유전체 피처의 상부면과 동일 평면 상에 있고, 상기 STI 피처의 하부면은 상기 유전체 피처의 하부면 아래에 있는 것인, 반도체 구조물.
실시예 8. 실시예 1에 있어서,
상기 제 1 핀 활성 영역과 상기 제 2 핀 활성 영역 각각은(100) 결정면 상에 상부면을 갖는 결정질 구조물로된 것인, 반도체 구조물.
실시예 9. 실시예 1에 있어서,
상기 반도체 기판은 상기 제 1 방향을 따라 결정 방위 <001>을 갖는 실리콘 기판인 것인, 반도체 구조물.
실시예 10. 실시예 1에 있어서,
상기 반도체 기판은 상기 제 1 방향을 따라 결정 방위 <110>을 갖는 실리콘 기판인 것인, 반도체 구조물.
실시예 11. 방법에 있어서,
대응하는 결정 방위 <001>이 45도 회전을 갖도록 제 1 반도체 기판과 제 2 반도체 기판을 접합하는 단계;
제 1 영역을 덮고 제 2 영역을 노출시키도록 상기 제 2 반도체 기판 상에 패터닝된 마스크를 형성하는 단계;
상기 제 1 반도체 기판을 노출시키도록 상기 제 2 영역 내의 상기 제 2 반도체 기판을 에칭하는 단계;
상기 제 2 영역 내의 상기 제 1 반도체 기판 상에 제 2 반도체 재료를 에피택셜 성장시키는 단계; 및
상기 제 1 영역 내의 제 1 핀 활성 영역 및 상기 제 2 영역 내의 제 2 핀 활성 영역을 형성하기 위해 상기 제 2 반도체 기판 및 상기 제 2 반도체 재료를 패터닝하는 단계
를 포함하고,
상기 제 1 핀 활성 영역은 제 1 방향으로 배향되고 상기 제 1 방향을 따라 결정 방위 <100>을 가지며, 상기 제 2 핀 활성 영역은 제 1 방향으로 배향되고 상기 제 1 방향을 따라 결정 방위 <110>을 갖는 것인, 방법.
실시예 12. 실시예 11에 있어서,
상기 제 1 반도체 기판과 상기 제 2 반도체 기판을 접합하는 단계는 실리콘 산화물층에 의해 상기 제 1 반도체 기판과 상기 제 2 반도체 기판을 접합하는 단계를 포함하는 것인, 방법.
실시예 13. 실시예 12에 있어서,
상기 제 2 영역 내의 상기 제 2 반도체 기판의 에칭은 상기 제 1 반도체 기판이 상기 제 2 영역 내에서 노출될 때까지 상기 실리콘 산화물층을 통해 더 에칭하는 단계를 포함하는 것인, 방법
실시예 14. 실시예 13에 있어서,
상기 제 2 영역 내의 상기 제 2 반도체 기판의 에칭은 상기 제 2 영역 내의 상기 제 1 반도체 기판을 더 리세싱하는 것을 포함하는 것인, 방법.
실시예 15. 실시예 11에 있어서,
상기 제 1 및 제 2 반도체 기판은 실리콘 기판이고;
상기 제 2 영역 내의 상기 제 1 반도체 기판 상에 상기 반도체 재료를 에피택셜 성장하는 단계는 실리콘 게르마늄을 에피택셜 성장시키는 단계를 포함하는 것인, 방법.
실시예 16. 실시예 11에 있어서,
상기 제 2 반도체 기판에 제 1 연마 공정을 수행하여 평탄화된 상부면을 형성하는 단계
를 더 포함하는 것인, 방법.
실시예 17. 실시예 11에 있어서,
상기 제 2 반도체 기판 및 상기 반도체 재료를 패터닝하는 단계는,
상기 제 2 반도체 기판 및 상기 반도체 재료 내에 트렌치를 형성하는 단계,
상기 트렌치를 유전체 재료로 충전하는 단계,
제 2 연마 공정을 수행하는 단계, 및
상기 제 1 핀 활성 영역 및 상기 제 2 핀 활성 영역을 형성하기 위해 상기 유전체 재료를 리세싱하는 단계를 포함하는 것인, 방법.
실시예 18. 실시예 11에 있어서,
상기 제 1 영역 내의 상기 제 1 핀 활성 영역 상에 음의(negative) 도전성을 갖는 제 1 전계 효과 트랜지스터(field-effect transistor; FET), 및 상기 제 2 영역 내의 상기 제 2 핀 활성 영역 상에 양의(positive) 도전성을 갖는 제 2 FET을 형성하는 단계
를 더 포함하는, 방법.
실시예 19. 반도체 구조물에 있어서,
제 1 영역 및 제 2 영역을 갖는 반도체 기판;
상기 제 1 영역 내에 배치되고, 제 1 방향으로 배향되고, 유전체 피처에 의해 상기 반도체 기판으로부터 격리되며, 상기 제 1 방향을 따라 결정 방위 <100>을 갖는, 제 1 반도체 재료의 제 1 핀 활성 영역;
상기 제 2 영역 내에 배치되고, 제 1 방향으로 배향되며, 상기 제 1 방향을 따라 결정 방위 <110>을 갖는, 제 2 반도체 재료의 제 2 핀 활성 영역;
상기 제 1 핀 활성 영역 상에 형성된 n형 핀 전계 효과 트랜지스터(n-type fin field-effect transistor; NFinFET); 및
상기 제 2 핀 활성 영역 상에 형성된 p형 핀 전계 효과 트랜지스터(p-type fin field-effect transistor; PFinFET)
를 포함하는, 반도체 구조물.
실시예 20. 실시예 19에 있어서,
상기 제 1 반도체 재료는 실리콘이고, 상기 제 2 반도체 재료는 실리콘 게르마늄인 것인, 반도체 구조물.

Claims (10)

  1. 반도체 구조물에 있어서,
    제 1 영역 및 제 2 영역을 갖는 반도체 기판;
    상기 제 1 영역 내에 배치되고, 제 1 방향으로 배향되며, 상기 제 1 방향을 따라 결정 방위 <100>을 갖는, 제 1 반도체 재료의 제 1 핀 활성 영역; 및
    상기 제 2 영역 내에 배치되고, 상기 제 1 방향으로 배향되며, 상기 제 1 방향을 따라 결정 방위 <110>을 갖는, 제 2 반도체 활성 재료의 제 2 핀 활성 영역
    을 포함하는, 반도체 구조물.
  2. 제 1 항에 있어서,
    상기 제 1 영역 내의 상기 제 1 핀 활성 영역 상에 형성된 n형 전계 효과 트랜지스터(n-type field-effect transistor; nFET); 및
    상기 제 2 영역 내의 상기 제 2 핀 활성 영역 상에 형성된 p형 전계 효과 트랜지스터(p-type field-effect transistor; pFET)
    를 더 포함하는, 반도체 구조물.
  3. 제 2 항에 있어서,
    상기 제 1 반도체 재료는 실리콘이고, 상기 제 2 반도체 재료는 실리콘 게르마늄인 것인, 반도체 구조물.
  4. 제 1 항에 있어서,
    상기 반도체 기판으로부터 제 1 핀 활성 영역을 격리하도록 구성된 유전체 피처로서, 실리콘 산화물 피처인 상기 유전체 피처
    를 더 포함하는, 반도체 구조물.
  5. 제 4 항에 있어서,
    상기 반도체 기판 내에 형성된 쉘로우 트랜치 격리(shallow trench isolation; STI) 피처로서, 상기 유전체 피처의 측벽에 직접 접촉하는 측벽을 갖는 상기 STI 피처
    를 더 포함하는, 반도체 구조물.
  6. 제 1 항에 있어서,
    상기 제 1 핀 활성 영역과 상기 제 2 핀 활성 영역 각각은(100) 결정면 상에 상부면을 갖는 결정질 구조물로된 것인, 반도체 구조물.
  7. 제 1 항에 있어서,
    상기 반도체 기판은 상기 제 1 방향을 따라 결정 방위 <001> 또는 결정 방위 <110>을 갖는 실리콘 기판인 것인, 반도체 구조물.
  8. 방법에 있어서,
    대응하는 결정 방위 <001>이 45도 회전을 갖도록 제 1 반도체 기판과 제 2 반도체 기판을 접합하는 단계;
    제 1 영역을 덮고 제 2 영역을 노출시키도록 상기 제 2 반도체 기판 상에 패터닝된 마스크를 형성하는 단계;
    상기 제 1 반도체 기판을 노출시키도록 상기 제 2 영역 내의 상기 제 2 반도체 기판을 에칭하는 단계;
    상기 제 2 영역 내의 상기 제 1 반도체 기판 상에 제 2 반도체 재료를 에피택셜 성장시키는 단계; 및
    상기 제 1 영역 내의 제 1 핀 활성 영역 및 상기 제 2 영역 내의 제 2 핀 활성 영역을 형성하기 위해 상기 제 2 반도체 기판 및 상기 제 2 반도체 재료를 패터닝하는 단계
    를 포함하고,
    상기 제 1 핀 활성 영역은 제 1 방향으로 배향되고 상기 제 1 방향을 따라 결정 방위 <100>을 가지며, 상기 제 2 핀 활성 영역은 제 1 방향으로 배향되고 상기 제 1 방향을 따라 결정 방위 <110>을 갖는 것인, 방법.
  9. 제 8 항에 있어서,
    상기 제 1 반도체 기판과 상기 제 2 반도체 기판을 접합하는 단계는 실리콘 산화물층에 의해 상기 제 1 반도체 기판과 상기 제 2 반도체 기판을 접합하는 단계를 포함하는 것인, 방법.
  10. 반도체 구조물에 있어서,
    제 1 영역 및 제 2 영역을 갖는 반도체 기판;
    상기 제 1 영역 내에 배치되고, 제 1 방향으로 배향되고, 유전체 피처에 의해 상기 반도체 기판으로부터 격리되며, 상기 제 1 방향을 따라 결정 방위 <100>을 갖는, 제 1 반도체 재료의 제 1 핀 활성 영역;
    상기 제 2 영역 내에 배치되고, 제 1 방향으로 배향되며, 상기 제 1 방향을 따라 결정 방위 <110>을 갖는, 제 2 반도체 재료의 제 2 핀 활성 영역;
    상기 제 1 핀 활성 영역 상에 형성된 n형 핀 전계 효과 트랜지스터(n-type fin field-effect transistor; NFinFET); 및
    상기 제 2 핀 활성 영역 상에 형성된 p형 핀 전계 효과 트랜지스터(p-type fin field-effect transistor; PFinFET)
    를 포함하는, 반도체 구조물.
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