JP2008227026A - 半導体装置の製造方法 - Google Patents

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Abstract


【課題】２枚のウェーハを貼り合わせた半導体基板を用い、回路設計上の制約を抑え、高い移動度を有するチャネル面を備えたｎ型、ｐ型のＦｉｎＦＥＴを形成できる半導体装置の製造方法を提供する。
【解決手段】｛１００｝結晶面方位を有する第１および第２の半導体ウェーハとを、互いの＜１１０＞方向が一致しないよう回転させて貼り合わせることによって形成された半導体基板を準備するステップと、この半導体基板の表面に、第１の半導体ウェーハと一致する＜１１０＞方向を有する第１の半導体領域と、第２の半導体ウェーハと一致する＜１１０＞方向を有する第２の半導体領域とを形成するステップと、第１の半導体領域に、ｐ型のＦｉｎＦＥＴを形成するステップと、第２の半導体領域にｐ型のＦｉｎＦＥＴに対し、チャネル方向が平行または垂直となるようにｎ型ＦｉｎＦＥＴを形成するステップを有することを特徴とする半導体装置の製造方法。
【選択図】図１

Description

本発明は、電界効果トランジスタを有する半導体装置の製造方法に関し、特に、Ｆｉｎ型チャネルトランジスタを有する半導体装置の製造方法に関する。
ＬＳＩの高性能化には、その基本構成素子である電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の性能向上が重要である。これまで、素子性能の向上は素子の微細化により進められてきたが、今後については微細化によることの限界が指摘されている。電界効果トランジスタの性能は、オン動作時の駆動電流の大きさと、オフ時のチャネルリークの小ささで決定される。国際半導体ロードマップ（ＩＴＲＳロードマップ）によると４５ｎｍ世代以降においては、大駆動電流、小リーク電流を達成するために複数のブレークスルーが必要とされている。
チャネルリーク電流の低減に関しては、短チャネル効果に対する耐性が高いことから、チャネル領域を完全空乏化したＦＤ（Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ）デバイスが次世代の基本素子構造として期待されている。中でも注目されているのは、薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたトランジスタと、Ｆｉｎ型チャネルトランジスタ（以下、ＦｉｎＦＥＴともいう）である。
Ｆｉｎ型チャネルトランジスタは、基板に対して垂直方向に立ち上がった板のようなチャネルを持つ、マルチゲートトランジスタの一種で、そのチャネル領域の形状からＦｉｎ型チャネルトランジスタと呼ばれる。
また、大駆動電流達成に関しては、チャネル領域への歪印加や、半導体基板の面方位エンジニアリングが提案されている。ここで、半導体基板の面方位エンジニアリングとは、電子をキャリアとするｎ型のトランジスタ、正孔をキャリアとするｐ型のトランジスタそれぞれについて、チャネル面の結晶面方位をキャリア移動度の観点から最適化しようとするアプローチである。現在、ＬＳＩを形成する半導体基板材料として最も一般的に用いられるシリコンについては、電子と正孔で高移動度を示す面方位が異なっている。すなわち、電子については（１００）面、正孔については（１１０）面の＜１１０＞方向の移動度がもっとも高くなる。
半導体基板の面方位エンジニアリングとして、平面トランジスタについては、異なる結晶面方位を有する半導体ウェーハを貼り合わせた半導体基板を用いる方法が提案されている（例えば、非特許文献１）。
Ｍ．Ｙａｎｇ ｅｔ ａｌ．， ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．， ｐｐ４５３−４５６（２００３）．
上記のように、短チャネル効果の抑制には、Ｆｉｎ型チャネルトランジスタが大変有望である。そして、Ｆｉｎ型チャネルトランジスタにおいては、面方位エンジニアリングを行う場合、垂直に立ち上がったチャネル領域を切り出す方向によって、チャネル面の面方位を選択することができるという利点がある。
もっとも、従来通り、シリコンの（１００）面上にＦｉｎ型チャネルトランジスタを素子とするＬＳＩを形成する場合、大駆動電流を得ようとすると、その結晶構造上、ｎ型のトランジスタとｐ型のトランジスタとで、チャネル領域を切り出す方向を４５度回転させる必要がある。すなわち、ｎ型のトランジスタのチャネル面を（１００）面、ｐ型のトランジスタのチャネル面を（１１０）面とするには、それぞれのチャネル方向を、平行または垂直となるように配置できない。このため、ｎ型のトランジスタとｐ型のトランジスタの両方を用いるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路設計上の大きな制約となっている。そして、この回路設計上の制約ゆえに、ＬＳＩの高集積化が妨げられている。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、２枚のウェーハを貼り合わせた半導体基板を用いることにより、回路設計上の大きな制約を与えることなく、高い移動度を有するチャネル面を備えたｎ型、ｐ型のＦｉｎ型チャネルトランジスタを形成することを可能とする半導体装置の製造方法を提供することにある。
本発明の第１の態様の半導体装置の製造方法は、
｛１００｝結晶面方位を有する第１の半導体ウェーハと、｛１００｝結晶面方位を有する第２の半導体ウェーハとを、前記第１の半導体ウェーハの＜１１０＞方向と、前記第２の半導体ウェーハの＜１１０＞方向とが一致しないよう貼り合わせた半導体基板を準備するステップと、
前記半導体基板の表面に、前記第１の半導体ウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第１の半導体領域と、前記第２の半導体ウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第２の半導体領域とを形成するステップと、
前記第１の半導体領域にチャネル面が｛１１０｝面となるようｐ型のＦｉｎ型チャネルトランジスタを形成するステップと、
前記第２の半導体領域に、前記ｐ型のＦｉｎ型チャネルトランジスタのチャネル方向に対し、チャネル方向が平行または垂直となるようにｎ型のＦｉｎ型チャネルトランジスタを形成するステップを有することを特徴とする。
ここで、前記第１の半導体ウェーハと前記第２の半導体ウェーハとのいずれか一方または両方が、ＳｉｘＧｅ１−ｘ（０＜ｘ≦１）で形成されていることが望ましい。
ここで、前記半導体基板を準備する工程において、前記第１の半導体ウェーハの＜１１０＞方向と、前記第２の半導体ウェーハの＜１１０＞方向とが４５±２度の角度を有するよう貼り合わせたことが望ましい。
ここで、前記半導体基板がＳＯＩ基板であることが望ましい。
ここで、前記半導体基板がＳＯＩ基板であって、前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタが、ＳＯＩ構造を有するよう形成することが望ましい。
ここで、前記半導体基板が、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを直接接合するよう貼り合わせたことが望ましい。
ここで、前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタのソース領域およびドレイン領域が、ショットキー接合を有するよう形成することが望ましい。
ここで、前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタのソース領域およびドレイン領域が、偏析ショットキー接合を有するよう形成することが望ましい。
そして、前記第１の半導体領域または前記第２の半導体領域に、ｐ型のプレーナ型トランジスタまたはｎ型のプレーナ型トランジスタを形成するステップを有することが望ましい。
本発明の第２の態様の半導体装置の製造方法は、
｛１００｝結晶面方位を有する第１の半導体ウェーハと、｛１００｝結晶面方位を有する第２の半導体ウェーハとを、前記第１の半導体ウェーハの＜１１０＞方向と、前記第２の半導体ウェーハの＜１１０＞方向とが一致しないよう貼り合わせた半導体基板を準備するステップと、
前記半導体基板の表面に、前記第１の半導体ウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第１の半導体領域と、前記第２の半導体ウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第２の半導体領域とを形成するステップと、
前記第２の半導体領域に、チャネル面が｛１００｝面となるようｎ型のＦｉｎ型チャネルトランジスタを形成するステップと、
前記第１の半導体領域に、前記ｎ型のＦｉｎ型チャネルトランジスタのチャネル方向に対し、チャネル方向が平行または垂直となるようにｐ型のＦｉｎ型チャネルトランジスタを形成するステップを有することを特徴とする。
前記第２の態様において、前記第１の半導体ウェーハと前記第２の半導体ウェーハとのいずれか一方または両方が、ＳｉｘＧｅ１−ｘ（０＜ｘ≦１）で形成されていることが望ましい。
前記第２の態様において、前記半導体基板がＳＯＩ基板であることが望ましい。
前記第２の態様において、、前記半導体基板がＳＯＩ基板であって、前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタが、ＳＯＩ構造を有するよう形成することが望ましい。
前記第２の態様において、、前記半導体基板が、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを直接接合するよう貼り合わせたことが望ましい。
前記第２の態様において、、前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタのソース領域およびドレイン領域が、ショットキー接合を有するよう形成することが望ましい。
前記第２の態様において、前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタのソース領域およびドレイン領域が、偏析ショットキー接合を有するよう形成することが望ましい。
そして、前記第２の態様において、前記第１の半導体領域または前記第２の半導体領域に、ｐ型のプレーナ型トランジスタまたはｎ型のプレーナ型トランジスタを形成するステップを有することが望ましい。
本発明によれば、２枚のウェーハを貼り合わせた半導体基板を用いることにより、回路設計上の大きな制約を与えることなく、高い移動度を有するチャネル面を備えたｎ型、ｐ型のＦｉｎ型チャネルトランジスタを形成することを可能とする半導体装置の製造方法を提供することができる。
以下、図面を用いて本発明の実施の形態について説明する。
なお、実施の形態においては、半導体基板としてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
また、本明細書中においては、（１００）面、（１１０）面と結晶学的に等価な面を代表する表記として、それぞれ、｛１００｝面、｛１１０｝面という表記を用いる。そして、〔１００〕方向、〔１１０〕方向と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。
また、本明細書中においてチャネル面とは、Ｆｉｎ型チャネルトランジスタのゲート絶縁膜とチャネル領域の界面を意味する。
また、本明細書中においてチャネル方向とは、Ｆｉｎ型チャネルトランジスタにおいて、キャリアである電子または正孔が流れる方向を意味する。
また、本明細書中、半導体ウェーハが｛１００｝結晶面方位を有するとの表現は、必ずしも、半導体ウェーハの表面が｛１００｝結晶面と完全に一致する場合に限ることなく、半導体ウェーハの表面が｛１００｝結晶面に対して、±２度程度の傾斜角を有する場合も含むものとする。
また、本明細書中、半導体ウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する半導体領域等の表現における一致するとは、必ずしも完全に一致する場合に限ることなく±２度程度の角度を有する場合も含むものとする。
そして、本明細書中、Ｆｉｎ型チャネルトランジスタのチャネル面が｛１１０｝面となる、あるいは、｛１００｝面となるよう形成するとの表現においても、チャネル面が｛１１０｝面や｛１００｝面に対して、±２度程度の傾斜角を有する場合も含むものとする。
このように、±２度程度の角度範囲を含めるのは、半導体装置の製造上、完全に方向や方位を一致させるのは精度上困難であり、かつ、±２度程度の角度範囲においては本発明の作用・効果を十分に得ることが可能であるからである。
また、表面が（１００）結晶面方位を有する半導体ウェーハは、この（１００）面に対して垂直な＜１００＞結晶軸方向に対して結晶方位的に４回対称となっている。したがって、本明細書中の角度表記においては、角度表記＋ｎ×９０度（ｎ＝０、１、２、３）が、すべて等価な角度として扱われる。例えば、４５度、１３５度、２２５度、３１５度はすべて等価な角度として扱われる。
（第１の実施の形態）
本実施の形態の半導体装置の製造方法においては、まず、表面が（１００）結晶面方位を有する第１のシリコンウェーハと、表面が（１００）結晶面方位を有する第２のシリコンウェーハとを、第１のシリコンウェーハの＜１１０＞方向と、第２のシリコンウェーハの＜１１０＞方向とが４５±２度の角度を有するよう互いに回転させて貼り合わせることによって形成されたＳＯＩ基板を準備する。次に、この半導体基板の表面に、第１のシリコンウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第１の半導体領域と、第２のシリコンウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第２の半導体領域とを形成する。そして、第１の半導体領域に、チャネル面が｛１１０｝面となるようｐ型のＦｉｎ型チャネルトランジスタ（以下ｐＦｉｎＦＥＴともいう）を形成する。さらに、第２の半導体領域に、ｐ型のＦｉｎ型チャネルトランジスタのチャネル方向に対し、チャネル方向が平行または垂直となるように、すなわち、チャネル面が｛１００｝面となるようｎ型のＦｉｎ型チャネルトランジスタ（以下、ｎＦｉｎＦＥＴともいう）を形成する。
以下、本実施の形態について、図面を参照しつつ、より具体的に説明する。
図２は、本実施の形態におけるＳＯＩ基板を準備するステップを説明する図である。図２（ａ）は、貼りあわせ前の２枚のシリコンウェーハを示す斜視図、図２（ｂ）は貼り合わせによって形成された半導体基板の断面図、図２（ｃ）は、貼り合わせによって形成された半導体基板の上面図である。
まず、本実施の形態におけるＳＯＩ基板を準備するステップにおいては、図２（ａ）に示すように、表面が（１００）結晶面方位を有する第１のシリコンウェーハ１０２の表面を、熱酸化することにより、例えば、５０ｎｍ程度の厚さのシリコン酸化膜１０６を形成する。本実施の形態においては、この第１のシリコンウェーハが、最終的に表面に半導体デバイスが形成される、いわゆるボンドウェーハとなる。
次に、同様に、表面が（１００）結晶面方位を有する第２のシリコンウェーハ１０４の表面を、熱酸化することにより、例えば、５０ｎｍ程度の厚さのシリコン酸化膜１０６を形成する。本実施の形態においては、この第２のシリコンウェーハ１０４が、ボンドウェーハの支持基板である、いわゆるベースウェーハとなる。
次に、やはり図２（ａ）に示すように、第１のシリコンウェーハ１０２のシリコン酸化膜１０６面と、第２のシリコンウェーハ１０４のシリコン酸化膜１０６面とを対向させて密着させ、例えば、常温の清浄な雰囲気下で貼り合わせる。
この時、第１のシリコンウェーハの＜１１０＞方向と、第２のシリコンウェーハの＜１１０＞方向とが４５±２度の角度を有するよう互いに回転させて貼り合わせることが、本実施の形態の半導体装置の製造方法の最大の特徴である。
なお、±２度程度の角度範囲を含めるのは、ウェーハの貼り合わせにおいて、完全に方向や方位を一致させるのは精度上困難であり、かつ、±２度程度の角度範囲においては本発明の作用・効果を十分に得ることが可能であるからである。
次に、貼り合わされたＳＯＩ基板１１０に対して、貼り合わせ界面の接合強度増加のため、例えば、８００℃程度の温度で接合熱処理を行う。その後、第１のシリコンウェーハ（本実施の形態においてはＳＯＩ層）１０２を化学的機械研磨（ＣＭＰ）により、所望の厚さ、例えば、２００ｎｍ程度の厚さに薄膜化する。
なお、第１のシリコンウェーハ１０２の薄膜化に関しては、例えば、シリコンウェーハ貼り合わせの前に、ボンドウェーハとなる第１のシリコンウェーハ１０２に水素イオン等を注入し、貼り合わせの後の熱処理によって割断する、公知のスマートカット法等の方法を適用することも可能である。
図２（ｃ）に、本実施の形態のＳＯＩ基板の上面図を示す。図は、ボンドウェーハとなる第１のシリコンウェーハ１０２側から見た図である。実線矢印で示される第１のシリコンウェーハ１０２の＜１１０＞方向が、破線矢印で示される第２のシリコンウェーハの＜１１０＞方向に対して、４５±２度の角度を有している。
図２（ｂ）は、貼り合わせによって準備されるＳＯＩ基板１１０の、第１のシリコンウェーハ１０２の＜１１０＞方向に垂直な断面図である。この断面において、ベースウェーハとなる第２のシリコンウェーハ１０４の断面は、＜１００＞方向に対して垂直となる。
ここで、本実施の形態のＳＯＩ基板１１０の埋め込み酸化膜であるＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）層１０８の厚さは、１００ｎｍ程度である。
次に、以上のようにして準備したＳＯＩ基板に、ｐＦｉｎＦＥＴ、および、ｎＦｉｎＦＥＴを形成する方法について図３〜５、図１を参照しつつ説明する。なお、図３〜５、図１については、紙面に垂直な方向が、第１のシリコンウェーハ（ボンドウェーハ、ＳＯＩ層）１０２については＜１１０＞方向、第２のシリコンウェーハ（ベースウェーハ）１０４については＜１００＞方向となるような断面を図示するものとする。
まず、図３に示すようにＳＯＩ基板表面に、例えば、熱酸化により１００ｎｍ程度の厚さのシリコン酸化膜１１２を形成する。次に、ホトレジスト１１４を、例えば、1μｍ程度シリコン酸化膜１１２上に塗布する。そして、公知のリソグラフィー技術により、後に、ｐＦｉｎＦＥＴが形成される領域にホトレジスト１１４が残るようにパターニングする。
次に、図４に示すように、後に、ｎＦｉｎＦＥＴが形成される領域について、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）により、第１のシリコンウェーハ１０２のシリコン層とＢＯＸ層１０８をエッチングする。このエッチングにより、第２のシリコンウェーハ１０４のシリコン面が露出する。
その後、図５に示すように、ホトレジスト１１４を剥離後、例えば、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、６００℃程度の処理温度で、シリコンを選択成長させる。この選択成長により、露出した第２のシリコンウェーハ１０４のシリコン面上に、第２のシリコンウェーハと同一の結晶方向を有するシリコン層が形成される。そして、選択成長用保護酸化膜となっていたシリコン酸化膜１１２を除去する。その後、ＳＯＩ基板表面を、化学的機械研磨（ＣＭＰ）により平坦化する。
以上のようにして、ＳＯＩ基板表面に、第１のシリコンウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第１の半導体領域１２０と、第２のシリコンウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第２の半導体領域１３０とが形成される。
次に、図１に示すように、第１の半導体領域１２０と第２の半導体領域１３０の境界に、公知の素子分離技術、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、素子分離領域１８０を形成する。
次に、第１の半導体領域１０２に、チャネル面１５４が｛１１０｝面となるようにｐＦｉｎＦＥＴ１５０を形成する。この時、ｐＦｉｎＦＥＴ１５０のチャネル領域１５２は、ＢＯＸ層１０８上に形成されている。このため、ｐＦｉｎＦＥＴ１５０は、ＳＯＩ構造を有することになる。
また、第２の半導体領域１３０には、ｐＦｉｎＦＥＴ１５０のチャネル方向に対して、チャネル方向が平行または垂直となるように、ｎＦｉｎＦＥＴ１６０を形成する。これによって、ｎＦｉｎＦＥＴ１６０のチャンネル面１６４は、｛１００｝面を有することになる。図１には、ｎＦｉｎＦＥＴ１６０のチャネル方向が、ｐＦｉｎＦＥＴ１５０のチャネル方向に対して平行となる場合を図示している。
なお、本実施の形態においては、ｎＦｉｎＦＥＴ１６０のチャネル領域１６２はバルクシリコン上に形成された構造を有している。
次に、Ｆｉｎ型チャネルトランジスタの形成方法の一例について、図６〜図２１を参照しつつ説明する。なお、以下には本実施の形態におけるｐＦｉｎＦＥＴの形成方法について記載する。したがって、図６〜２１は、本実施の形態における第１の半導体領域１２０の一部を示す図面である。
なお、ｎＦｉｎＦＥＴの形成方法については、素子領域の下にＢＯＸ層１０８がないこと、ソース・ドレイン領域を形成する不純物の種類が異なりうること以外は、同一のプロセスで形成可能であるため記載を省略する。
まず、図６の平面図、図６のＡ−Ａ方向の断面図である図７および図６のＢ−Ｂ方向の断面図である図８に示すように、シリコン１００上のＢＯＸ層１０８上のＳＯＩ層上に、チャネルの保護膜として、５０〜１００ｎｍ程度の窒化シリコン膜２１０を、ＬＰＣＶＤ法などを用いて堆積する。その後、公知の素子分離技術を用いて素子分離領域（図示せず）を形成する。
その後、リソグラフィー技術およびＲＩＥ等のエッチング技術により窒化シリコン膜２１０とＳＯＩ層をエッチングし、ＦｉｎＦＥＴの素子領域となるＦｉｎ２０１を形成する。Ｆｉｎの幅（水平方向の厚さ）は、例えば、１０ｎｍとする。この後、閾値調整のための不純物等のチャネル領域への導入を、例えば、斜めイオンインプランテーション技術等を用いて行うことも可能である。
次に、図９の平面図、図９のＣ−Ｃ方向の断面図である図１０および図９のＤ−Ｄ方向の断面図である図１１に示すように、Ｆｉｎ２０１のチャネル面に１ｎｍ程度のシリコン酸化膜を、例えば、ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）等により形成する。その後、このシリコン酸化膜を、例えば、プラズマ窒化してゲート絶縁膜２２２を形成する。この時、プラズマ窒化によりゲート絶縁膜の誘電率が高くなる。
なお、このゲート絶縁膜２２２は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法による高誘電体膜であっても構わない。
さらに、ゲート絶縁膜２２２上に、例えば、ＬＰＣＶＤ法によりポリシリコン膜を１００ｎｍ程度堆積する。さらにその上に窒化シリコン膜からなるハードマスク層（図示せず）を堆積する。その後、リソグラフィー技術およびＲＩＥ等のエッチング技術により、ハードマスク層をパターニングする。そして、そのハードマスク層をマスクとして、ポリシリコン膜をパターニングしてゲート電極１２２を形成する。
この後、オフセットスペーサを形成する工程を付加することも可能である。
次に、図１２の平面図、図１２のＥ−Ｅ方向の断面図である図１３および図１２のＦ−Ｆ方向の断面図である図１４に示すように、窒化シリコン膜１２４を、ＬＰＣＶＤ法により、例えば、１００ｎｍ程度堆積する。
次に、図１５の平面図、図１５のＧ−Ｇ方向の断面図である図１６および図１５のＨ−Ｈ方向の断面図である図１７に示すように、リソグラフィーおよび異方性エッチング、例えば、ＲＩＥにより窒化シリコン膜１２４を加工する。これによって、ゲート側壁１２６が形成される。
次に、図１８の平面図、図１８のＩ−Ｉ方向の断面図である図１９、図１８のＪ−Ｊ方向の断面図である図２０および図１８のＫ−Ｋ方向の断面図である図２１に示すように、
ボロン（Ｂ）を、例えば、１ＫｅＶで１×１０１４ｃｍ−２程度イオン注入してエクステンション拡散層２１２を形成する。さらに、ヒ素（Ａｓ）を、例えば、３０ＫｅＶで、１×１０１５ｃｍ−２程度イオン注入してディープ拡散層２１４を形成する。これら、一対の不純物領域間のＦｉｎ２０１が、本実施の形態のｐＦｉｎＦＥＴのチャネル領域１５２となる。
なお、各イオン注入工程後には、適宜、活性化アニールが行われる。
また、短チャネル効果を抑制するために、ハロー領域を設けることも可能である。
さらに、ニッケル（Ｎｉ）などの高融点金属をスパッタし、熱処理することにより、セルフアラインによるソース・ドレインシリサイド層２２４を形成する。同時に、ゲート電極１２２上にゲートシリサイド層２２０を形成する。
この時、ソース・ドレイン領域のディープ拡散層２１４をすべてシリサイド化しても構わない。すべて、シリサイド化することによって、ＦｉｎＦＥＴの寄生抵抗を低減し、より高性能化することが可能となる。
また、ゲート電極１２２のポリシリコン層をすべてシリサイド化することによって、いわゆるＦＵＳＩ（ＦＵｌｌｙ ＳＩｉｌｉｃｉｄｅｄ）構造としても構わない。ＦＵＳＩ構造にすることによって、ゲート空乏化が抑制されると共に、ゲートの配線抵抗による遅延も抑制され、ＦｉｎＦＥＴを用いた半導体デバイスを高性能化することが可能となる。
以上の、本実施の形態によって、半導体基板上にｐＦｉｎＦＥＴとｎＦｉｎＦＥＴのチャネル方向が、互いに平行または垂直に配置された半導体装置が形成される。そして、この半導体装置に形成されたｐＦｉｎＦＥＴのチャネル面は｛１１０｝面方位を有し、そのチャネル方向は＜１１０＞方向を有する。したがって、シリコン上に形成されるｐＦｉｎＦＥＴとして、もっとも、正孔移動度の高いチャネル面を有することになる。また、この半導体装置に形成されたｎＦｉｎＦＥＴのチャネル面は｛１００｝面方位を有する。したがって、シリコン上に形成されるｎＦｉｎＦＥＴとして、もっとも、電子移動度の高いチャネル面を有することになる。
このように、本実施の形態の半導体装置の製造方法は、回路設計上の大きな制約を与えることなく、高い移動度を有するチャネル面を備えたｎ型、ｐ型のＦｉｎ型チャネルトランジスタを形成することを可能とするという作用・効果を有する。
したがって、本実施の形態の製造方法によれば、大駆動電流、小チャネルリーク電流、高集積度を有するＣＭＯＳ半導体デバイスを製造することが可能となる。
なお、本実施の形態においては、第１の半導体ウェーハと第２の半導体ウェーハが共に、シリコンによって形成されている場合について記載したが、いずれか一方または両方の半導体ウェーハをＳｉｘＧｅ１−ｘ（０＜ｘ＜１）で形成しても、同様の作用・効果を得ることが可能である。
（第２の実施の形態）
図２２は、本発明の第２の実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図である。
本実施の形態の半導体装置の製造方法においては、図２２に示すようにｐＦｉｎＦＥＴ１５０がバルクシリコン上、ｎＦｉＮＦＥＴ１６０がＳＯＩ基板に形成される以外は、第１の実施の形態と同様であるので、記述を省略する。
具体的には、本実施の形態の半導体装置の製造方法においては、選択成長によって形成された半導体領域を第１の半導体領域１２０として、この領域にｐＦｉＮＦＥＴ１５０を形成する。そして、ＢＯＸ層１０８上のＳＯＩ層を第２の半導体領域１３０として、この領域にｎＦｉｎＦＥＴ１６０を形成する。
本実施の形態においても、第１の実施の形態同様の作用・効果が得られる。また、第１の実施の形態と異なり、ｎＦｉｎＦＥＴ１６０がＳＯＩ構造を有している。本実施の形態によれば、ｎＦｉｎＦＥＴをＳＯＩ構造とすることにより、ｎＦｉｎＦＥＴの短チャネル効果耐性が向上する。したがって、デバイス・回路設計上、ｐＦｉｎＦＥＴより、も、ｎＦｉｎＦＥＴにより高い短チャネル効果耐性が要求される場合には、本実施の形態が有用である。
（第３の実施の形態）
本発明の第３の実施の形態の半導体装置の製造方法は、第１のシリコンウェーハと第２のシリコンウェーハを４５度ではなく、１５度回転させて貼り合わせたＳＯＩ基板を準備する点、および、ｎＦｉｎＦＥＴのチャネル面が｛１００｝面方位を有しないよう形成される以外は、第１の実施の形態と同様であるので記述を省略する。
図２３は、本実施の形態において、ＳＯＩ基板を準備するステップを説明する図である。図２３（ａ）は、貼りあわせ前の２枚のシリコンウェーハを示す斜視図、図２３（ｂ）は貼り合わせによって形成された半導体基板の断面図、図２３（ｃ）は、貼り合わせによって形成された半導体基板の上面図である。
図２３（ａ）および図２３（ｃ）に示すように、第１のシリコンウェーハ１０２と第２のシリコンウェーハ１０４を、１５度回転させて貼り合わせることにより、ＳＯＩ基板１１０を形成する。
そして、ｐＦｉｎＦＥＴを形成するステップにおいて、ｐＦｉｎＦＥＴのチャネル面が｛１１０｝面となるよう形成する。
図２３（ｂ）は、ＳＯＩ基板１１０の、第１のシリコンウェーハ１０２の＜１１０＞方向に垂直な断面図である。この断面において、ベースウェーハとなる第２のシリコンウェーハ１０４の断面は、＜１００＞方向に対して垂直とならない点が第１の実施の形態と異なっている。
図２４は、本実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図である。図に示すように、ｐＦｉｎＦＥＴ１５０のチャネル方向は＜１１０＞方向となる。したがって、ｐＦｉｎＦＥＴ１５０のチャネル面１５４は｛１１０｝面方位を有する。これに対し、ｎＦｉｎＦＥＴ１６０については、チャネル方向が＜１００＞とはならない。したがって、ｎＦｉｎＦＥＴ１６０のチャネル面は｛１００｝面方位に対し、３０度傾斜を有する結晶面となる。
本実施の形態によれば、第１の実施の形態同様、ｐＦｉｎＦＥＴは、シリコンにおいて正孔の移動度がもっとも高い、｛１１０｝面方位のチャネル面と＜１１０＞のチャネル方向を有している。また、ｐＦｉｎＦＥＴと、ｎＦｉｎＦＥＴが互いに平行または垂直となるように配置されている。したがって、高性能なｐＦｉｎＦＥＴと高いＬＳＩの集積度を得られる点については第１の実施の形態と同様である。
もっとも、ｎＦｉｎＦＥＴに関しては、シリコンにおいて電子の移動度がもっとも高い｛１００｝面に対して、３０度傾斜のあるチャネル面を有している。したがって、ｎＦｉｎＦＥＴの性能は、第１の実施の形態よりは劣ることになる。
しかしながら、従来技術のように、表面が（１００）面方位を有する半導体ウェーハ上に、チャネル面が｛１１０｝面を有するｐＦｉｎＦＥＴを形成し、このｐＦｉｎＦＥＴに対し、ｎＦｉｎＦＥＴを平行または平行に配置した場合、ｎＦｉｎＦＥＴのチャネル面は、｛１１０｝面方位を有することになる。
本実施の形態の場合、ｎＦｉｎＦＥＴのチャネル面は、｛１００｝面に対して、３０度傾斜のあるチャネル面である。しかしながら、この面上での電子移動度は、｛１００｝面に対して、４５度傾斜のある｛１１０｝面上での電子移動度よりは大きくなる。
よって、本実施の形態によれば、第１の実施の形態の場合に比べれば、デバイス性能は劣るが、従来技術に比較すれば、高い集積度を維持したまま、高いデバイス性能を有する半導体デバイスを製造できるという作用・効果が得られる。
なお、ここでは、第１のシリコンウェーハと第２のシリコンウェーハを、１５度回転させて貼り合わせたＳＯＩ基板とした。しかしながら、必ずしも回転角が１５度でなくとも、０度以外の角度であれば、本実施の形態の作用・効果を得ることが可能である。
（第４の実施の形態）
本発明の第４の実施の形態の半導体装置の製造方法は、第１のシリコンウェーハと第２のシリコンウェーハを４５度ではなく、１５度回転させて貼り合わせたＳＯＩ基板を準備する点、および、ｐＦｉｎＦＥＴのチャネル面が｛１１０｝面方位を有しないよう形成される以外は、第１の実施の形態と同様であるので記述を省略する。
図２５は、本実施の形態において、ＳＯＩ基板を準備するステップを説明する図である。図２５（ａ）は、貼りあわせ前の２枚のシリコンウェーハを示す斜視図、図２５（ｂ）は貼り合わせによって形成された半導体基板の断面図、図２５（ｃ）は、貼り合わせによって形成された半導体基板の上面図である。
図２５（ａ）および図２５（ｃ）に示すように、第１のシリコンウェーハ１０２と第２のシリコンウェーハ１０４を、１５度回転させて貼り合わせることにより、ＳＯＩ基板１１０を形成する。
そして、ｎＦｉｎＦＥＴを形成するステップにおいて、ｎＦｉｎＦＥＴのチャネル面が｛１００｝面となるよう形成する。
図２５（ｂ）は、ＳＯＩ基板１１０の、第２のシリコンウェーハ１０４の＜１００＞方向に垂直な断面図である。この断面において、ボンドウェーハとなる第１のシリコンウェーハ１０２の断面は、＜１１０＞方向に対して垂直とならない点が第１の実施の形態と異なっている。
図２６は、本実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図である。図に示すように、ｎＦｉｎＦＥＴ１６０のチャネル方向は＜１００＞方向となる。したがって、ｎＦｉｎＦＥＴ１６０のチャネル面１６４は｛１００｝面方位を有する。これに対し、ｐＦｉｎＦＥＴ１５０については、チャネル方向が＜１１０＞とはならない。したがって、ｐＦｉｎＦＥＴ１５０のチャネル面は｛１１０｝面方位に対し、３０度傾斜を有する結晶面となる。
本実施の形態によれば、第１の実施の形態同様、ｎＦｉｎＦＥＴは、シリコンにおいて電子の移動度がもっとも高い｛１００｝面方位のチャネル面を有している。また、ｐＦｉｎＦＥＴと、ｎＦｉｎＦＥＴが互いに平行または垂直となるように配置されている。したがって、高性能なｎＦｉｎＦＥＴと高い集積度を得られる点については第１の実施の形態と同様である。
もっとも、ｐＦｉｎＦＥＴに関しては、シリコンにおいて正孔の移動度がもっとも高い｛１１０｝面に対して、３０度傾斜のあるチャネル面を有している。したがって、ｐＦｉｎＦＥＴの性能は、第１の実施の形態よりは劣ることになる。
しかしながら、従来技術のように、（１００）面方位を有する半導体ウェーハ上に、チャネル面が｛１００｝面を有するｎＦｉｎＦＥＴを形成し、このｎＦｉｎＦＥＴに対し、ｐＦｉｎＦＥＴを平行または平行に配置した場合、ｐＦｉｎＦＥＴのチャネル面は、｛１００｝面方位を有することになる。
本実施の形態の場合、ｐＦｉｎＦＥＴのチャネル面は、｛１１０｝面に対して、３０度傾斜のあるチャネル面である。しかしながら、この面上での正孔移動度は、｛１１０｝面に対して、４５度傾斜のある｛１００｝面上での正孔移動度よりは大きくなる。
よって、本実施の形態によれば、第１の実施の形態の場合に比べれば、デバイス性能は劣るが、従来技術に比較すれば、高い集積度を維持したまま、高いデバイス性能を有する半導体デバイスを製造できるという作用・効果が得られる。
なお、ここでは、第１のシリコンウェーハと第２のシリコンウェーハを、１５度回転させて貼り合わせたＳＯＩ基板とした。しかしながら、必ずしも回転角が１５度でなくとも、０度以外の角度であれば、本実施の形態の作用・効果を得ることが可能である点については第３の実施の形態同様である。
（第５の実施の形態）
本発明の第５の実施の形態の半導体装置の製造方法は、半導体基板がＳＯＩ基板ではなく、２枚のシリコンウェーハが、直接接合するよう貼り合わせることによって形成されているＤＳＢ（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ）基板であること以外は第１の実施の形態と同様であるので記述を省略する。
なお、ここで直接接合とは、２枚のウェーハの接合界面に厚いシリコン酸化膜がない状態、すなわち、連続したシリコン酸化膜層が形成されていない状態をいう。
図２７は、本実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図である。図に示すように、シリコン酸化膜のない界面１３６で結晶方位の異なるシリコンが接合している。
本実施の形態の半導体装置の製造方法においては、第１のシリコンウェーハと第２のシリコンウェーハを貼り合わせる際に、接合界面のシリコン酸化膜の厚さが５ｎｍ以下と薄くなるように設定する。そして、ボンドウェーハの研磨等による薄膜化後に、例えば、水素雰囲気中、１２５０℃、1時間程度の熱処理をすることにより、界面の酸素を外方拡散させて、界面の酸化膜を除去することによりＤＳＢ基板を準備する。
その後のＦｉｎＦＥＴの形成方法は、第１の実施の形態と同様である。
なお、本実施の形態において、半導体基板表面上に異なる結晶方位を有する半導体領域を形成する方法として、選択成長ではなく、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）を用いることも可能である。
本実施の形態においても、第１の実施の形態同様の作用・効果が得られる。また、加えて、ｎＦｉｎＦＥＴ、ｐＦｉｎＦＥＴが共に、バルクシリコン上に形成されるため、ＳＯＩ構造に特化した回路設計が不要となる。よって、回路設計の自由度が拡大し、高性能低コストの半導体デバイスが製造可能となるという作用・効果が得られる。
（第６の実施の形態）
本発明の第６の実施の形態の半導体装置の製造方法は、ＳＯＩ層の厚さよりも、ｐＦｉｎＦＥＴのＦｉｎ高さが低くなっていること以外は第１の実施の形態と同様であるので記述を省略する。
図２８は、本実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図である。図に示すように、ｐＦｉｎＦＥＴ１５０のＦｉｎの高さがＳＯＩ層よりも低くなっており、ｐＦｉｎＦＥＴ１５０がバルクシリコン上に形成される場合と同等の構造となっている。
本実施の形態の半導体装置の製造方法においては、ＳＯＩ基板形成の際に、ボンドウェーハとなる第１のシリコンウェーハの研磨量を低減し、ＳＯＩ層の厚さを、デバイス設計上のＦｉｎ高さよりも厚くするようＳＯＩ基板を準備する。
あるいは、ｐＦｉｎＦＥＴを形成するステップにおいて、Ｆｉｎ高さを、ＳＯＩ層の厚さよりも薄くするよう形成する。
本実施の形態においても、第１の実施の形態同様の作用・効果が得られる。また、加えて、ｎＦｉｎＦＥＴ、ｐＦｉｎＦＥＴが共に、バルクシリコン上に形成される場合と同様の構造となるため、第５の実施の形態同様、ＳＯＩ構造に特化した回路設計が不要となる。よって、回路設計の自由度が拡大し、高性能低コストの半導体デバイスが製造可能となるという作用・効果が得られる。
（第７の実施の形態）
本発明の第７の実施の形態の半導体装置の製造方法は、ｐＦｉｎＦＥＴおよびｎＦｉｎＦＥＴが共にＳＯＩ構造を有するように形成する以外は第１の実施の形態と同様であるので記述を省略する。
図２９は、本実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図である。図に示すように、ｐＦｉｎＦＥＴ１５０およびｎＦｉｎＦＥＴ１６０が共に、ＳＯＩ構造を有していることが本実施の形態の最大の特徴である。
本実施の形態の半導体装置の製造方法においては、まず、ＳＯＩ基板形成の際に、第１のシリコンウェーハと第２のシリコンウェーハの貼り合わせに先立ち、第２のシリコンウェーハと第３のシリコンウェーハを、ＢＯＸ層１０９を介して貼り合わせる。そして、第２のシリコンウェーハのシリコン層をＣＭＰ等により薄膜化する。
その後、第１の実施の形態同様、第１のシリコンウェーハを貼り合わせることによって、図２９に示すように、２つのＢＯＸ層１０８、１０９を有するＳＯＩ基板を形成する。
次に、選択成長により第２の半導体領域１３０を形成するステップにおいては、ＢＯＸ層１０８までエッチングし、ＢＯＸ層１０８とＢＯＸ層１０９の間のシリコン層（第２のシリコンウェーハに相当）の結晶情報に基づきシリコンを選択成長させる。
なお、ＢＯＸ層１０８とＢＯＸ層１０９の間のシリコン層の厚さは、１０ｎｍ程度あれば選択成長を実施する上で十分である。
本実施の形態においても、第１の実施の形態同様の作用・効果が得られる。加えて、ｎＦｉｎＦＥＴ、ｐＦｉｎＦＥＴが共に、ＳＯＩ構造に形成されるため、ｎＦｉｎＦＥＴ、ｐＦｉｎＦＥＴともに短チャネル効果耐性が高くなる。したがって、チャネルリーク電流が一層抑制され、特性がさらに向上した半導体デバイスの製造が可能となるという作用・効果が得られる。さらに、ｐＦｉｎＦＥＴのみが、ＳＯＩ構造である場合に比べて、設計上ＣＭＯＳ回路の対称性があがるため、回路設計が容易になり高性能低コストの半導体デバイスが製造可能となるという作用・効果も得られる。
（第８の実施の形態）
本発明の第８の実施の形態の半導体装置の製造方法は、ｐＦｉｎＦＥＴおよびｎＦｉｎＦＥＴを形成するステップにおいて、ソース領域およびドレイン領域が、ショットキー接合を有するよう形成されている以外は第１の実施の形態と同様であるので記述を省略する。
図３０は、本実施の形態の半導体装置の製造方法によって形成される半導体装置のｐＦｉｎＦＥＴの断面図である。図３０は、第１の実施の形態における、図１９に相当する断面図である。図３０に示すように、ソース領域およびドレイン領域がすべて、金属または金属シリサイド、例えば、図のようにニッケルシリサイド（ＮｉＳｉ）２２２で形成されている。このため、ニッケルシリサイド２２２とチャネル領域１５２は、金属−半導体接合、すなわち、ショットキー接合を有している点が、本実施の形態の最大の特徴である。
なお、ｎＦｉｎＦＥＴのソース領域およびドレイン領域についても、同様のショットキー接合を有している。
本実施の形態の半導体装置の製造方法においては、ｐＦｉｎＦＥＴおよびｎＦｉｎＦＥＴを形成するステップにおいて、ソース領域およびドレイン領域にエクステンション拡散層およびディープ拡散層を形成しない。そして、ソース・ドレイン領域をシリサイド化することによって、ソース領域およびドレイン領域のショットキー接合を形成する。
本実施の形態においても、第１の実施の形態同様の作用・効果が得られる。加えて、ｎＦｉｎＦＥＴ、ｐＦｉｎＦＥＴが共に、ショットキー接合を有するため、ｎＦｉｎＦＥＴ、ｐＦｉｎＦＥＴともに短チャネル効果耐性が高くなる。したがって、チャネルリーク電流が一層抑制され、特性がさらに向上した半導体デバイスの製造が可能となるという作用・効果が得られる。
（第９の実施の形態）
本発明の第９の実施の形態の半導体装置の製造方法は、ｐＦｉｎＦＥＴおよびｎＦｉｎＦＥＴを形成するステップにおいて、ソース領域およびドレイン領域が、偏析ショットキー接合を有するよう形成されている以外は第１の実施の形態と同様であるので記述を省略する。
図３１は、本実施の形態の半導体装置の製造方法によって形成される半導体装置のｐＦｉｎＦＥＴの断面図である。図３１は、第１の実施の形態における、図１９に相当する断面図である。図３１に示すように、ソース領域およびドレイン領域がすべて、金属または金属シリサイド、例えば、図のようにニッケルシリサイド（ＮｉＳｉ）２２２で形成されている。そして、ニッケルシリサイド２２２とチャネル領域１５２は、金属と半導体との間に、シリサイド化の際の不純物の偏析によって形成された厚さの薄い高濃度不純物層２２８を有する接合、すなわち、偏析ショットキー接合を有している点が、本実施の形態の最大の特徴である。
なお、ｎＦｉｎＦＥＴのソース領域およびドレイン領域についても、同様の偏析ショットキー接合を有している。
本実施の形態の半導体装置の製造方法においては、ｐＦｉｎＦＥＴおよびｎＦｉｎＦＥＴを形成するステップにおいて、ソース領域およびドレイン領域にエクステンション拡散層またはディープ拡散層を形成する。そして、この拡散層をすべてシリサイド化することによって、不純物をシリサイドとチャネル領域の界面に偏析させ高濃度不純物層２２８を形成する。このようにして、ソース領域およびドレイン領域の偏析ショットキー接合を形成する。
本実施の形態においても、第１の実施の形態同様の作用・効果が得られる。加えて、ｎＦｉｎＦＥＴ、ｐＦｉｎＦＥＴが共に、ショットキー接合を有するため、ｎＦｉｎＦＥＴ、ｐＦｉｎＦＥＴともに短チャネル効果耐性が高くなる。さらに、高濃度不純物層２２８を有する偏析ショットキー接合となっているため、接合界面の抵抗が低減する。したがって、チャネルリーク電流が一層抑制されるとともに、高い駆動力も実現でき、特性がさらに向上した半導体デバイスの製造が可能となるという作用・効果が得られる。
（第１０の実施の形態）
本発明の第１０の実施の形態の半導体装置の製造方法は、ＦｉｎＦＥＴを形成するステップに加え、ｐ型および、またはｎ型のプレーナ型トランジスタ（プレーナ型ＦＥＴ）をＦｉｎＦＥＴと同一のシリコン基板上に形成するステップを有する以外は第１の実施の形態と同様であるので記述を省略する。
本実施の形態の半導体装置の製造方法においては、例えば、第１の実施の形態の製造方法により、ｐＦｉｎＦＥＴおよびｎＦｉｎＦＥＴをシリコン基板上に形成したのち、あるいは一部形成途中から、プレーナ型トランジスタを形成する公知のプロセスステップを適宜選択して加えることで、ＦｉｎＦＥＴと同一のシリコン基板上に、ｐ型および、またはｎ型のプレーナ型トランジスタ（プレーナ型ＦＥＴ）を形成する。
あるいは、公知のプロセスステップを適宜選択してプレーナ型トランジスタをシリコン基板上に形成したのち、あるいは一部形成途中から、第１の実施の形態の製造方法により、ｐＦｉｎＦＥＴおよびｎＦｉｎＦＥＴを同一のシリコン基板上に形成する。
本実施の形態においても、第１の実施の形態同様の作用・効果が得られる。加えて、例えば、ＬＳＩの周辺回路等で、大電流や高電圧がかかる等の理由により、ＦｉｎＦＥＴよりもプレーナ型ＦＥＴが特性上適したトランジスタを、プレーナ型ＦＥＴとして形成することが可能となる。したがって、回路特性上、最適なトランジスタ構造を選択することが可能となり、特性がさらに向上した半導体デバイスの製造が可能となるという作用・効果が得られる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
第１の実施の形態の半導体装置の製造方法を説明する図。 第１の実施の形態のＳＯＩ基板を準備するステップを説明する図。 第１の実施の形態の半導体装置の製造方法を説明する図。 第１の実施の形態の半導体装置の製造方法を説明する図。 第１の実施の形態の半導体装置の製造方法を説明する図。 第１の実施の形態の半導体装置の製造方法を示す平面図。 図６のＡ−Ａ線に沿った断面図。 図６のＢ−Ｂ線に沿った断面図。 図６に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。 図９のＣ−Ｃ線に沿った断面図。 図９のＤ−Ｄ線に沿った断面図。 図９に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。 図１２のＥ−Ｅ線に沿った断面図。 図１２のＦ−Ｆ線に沿った断面図。 図１２に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。 図１５のＧ−Ｇ線に沿った断面図。 図１５のＨ−Ｈ線に沿った断面図。 図１５に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。 図１８のＩ−Ｉ線に沿った断面図。 図１８のＪ−Ｊ線に沿った断面図。 図１８のＫ−Ｋ線に沿った断面図。 第２の実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図。 第３の実施の形態において、ＳＯＩ基板を準備するステップを説明する図。 第３の実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図。 第４の実施の形態において、ＳＯＩ基板を準備するステップを説明する図。 第４の実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図。 第５の実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図。 第６の実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図。 第７の実施の形態の半導体装置の製造方法によって形成される半導体装置の断面図。 第８の実施の形態の半導体装置の製造方法によって形成される半導体装置のｐＦｉｎＦＥＴの断面図。 第９の実施の形態の半導体装置の製造方法によって形成される半導体装置のｐＦｉｎＦＥＴの断面図。
符号の説明
１０２ 第１のシリコンウェーハ
１０４ 第２のシリコンウェーハ
１０８ ＢＯＸ層
１０９ ＢＯＸ層
１２０ 第１の半導体領域
１３０ 第２の半導体領域
１５０ ｐＦｉｎＦＥＴ
１６０ ｎＦｉｎＦＥＴ

Claims (17)

  1. ｛１００｝結晶面方位を有する第１の半導体ウェーハと、｛１００｝結晶面方位を有する第２の半導体ウェーハとを、前記第１の半導体ウェーハの＜１１０＞方向と、前記第２の半導体ウェーハの＜１１０＞方向とが一致しないよう貼り合わせた半導体基板を準備するステップと、
    前記半導体基板の表面に、前記第１の半導体ウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第１の半導体領域と、前記第２の半導体ウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第２の半導体領域とを形成するステップと、
    前記第１の半導体領域に、チャネル面が｛１１０｝面となるようｐ型のＦｉｎ型チャネルトランジスタを形成するステップと、
    前記第２の半導体領域に、前記ｐ型のＦｉｎ型チャネルトランジスタのチャネル方向に対し、チャネル方向が平行または垂直となるようにｎ型のＦｉｎ型チャネルトランジスタを形成するステップを有することを特徴とする半導体装置の製造方法。
  2. 前記第１の半導体ウェーハと前記第２の半導体ウェーハとのいずれか一方または両方が、ＳｉｘＧｅ１−ｘ（０＜ｘ≦１）で形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記半導体基板を準備する工程において、前記第１の半導体ウェーハの＜１１０＞方向と、前記第２の半導体ウェーハの＜１１０＞方向とが４５±２度の角度を有するよう貼り合わせたことを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記半導体基板がＳＯＩ基板であることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタが、ＳＯＩ構造を有するよう形成することを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記半導体基板が、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを直接接合するよう貼り合わせたことを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタのソース領域およびドレイン領域が、ショットキー接合を有するよう形成することを特徴とする請求項１記載の半導体装置の製造方法。
  8. 前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタのソース領域およびドレイン領域が、偏析ショットキー接合を有するよう形成することを特徴とする請求項１記載の半導体装置の製造方法。
  9. 前記第１の半導体領域または前記第２の半導体領域に、ｐ型のプレーナ型トランジスタまたはｎ型のプレーナ型トランジスタを形成するステップを有することを特徴とする請求項１記載の半導体装置の製造方法。
  10. ｛１００｝結晶面方位を有する第１の半導体ウェーハと、｛１００｝結晶面方位を有する第２の半導体ウェーハとを、前記第１の半導体ウェーハの＜１１０＞方向と、前記第２の半導体ウェーハの＜１１０＞方向とが一致しないよう貼り合わせた半導体基板を準備するステップと、
    前記半導体基板の表面に、前記第１の半導体ウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第１の半導体領域と、前記第２の半導体ウェーハの＜１１０＞方向と一致する＜１１０＞方向を有する第２の半導体領域とを形成するステップと、
    前記第２の半導体領域に、チャネル面が｛１００｝面となるようｎ型のＦｉｎ型チャネルトランジスタを形成するステップと、
    前記第１の半導体領域に、前記ｎ型のＦｉｎ型チャネルトランジスタのチャネル方向に対し、チャネル方向が平行または垂直となるようにｐ型のＦｉｎ型チャネルトランジスタを形成するステップを有することを特徴とする半導体装置の製造方法。
  11. 前記第１の半導体ウェーハと前記第２の半導体ウェーハとのいずれか一方または両方が、ＳｉｘＧｅ１−ｘ（０＜ｘ≦１）で形成されていることを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記半導体基板がＳＯＩ基板であることを特徴とする請求項１０記載の半導体装置の製造方法。
  13. 前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタが、ＳＯＩ構造を有するよう形成することを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 前記半導体基板が、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを直接接合するよう貼り合わせたことを特徴とする請求項１０記載の半導体装置の製造方法。
  15. 前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタのソース領域およびドレイン領域が、ショットキー接合を有するよう形成することを特徴とする請求項１０記載の半導体装置の製造方法。
  16. 前記ｐ型のＦｉｎ型チャネルトランジスタおよび前記ｎ型のＦｉｎ型チャネルトランジスタのソース領域およびドレイン領域が、偏析ショットキー接合を有するよう形成することを特徴とする請求項１０記載の半導体装置の製造方法。
  17. 前記第１の半導体領域または前記第２の半導体領域に、ｐ型のプレーナ型トランジスタまたはｎ型のプレーナ型トランジスタを形成するステップを有することを特徴とする請求項１０記載の半導体装置の製造方法。
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