JP5279807B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明の実施の形態は、半導体装置およびその製造方法に関する。
ゲート長縮小によるＭＩＳＦＥＴの性能向上は依然として継続している。しかし、ゲート長が５０ｎｍを下回る領域になると、ゲート下のチャネル領域の抵抗は低下する一方で、浅い不純物領域として形成されるソース・ドレイン領域の抵抗は一定かあるいは増加する。このため、トータルのトランジスタ抵抗に占める寄生抵抗の割合が増加し、トランジスタの性能向上を鈍化させてしまう。
ソース・ドレイン領域の寄生抵抗を低減させるために、ソース・ドレイン領域にシリコンを選択的にエピタキシャル成長させて、ソース・ドレイン領域の体積を増加させる手法がある。
ソース・ドレイン領域にシリコンを選択的にエピタキシャル成長する手法は、短チャネル効果耐性が強い。このため、さらに微細な世代で必須とされる立体型のトランジスタ、例えばＦｉｎＦＥＴやナノワイヤトランジスタ、においては欠かせないものとされている。これは立体型のトランジスタではチャネル領域だけでなくソース・ドレイン領域も細線形状であり、ソース・ドレイン領域の寄生抵抗が大きくなるためである。
特開２００７−１１００８８号公報
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、微細化しても高い性能を実現可能な半導体装置およびその製造方法を提供することにある。
実施の形態の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された第１のゲート側壁と、半導体基板上に形成され、ゲート電極との間に第１のゲート側壁を挟むソース・ドレイン半導体層と、を備える。さらに、ゲート電極の両側に、第１のゲート側壁上およびソース・ドレイン半導体層上に形成され、第１のゲート側壁との境界がゲート電極の側面で終端し、第１のゲート側壁よりもヤング率が小さく、かつ、低誘電率の第２のゲート側壁、を備える。
第１の実施の形態の半導体装置の断面模式図。 第１の実施の形態の半導体装置の上面模式図。 第１の実施の形態の半導体装置の断面模式図。 第１の実施の形態の半導体装置の断面模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の半導体装置の製造方法の工程模式図。 第１の実施の形態の断面ＴＥＭ写真。 第１の実施の形態のナノワイヤトランジスタの移動度の測定結果を示す図。 第１の実施の形態のデバイスシミュレーションで仮定したトランジスタの断面構造を示す図。 第１の実施の形態の単位ゲート幅当たりの寄生容量を計算した結果を示す図。 第１の実施の形態の第１の側壁と、第２の側壁との離間距離の説明図。 第２の実施の形態の半導体装置の断面模式図。 第３の実施の形態の半導体装置の断面模式図。 第４の実施の形態の半導体装置の断面模式図。 第４の実施の形態の半導体装置の製造方法の工程模式図。 第４の実施の形態の半導体装置の製造方法の工程模式図。 第４の実施の形態の半導体装置の製造方法の工程模式図。 第４の実施の形態の半導体装置の製造方法の工程模式図。 第５の実施の形態の半導体装置の断面模式図。 第６の実施の形態の半導体装置の上面模式図。 第６の実施の形態の半導体装置の断面模式図。 第６の実施の形態の半導体装置の断面模式図。 第６の実施の形態の半導体装置の製造方法の工程模式図。 第６の実施の形態の半導体装置の製造方法の工程模式図。 第６の実施の形態の半導体装置の製造方法の工程模式図。 第６の実施の形態の半導体装置の製造方法の工程模式図。 第６の実施の形態の半導体装置の製造方法の工程模式図。 第６の実施の形態の半導体装置の製造方法の工程模式図。 第６の実施の形態の半導体装置の製造方法の工程模式図。
以下、図面を用いて実施の形態について説明する。
なお、本明細書中においては、｛１００｝面、｛１１０｝面を代表する表記として、（１００）面、（１１０）面という表記を用いる。そして、［１００］方向、［１１０］と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。
また、本明細書中、シリコンゲルマニウム、シリコンカーボンとは、シリコンとゲルマニウム、シリコンとカーボンが規則的に配列した結晶に限られる概念ではなく、シリコン中にゲルマニウムやカーボンがランダムに含有される結晶をも意味するものとする。
（第１の実施の形態）
本実施の形態の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された第１のゲート側壁と、半導体基板上に形成され、ゲート電極との間に第１のゲート側壁を挟むソース・ドレイン半導体層と、ゲート電極の両側に、第１のゲート側壁上およびソース・ドレイン半導体層上に形成され、第１のゲート側壁との境界がゲート電極の側面で終端し、第１のゲート側壁よりもヤング率が小さく、かつ、低誘電率の第２のゲート側壁と、を備える。
半導体基板は、狭窄部を含む基板半導体層を備える。そして、ゲート絶縁膜が狭窄部の側面上および上面上に形成される。
本実施の形態の半導体装置は、いわゆるナノワイヤトランジスタである。以下、特に、ｎ型のナノワイヤトランジスタについて説明する。
このナノワイヤトランジスタは、第１のゲート側壁がチャネル領域に与える歪により、移動度が向上する。また、低誘電率の第２の側壁により寄生容量が低減する。
また、安定したゲート側壁の製造方法を採用することが可能になる。したがって、プロセスバラツキが抑制され、ばらつきの少ないトランジスタ特性を実現することができる。
図１は、本実施の形態の半導体装置の断面模式図である。図２は、本実施の形態の上面模式図である。図１は、図２のＡ−Ａ断面の断面模式図である。である。図３は、図２のＢ−Ｂ断面の断面模式図である。図４は、図２のＣ−Ｃ断面の断面模式図である。
本実施の形態のナノワイヤトランジスタは、半導体基板１０に形成される。半導体基板１０は、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板である。
半導体基板１０は、例えば、（１００）面シリコン基板１０ａ、このシリコン基板上に形成された埋め込み酸化膜１０ｂ、この埋め込み酸化膜１０ｂ上に形成された狭窄部１２を含むＳＯＩ層１０ｃで構成される。この狭窄部１２が、いわゆるナノワイヤまたはシリコンナノワイヤに相当する。以下、シリコンナノワイヤと称する。また、ＳＯＩ層１０ｃが基板半導体層に相当する。
狭窄部１２の側面上および上面上には、ゲート絶縁膜１４が形成されている。ゲート絶縁膜１４は、例えばシリコン酸化膜である。また、シリコン酸化膜に限らず、シリコン酸窒化膜、ハフニウム酸化膜やジルコニウム酸化膜等の高誘電率膜（ｈｉｇｈ−ｋ膜）、あるいはシリコン酸化膜と高誘電率膜の積層膜等を適用することも可能である。
ゲート絶縁膜１４上には、ゲート電極１６が形成される。本実施の形態では、ゲート電極１６はポリシリコン層１６ａと、金属シリサイド層１６ｂで形成される。金属シリサイド層１６ｂは、例えばニッケルシリサイドである。金属シリサイド層１６ｂは、ニッケルシリサイドに限らず、プラチナシリサイド、ニッケルプラチナシリサイド、コバルトシリサイド等の金属シリサイドを適用することが可能である。また、ゲート電極１６は、ポリシリコン単体膜、金属シリサイドなどの金属半導体化合物単体膜、チタンナイトライド（ＴｉＮ）、タングステン（Ｗ）、タンタルカーバイド（ＴａＣ）等の金属膜、金属シリサイド以外の金属半導体化合物膜とポリシリコン膜等の半導体との積層膜、あるいは金属膜とポリシリコン膜等の半導体との積層膜等で形成することも可能である。
ゲート電極１６の両側には、ゲート電極１６を挟んで第１のゲート側壁１８が形成される。第１のゲート側壁１８は、例えば、シリコン窒化膜である。
ゲート電極１６の両側の半導体基板１０上には、ソース・ドレイン半導体層２０が形成される。ソース・ドレイン半導体層２０とゲート電極１６との間には、第１のゲート側壁１８が挟み込まれる。ソース・ドレイン半導体層２０は、例えば、選択エピタキシャル成長により形成されたシリコン層である。
ゲート電極１６の両側に、ゲート電極１６を挟んで第２のゲート側壁２２が形成される。第２のゲート側壁２２は、第１のゲート側壁１８上およびソース・ドレイン半導体層２０上に、第１のゲート側壁１８およびソース・ドレイン半導体層２０をまたいで形成される。
また、第１のゲート側壁１８と、第２のゲート側壁２２の境界の一端がゲート電極１６の側面で終端している。すなわち、第２のゲート側壁２２の一部が、ゲート電極１６の側面に接している。
第２のゲート側壁２２は、第１のゲート側壁１８よりもヤング率が小さく、かつ、低誘電率である。第１のゲート側壁１８がシリコン窒化膜の場合、第２のゲート側壁２２は、シリコン窒化膜よりもヤング率が小さく、かつ、低誘電率の、例えばシリコン酸化膜である。また、例えば、第１のゲート側壁１８をシリコン酸窒化膜とし、第２のゲート側壁２２をシリコン酸化膜とすることも可能である。
また、第１の側壁絶縁膜１８として、シリコン酸化膜よりも誘電率の高い、タンタル酸化膜、ハフニウム酸化膜やジルコニウム酸化膜等の、いわゆるｈｉｇｈ−ｋ膜を適用することも可能である。また、第２の側壁絶縁膜２２として、シリコン酸化膜よりも誘電率の低い、フッ素添加シリコン酸化膜、カーボン添加シリコン酸化膜等の、いわゆるｌｏｗ−ｋ膜を適用することも可能である。
第２のゲート側壁２２の両側のソース・ドレイン半導体層２０上には、金属シリサイド層２４が形成される。金属シリサイド層２４は、例えばニッケルシリサイドである。金属シリサイド層２４は、ニッケルシリサイドに限らず、プラチナシリサイド、ニッケルプラチナシリサイド、コバルトシリサイド等の金属シリサイドを適用することが可能である。
なお、ゲート電極１６の両側のＳＯＩ層１０ｃには、エクステンション不純物領域２６が形成されている。また、ゲート電極１６の両側のソース・ドレイン半導体層２０にソース・ドレイン不純物領域２８が形成される。エクステンション不純物領域２６とソース・ドレイン不純物領域２８が、ソース・ドレイン領域として機能する。
以下、本実施の形態の半導体装置の製造方法について説明する。図５−図１６は、本実施の形態の半導体装置の製造方法の工程模式図である。図５、図７、図８、図１１、図１３、図１５、図１６は断面模式図である。図６、図９、図１０、図１２、図１４は上面模式図である。
本実施の形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極の両側に第１のゲート側壁を形成し、ゲート電極の両側の半導体基板上に、選択成長によりソース・ドレイン半導体層を形成し、熱処理を行い、ウェットエッチングにより、第１のゲート側壁の一部を除去し、ゲート電極の両側の第１のゲート側壁上およびソース・ドレイン半導体層上に、第１のゲート側壁よりもヤング率が小さく低誘電率の第２のゲート側壁を形成する。
まず、図５に示すように、例えば、シリコン基板１０ａの（１００）面上に埋め込み酸化膜１０ｂ、ＳＯＩ層１０ｃが形成された半導体基板１０を準備する。そして、半導体基板１０の上部のＳＯＩ層（基板半導体層）１０ｃ上にハードマスク層３０を形成する。ＳＯＩ層１０ｃの厚さは、例えば、３〜４０ｎｍ程度である。ハードマスク層３０は、例えば、シリコン窒化膜である。
次に、上面模式図である図６、図６のＤ−Ｄ断面の断面模式図である図７に示すように、ハードマスク層３０をパターニングする。その後、このハードマスク層３０をマスクとしてＳＯＩ層１０ｃをエッチングし、ＳＯＩ層１０ｃにゲート幅方向に一部狭くなった板状の狭窄部１２を形成する。この狭窄部１２が、いわゆるシリコンナノワイヤである。シリコンナノワイヤ１２の幅は、例えば３〜２０ｎｍ程度である。
ハードマスク層３０をパターニングする際、ゲート長方向及び狭窄部１２の狭窄方向を共に＜１１０＞方向にすることで、エッチング後のシリコンナノワイヤの側面は（１１０）面となる。ゲート長方向及び狭窄部１２の狭窄方向を共に＜１００＞方向にすれば、エッチング後のシリコンナノワイヤの側面は（１００）面となる。
次に、ゲート幅方向の断面模式図である図８に示すように、ハードマスク層３０を除去した後、シリコンナノワイヤ１２の側面と上面にゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、例えばシリコン酸化膜である。また、シリコン酸化膜に限らず、シリコン酸窒化膜、ハフニウム酸化膜やジルコニウム酸化膜等の高誘電率膜（ｈｉｇｈ−ｋ膜）、あるいはシリコン酸化膜と高誘電率膜の積層膜等を適用することも可能である。
次に、ゲート絶縁膜１４の上にゲート電極のポリシリコン層１６ａを形成し、さらにポリシリコン層１６ａ上に、例えばシリコン窒化膜のハードマスク窒化膜３２を形成し、このハードマスク窒化膜３２をパターニングする。なお、最終的に形成するゲート電極としては、ポリシリコン単体膜、金属シリサイドなどの金属半導体化合物単体膜、ＴｉＮ、Ｗ、ＴａＣ等の金属膜、金属半導体化合物膜とポリシリコン膜等の半導体との積層膜、あるいは金属膜とポリシリコン膜等の半導体との積層膜等を適用することが可能である。
次に、ハードマスク窒化膜３２をマスクとして、ポリシリコン層１６ａ、ゲート絶縁膜１４をパターニングする。そして、上面模式図である図９に示すようにシリコンナノワイヤ１２上の一部にのみゲート電極のポリシリコン層１６ａとゲート絶縁膜１４を残す。
次に、全面に、例えばシリコン窒化膜を堆積後、上面模式図である図１０、および、図１０のＥ−Ｅ断面の断面模式図である図１１に示すように、ドライエッチングを行ってゲート電極のポリシリコン層１６ａの両側に、例えばシリコン窒化膜の第１のゲート側壁１８を形成する。第１のゲート側壁１８のゲート長方向の厚さは、寄生容量低減の観点から５ｎｍ以上であることが望ましく、後に形成するエピタキシャル層とゲート電極１６の距離を短くして寄生抵抗低減を図る必要から３０ｎｍ以下であることが望ましい。
次に、イオン注入を行い、上部にゲート電極のポリシリコン層１６ａまたは第１のゲート側壁１８が形成されておらず、露出しているＳＯＩ層１０ｃ中にエクステンション不純物領域２６を形成する。
エクステンション不純物領域２６を形成するイオン注入は比較的低い加速電圧で行うことが望ましい。例えば、砒素（Ａｓ）のイオン注入については１〜４ｋｅＶ程度で行う。
イオン注入後に、窒素雰囲気下でのアニールを行ってシリコンナノワイヤ１２の結晶性を回復させる。アニールの温度は、十分な活性化および再結晶化を行う必要から８００度以上が望ましく、過度な不純物拡散を防ぐ観点から１１００度以下であることが望ましい。なお、このイオン注入とアニールは省略することも可能である。
次に、上面模式図である図１２、図１２のＦ−Ｆ断面の断面模式図である図１３に示すように、ＳＯＩ層１０ｃの露出部上に、選択エピタキシャル成長により、ソース・ドレイン半導体層２０となるエピタキシャルシリコン層を形成する。ここで、ＳＯＩ層１０ｃの露出部上に選択的にエピタキシャル膜を形成するプロセスは、例えば、ＳＯＩ層１０ｃ表面の自然酸化膜除去のための希フッ酸処理及び水素ベイク処理を行った後に、水素キャリアガス雰囲気下で塩酸をエッチングガス、ジクロロシランを成膜ガスとして用いてエピタキシャルシリコン層を成長させるプロセスである。
エピタキシャルシリコン層２０の厚さは、寄生抵抗低減の観点から１０ｎｍ以上であることが望ましく、ゲート電極１６とソース・ドレイン半導体層２２間の寄生容量の低減とプロセス時間低減の観点から５０ｎｍ以下であることが望ましい。
次に、エピタキシャルシリコン層２０中にイオン注入を行い、ソース・ドレイン不純物領域２８を形成する。このイオン注入で注入する不純物種としては、リン（Ｐ）あるいは砒素（Ａｓ）などを用いることができる。
ここで形成するソース・ドレイン不純物領域２８と上述のエクステンション注入により形成したエクステンション不純物領域２６が合わさってソース・ドレイン領域として機能する。ソース・ドレイン不純物領域２８の不純物濃度は寄生抵抗低減の観点から１×１０１９ｃｍ−３以上であることが望ましい。
次に、熱処理であるアニールを行い、ソース・ドレイン不純物領域２８中の不純物を活性化する。アニール中、シリコン窒化膜である第１のゲート側壁１８の熱膨張を、両側のゲート電極１６とエピタキシャルシリコン層であるソース・ドレイン半導体層２０が抑制する。これにより、第１のゲート側壁１８のうちゲート電極１６とソース・ドレイン半導体層２０に挟まれた領域、すなわち、ソース・ドレイン半導体層２０上面よりも下の領域が高密度化される。アニールの温度は、十分な活性化を行う必要から８００度以上が望ましく、過度な不純物拡散を防ぐ観点から１１００度以下であることが望ましい。
次に、上面模式図である図１４、図１４のＧ−Ｇ面の断面模式図である図１５に示すように、熱リン酸によるウェットエッチングを行い、シリコン窒化膜であるゲート電極のポリシリコン層１６ａ上のハードマスク窒化膜３２、および、第１のゲート側壁１８の一部を除去する。第１のゲート側壁１８で除去されるのは、第１のゲート側壁１８の上部、すなわち、ソース・ドレイン半導体層２０の上面より上の領域である。
このウェットエッチングの際、第１のゲート側壁１８のソース・ドレイン半導体層２０上面より下の領域は上述のアニール中に高密度化されている。このために、熱リン酸によるエッチング速度が大幅に低下するので、除去されずに自己整合的に残存する。特に、シリコン窒化膜は、熱リン酸によるエッチング速度の低下が顕著であるため、第１のゲート側壁１８の材料として望ましい。
次に、全面に例えばシリコン酸化膜を堆積後、図１６の模式断面図に示すように、ドライエッチングを行ってゲート電極のポリシリコン層１６ａの両側の第１のゲート側壁１８上およびソース・ドレイン半導体層２０上に、ゲート電極のポリシリコン層１６ａを挟むように、第２のゲート側壁２２を形成する。
ここで形成する第２のゲート側壁２２の材料は、第１のゲート側壁１８の材料よりもヤング率が小さく低誘電率の材料であれば、特に、限定されるものではないが、例えば、ＴＥＯＳ（テトラエトキシシラン）膜等のシリコン酸化膜が望ましい。
第２のゲート側壁２２の材料が、第１のゲート側壁１８の材料よりもヤング率が小さく低誘電率の材料となる組み合わせとしては、例えば、第１のゲート側壁１８がシリコン窒化膜で第２のゲート側壁２２がシリコン酸化膜、第１のゲート側壁１８がシリコン窒化膜で第２のゲート側壁２２がシリコン酸窒化膜、第１のゲート側壁１８がシリコン酸窒化膜で第２のゲート側壁２２がシリコン酸化膜という組み合わせがあげられる。
なお、第２のゲート側壁２２形成後に、さらにイオン注入と活性化アニールを行ってソース・ドレイン領域の不純物濃度を高めてもかまわない。
その後、いわゆるサリサイドプロセスにより、ゲート電極のポリシリコン層１６ａ上の金属シリサイド層１６ｂ、ソース・ドレイン半導体層２０上の金属シリサイド層２４が形成される。以上のプロセスにより、図１に示す本実施の形態の半導体装置が形成される。
図１７は、実際に上述のプロセスを行って作製したナノワイヤトランジスタのゲート長方向の断面ＴＥＭ写真である。アニールにより高密度化したため、エピタキシャルシリコン層上面より下の領域のシリコン窒化膜が熱リン酸によるウェットエチング時に除去されず残存し、第１のゲート側壁１８が形成されている。
本実施の形態のナノワイヤトランジスタにおいて、シリコンナノワイヤは幅（ゲート幅方向の長さ）が３〜２０ｎｍ程度、高さが３〜４０ｎｍ程度の板状構造である。この構造では、ゲートがシリコンナノワイヤ中のチャネル領域上面、左右側面の三方向から、チャネル領域の電界を強く支配する。このため、本実施の形態のナノワイヤトランジスタは、ゲート長３０ｎｍ以下の極短チャネルトランジスタとして動作することが可能である。なお、シリコンナノワイヤの側面は（１１０）面または（１００）面である。
また、本実施の形態のナノワイヤトランジスタは、例えば、厚さ１０〜５０ｎｍのソース・ドレイン半導体層２０を備えることで、ソース・ドレイン領域の断面積が大きくなっている。したがって、寄生抵抗が大幅に低減され、トランジスタのオン電流が増大する。
本実施の形態の半導体装置では、ｎ型トランジスタのゲート電極のポリシリコン層１６ａと、例えば、エピタキシャル成長により形成されるソース・ドレイン半導体層２０との間に、ヤング率の大きい第１のゲート側壁１８が形成される。ヤング率の大きい第１のゲート側壁１８がポリシリコン層１６ａを圧迫することによって、シリコンナノワイヤの上面および側面に垂直な方向には圧縮歪みが、チャネル領域のゲート長方向には伸張歪みが発生する。
また、本実施の形態の半導体装置の製造方法では、熱処理であるアニール中、第１のゲート側壁１８の熱膨張を、両側のゲート電極１６とソース・ドレイン半導体層２０が抑制する。これにより、第１のゲート側壁１８がポリシリコン層１６ａを圧迫することによって、シリコンナノワイヤの上面および側面に垂直な方向には圧縮歪みが、チャネル領域のゲート長方向には伸張歪みが発生する。
このように、ナノワイヤトランジスタのチャネル領域には、ナノワイヤトランジスタのゲート長方向に、大きな伸長歪が発生する。ナノワイヤトランジスタがｎ型トランジスタである場合、このようなゲート長方向の伸長歪によりナノワイヤトランジスタの移動度が向上する。したがって、ｎ型トランジスタの移動度が増加し、結果としてオン電流性能も向上する。
図１８は、本実施の形態の製造方法で製造するｎ型ナノワイヤトランジスタの移動度のゲート長依存性の測定結果を示す図である。ナノワイヤはシリコンナノワイヤ、ナノワイヤ幅は２５ｎｍ、ナノワイヤ高さは１５ｎｍである。移動度はゲート長１０μｍの移動度に対する比率として示している。また、シリコン窒化膜側壁をポリシリコンのゲート電極とエピタキシャルシリコン成長により形成されるソース・ドレイン半導体層の間にのみ残す本実施の形態の構造と、全面ＴＥＯＳ側壁（ＳｉＯ２側壁）の場合の結果を示している。
ゲート側壁の種類によらず、移動度は、ゲート長が短い短チャネルほど増加しているが、その増加率は本実施の形態の構造の方が高い。これはシリコン窒化膜側壁による歪みの影響と考えられる。このように、本実施の形態の構造によりトランジスタの移動度が向上し、この結果として電流性能も向上する。
なお、微細世代においては、回路面積を小さくするために二つのトランジスタの間隔、いわゆるゲートピッチも短くなる。本実施の形態の構造ではゲート直近の側壁によって歪みが生じるため、短ゲートピッチにおいても大きな歪み効果を得ることができる。
また、トランジスタのチャネルへの歪み導入技術として一般的となっている、シリコン窒化膜ストレスライナー技術、すなわち、ゲート電極及びゲート側壁上部全体に応力性のシリコン窒化膜を堆積する手法を本実施の形態に導入すれば、さらに誘起される歪み量を増加することも可能である。
なお、上述の説明においては、ソース・ドレイン半導体層２０を形成するエピタキシャル半導体膜について、主にシリコンを例に説明したが、これをシリコンよりも格子定数の小さい例えばシリコンカーボンとすることにより、チャネル領域中のゲート長方向の伸張歪みを増加させることができる。
また、上述の説明においては、ゲート電極１６をポリシリコン層と金属シリサイド層の積層構造を例に説明したが、ゲート電極１６をポリシリコン単層の構造、または、ゲート電極として厚さ１０ｎｍ程度の薄い金属上に厚さ数十ｎｍのポリシリコンを積層した構造の場合にも、ポリシリコンと金属シリサイドの積層構造と同等の歪み効果が期待できる。
また、ゲート電極１６として金属単層あるいは異なる金属材料の積層構造を採用した場合には、一般的に金属の熱膨張係数がシリコンやシリコン窒化膜の熱膨張係数よりも高い。このため、シリコン窒化膜の第１のゲート側壁をゲート電極とエピタキシャルシリコン層で挟んでアニールした際に、シリコン窒化膜の第１のゲート側壁が、ポリシリコンのゲート電極の場合よりも強く圧迫されてより高い密度となると考えられる。これにより、金属のゲート電極の下に存在するナノワイヤのチャネル領域にはより大きな歪みが加わり、ｎ型ナノワイヤトランジスタの移動度向上効果がさらに増すと考えられる。
また、本実施の形態のナノワイヤトランジスタは、第１のゲート側壁１８上に第１のゲート側壁１８よりも低誘電率の第２のゲート側壁２２を備えている。このため、例えば、ゲート電極１６とソース・ドレイン半導体層２０との間の容量、ゲート電極１６とソース・ドレイン半導体層２０上に設けられるコンタクトプラグ（図示せず）との容量が、第２のゲート側壁２２が第１のゲート側壁１８と同一の材料で形成される場合に比べ、小さくなりトランジスタの動作速度が向上する。
ゲート側壁材料の種類による寄生容量の変化を、デバイスシミュレーションを用いて計算した。図１９は、デバイスシミュレーションで仮定したトランジスタの断面構造を示す図である。ソース・ドレイン半導体層として２０ｎｍのエピタキシャルシリコン層が形成されるとし、ゲート電極とエピタキシャルシリコン層の間隔は１０ｎｍとしている。また、ゲート電極とタングステンプラグ（金属配線）の間隔は２０ｎｍとしている。ゲート電極両側全面に厚さ１０ｎｍのＴＥＯＳ側壁が形成された場合（ＳｉＯ２側壁：図１９（ａ））、ゲート両側全面に厚さ１０ｎｍのシリコン窒化膜側壁が形成された場合（ＳｉＮ側壁：図１９（ｂ））、そして、ゲート電極とエピタキシャルシリコン層間にはシリコン窒化膜側壁が、ゲート電極両側でエピタキシャルシリコン層より上の領域には厚さ１０ｎｍのＴＥＯＳ側壁が形成された場合（実施の形態：図１９（ｃ））の３通りについて、シミュレーションを行った。なお、ゲート電極とタングステンプラグ（金属配線）の間の上記側壁以外の領域は、ＳｉＯ２であると仮定する。
図２０は、単位ゲート幅当たりの寄生容量を計算した結果を示す図である。シリコン窒化膜の方がＴＥＯＳよりも誘電率が高いため、ＳｉＮ側壁の場合にはＳｉＯ２側壁に比べて容量は３０％増加する。しかし、シリコン窒化膜側壁をゲート電極とエピタキシャルシリコン層間にのみ形成する本実施の形態の場合、容量増加は１５％に抑制される。従って、本実施の形態により、ＳｉＮ側壁の場合より寄生容量が低減し、トランジスタの動作速度が向上する。
図２１は、本実施の形態の第１の側壁と、第２の側壁との離間距離の説明図である。
本実施の形態において、第１のゲート側壁１８と第２のゲート側壁２２との境界である第１の境界面Ｂ１が、ソース・ドレイン半導体層２０と第２のゲート側壁２２との境界である第２の境界面Ｂ２よりも半導体基板１０側（図２１中下方）にあり、第１の境界面Ｂ１と第２の境界面Ｂ２との離間距離が、ゲート絶縁膜１４と半導体基板１０との境界面Ｂ３の法線方向で１０ｎｍ以下であることが望ましい。第１の境界面Ｂ１の全部が第２の境界面Ｂ２よりも半導体基板１０側にあることが望ましいが、例えば、ゲート電極１６の近傍で第１の境界面Ｂ１の一部が第２の境界面Ｂ２よりも半導体基板１０反対側（図２１中上方）にあっても構わない。
図２１は、第１の境界面Ｂ１と第２の境界面Ｂ２に対し、略垂直な断面である。「ゲート絶縁膜と半導体基板との境界面の法線方向の、第１の境界面と第２の境界面との離間距離」とは、例えば、図２１中の距離ｄで表わされる距離である。図２１中ゲート絶縁膜と半導体基板との境界面の法線方向は白矢印で表わされている。
なお、第１の境界面Ｂ１と第２の境界面Ｂ２との離間距離が一定でない場合は、断面で評価される離間距離の最大値が１０ｎｍ以下であることが望ましい。
離間距離が１０ｎｍを超えると、第１の側壁１８の体積が十分でなくなり、ナノワイヤトランジスタのゲート長方向の伸長歪が低減する。したがって、十分な移動度向上効果が得られなくなる恐れがある。また、第１の境界面Ｂ１が、第２の境界面Ｂ２よりも半導体基板１０と反対側、すなわち図の上側にあると、誘電率の高い第１の側壁１８の体積が大きくなりすぎる。したがって、寄生容量の増大による性能の劣化が懸念される。
本実施の形態の半導体装置においては、第１の側壁１８と第２の側壁２２について、適当なヤング率および誘電率の材料を選択し、構造を最適化することで、歪み印加による移動度増加による性能向上効果と、寄生容量低減による性能向上効果が最適化されたナノワイヤトランジスタの実現が可能である。
本実施の形態の製造方法によれば、ゲート電極１６とエピタキシャル成長により形成されるソース・ドレイン半導体層２０の間には、ゲート電極１６形成直後に形成した第１のゲート側壁１８が最後まで残存する。このため、例えば、ゲート電極とソース・ドレイン半導体層の間の溝にシリコン酸化膜側壁を埋め込むような製造方法とは異なり、溝中の側壁にボイドが生じることはない。したがって、デバイス構造が安定して製造できるため、デバイス特性のばらつきが抑制されるという利点がある。
また、本実施の形態の製造方法によれば、例えばシリコン窒化膜をゲート電極１６とエピタキシャルシリコン層２０の間にのみ自己整合的に残すことができるので、熱リン酸によるシリコン窒化膜側壁のエッチング処理時間を厳密に制御する必要がなく、製造歩留まりを大幅に向上させることができる。
また、本実施の形態の製造方法では、シリコン酸化膜のゲート側壁後に追加のイオン注入と活性化アニールを行わない場合には、従来の一般的なナノワイヤトランジスタの製造方法と工程数が同じであり、プロセスコストの増大を招かない。
ゲート長をＬとしたとき、強い短チャネル効果耐性を得るためには、ナノワイヤの幅及び高さは（２／３）×Ｌ以下であることが望ましい。一方、キャリア移動度の過度の低下を避ける観点から、シリコンナノワイヤの幅及び高さは３ｎｍ以上であることが望ましい。
また、上記の説明においては、ＳＯＩ層の狭窄部（ナノワイヤ）は一つであったが、複数のシリコンナノワイヤを並列に並べることも可能である。並べるシリコンナノワイヤの数を増やすことによってトランジスタの電流量が増加し、動作速度が向上する。
また、上記実施の形態においては、ｎ型ナノワイヤトランジスタを例に説明した。第１の側壁により印加される歪みに伴う移動度向上効果については、ｎ型ナノワイヤトランジスタに固有である。
もっとも、上記実施の形態をｐ型ナノワイヤトランジスタに適用する場合であっても、デバイス構造が安定して製造でき、デバイス特性のばらつきが抑制されるという効果は得ることが可能である。なお、ｐ型ナノワイヤトランジスタの場合には、ソース・ドレイン領域の不純物は、ｐ型不純物であるボロン（Ｂ）やインジウム（Ｉｎ）などが用いられる。
エクステンション不純物領域の形成は、例えば、ボロン（Ｂ）や二フッ化ボロン（ＢＦ２）の１〜２ｋｅＶ程度の加速エネルギーのイオン注入で行う。また、ソース・ドレイン不純物領域の形成は、例えば、ボロン（Ｂ）、二弗化ボロン（ＢＦ２）あるいはインジウム（Ｉｎ）をイオン注入することで行われる。
（第２の実施の形態）
本実施の形態の半導体装置および半導体装置の製造方法は、第１の実施の形態がＳＯＩ基板を用いるのに対し、バルク基板を用いる点で異なっている。半導体基板が異なる以外は、基本的に第１の実施の形態と同様であるので重複する内容については記載を省略する。
図２２は、本実施の形態の半導体装置の断面模式図である。図２２（ａ）は、基板面に垂直なゲート長方向の模式断面図である。図２２（ｂ）は、基板面に垂直なゲート電極部のゲート幅方向の模式断面図である。
半導体基板１０としてバルク基板が適用される。そして、このバルク基板に狭窄部１２、いわゆる、ナノワイヤが形成される。本実施の形態においては、この狭窄部１２下の半導体基板１０内に、素子分離不純物領域３６が設けられる。
この素子分離不純物領域３６は、バルク基板中のナノワイヤより下の領域を通じてソース領域からドレイン領域にリーク電流が流れることを防ぐ。ｎ型トランジスタの場合は、ｐ型不純物が、ｐ型トランジスタの場合はｎ型不純物で形成される。不純物濃度は、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下であることが望ましい。
この不純物導入は、狭窄部１２の形成前にシリコン基板中の深い位置全面にイオン注入を行い、狭窄部１２下の領域に熱処理で横方向拡散させることによって実現できる。あるいは、狭窄化部１２の形成後に狭窄部１２以外にイオン注入を行って、シリコン狭窄部１２下の領域に熱処理で横方向拡散させることによって実現できる。
本実施の形態によれば、高価なＳＯＩ基板を用いず安価に、微細化しても高い性能を実現可能なナノワイヤトランジスタおよびその製造方法が実現される。
（第３の実施の形態）
本実施の形態の半導体装置および半導体装置の製造方法は、第１の実施の形態が半導体基板に設けられた板状の狭窄部の上面上および側面上にゲート絶縁膜およびゲート電極が設けられたナノワイヤトランジスタおよびその製造方法であるのに対し、狭窄部の上面上にはゲート絶縁膜およびゲート電極が設けられず、狭窄部の側面上にのみゲート絶縁膜およびゲート電極が設けられた、いわゆるＦｉｎＦＥＴおよびその製造方法である。ＦｉｎＦＥＴであること以外は、基本的に第１の実施の形態と同様であるので重複する内容については記載を省略する。
図２３は、本実施の形態の半導体装置の断面模式図である。図２３（ａ）は、基板面に垂直なゲート長方向の模式断面図である。図２３（ｂ）は、ゲート電極部の基板面に垂直なゲート幅方向の模式断面図である。図２３（ｃ）は、基板面に平行な狭窄部の模式断面図である。
図２３に示すように、本実施の形態のＦｉｎＦＥＴは、狭窄部１２の側面上にのみゲート絶縁膜１４およびゲート電極１６が設けられ、狭窄部１２の側面部のみがチャネル領域として機能する。狭窄部１２の上面上には、ゲート絶縁膜１４およびゲート電極１６との間にハードマスク層３０が設けられ、狭窄部１２の上面部はチャネル領域として機能しない。
本実施の形態のＦｉｎ型トランジスタは、狭窄部１２形成に用いるハードマスク層３０を、ゲート絶縁膜１４形成前に剥離しないことにより製造が可能である。
本実施の形態においても、第１の実施の形態と同様、トランジスタ特性の向上を実現することが可能である。よって、本実施の形態によれば、微細化しても高い性能を実現可能なＦｉｎＦＥＴおよびその製造方法が実現される。
なお、本実施の形態では、半導体基板としてＳＯＩ基板を用いる場合を例に説明したが、第２の実施の形態のようにバルク基板を用いることも可能である。
（第４の実施の形態）
本実施の形態の半導体装置および半導体装置の製造方法は、同一ＳＯＩ基板上に、ｎ型ナノワイヤトランジスタと、ｐ型ナノワイヤトランジスタを有する半導体装置およびその製造方法である。
図２４は、本実施の形態の半導体装置の断面模式図である。図２４は、基板面に垂直なゲート長方向の模式断面図である。
ｎ型ナノワイヤトランジスタ１００と、ｐ型ナノワイヤトランジスタ２００は、同一のＳＯＩ基板である半導体基板１０上に形成されている。ｎ型ナノワイヤトランジスタ１００およびｐ型ナノワイヤトランジスタ２００は、第１の実施の形態と同様の構造を有している。したがって、第１の実施の形態と重複する内容については記載を省略する。
ここで、ｎ型ナノワイヤトランジスタ１００のソース・ドレイン半導体層２０はシリコンであり、ｐ型ナノワイヤトランジスタ２００のソース・ドレイン半導体層４０は、シリコンゲルマニウムである。
以下、本実施の形態の半導体装置の製造方法について説明する。図２５−図２８は、本実施の形態の半導体装置の製造方法の工程模式図である。図２５−図２８は、基板面に垂直なゲート長方向の模式断面図である。
ゲート電極１６の一部となるポリシリコン層１６ａの両側に、例えばシリコン窒化膜の第１のゲート側壁１８を形成した後、イオン注入を行ってｎ型ナノワイヤトランジスタ１００、ｐ型ナノワイヤトランジスタ２００それぞれにエクステンション不純物領域２６を形成し、活性化および再結晶化のためのアニールを行うところまでは第１の実施の形態と同様である。
次に、図２５に示すように、ｐ型トランジスタ２００領域上に例えばシリコン酸化膜の保護絶縁膜４２を形成した後、ｎ型トランジスタ１００領域のＳＯＩ層１０ｃ露出部上にエピタキシャルシリコン層を成長させ、ソース・ドレイン半導体層２０を形成する。続いて、ｎ型トランジスタ１００のソース・ドレイン半導体層２０中にｎ型不純物のイオン注入を行い、ソース・ドレイン領域２８を形成する。
次に、ｐ型トランジスタ２００領域上の保護絶縁膜４２を除去する。保護絶縁膜４２がシリコン酸化膜であれば、例えば希フッ酸処理により除去する。
次に、図２６に示すようにｎ型トランジスタ１００領域上に、例えば、シリコン酸化膜の保護酸化膜４４を形成した後、ｐ型トランジスタ２００領域のＳＯＩ層１０ｃ露出部上にエピタキシャルシリコンゲルマニウム層を成長させ、ソース・ドレイン半導体層４０を形成する。続いて、ｐ型トランジスタ２００のソース・ドレイン半導体層２０中にｐ型不純物のイオン注入を行い、ソース・ドレイン領域２８を形成する。
次に、ｎ型トランジスタ１００領域上の保護絶縁膜４４を除去した後に、熱処理であるアニールを行い、ソース・ドレイン半導体層２０、４０の不純物を活性化する。そして、活性化とともに、アニール中の第１のゲート側壁１８の熱膨張を両側のゲート電極ポリシリコン層１６ａとエピタキシャルシリコン層２０またはエピタキシャルシリコンゲルマニウム層４０が抑制することにより、第１のゲート側壁１８のうちポリシリコン層１６ａとエピタキシャルシリコン層２０またはエピタキシャルシリコンゲルマニウム層４０に挟まれた領域、すなわち、エピタキシャルシリコン層２０またはエピタキシャルシリコンゲルマニウム層４０上面よりも下の領域が高密度化される。
次に、図２７に示すように、例えば熱リン酸によるウェットエッチング処理を行い、ゲート電極ポリシリコン層１６ａ上のハードマスク窒化膜３２および第１のゲート側壁１８上部、すなわち、エピタキシャルシリコン層２０またはエピタキシャルシリコンゲルマニウム層４０上面よりも上の領域を除去する。
第１のゲート側壁１８のエピタキシャルシリコン層またはエピタキシャルシリコンゲルマニウム層上面よりも下の領域は、上述のアニール中に高密度化しているために、ウェットエッチング処理によるエッチング速度、例えば熱リン酸によるエッチング速度が低下しているために除去されず残存する。
次に、全面にシリコン酸化膜を堆積後、図２８に示すように、ドライエッチングを行ってゲート電極のポリシリコン層１６ａを挟むように、第１のゲート側壁１８とエピタキシャルシリコン層のソース・ドレイン半導体層２０、および、シリコンゲルマニウム層のソース・ドレイン半導体層４０上に、第１のゲート側壁１８よりもヤング率が小さく低誘電率の第２のゲート側壁２２を形成する。第１のゲート側壁１８の材料がシリコン窒化膜である場合、第２のゲート側壁２２の材料は、例えば、シリコン酸化膜である。
その後、いわゆるサリサイドプロセスにより、ゲート電極のポリシリコン層１６ａ上の金属シリサイド層１６ｂ、ソース・ドレイン半導体層２０、４０上の金属シリサイド層２４が形成される。以上のプロセスにより、図２４に示す本実施の形態の半導体装置が形成される。
第１の実施の形態と同様、本実施の形態の半導体装置では、ｎ型トランジスタ１００のゲート電極のポリシリコン層１６ａと、例えば、エピタキシャル成長により形成されるソース・ドレイン半導体層２０との間に、ヤング率の大きい第１のゲート側壁１８が形成される。ヤング率の大きい第１のゲート側壁１８がポリシリコン層１６ａを圧迫することによって、シリコンナノワイヤの上面および側面に垂直な方向には圧縮歪みが、チャネル領域のゲート長方向には伸張歪みが発生する。
また、本実施の形態の半導体装置の製造方法では、熱処理であるアニール中、第１のゲート側壁１８の熱膨張を、両側のゲート電極１６とソース・ドレイン半導体層２０が抑制する。これにより、第１のゲート側壁１８がポリシリコン層１６ａを圧迫することによって、シリコンナノワイヤの上面および側面に垂直な方向には圧縮歪みが、チャネル領域のゲート長方向には伸張歪みが発生する。
このように、ナノワイヤトランジスタのチャネル領域には、ナノワイヤトランジスタのゲート長方向に、大きな伸長歪が発生する。ナノワイヤトランジスタがｎ型トランジスタである場合、このようなゲート長方向の伸長歪によりナノワイヤトランジスタの移動度が向上する。したがって、ｎ型トランジスタ１００の移動度が増加し、結果としてオン電流性能も向上する。
一方、ｐ型トランジスタ２００については、ヤング率の高い第１のゲート側壁１８によってチャネル誘起されるゲート長方向の伸張歪みは移動度を劣化させる。しかし、ｐ型トランジスタ２００のソース・ドレイン半導体領域４０であるシリコンよりも格子定数の大きいエピタキシャルシリコンゲルマニウム層からチャネル領域に、ゲート長方向の圧縮歪みが誘起される。このため、トータルとしてゲート長方向の歪みはキャンセルされるか、シリコンゲルマニウム層からの圧縮歪み量が十分に大きければ、トータルとしてはゲート長方向に圧縮歪みが生じ、ｐ型ナノワイヤトトランジスタの移動度も向上する。
したがって、本実施の形態では、ｎ型ナノワイヤトトランジスタとｐ型ナノワイヤトランジスタの移動度をともに向上させることが可能である。
また、第１の実施形態の場合と同様、本実施の形態においても、ゲート電極１６両側の下部のみに比較的誘電率の高い、例えばシリコン窒化膜の第１のゲート側壁１８が形成され、ゲート電極１６両側の上部には比較的誘電率の低い、例えば、シリコン酸化膜の第２のゲート側壁２２が形成される。このため、ゲート電極１６両側全体に、誘電率の高いシリコン窒化膜のゲート側壁が形成されるような場合と比べて寄生容量の増加が抑制される。
第１の実施の形態の場合と同様、本実施の形態においても、ゲート電極１６とエピタキシャルシリコン層２０およびシリコンゲルマニウム層４０の間には、ゲート電極１６形成直後に形成した第１の側壁１８が最後まで残存する。このため、ゲート電極とエピタキシャルシリコン層の間の溝に、例えばシリコン酸化膜の側壁膜を埋め込むようなプロセスとは異なり、溝中の側壁にボイドが生じることはない。したがって、デバイス構造が安定して製造できるため、デバイス特性のばらつきが抑制されるという利点がある。
また、第１の実施の形態の場合と同様、本実施の形態においても、第１のゲート側壁１８をゲート電極１６とエピタキシャル成長により形成されるソース・ドレイン半導体層２０の間のみ自己整合的に残すことができる。したがって、熱リン酸等のウェットエチング処理時間を厳密に制御する必要がなく、製造歩留まりを大幅に向上させることができる。
また、第１の実施の形態の場合と同様、本実施の形態おいても、第２のゲート側壁２２形成後に追加のイオン注入と活性化アニールを行わない場合には、ｎ型トランジスタのソース・ドレイン領域にエピタキシャルシリコン膜を、ｐ型トランジスタのソース・ドレイン領域にエピタキシャルシリコンゲルマニウム膜を形成する従来のナノワイヤトランジスタの製造方法と工程数が同等であり、プロセスコストの増大を招かない。
以上、本実施の形態によれば、微細化しても高い性能を実現可能な、ｎ型ナノワイヤトランジスタと、ｐ型ナノワイヤトランジスタを有する半導体装置およびその製造方法が実現される。
（第５の実施の形態）
本実施の形態の半導体装置および半導体装置の製造方法は、第１の実施の形態がＳＯＩ基板上に形成されるナノワイヤトランジスタおよびその製造方法であるのに対し、バルク基板上に形成される平面トランジスタおよびその製造方法である。ゲート側壁周りの構造および製造方法は、基本的に第１の実施の形態と同様である。したがって、重複する内容については記載を省略する。
図２９は、本実施の形態の半導体装置の断面模式図である。図２９（ａ）は、基板面に垂直なゲート長方向の模式断面図である。図２９（ｂ）は、基板面に垂直なゲート電極部のゲート幅方向の模式断面図である。
この平面トランジスタは、（１００）面シリコンの半導体基板１０に形成されたゲート絶縁膜１４、ゲート絶縁膜１４上に形成されたゲート電極１６、ゲート電極１６の両側に形成された第１のゲート側壁１８、半導体基板１０中のゲート電極１６下の領域であるチャネル領域を挟むように形成されたエクステンション不純物領域２６、エクステンション不純物領域２６上に、ゲート電極１６との間に、第１のゲート側壁１８を挟むように形成されたソース・ドレイン半導体層２０、ゲート電極１６の両側の、第１のゲート側壁１８上およびソース・ドレイン半導体層２０上に形成され、第１のゲート側壁との境界がゲート電極の側面で終端し、第１のゲート側壁１８よりもヤング率が小さく、かつ、低誘電率の第２のゲート側壁、を備えている。
そして、第１の実施の形態と同様、第１のゲート側壁１８と第２のゲート側壁２２との境界である第１の境界面が、ソース・ドレイン半導体層２０と第２のゲート側壁２２との境界である第２の境界面よりも半導体基板１０側にあり、第１の境界面と第２の境界面との離間距離が、ゲート絶縁膜１４と半導体基板１０との境界面の法線方向で１０ｎｍ以下であることが望ましい。いいかえれば、第１のゲート側壁１８の上面はソース・ドレイン半導体層２０上面以下１０ｎｍ以内の位置にあることが望ましい。
第１のゲート側壁１８は、例えば、シリコン窒化膜であり、第２のゲート側壁２２は、例えば、シリコン酸化膜である。また、ソース・ドレイン半導体層２０は、例えば、厚さ１０〜５０ｎｍのエピタキシャルシリコン層である。
第２のゲート側壁２２の両側のソース・ドレイン半導体層２０上には、金属シリサイド層２４が形成される。
この構造では、ソース・ドレイン半導体層２０によってソース・ドレイン領域の半導体の断面積が増加しているため、寄生抵抗が大幅に低減され、トランジスタのオン電流が著しく向上する。
本実施の形態の製造方法は、第１の実施の形態の製造方法において、チャネル領域が形成されるＳＯＩ層を狭窄化する工程を除いた以外はほぼ同一である。ただし、平面トランジスタをゲート長５０ｎｍ以下の領域で動作させるためには、半導体基板１０中にｎ型トランジスタの場合の場合はｐ型不純物、ｐ型トランジスタの場合はｎ型不純物を１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の濃度で導入することが不可欠である。この不純物導入はゲート絶縁膜１４形成前にシリコンの半導体基板１０全面にウェルイオン注入あるいはチャネルイオン注入を行うか、ゲート電極１６およびゲート側壁形成後にイオン注入、いわゆるハローイオン注入を行うことによって実現できる。
第１の実施の形態の半導体装置と同様、ｎ型トランジスタのゲート電極のポリシリコン層１６ａと、例えば、エピタキシャル成長により形成されるソース・ドレイン半導体層２０との間に、ヤング率の大きい第１のゲート側壁１８が形成される。ヤング率の大きい第１のゲート側壁１８がポリシリコン層１６ａを圧迫することによって、チャネル領域の上面に垂直な方向には圧縮歪みが、チャネル領域のゲート長方向には伸張歪みが発生する。
また、本実施の形態の半導体装置の製造方法では、熱処理であるアニール中、第１のゲート側壁１８の熱膨張を、両側のゲート電極１６とソース・ドレイン半導体層２０が抑制する。これにより、第１のゲート側壁１８がポリシリコン層１６ａを圧迫することによって、チャネル領域の上面に垂直な方向には圧縮歪みが、チャネル領域のゲート長方向には伸張歪みが発生する。
このように、平面トランジスタのチャネル領域には、ゲート長方向に、大きな伸長歪が発生する。ｎ型トランジスタである場合、このようなゲート長方向の伸長歪により平面トランジスタの移動度が向上する。したがって、ｎ型トランジスタの移動度が増加し、結果としてオン電流性能も向上する。
また、第１の実施の形態と同様、本実施の形態においても、ゲート電極１６両側の下部、すなわち、ソース・ドレイン半導体層２０上面より下の領域のみに誘電率の高い第１のゲート側壁１８が形成され、ゲート電極１６両側の上部には誘電率の低い第２のゲート側壁２２が形成される。このため、ゲート電極１６両側全体に、例えばシリコン窒化膜のような誘電率の高いゲート側壁が形成される場合と比べて寄生容量の増加が抑制される。
また、本実施の形態の製造方法によれば、ゲート電極１６とエピタキシャル成長により形成されるソース・ドレイン半導体層２０の間には、ゲート電極１６形成直後に形成した第１のゲート側壁１８が最後まで残存する。このため、例えば、ゲート電極とソース・ドレイン半導体層の間の溝にシリコン酸化膜側壁を埋め込むような製造方法とは異なり、溝中の側壁にボイドが生じることはない。したがって、デバイス構造が安定して製造できるため、デバイス特性のばらつきが抑制されるという利点がある。
また、本実施の形態の製造方法によれば、例えば、シリコン窒化膜をゲート電極とエピタキシャルシリコン層の間にのみ自己整合的に残すことができるので、熱リン酸によるシリコン窒化膜側壁のエッチング処理時間を厳密に制御する必要がなく、製造歩留まりを大幅に向上させることができる。
また、本実施の形態の製造方法では、例えば、シリコン酸化膜の第２のゲート側壁形成後に追加のイオン注入と活性化アニールを行わない場合には、従来のソース・ドレイン領域上にエピタキシャルシリコン膜を形成する平面トランジスタの製造方法と工程数が同等であり、プロセスコストの増大を招かない。
以上、本実施の形態によれば、微細化しても高い性能を実現可能な平面トランジスタおよびその製造方法が実現される。
（第６の実施の形態）
本実施の形態の半導体装置の製造方法は、半導体基板上に第１の犠牲半導体層、第１の半導体層、第２の犠牲半導体層、第２の半導体層を順に形成する。そして、第１の犠牲半導体層、第１の半導体層、第２の犠牲半導体層、第２の半導体層を加工して狭窄部を形成する。そして、狭窄部の少なくとも側面上にトンネル絶縁膜を形成する。そして、トンネル絶縁膜上に電荷を蓄積するシリコン窒化膜の電荷蓄積膜を形成する。そして、電荷蓄積膜上にブロック絶縁膜を形成する。そして、ブロック絶縁膜上にゲート電極膜を形成する。そして、トンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜、ゲート電極膜を加工し、ゲート電極構造を形成する。そして、第１の犠牲半導体層と第２の犠牲半導体層とを選択的に除去することで、狭窄部の第１の半導体層と第２の半導体層との間に第１の空洞を形成する。そして、熱処理を行い、ウェットエッチングによりシリコン窒化膜の一部を除去することで、電荷蓄積膜に第２の空洞を形成する。さらに、第１の空洞および第２の空洞を埋めるシリコン窒化膜と異なる絶縁体膜を堆積し、絶縁体膜を加工してゲート電極構造の両側にゲート側壁を形成する。
本実施の形態は、ナノワイヤをチャネル領域とするＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリを備える半導体記憶装置の製造方法である。
本明細書中、「電荷蓄積膜」は、メモリセル情報として積極的に電荷を蓄積する機能を有する膜である。また、「トンネル絶縁膜」は、メモリセルの書き込み・消去時には、トンネリング現象によりチャネル領域と電荷蓄積膜との間での電子・正孔移動経路として機能する膜である。そして、読み出し時・待機時にはそのバリアハイトにより、チャネル領域と電荷蓄積膜との間での電子・正孔移動を抑制する機能を有する膜である。また、「ブロック絶縁膜」は、いわゆる電極間絶縁膜であり、電荷蓄積膜とゲート電極との間の電子・正孔の流れをブロックする機能を有する膜である。
図３０は、本実施の形態の半導体装置の製造方法によって製造される半導体記憶装置の上面模式図である。図３１は、図３０のＨ−Ｈ断面、すなわち、基板に垂直なゲート長方向断面の断面模式図である。図３２は、図３０のＩ−Ｉ断面、すなわち、基板に垂直なゲート電極部のゲート幅方向断面の断面模式図である。
この半導体記憶装置は、例えばシリコン基板である半導体基板５０に形成された狭窄部を有する第１の絶縁体層５２と、第１の絶縁体層５２の上面に形成された狭窄部である第１のナノワイヤ５４を有する、例えばシリコンの第１の半導体層５６と、を備える。そして、第１の半導体層５６の上面に形成された狭窄部を有する第２の絶縁体層５８と、第２の絶縁体層５８の上面に形成された狭窄部である第２のナノワイヤ６０を有する、例えばシリコンの第２の半導体層６２と、を備える。
そして、第１のナノワイヤ５４と第２のナノワイヤ６０の少なくとも側面に形成されたトンネル絶縁膜６４と、トンネル絶縁膜６４上に形成されたシリコン窒化膜の電荷蓄積膜６６と、を備える。そして、電荷蓄積膜６６に形成されるシリコン窒化膜と異なる絶縁体膜で形成される電荷蓄積膜間絶縁体層６８と、電荷蓄積膜６６および電荷蓄積膜間絶縁体層６８上に形成されたブロック絶縁膜７０と、ブロック絶縁膜７０上に形成されたゲート電極膜７２と、を備える。
トンネル絶縁膜６４、電荷蓄積用膜６６であるシリコン窒化膜、ブロック絶縁膜７０、ゲート電極膜７２でゲート電極構造９８が形成される。
そして、ゲート電極構造９８を挟むように形成されたゲート側壁７４を備える。さらに、第１の半導体層５６および第２の半導体層６２中にゲート側壁７４両側に形成されたソース領域８０およびドレイン領域８２を備える。
第１の絶縁体層５２および第２の絶縁体層５８は、例えばシリコン酸化膜である。また、第１の半導体層５６および第２の半導体層６２は、例えばシリコンである。したがって、この場合、第１のナノワイヤ５４および第２のナノワイヤ６０は、ともにシリコンナノワイヤである。以下、それぞれ、第１のシリコンナノワイヤ５４、第２のシリコンナノワイヤと称する。
また、トンネル絶縁膜６４は、例えば、シリコン酸化膜である。また、電荷蓄積膜間絶縁体層６８は、例えば、シリコン酸化膜で形成される。また、ゲート電極膜７２は、例えば、ポリシリコン膜である。
第１の半導体層５６中のドレイン領域８２と、第２の半導体層６２中のドレイン領域８２は電気的に絶縁されている。そして、第１のシリコンナノワイヤ５４をチャネルとするトランジスタと、第２のシリコンナノワイヤ６０をチャネルとするトランジスタは独立したＭＯＮＯＳセルトランジスタとして動作する。
すなわち、第１のシリコンナノワイヤ５４をチャネル領域とするトランジスタと、第２のシリコンナノワイヤ６０をチャネル領域とするＭＯＮＯＳセルトランジスタは、それぞれ”０”または”１”のデータを記憶する役割を担う。
以下、本実施の形態の半導体装置の製造方法について説明する。図３３−図３９は、本実施の形態の半導体装置の製造方法の工程模式図である。図３３、図３５、図３６、図３８、図３９は、断面模式図である。図３４、図３７は、上面模式図である。
なお、以下、基板はシリコン基板、第１および第２の半導体層はシリコン、第１および第２の犠牲半導体層は、シリコンゲルマニウムである場合を例に説明する。
まず、図３３に示すように、シリコン基板５０上に、第１の犠牲半導体層８４である第１のシリコンゲルマニウム層、第１の半導体層５６である第１のシリコン層、第２の犠牲半導体層８６である第２のシリコンゲルマニウム層、第２の半導体層６２である第２のシリコン層、ハードマスク層８８からなる構造を形成する。第１および第２のシリコンゲルマニウム層８４、８６、第１および第２のシリコン層５６、６２の厚さは３〜４０ｎｍ程度である。
次に、上面模式図である図３４、図３４のＪ−Ｊ断面である図３５に示すように、ハードマスク層８８をパターニングした後、このハードマスク層８８をマスクとして第１のシリコンゲルマニウム層８４、第１のシリコン層５６、第２のシリコンゲルマニウム層８６、第２のシリコン層６２をエッチングする。このエッチングにより、第１のシリコンゲルマニウム層８４、第１のシリコン層５６、第２のシリコンゲルマニウム層８６、第２のシリコン層６２をゲート幅方向に一部狭くする。すなわち、これらの層の一部を加工して板状化し狭窄部を形成する。板状化した各層の幅は３〜４０ｎｍ程度である。
次に、ゲート幅方向の断面模式図である図３６に示すように、ハードマスク層８８を除去した後、狭窄化した第２のシリコン層６２、すなわち第２のシリコンナノワイヤ６０の側面と上面、狭窄化した第２のシリコンゲルマニウム層８６の側面、狭窄化した第１のシリコン層５６、すなわち第１のシリコンナノワイヤの側面、狭窄化した第１のシリコンゲルマニウム層８４の側面にトンネル絶縁膜６４、電荷蓄積用膜６６であるシリコン窒化膜、ブロック絶縁膜７０、ゲート電極膜７２を形成する。
トンネル絶縁膜６４およびブロック絶縁膜７０としては、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜、高誘電率絶縁膜、あるいはシリコン酸化膜と高誘電率膜の積層膜などが考えられる。ゲート電極膜７２としては、ポリシリコン単体膜、金属シリサイドなどの金属半導体化合物単体膜、ＴｉＮ、Ｗ、ＴａＣ等の金属膜、金属シリサイド以外の金属半導体化合物膜とポリシリコン膜等の半導体との積層膜、あるいは金属膜とポリシリコン膜等の半導体との積層膜等を適用することが可能である。
次に、ゲート電極膜７２上にハードマスク窒化膜９０を形成し、このハードマスク窒化膜９０をパターニングする。その後、このハードマスク窒化膜９０をマスクとして、トンネル絶縁膜６４、電荷蓄積用膜６６、ブロック絶縁膜７０、ゲート電極膜７２を加工する。そして、図３７に示すように、シリコンナノワイヤ上の一部にのみ、トンネル絶縁膜６４、電荷蓄積用膜６６、ブロック絶縁膜７０、ゲート電極膜７２を残しゲート電極構造９８を形成する。
次に、ゲート幅方向の断面模式図である図３８に示すように、シリコンゲルマニウムを選択的に除去するエッチングを行って、第１のシリコンゲルマニウム層８４、第２のシリコンゲルマニウム層８６を除去する。シリコンゲルマニウムの選択エッチングは例えば塩酸系溶液によって実現できる。第１のシリコンゲルマニウム層８４、第２のシリコンゲルマニウム層８６が除去された領域には第１の空洞９２が形成される。
次に、熱処理であるアニールを行い、第１のシリコンナノワイヤ５４とゲート電極膜７２に挟まれた電荷蓄積用膜６６であるシリコン窒化膜と、第２のシリコンナノワイヤ６０とゲート電極膜７２に挟まれた電荷蓄積用膜６６を高密度化する。
次に、ゲート幅方向の断面模式図である図３９に示すように、熱リン酸によるウェット処理を行い、ハードマスク窒化膜８８と、電荷蓄積膜６６の中で、第１のシリコンナノワイヤ５４とゲート電極９８、あるいは第２のシリコンナノワイヤ６０とゲート電極９８に挟まれていない領域を除去し、第２の空洞９４を形成する。電荷蓄積用膜６６であるシリコン窒化膜の中で、第１のシリコンナノワイヤ５４とゲート電極９８、あるいは第２のシリコンナノワイヤ６０とゲート電極９８に挟まれた領域は、アニール工程で高密度化しているため、熱リン酸を行っても除去されず残存する。
次に、全面に例えば、シリコン窒化膜と異なる絶縁体膜９６、例えばシリコン酸化膜を堆積し、シリコンゲルマニウム層除去工程とシリコン窒化膜除去工程で生じた第１の空洞９２および第２の空洞９４を埋める。この絶縁体膜９６は、電荷蓄積用膜６６よりも絶縁性の高い物質である。
そして、ドライエッチングを行ってゲート電極構造９８を挟むように、ゲート側壁７４を形成する（図３１）。また、第１の絶縁体層５２および第２の絶縁体層５８を形成する。
ゲート側壁７４形成後に、イオン注入を行って第１のシリコン層５６および第２のシリコン層６２中にゲート側壁７４を挟むようにソース領域８０とドレイン領域８２を形成する（図３１）。
以後、通常のＭＯＮＯＳメモリ製造工程を行うことにより図３０〜図３２に示す構造が完成する。
本実施の形態の製造方法によれば、第１のシリコンナノワイヤ５４とゲート電極膜７２に挟まれた電荷蓄積膜６６、すなわち第１のシリコンナノワイヤ５４をチャネルとするトランジスタが記憶電荷を保持する領域と、第２のシリコンナノワイヤ６０とゲート電極７４に挟まれた電荷蓄積膜６６、すなわち第２のシリコンナノワイヤ６０をチャネルとするトランジスタが記憶電荷を保持する領域との間が、物理的に分離されて絶縁される。したがって、一方のセルトランジスタからもう一方のセルトランジスタに記憶電荷が流出して、各セルトランジスタの記憶データが干渉することがない。よって、微細化しても高いメモリ性能を実現できる。
なお、上記の説明においては、積層するシリコンナノワイヤは第１のシリコンナノワイヤ５４と第２のシリコンナノワイヤ６０の２層であったが、さらに第３、第４と積層するシリコンナノワイヤ数を増やしていくことも可能である。シリコンナノワイヤの積層数を増やすことにより、記憶するビット数、すなわちメモリの容量、が増加する。
また、上記の説明においては、シリコン基板５０に平行な同一面内に形成するシリコンナノワイヤは一つであったが、同一平面内に複数のシリコンナノワイヤ、すなわちシリコン層の狭窄部、を並列に並べることも可能である。並べるシリコンナノワイヤの数を増やすことによっても記憶するビット数が増加する。
以上、本実施の形態によれば、微細化しても高い性能を実現可能な、ナノワイヤをチャネル領域とするＭＯＮＯＳメモリを備える半導体記憶装置の製造方法が実現される。
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。
なお、実施の形態では、基板はシリコン基板、第１および第２の半導体層はシリコン、第１および第２の犠牲半導体層は、シリコンゲルマニウムである場合を例に説明したが、その他の半導体材料を用いることも可能である。
１０ 半導体基板
１２ 狭窄部
１４ ゲート絶縁膜
１６ ゲート電極
１８ 第１のゲート側壁
２０ ソース・ドレイン半導体層
２２ 第２のゲート側壁
５０ 半導体基板
５６ 第１の半導体層
６２ 第２の半導体層
６４ トンネル絶縁膜
６６ 電荷蓄積膜
７０ ブロック絶縁膜
７２ ゲート電極膜
８４ 第１の犠牲半導体層
８６ 第２の犠牲半導体層
９２ 第１の空洞
９４ 第２の空洞
９６ 絶縁体膜
９８ ゲート電極構造

Claims (9)

  1. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の両側に形成された第１のゲート側壁と、
    前記半導体基板上に形成され、前記ゲート電極との間に前記第１のゲート側壁を挟むソース・ドレイン半導体層と、
    前記ゲート電極の両側に、前記第１のゲート側壁上および前記ソース・ドレイン半導体層上に形成され、前記第１のゲート側壁との境界が前記ゲート電極の側面で終端し、前記第１のゲート側壁よりもヤング率が小さく、かつ、低誘電率の第２のゲート側壁と、
    を備えることを特徴とする半導体装置。
  2. 前記半導体基板が狭窄部を含む基板半導体層を備え、
    前記ゲート絶縁膜が前記狭窄部の少なくとも側面上に形成されることを特徴とする請求項１記載の半導体装置。
  3. 前記第１のゲート側壁がシリコン窒化膜であり、前記第２のゲート側壁がシリコン酸化膜であることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記第１のゲート側壁と前記第２のゲート側壁との境界である第１の境界面が、前記ソース・ドレイン半導体層と前記第２のゲート側壁との境界である第２の境界面よりも前記半導体基板側にあり、前記第１の境界面と前記第２の境界面との離間距離が、前記ゲート絶縁膜と前記半導体基板との境界面の法線方向で１０ｎｍ以下であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記ゲート電極が、ポリシリコン膜、金属半導体化合物膜とポリシリコン膜の積層膜、金属膜とポリシリコン膜の積層膜、または、金属膜であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記ソース・ドレイン半導体層が、シリコン、シリコンゲルマニウム、または、シリコンカーボンであることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 半導体基板上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極の両側に第１のゲート側壁を形成し、
    前記ゲート電極の両側の前記半導体基板上に、選択成長によりソース・ドレイン半導体層を形成し、
    熱処理を行い、
    ウェットエッチングにより、前記第１のゲート側壁の一部を除去し、
    前記ゲート電極の両側の前記第１のゲート側壁上および前記ソース・ドレイン半導体層上に、前記第１のゲート側壁よりもヤング率が小さく低誘電率の第２のゲート側壁を形成することを特徴とする半導体装置の製造方法。
  8. 前記半導体基板の上部の基板半導体層に狭窄部を形成し、前記ゲート絶縁膜を前記狭窄部の少なくとも側面上に形成することを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記第１のゲート側壁がシリコン窒化膜であり、前記ウェットエッチングが熱リン酸処理であることを特徴とする請求項７または請求項８記載の半導体装置の製造方法。
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