JP4215787B2 - 半導体集積回路装置およびその製造方法 - Google Patents
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Description
本発明は、半導体集積回路装置およびその製造方法に関し、特に、自己整合コンタクト構造を有する半導体集積回路装置およびその製造方法に関する。
半導体集積回路装置は、特性と収率とを向上するために配線の微細化が進んでいる。微細化された半導体集積回路装置の製造プロセスでは、コンタクトホールの設計マージンを下層配線との位置合わせのバラツキを考慮して決定すると、コンタクトホールの設計寸法（＝ホール径＋設計マージン）が大きくなり過ぎるという問題が生じる。位置合わせのバラツキは、フォトリソグラフィで用いられる縮小投影露光装置の位置合わせ性能（アラインメント性能）の不足に起因するものである。しかも、このバラツキは、半導体プロセスに含まれる様々な寸法条件（スケーリング・ファクター）の中でも特にスケールダウンが困難な項目であり、解像度以上に露光技術の限界を決定する要因であるとすら言われている。
このため、近年では、位置合わせのための設計マージンをフォトマスク上で不要にできる自己整合コンタクト（ＳＡＣ：Self-Aligned Contact）プロセスが専ら使われている。
以下、図面を用いて窒化膜サイドウォールをエッチングストッパーとして用いるＳＡＣプロセスについて説明する。図７は、特開平９−０５０９８６号公報に開示されたＳＡＣプロセスを示す模式的工程断面図である。
図７のＳＡＣプロセスは、シリコン基板１０１表面にゲート絶縁膜１０２を形成し、その上にゲート電極１０３を形成する。ここで、ゲート電極１０３はタングステンポリサイドで構成される。そして、ゲート電極１０３上にオフセット酸化膜１０４を形成する。さらに、ゲート電極１０３とオフセット酸化膜１０４の両側面に第1の側壁絶縁膜１０５を形成する。ここで、オフセット酸化膜１０４と第1の側壁絶縁膜１０５は、ＳｉＯx膜で構成される（ここで、ＳｉＯx膜はシリコン系酸化膜のことである）。
さらに、ＬＤＤ構造のソース・ドレイン拡散層１０６を形成し、ＳｉＮエッチングストッパー膜１０７と層間絶縁膜１０８を積層して形成する。ＳｉＮエッチングストッパー膜１０７は、減圧化学蒸着（LP-CVD: low Pressure Chemical Vapor Deposition）法で成膜する膜厚５０ｎｍ程度のシリコン窒化膜である。また、層間絶縁膜１０８はＳｉＯx膜である。
次に、レジストマスク１０９を形成し（図７（ａ））、レジストマスク１０９を用いて層間絶縁膜１０８を選択的にドライエッチングし、コンタクトホール１１０を形成する。ここで、ＳｉＮエッチングストッパー膜１０７は、オフセット酸化膜１０４、第１の側壁絶縁膜１０５をドライエッチングから保護するエッチングストッパーとなる（図７（ｂ））。
次に、ドライエッチングのエッチングガスを変えてＳｉＮエッチングストッパー膜１０７を選択的にエッチバックして、シリコン基板１０１表面を露出させるコンタクトホール１１０ａを形成する。コンタクトホール１１０ａ露出面では、ＳｉＮエッチングストッパー膜１０７はエッチバックされてその一部は第１の側壁絶縁膜１０５の側面に残り、第２の側壁絶縁膜１０７ａとなる。このように形成されたコンタクトホール１１０ａを通してソース・ドレイン拡散層１０６に接続する配線１１１を形成する（図７（ｃ））。ここで、配線１１１は公知の積層配線である。
半導体素子が更に微細になってくると、ＳＡＣ技術は多用されると共に、そのＳＡＣ構造の微細化が必須となる。特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Access Memory）のように、１個のキャパシタと１個のＭＯＳトランジスタとで構成されるメモリセル部の拡散層とビット線を接続するためのコンタクトホールをＳＡＣプロセスで形成する場合には、ＳＡＣ構造の更なる微細化が必要になってくる。
次に、上記のＳＡＣ構造の微細化について説明する。図８は、特開２００２−３１９５５１号公報に開示されたＳＡＣの製造工程順の略断面図である。
図８（ａ）に示すように、シリコン基板２０１表面にゲート絶縁膜２０２，２０２ａを形成し、その上にそれぞれゲート電極２０３，２０３ａを形成する。ここで、ゲート電極２０３，２０３ａは、ＷＳｉ層／多結晶シリコン層のようなポリサイド構造となっている。そして、ゲート電極２０３，２０３ａ上に保護絶縁膜２０４，２０４ａが形成されている。ここで、保護絶縁膜２０４，２０４ａはシリコン窒化膜である。そして、ソース・ドレイン拡散層２０５，２０５ａを形成する。
次に、図８（ｂ）に示すように、ブランケット絶縁膜２０６を全面に成膜する。このブランケット絶縁膜２０６は膜厚が３０ｎｍ程度のシリコン窒化膜であり、ゲート電極２０３，２０３ａ、保護絶縁膜２０４，２０４ａ、ソース・ドレイン拡散層２０５，２０５ａの表面に被着する。ここで、図７の場合との大きな相違点は、ゲート電極等の側面に側壁絶縁膜が無いことである。
次にブランケット絶縁膜２０６上に層間絶縁膜２０７を積層して形成する。ここで、層間絶縁膜２０７は、その表面を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法で平坦化したシリコン酸化膜である。
次に、図示しないがレジストマスクを設け、これをエッチングマスクにして層間絶縁膜２０７をドライエッチングする。この場合のドライエッチングは、２周波のＲＦを用いるＲＩＥで行う。ここで、１３．５６ＭＨｚ〜６０ＭＨｚのＲＦでエッチングガスをプラズマ励起する。そして、１ＭＨｚ前後のＲＦを付加する。この従来技術では、このような２周波のＲＩＥにおいて、エッチングガスとしては、Ｃ5Ｆ8とＯ2の混合ガスに窒素（Ｎ2）を添加する。そして、これらの混合ガスにアルゴン（Ａｒ）ガスを加えてプラズマ励起する。このようなエッチングガスであると、層間絶縁膜２０７の下部にある保護絶縁層２０４，２０４ａあるいはブランケット絶縁膜２０６のエッチング速度が非常に低減する。すなわち、シリコン窒化（Ｓｉ3Ｎ4）膜のエッチング速度／シリコン酸化（ＳｉＯ2）膜のエッチング速度の比を高い制御性の下に低減させることができる。このようにして、この層間絶縁膜２０７のＲＩＥ工程で、ブランケット絶縁膜２０６あるいは保護絶縁層２０４，２０４ａのエッチングはほとんど起こらなくなる。
引き続いて、エッチングガスをＣＨＦ3とＣＯの混合ガスに変えて２周波のＲＩＥを施し、底部のブランケット絶縁膜２０６を除去して拡散層２０５表面を露出させる。このようにして、図８（ｃ）に示すようにゲート電極２０３，２０３ａと保護絶縁層２０４，２０４ａの側壁にブランケット絶縁膜２０６ａを残す。ここで、残存するブランケット絶縁膜２０６ａの膜厚は２５ｎｍ程度となる。このようにして、図８（ｃ）に示すように拡散層２０５表面に達するコンタクトホール２０８を形成する。
以後、図示しないが、上記のコンタクトホール２０８内にコンタクトプラグを形成し、その上にコンタクトプラグに接続するビット線を配設する。
上述の技術によりコンタクトホールの微細化が進み、コンタクトプラグの抵抗が増大すると信号伝達速度が遅くなることが懸念される。この点を改良するものとして、ワードライン形成後、ビットラインコンタクトと電荷貯蔵電極コンタクト部分にプラグポリシリコンを形成するＳＡＣプロセスの一種であるランディングプラグ（landing Plug）コンタクトが特開２００３−３３８５４２号公報に開示されている。
以下、図９を用いて、特開２００３−３３８５４２号公報に開示されたコンタクトプラグ形成方法を説明する。コンタクトホールを形成するところまでの工程は従来技術と同様である。
図９（ａ）に示すように、基板３００上にゲート絶縁膜３０１、ゲート電極３０２及びソース／ドレイン接合３０５を備えるトランジスタを形成し、層間絶縁膜３０６を形成した。ゲート電極３０２の上部にはキャッピング絶縁膜３０３が形成されており、その側壁にはスペーサ絶縁膜３０４が形成されている。
スペーサ絶縁膜３０４は、ゲート電極３０２を含む半導体基板上にシリコン窒化膜などを形成し、全面エッチバック工程を行ってゲート電極の側壁に形成されるが、この場合、スペーサ形成のための全面エッチバック工程時、好ましくは３０％程度のオーバーエッチングを実行して半導体基板３００の表面が確実に露出されるようにする。
ゲート電極３０２は、金属、ポリシリコン又はこれらが積層された形態の導電体と、そして拡散防止膜等から構成された通常の構造である。また、層間絶縁膜３０６には、種々の種類の酸化膜が用いられ、例えば、ＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＳＯＧ（Spin on Glass）、ＵＳＧ（Undoped Silicate Glass）、ＰＳＧ（Phospho Silicate Glass）等が用いられる。このように層間絶縁膜３０６を形成した後、ＣＭＰを行うか、層間絶縁膜３０６をフロー（flow）させて層間絶縁膜３０６の表面を平坦化する。
次に、コンタクトマスク（図示せず）を利用したエッチング工程を実行してランディングプラグコンタクトホールを形成し、洗浄工程を介してコンタクトホール内部に形成された自然酸化膜を除去する。コンタクトホール形成のためのエッチング工程では、半導体基板３００の表面が確実に露出されるように、好ましくは３０％程度のオーバーエッチング工程を適用する。
コンタクトホール形成のためのエッチング工程以後、自然酸化膜を除去するための洗浄工程が行われるが、この従来技術に開示の方法では、水素ベーキングや急速熱処理のようなイン−シトゥ洗浄工程を行わず、一般的な洗浄工程のみを行う。すなわち、ＢＯＥ（Buffered Oxide Etchant）、ＨＦ（Hydrogen Fluoride）溶液またはＨＦ気体などを利用した一般的な洗浄工程でコンタクトホール内部の自然酸化膜を除去する。このようにエッチング工程と洗浄工程が実行されたウェーハは、高真空システムに移動して次の工程に用いられる。この場合、洗浄工程後、概略２時間以内に高真空システムに移動するようにすれば、自然酸化膜の成長は微々たるものとなる。
次に、図９（ｂ）に示すように、高真空システムを利用してコンタクトホールの底部分に単結晶シリコン３０８をエピタキシャル成長させる。コンタクトホールの底は、シリコン基板３００と接触する部分であるので、単結晶シリコン３０８がエピタキシャル成長されるが、コンタクトホールの側壁部分は、窒化膜等より構成されたスペーサ絶縁膜３０４と酸化膜等から構成された層間絶縁膜３０６に接しているので、単結晶シリコンではないポリシリコン３０９が形成される。
高真空システムを利用する理由は、反応室内の環境が高真空である場合、自然酸化膜の成長が抑制され、また不純物が少ない状態で単結晶シリコンが容易にエピタキシャル成長されるためである。この従来技術に開示の方法では、反応室の圧力が１０-7Ｐａ〜１０-4Ｐａ程度（１０-9〜１０-6Ｔｏｒｒ）である高真空状態を利用する。
エピタキシャル成長された単結晶シリコン３０８は、コンタクトホール３０７の底から５〜２０ｎｍの厚さを有するように、モノシラン（ＳｉＨ4）またはジシラン（Ｓｉ2Ｈ6）のようなＳｉを含むガスをソースガスとし、５５０〜８００℃の温度でエピタキシャル成長させる。エピタキシャル成長された単結晶シリコン３０８は、ドープしない状態で使用することもでき、また、Ｈｅ，Ｎ2，Ａｒのような不活性気体に稀釈されたＰＨ3ガスをドーパントガスとしてリン（Ｐ）などの不純物をドープすることもできる。
半導体基板３００と接触するコンタクトホール３０７底部分には、単結晶シリコン３０８をエピタキシャル成長させ、コンタクトホールの側壁には、ポリシリコン３０９を所定厚さに形成した後、図９（ｃ）に示すように、一般的なバッチタイプ装置を利用してポリシリコン膜３１０を蒸着してコンタクトホール３０７を埋め込む。一般的なバッチタイプ装置を利用してポリシリコン膜３１０を蒸着する場合には、４８０〜６２０℃の温度、２６．７〜２００Ｐａ（0.2〜1.5Torr）の圧力でシリコンを含むガスをソースガスにして１５０〜３００ｎｍの厚さを有するポリシリコン膜を形成する。
以後、ポリシリコンプラグの抵抗を下げるため、後続ドーピング工程を行うが、Ｈｅ，Ｎ2，Ａｒのような不活性気体に稀釈されたＰＨ3ガスをドーパントガスとして、リン（Ｐ）濃度が１．０×１０20〜３．０×１０20ａｔｏｍｓ／ｃｍ3となるように、ドーピング工程を行う。このように層間絶縁膜３０６上部とコンタクトホール内部を含む全体構造上にポリシリコン膜３１０を蒸着した後、層間絶縁膜３０６の表面が露出するまで、ＣＭＰや全面エッチバック工程を行って、図９（ｄ）に示すようなコンタクトプラグ３１１を完成する。ＣＭＰを行う場合には、ｐＨ６〜１１で、粒径５０〜３００ｎｍのシリカ、アルミナまたはセリアなどの研磨剤を用いて行う。
しかしながら、これらの従来技術に開示されたＳＡＣプロセスでは、ゲート電極端部にシリコン窒化膜が存在するため、ゲート電極端部において発生したホットエレクトロンが、シリコン窒化膜界面においてトラップされ、ゲートしきい値電圧が変化するという問題がある。この問題を回避するため、特開平１１−３０７７５９号公報に、ＴＥＯＳ−ＮＳＧ膜とシリコン窒化膜を積層したＬＤＤサイドウォールを用いる技術が開示されている。
以下、図１０を用いて、特開平１１−３０７７５９号公報に開示されたＬＤＤサイドウォール形成方法を説明する。
シリコン基板４０１上に熱酸化によりゲート酸化膜４０２ａを厚さ４ｎｍに形成し、次いでその上に、ＣＶＤ法によりゲートポリシリコン４０３ａを厚さ１５０ｎｍに堆積した。
リソグラフィとドライエッチングにより、ゲート酸化膜４０２ａとゲートポリシリコン４０３ａを図１０（ｂ）に示すようにゲート電極形状にパターニングし、それぞれゲート絶縁膜４０２，ゲート電極４０３を形成した。
次に、図１０（ｃ）に示すように、シリコン基板４０１の表面にこのゲート電極４０３をマスクとして、ヒ素イオン（Ａｓ+）をドーズ量２．５×１０13ｃｍ-2，注入エネルギー３０ｋｅＶの条件でイオン注入して浅い不純物注入領域４０４を形成した。
図１０（ｄ）に示すように、この基板表面にＬＰ−ＣＶＤ法により、テトラエチルオルトシリケート（ＴＥＯＳ）を３００ｓｃｃｍで供給し、真空度１３３Ｐａ（１Ｔｏｒｒ）、基板温度６００〜７００℃の条件でＴＥＯＳ−ＮＳＧ（non-doped silicate glass）膜４０５を１０〜２０ｎｍの膜厚に成膜する。続いて、ＬＰ−ＣＶＤ法により、二塩化シラン（ＳｉＨ2Ｃｌ2）を６０ｓｃｃｍ、アンモニア（ＮＨ3）を６００ｓｃｃｍで供給し、真空度３３．３Ｐａ（０．２５Ｔｏｒｒ）、温度７００〜８００℃の条件でシリコン窒化膜４０６を８０〜９０ｎｍの膜厚に成膜した。
このＴＥＯＳ−ＮＳＧ膜４０５とシリコン窒化膜４０６の積層構造をドライエッチングして、図１０（ｅ）に示すようなＴＥＯＳ−ＮＳＧ膜４０５とシリコン窒化膜４０６の２層構造のサイドウォール絶縁膜４０７を形成した。
次に、図１０（ｆ）に示すように、ゲート電極４０３及びサイドウォール絶縁膜４０７をマスクにして、基板表面にヒ素イオン（Ａｓ+）をドーズ量２．０×１０15ｃｍ-2，注入エネルギー５０ｋｅＶの条件で深い領域までイオン注入し、その後、熱アニールすることで、ＬＤＤ構造のソース・ドレイン領域４０８を形成している。
その後、基板表面にチタンを成膜し、熱処理後、未反応のチタンを除去することにより、ソース・ドレイン領域４０８の表面及びゲート電極４０３の表面にチタンシリサイド層４０９を形成している。
特開平９−０５０９８６号公報
特開２００２−３１９５５１号公報
特開２００３−３３８５４２号公報
特開平１１−３０７７５９号公報
特許文献１〜３に開示のＳＡＣプロセスでは、コンタクトホールを形成するためにエッチングストッパーとなるシリコン窒化膜を用いる必要がある。このため、ゲート電極とコンタクトプラグとの間にシリコン窒化膜が存在し、そのシリコン窒化膜が半導体基板に近接する結果、半導体基板表面に形成されるチャネルの電子がシリコン窒化膜サイドウォール下にトラップされ、ゲートしきい値電圧に変化が生じる場合がある。
また、特許文献４のようにＬＤＤサイドウォールを積層にすると、サイドウォールが形成された状態でコンタクトホールを形成しなければならないために、ＤＲＡＭ半導体記憶装置では、ゲート間のスペースが狭くなり、微細化に伴ってコンタクトホールに許容される平面面積が減少し、ドライエッチング加工が極めて困難となっている。加えて、ＤＲＡＭプロセスでは、基板酸化防止のシリコン窒化膜をコンタクト間に形成する必要があるため、更にコンタクト間スペースが狭くなり、微細化に対応できないといった問題が生じている。
上記問題に鑑み、本発明の目的は、シリコン窒化膜が半導体基板に近接しないようにした半導体集積回路装置と、コンタクトホールのドライエッチング加工を容易にする半導体集積回路装置の製造方法を提供することにある。
上記目的を達成するために、本発明の半導体集積回路装置は、素子分離領域に囲まれたシリコン基板上に、隣接する１対のＭＯＳ型トランジスタと、シリコン窒化膜をエッチングストッパーとして用いた自己整合コンタクトプロセスによって形成されたコンタクトホールに埋め込まれ、前記ＭＯＳ型トランジスタを構成する拡散層に電気的に接続されたコンタクトプラグを有する半導体集積回路装置であって、
前記１対のＭＯＳ型トランジスタのゲート絶縁膜が隔離され前記拡散層の露出面を構成し、
前記拡散層の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜の前記拡散層側端部と接するシリコン層を有し、
該シリコン層を介して前記コンタクトプラグが前記拡散層に電気的に接続され、
前記１対のＭＯＳ型トランジスタの各ゲート電極が、それぞれのゲート絶縁膜の両側端部より後退して形成され、前記各ゲート電極と前記シリコン層との間に間隙を有し、
シリコン酸窒化膜からなる絶縁膜が前記間隙に前記ゲート絶縁膜に接して埋め込まれており、該絶縁膜は前記自己整合コンタクトプロセスにエッチングストッパーとして使用されたシリコン窒化膜とシリコン基板とを少なくとも隔離することを特徴とする半導体集積回路装置、
に関する。
前記１対のＭＯＳ型トランジスタのゲート絶縁膜が隔離され前記拡散層の露出面を構成し、
前記拡散層の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜の前記拡散層側端部と接するシリコン層を有し、
該シリコン層を介して前記コンタクトプラグが前記拡散層に電気的に接続され、
前記１対のＭＯＳ型トランジスタの各ゲート電極が、それぞれのゲート絶縁膜の両側端部より後退して形成され、前記各ゲート電極と前記シリコン層との間に間隙を有し、
シリコン酸窒化膜からなる絶縁膜が前記間隙に前記ゲート絶縁膜に接して埋め込まれており、該絶縁膜は前記自己整合コンタクトプロセスにエッチングストッパーとして使用されたシリコン窒化膜とシリコン基板とを少なくとも隔離することを特徴とする半導体集積回路装置、
に関する。
また、本発明では、半導体基板上に、隣接する１対のＭＯＳ型トランジスタと前記ＭＯＳ型トランジスタを構成する拡散層に電気的に接続されたコンタクトプラグとを有する半導体集積回路装置を製造する方法であって、
前記ＭＯＳ型トランジスタを構成するゲート電極の側面の一部を覆う第１の側壁シリコン窒化膜を形成する工程と、
前記第１の側壁シリコン窒化膜と前記ゲート電極の側壁の前記第１の側壁シリコン窒化膜で覆われていない部分とを覆う側壁シリコン酸窒化膜を形成する工程と、
前記側壁シリコン酸窒化膜をマスクとしてゲート絶縁膜を除去し、前記拡散層が形成されるシリコン基板表面を露出させる工程と、
前記拡散層の露出面に選択エピタキシャル成長によりシリコン層を成長させる工程と、
前記側壁シリコン酸窒化膜の一部を除去し、前記シリコン層と前記ゲート電極との間隙に埋め込まれたシリコン酸窒化膜を形成する工程と、
前記半導体基板の主面に第３のシリコン窒化膜および層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記第３のシリコン窒化膜の所定の位置にコンタクトホールを形成する工程と、
前記コンタクトホールに導電材料を埋め込み、コンタクトプラグを形成する工程とを有する半導体集積回路装置の製造方法が提供される。
前記ＭＯＳ型トランジスタを構成するゲート電極の側面の一部を覆う第１の側壁シリコン窒化膜を形成する工程と、
前記第１の側壁シリコン窒化膜と前記ゲート電極の側壁の前記第１の側壁シリコン窒化膜で覆われていない部分とを覆う側壁シリコン酸窒化膜を形成する工程と、
前記側壁シリコン酸窒化膜をマスクとしてゲート絶縁膜を除去し、前記拡散層が形成されるシリコン基板表面を露出させる工程と、
前記拡散層の露出面に選択エピタキシャル成長によりシリコン層を成長させる工程と、
前記側壁シリコン酸窒化膜の一部を除去し、前記シリコン層と前記ゲート電極との間隙に埋め込まれたシリコン酸窒化膜を形成する工程と、
前記半導体基板の主面に第３のシリコン窒化膜および層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記第３のシリコン窒化膜の所定の位置にコンタクトホールを形成する工程と、
前記コンタクトホールに導電材料を埋め込み、コンタクトプラグを形成する工程とを有する半導体集積回路装置の製造方法が提供される。
本発明では、シリコン窒化膜をエッチングストッパーとして用いるＳＡＣプロセスによりコンタクトホールを形成しても、ゲート下チャネル近傍にホットキャリアをトラップするシリコン窒化膜がシリコン基板と隔離されているため、ホットキャリアのトラップに起因するゲートしきい値電圧の変化を抑制できる効果がある。
更に、シリコン窒化膜に比べて比誘電率の低いシリコン酸窒化膜を、選択エピタキシャル成長法により積み上げたシリコン層とゲート電極との間隙に介在させているため、シリコン層とゲート電極との間の寄生容量を小さくすることができ、特にＤＲＡＭ半導体記憶装置においては、ビット線とワード線との間の容量が小さくでき、メモリの読み込み動作が安定になる。
また、選択エピタキシャル成長によりシリコン層を形成した後、ゲート電極のポリシリコン層とシリコン層の間隙以外の部分に形成されているシリコン酸窒化膜からなる側壁絶縁膜を除去しているので、隣接ゲート電極の間隔が広くなり、コンタクトホール形成時のドライエッチング加工を容易にできる。
図１に本発明の一実施形態になるＤＲＡＭのメモリセルレイアウト図を示す。ワード線１ａ、１ｂ、１ｃ、１ｄ、容量コンタクト側拡散層２、ビット線コンタクト側拡散層３、素子分離領域４がそれぞれ図示されている。素子分離領域４で囲まれたシリコン基板上においては１対のＭＯＳ型トランジスタが形成され、１対のＭＯＳ型トランジスタに対応するワード線１ｂ、１ｃは、ＭＯＳ型トランジスタのゲート電極で構成されている。ＭＯＳ型トランジスタを構成するためには、ソースおよびドレインの２つの拡散層が必要であるが、図１に示すＤＲＡＭのメモリセルにおいては、ソース拡散層がビット線コンタクト側拡散層３として共用され、ドレイン拡散層が容量コンタクト側拡散層２として両側に分離される。図４は、図１のＡ−Ａ’線に沿った断面図である。
図４の断面図に示すように、ＭＯＳ型トランジスタのゲート電極を構成するメタル膜２４を配線として用い、ワード線１ｂ、１ｃとなっている。各々の拡散層２および３上には選択エピタキシャル成長法により形成したシリコン層２８が設けられている。
シリコン基板２１上にはゲート絶縁膜２２が形成され、ＭＯＳ型トランジスタのゲート電極では、ゲート絶縁膜２２の両側端部から後退してゲート電極を構成するポリシリコン膜２３、更にポリシリコン膜２３の両側端部から後退してメタル膜２４が形成されており、ポリシリコン膜２３とメタル膜２４が積層構造としてゲート電極を構成している。メタル膜２４の上には、下層のポリシリコン膜２３のパターニングの際のマスクとなる第１のシリコン窒化膜２５が積層されている。
ゲート絶縁膜２２は、熱酸化法で形成されたシリコン酸化膜を用いている。また、熱酸化法で形成したシリコン酸化膜を窒化処理したシリコン酸窒化膜を用いることもできる。
ゲート電極は、ポリシリコン膜２３上にメタル膜２４が積層された、いわゆる、ポリメタル構造である。ポリメタル構造の場合、ポリシリコン膜２３とメタル膜２４の界面抵抗低減のため、ポリシリコン膜２３とメタル膜２４との間にメタル膜２４を構成する金属の窒化物やシリサイド膜を形成する場合もあるが、本実施形態では説明を簡略化するためにポリシリコン膜２３とメタル膜２４の積層構造で説明する。メタル膜２４としては、タングステン、ニッケル、モリブデン等の高融点金属を用いることができる。
第１のシリコン窒化膜２５とメタル膜２４との積層体の側面に、第２のシリコン窒化膜からなる第１の側壁シリコン窒化膜２６および第３のシリコン窒化膜からなる第２の側壁シリコン窒化膜２９’が設けられ、ポリシリコン膜２３の側面にはシリコン層２８との間隙を埋めるようにシリコン酸窒化膜からなる絶縁膜２７’（以下、間隙絶縁膜という）が設けられている。第２の側壁シリコン窒化膜２９’は、コンタクトホールをＳＡＣプロセスにより形成する際のエッチングストッパーである第３のシリコン窒化膜２９をエッチバックして形成されるもので、本発明では、間隙絶縁膜２７’により第２の側壁シリコン窒化膜２９’がシリコン基板２１から少なくとも隔離されている。
全面を覆う層間絶縁膜３０には、シリコン層２８の表面が露出されるようにコンタクトホールが設けられ、このコンタクトホールには、コンタクト側壁保護シリコン窒化膜３２が形成された後、コンタクトプラグとなるドープトポリシリコン３３が埋め込み形成されている。
シリコン層２８の厚さ（図４における高さ）は、シリコン酸窒化膜からなる側壁絶縁膜２７のゲート絶縁膜２２との接触面の膜厚（ほぼシリコン酸窒化膜の成膜膜厚）よりも厚く、図１に示した素子分離絶縁膜４で分離された隣接シリコン基板の間隔Ｂの半分よりも薄い範囲で調整することができる。シリコン層２８の厚さが、シリコン酸窒化膜からなる側壁絶縁膜２７の前記膜厚よりも薄いと、間隙絶縁膜２７’をポリシリコン膜２３とシリコン層２８との間隙に残存させることができなくなる。また、シリコン層２８の厚さが、図１に示した素子分離絶縁膜４の隣接シリコン基板の間隔Ｂの半分以上に厚くなると、各々のシリコン基板から図１の紙面縦方向に選択エピタキシャル成長したシリコン層２８同士が接触してしまい絶縁分離ができなくなるからである。
例えば、最小加工寸法が９０ｎｍとなるデザインルールでは、図１に示した隣接シリコン基板の間隔Ｂも９０ｎｍとなる。この場合、両方のシリコン基板の端部から４５ｎｍずつシリコン層２８が横方向に成長すると接触してしまい、シリコン基板同士の分離が困難となる。一方、ポリシリコン膜２３とシリコン層２８との絶縁を確保するためには、両者の間を１０ｎｍ以上、好ましくは１５ｎｍ以上空け、その間隙に間隙絶縁膜２７’を存在せしめることが望ましい。また、間隙絶縁膜２７’をポリシリコン膜２３とシリコン層２８との間に残存させるためには、シリコン層２８の厚みを側壁絶縁膜２７のゲート絶縁膜２２との接触面の膜厚よりも厚くする必要がある。従ってこの場合は、シリコン層２８の厚さは、隣接シリコン基板の間隔Ｂの半分よりも薄い４０ｎｍ以下であることが好ましく、側壁絶縁膜２７のゲート絶縁膜２２との接触面の膜厚よりも厚い１５ｎｍ以上、より好ましくは２０ｎｍ以上とするのが望ましい。当然のことながら、側壁絶縁膜２７の前記膜厚は、シリコン層２８の厚さの上限値よりも薄くすることは言うまでもなく、上記の場合、４０ｎｍ未満、好ましくは３０ｎｍ以下とする。
本実施形態では、ゲート絶縁膜２２の端部がシリコン基板の表面に形成されたシリコン層２８と接しており、ポリシリコン膜２３とシリコン層２８との間隙はシリコン酸窒化膜からなる間隙絶縁膜２７’で構成されているので、ゲート端部において発生したホットエレクトロンが、窒化膜（２６，２９’）界面にトラップされることがない。
本実施形態では、容量コンタクト側拡散層２およびビット線コンタクト側拡散層３に同時にコンタクトプラグを形成する例を示しているが、各々別に形成しても良く、ビット線コンタクト側拡散層３上だけに本実施形態を適用してコンタクトプラグを形成しても良い。
以下、本発明の自己整合コンタクトの製造方法について、図２及び図３を参照して、図４に示したＤＲＡＭの製造方法を例として説明するが、本発明はこの実施例のみに限定されるものではない。
＜実施例１＞
図２および図３は、実施例の製造工程を示す模式的工程断面図である。
図２および図３は、実施例の製造工程を示す模式的工程断面図である。
シリコン基板２１に、素子分離領域４を形成した後、熱酸化法を用いて厚さ７ｎｍのゲート絶縁膜２２となるシリコン酸化膜、膜厚７０ｎｍのポリシリコン膜２３、膜厚６０ｎｍのタングステン膜からなるメタル膜２４および膜厚２００ｎｍの第１のシリコン窒化膜２５をこの順にＣＶＤ法やスパッタ法を用いて形成した（図２（ａ））。
次に、通常のリソグラフィ技術を用い、フォトレジストをマスクに、通常のドライエッチング法を用い、第１のシリコン窒化膜２５およびメタル膜２４を第１のゲート形状にエッチングし、積層体Ｄを形成した（図２（ｂ））。その後、膜厚２ｎｍの第２のシリコン窒化膜を成膜し、異方性のドライエッチング法を用いてエッチバックすることにより、積層体Ｄの側壁に第１の側壁シリコン窒化膜２６を形成した（図２（ｃ））。
その後、第１の側壁シリコン窒化膜２６が形成された積層体Ｄをマスクに、ポリシリコン膜２３をエッチング除去し、第１の側壁シリコン窒化膜からポリシリコン膜２３にかけての側面が略平面を構成する積層体Ｅを形成後、図示しないイオン注入および拡散工程を経て拡散層２，３を形成した（図２（ｄ））。その後、膜厚２０ｎｍのシリコン酸窒化膜を成膜し、異方性のドライエッチング法を用いてエッチバックし、積層体Ｅの側壁部を覆う側壁絶縁膜２７を形成した（図２（ｅ））。
シリコン酸窒化膜は、減圧熱ＣＶＤ装置を用い、６８０℃、１３３Ｐａ（１Ｔｏｒｒ）の条件で、ジクロロシラン、アンモニアおよび一酸化二窒素を原料ガスとして成膜した。この時、シリコン酸窒化膜は、シリコン（Ｓｉ），酸素（Ｏ）、窒素（Ｎ）がＳｉ：Ｏ：Ｎ＝４：３．５：２．５の割合で含有されていた。
シリコン酸窒化膜のドライエッチングは、エッチング条件として、圧力２０Ｐａ（１５０ｍＴｏｒｒ）、ＲＦ周波数１３．５６ＭＨｚ、ＲＦパワー５００Ｗ，ＣＦ4ガス７０ｓｃｃｍで行った。
次に側壁絶縁膜２７が形成された積層体Ｅをマスクにドライエッチング法を用い、ゲート絶縁膜２２をエッチング除去し、基板２１表面を露出させた（図２（ｆ））。
次に、露出した基板表面に選択エピタキシャル成長法を用い、膜厚４０ｎｍのシリコン層２８を素子分離領域４以外の露出面に成長させた（図３（ａ））。
選択エピタキシャル成長は、露出したシリコン基板表面の自然酸化膜を除去した後、例えば、７５０〜９００℃の温度下で、１．３×１０2〜１．３×１０４Ｐａ（１〜１００Ｔｏｒｒ）の圧力で、ジクロロシラン（ＳｉＨ2Ｃｌ2）と塩化水素（ＨＣｌ）の混合ガスを原料ガスとして水素気流下にて行うことができる。
その後、フッ酸（５５％）と純水とを１：１００で混合した希フッ酸溶液を用いて側壁絶縁膜２７を５分間等方性エッチングし、ゲート電極のポリシリコン膜２３とシリコン層２８の間隙部に間隙絶縁膜２７’として残すように処理した（図３（ｂ））。この時、シリコン層２８の形成されていない素子分離領域４側では、側壁絶縁膜２７はほぼ除去されるが、シリコン層２８の形成される拡散層側では、シリコン層２８があるため、上面からのみエッチングされ、選択的に間隙絶縁膜２７’を残すことができる。つまり、間隙絶縁膜２７’の高さは、シリコン酸窒化膜（側壁絶縁膜２７）の膜厚とシリコン層２８の高さによって決まる。
ここで、図５に示すように、減圧ＣＶＤ法で形成されたシリコン窒化膜（ＬＰ−ＳｉＮ）と比べ、減圧ＣＶＤ法で形成したシリコン酸窒化膜（ＬＰ−ＳｉＯＮ）は、希フッ酸（フッ酸：水＝１：１００）に対して速いエッチング速度を有するため、第１の側壁シリコン窒化膜２６を残した状態でシリコン酸窒化膜を選択的に除去することができる。減圧ＣＶＤ法で形成したシリコン酸化膜（ＴＥＯＳ−ＮＳＧ膜）では更に大きなエッチング速度を有している。このように、減圧ＣＶＤ法で形成したシリコン酸化膜は、ＬＰ−ＳｉＯＮよりもさらにエッチング速度が速い。これらのことから、シリコン酸窒化膜に代えて、シリコン酸化膜を用いても選択的な除去が可能であることは明らかである。
希フッ酸溶液としては、フッ酸（５５％）と水（純水）との混合比を１：５０〜１：５００としたものが好ましい。フッ酸の割合が多くなるとシリコン窒化膜とのエッチング選択比の確保が困難となるが、フッ酸：水＝１：５０以上ではその確保が容易である。一方、フッ酸の割合が少なくなり過ぎると、エッチング時間が長くなり効率的ではなくなるが、フッ酸：水＝１：５００以下では工業的に有利なエッチング時間が達成できる。
また、図６に示すように、ＬＰ−ＳｉＮに比べ、Ｔｈ−Ｏｘｉｄｅ膜、ＬＰ−ＳｉＯＮ膜、ＴＥＯＳ−ＮＳＧ膜は比誘電率が低い。このため、選択エピタキシャル成長法により積み上げたシリコン層２８とゲート電極との間隙が同じ寸法であれば、該間隙を埋める絶縁膜として、シリコン窒化膜を用いた場合より、シリコン酸窒化膜或いはシリコン酸化膜（ＴＥＯＳ−ＮＳＧ膜）を用いた場合の方が、シリコン層２８とゲート電極との間に形成される寄生容量を小さくすることができる。この結果、ビット線とワード線との間の容量が小さくなるので、メモリの読み込み動作が安定になる。逆に寄生容量を同じとすれば、シリコン酸窒化膜或いはシリコン酸化膜（ＴＥＯＳ−ＮＳＧ膜）を用いた場合には、シリコン窒化膜を用いた場合より間隙の寸法を小さくできる。この結果、コンタクト面積を広く確保できるため、コンタクト抵抗を低く抑えられるという効果がもたらされる。
次に、膜厚５ｎｍの第３のシリコン窒化膜２９、膜厚３５０ｎｍのシリコン酸化膜からなる層間絶縁膜３０を形成し、層間絶縁膜３０をＣＭＰ法により平坦化した（図３（ｃ））。
層間絶縁膜３０上に、反射防止膜、感光性レジスト（不図示）を塗布し、リソグラフィ技術によりコンタクトパターンを形成した。コンタクトパターンをマスクに第３のシリコン窒化膜２９に対して選択比の高い条件で、層間絶縁膜３０にドライエッチングを適用し、自己整合コンタクトとなる開孔を形成した。さらに開孔に露出した第３のシリコン窒化膜をエッチバックして、シリコン層２８を露出するコンタクトホール３１を形成し、感光性レジストおよび反射防止膜を除去した（図３（ｄ））。この時、第３のシリコン窒化膜２９のコンタクトホール３１露出面はエッチバックを受け、ゲート電極の側壁（この例では、メタル膜２４と第１のシリコン窒化膜２５との積層体Ｄの側面に形成された第１の側壁シリコン窒化膜２６の側面）に第２の側壁シリコン窒化膜２９’として残る。
コンタクトホール３１にコンタクトプラグとなる導電材料、例えば、ドープトポリシリコンを埋め込むことでコンタクトが完成する（不図示）。或いは、図４に示すように、コンタクトホール３１形成後、厚さ５ｎｍの第４のシリコン窒化膜を形成し、コンタクトホール３１の側壁部以外の第４のシリコン窒化膜を除去し、コンタクト側壁保護シリコン窒化膜３２を形成し、コンタクトプラグとなるドープトポリシリコン３３を埋め込むこともできる。コンタクト側壁保護シリコン窒化膜３２も、間隙絶縁膜２７’によりシリコン基板２１と隔離されている。
以下、ビット線の形成、容量部分の形成、上部配線層の形成を経てＤＲＡＭを形成することができる。
１ａ〜１ｄ ワード線
２ 容量コンタクト側拡散層
３ ビット線コンタクト側拡散層
４ 素子分離領域
２１ シリコン基板
２２ ゲート絶縁膜
２３ ポリシリコン膜
２４ メタル膜
２５ 第１のシリコン窒化膜
２６ 第１の側壁シリコン窒化膜
２７ 側壁絶縁膜
２７’ 間隙絶縁膜
２８ シリコン層
２９ 第３のシリコン窒化膜
２９’ 第２の側壁シリコン窒化膜
３０ 層間絶縁膜
３１ コンタクトホール
３２ コンタクト保護側壁シリコン窒化膜
３３ ドープトポリシリコン
２ 容量コンタクト側拡散層
３ ビット線コンタクト側拡散層
４ 素子分離領域
２１ シリコン基板
２２ ゲート絶縁膜
２３ ポリシリコン膜
２４ メタル膜
２５ 第１のシリコン窒化膜
２６ 第１の側壁シリコン窒化膜
２７ 側壁絶縁膜
２７’ 間隙絶縁膜
２８ シリコン層
２９ 第３のシリコン窒化膜
２９’ 第２の側壁シリコン窒化膜
３０ 層間絶縁膜
３１ コンタクトホール
３２ コンタクト保護側壁シリコン窒化膜
３３ ドープトポリシリコン
Claims (12)
- 素子分離領域に囲まれたシリコン基板上に、隣接する１対のＭＯＳ型トランジスタと、シリコン窒化膜をエッチングストッパーとして用いた自己整合コンタクトプロセスによって形成されたコンタクトホールに埋め込まれ、前記ＭＯＳ型トランジスタを構成する拡散層に電気的に接続されたコンタクトプラグを有する半導体集積回路装置であって、
前記１対のＭＯＳ型トランジスタのゲート絶縁膜が隔離され前記拡散層の露出面を構成し、
前記拡散層の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜の前記拡散層側端部と接するシリコン層を有し、
該シリコン層を介して前記コンタクトプラグが前記拡散層に電気的に接続され、
前記１対のＭＯＳ型トランジスタの各ゲート電極が、それぞれのゲート絶縁膜の両側端部より後退して形成され、前記各ゲート電極と前記シリコン層との間に間隙を有し、
シリコン酸窒化膜からなる絶縁膜が前記間隙に前記ゲート絶縁膜に接して埋め込まれており、該絶縁膜は前記自己整合コンタクトプロセスにエッチングストッパーとして使用されたシリコン窒化膜とシリコン基板とを少なくとも隔離することを特徴とする半導体集積回路装置。 - 前記ゲート電極は、ゲート絶縁膜上に、ポリシリコン膜とメタル膜がこの順に積層された積層構造であることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記メタル膜上に、更に、第１のシリコン窒化膜が形成されていることを特徴とする請求項２に記載の半導体集積回路装置。
- 前記ゲート電極は、ゲート絶縁膜上に、該ゲート絶縁膜の両側端部より後退して前記ポリシリコン膜が形成されており、該ポリシリコン膜の両側端部より後退して前記メタル膜と第１のシリコン窒化膜の積層体が形成されており、該メタル膜と第１のシリコン窒化膜の積層体の両側面に第２のシリコン窒化膜からなる第１の側壁シリコン窒化膜が形成され、該第１の側壁シリコン窒化膜の側面は、前記ポリシリコン膜の側面と略平面を構成していることを特徴とする請求項３に記載の半導体集積回路装置。
- 前記コンタクトホールは、前記ゲート電極、前記シリコン層および、前記ゲート電極とシリコン層との前記間隙に埋め込まれた絶縁膜上に形成された第３のシリコン窒化膜をエッチングストッパーとして、該第３のシリコン窒化膜上の層間絶縁膜に対して自己整合的に開孔部を形成し、該開孔部に露出した第３のシリコン窒化膜をエッチバックし、前記シリコン層を露出させて形成したものであり、前記ゲート電極の前記間隙に埋め込まれた絶縁膜上の側壁には第３のシリコン窒化膜のエッチバックにより形成された第２の側壁シリコン窒化膜を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 半導体基板上に、隣接する１対のＭＯＳ型トランジスタと前記ＭＯＳ型トランジスタを構成する拡散層に電気的に接続されたコンタクトプラグとを有する半導体集積回路装置を製造する方法であって、
前記ＭＯＳ型トランジスタを構成するゲート電極の側面の一部を覆う第１の側壁シリコン窒化膜を形成する工程と、
前記第１の側壁シリコン窒化膜と前記ゲート電極の側壁の前記第１の側壁シリコン窒化膜で覆われていない部分とを覆う側壁シリコン酸窒化膜を形成する工程と、
前記側壁シリコン酸窒化膜をマスクとしてゲート絶縁膜を除去し、前記拡散層が形成されるシリコン基板表面を露出させる工程と、
前記拡散層の露出面に選択エピタキシャル成長によりシリコン層を成長させる工程と、
前記側壁シリコン酸窒化膜の一部を除去し、前記シリコン層と前記ゲート電極との間隙に埋め込まれたシリコン酸窒化膜を形成する工程と、
前記半導体基板の主面に第３のシリコン窒化膜および層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記第３のシリコン窒化膜の所定の位置にコンタクトホールを形成する工程と、
前記コンタクトホールに導電材料を埋め込み、コンタクトプラグを形成する工程とを有する半導体集積回路装置の製造方法。 - 前記側壁シリコン酸窒化膜の一部を除去し、前記シリコン層と前記ゲート電極との間隙に埋め込まれたシリコン酸窒化膜を形成する工程が、等方性エッチングを用いて行なわれることを特徴とする請求項６に記載の半導体集積回路装置の製造方法。
- 前記等方性エッチングが、希フッ酸溶液を用いた等方性エッチングであることを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
- 前記希フッ酸溶液は、フッ酸と水とを１：５０〜１：５００の混合比で混合したものであることを特徴とする請求項８に記載の半導体集積回路装置の製造方法。
- 前記ゲート絶縁膜上に、ポリシリコン膜、メタル膜および第１のシリコン窒化膜を積層する工程と、
前記第１のシリコン窒化膜および前記メタル膜を第１の形状にパターニングする工程と、
前記第１の形状にパターニングされたメタル膜と第１のシリコン窒化膜との積層体の側面に、前記第１の側壁シリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜および第１の側壁シリコン窒化膜をマスクに、前記ポリシリコン膜をパターニングする工程とにより、前記ゲート電極を形成することを特徴とする請求項６に記載の半導体集積回路装置の製造方法。 - 前記コンタクトホールを形成する際に、第３のシリコン窒化膜をエッチバックし、前記第１の側壁シリコン窒化膜のコンタクトホール形成側側壁に第２の側壁窒化シリコン膜を残すことを特徴とする請求項１０に記載の半導体集積回路装置の製造方法。
- 前記コンタクトホールを形成後、第４のシリコン窒化膜を成膜し、該第４のシリコン窒化膜をエッチバックして、コンタクトホールの開孔された層間絶縁膜側壁およびゲート電極側壁にコンタクト保護側壁シリコン窒化膜を残した後、導電材料を埋め込み、コンタクトプラグを形成する請求項６〜１１のいずれか１項に記載の半導体集積回路装置の製造方法。
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