JP4215787B2 - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法 Download PDF

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Description

本発明は、半導体集積回路装置およびその製造方法に関し、特に、自己整合コンタクト構造を有する半導体集積回路装置およびその製造方法に関する。

半導体集積回路装置は、特性と収率とを向上するために配線の微細化が進んでいる。微細化された半導体集積回路装置の製造プロセスでは、コンタクトホールの設計マージンを下層配線との位置合わせのバラツキを考慮して決定すると、コンタクトホールの設計寸法(=ホール径+設計マージン)が大きくなり過ぎるという問題が生じる。位置合わせのバラツキは、フォトリソグラフィで用いられる縮小投影露光装置の位置合わせ性能(アラインメント性能)の不足に起因するものである。しかも、このバラツキは、半導体プロセスに含まれる様々な寸法条件(スケーリング・ファクター)の中でも特にスケールダウンが困難な項目であり、解像度以上に露光技術の限界を決定する要因であるとすら言われている。

このため、近年では、位置合わせのための設計マージンをフォトマスク上で不要にできる自己整合コンタクト(SAC:Self-Aligned Contact)プロセスが専ら使われている。

以下、図面を用いて窒化膜サイドウォールをエッチングストッパーとして用いるSACプロセスについて説明する。図7は、特開平9−050986号公報に開示されたSACプロセスを示す模式的工程断面図である。

図7のSACプロセスは、シリコン基板101表面にゲート絶縁膜102を形成し、その上にゲート電極103を形成する。ここで、ゲート電極103はタングステンポリサイドで構成される。そして、ゲート電極103上にオフセット酸化膜104を形成する。さらに、ゲート電極103とオフセット酸化膜104の両側面に第1の側壁絶縁膜105を形成する。ここで、オフセット酸化膜104と第1の側壁絶縁膜105は、SiOx膜で構成される(ここで、SiOx膜はシリコン系酸化膜のことである)。

さらに、LDD構造のソース・ドレイン拡散層106を形成し、SiNエッチングストッパー膜107と層間絶縁膜108を積層して形成する。SiNエッチングストッパー膜107は、減圧化学蒸着(LP-CVD: low Pressure Chemical Vapor Deposition)法で成膜する膜厚50nm程度のシリコン窒化膜である。また、層間絶縁膜108はSiOx膜である。

次に、レジストマスク109を形成し(図7(a))、レジストマスク109を用いて層間絶縁膜108を選択的にドライエッチングし、コンタクトホール110を形成する。ここで、SiNエッチングストッパー膜107は、オフセット酸化膜104、第1の側壁絶縁膜105をドライエッチングから保護するエッチングストッパーとなる(図7(b))。

次に、ドライエッチングのエッチングガスを変えてSiNエッチングストッパー膜107を選択的にエッチバックして、シリコン基板101表面を露出させるコンタクトホール110aを形成する。コンタクトホール110a露出面では、SiNエッチングストッパー膜107はエッチバックされてその一部は第1の側壁絶縁膜105の側面に残り、第2の側壁絶縁膜107aとなる。このように形成されたコンタクトホール110aを通してソース・ドレイン拡散層106に接続する配線111を形成する(図7(c))。ここで、配線111は公知の積層配線である。

半導体素子が更に微細になってくると、SAC技術は多用されると共に、そのSAC構造の微細化が必須となる。特に、ダイナミックランダムアクセスメモリ(DRAM:Dynamic Random Access Memory)のように、1個のキャパシタと1個のMOSトランジスタとで構成されるメモリセル部の拡散層とビット線を接続するためのコンタクトホールをSACプロセスで形成する場合には、SAC構造の更なる微細化が必要になってくる。

次に、上記のSAC構造の微細化について説明する。図8は、特開2002−319551号公報に開示されたSACの製造工程順の略断面図である。

図8(a)に示すように、シリコン基板201表面にゲート絶縁膜202,202aを形成し、その上にそれぞれゲート電極203,203aを形成する。ここで、ゲート電極203,203aは、WSi層/多結晶シリコン層のようなポリサイド構造となっている。そして、ゲート電極203,203a上に保護絶縁膜204,204aが形成されている。ここで、保護絶縁膜204,204aはシリコン窒化膜である。そして、ソース・ドレイン拡散層205,205aを形成する。

次に、図8(b)に示すように、ブランケット絶縁膜206を全面に成膜する。このブランケット絶縁膜206は膜厚が30nm程度のシリコン窒化膜であり、ゲート電極203,203a、保護絶縁膜204,204a、ソース・ドレイン拡散層205,205aの表面に被着する。ここで、図7の場合との大きな相違点は、ゲート電極等の側面に側壁絶縁膜が無いことである。

次にブランケット絶縁膜206上に層間絶縁膜207を積層して形成する。ここで、層間絶縁膜207は、その表面を化学機械研磨(CMP:Chemical Mechanical Polishing)法で平坦化したシリコン酸化膜である。

次に、図示しないがレジストマスクを設け、これをエッチングマスクにして層間絶縁膜207をドライエッチングする。この場合のドライエッチングは、2周波のRFを用いるRIEで行う。ここで、13.56MHz〜60MHzのRFでエッチングガスをプラズマ励起する。そして、1MHz前後のRFを付加する。この従来技術では、このような2周波のRIEにおいて、エッチングガスとしては、C58とO2の混合ガスに窒素(N2)を添加する。そして、これらの混合ガスにアルゴン(Ar)ガスを加えてプラズマ励起する。このようなエッチングガスであると、層間絶縁膜207の下部にある保護絶縁層204,204aあるいはブランケット絶縁膜206のエッチング速度が非常に低減する。すなわち、シリコン窒化(Si34)膜のエッチング速度/シリコン酸化(SiO2)膜のエッチング速度の比を高い制御性の下に低減させることができる。このようにして、この層間絶縁膜207のRIE工程で、ブランケット絶縁膜206あるいは保護絶縁層204,204aのエッチングはほとんど起こらなくなる。

引き続いて、エッチングガスをCHF3とCOの混合ガスに変えて2周波のRIEを施し、底部のブランケット絶縁膜206を除去して拡散層205表面を露出させる。このようにして、図8(c)に示すようにゲート電極203,203aと保護絶縁層204,204aの側壁にブランケット絶縁膜206aを残す。ここで、残存するブランケット絶縁膜206aの膜厚は25nm程度となる。このようにして、図8(c)に示すように拡散層205表面に達するコンタクトホール208を形成する。

以後、図示しないが、上記のコンタクトホール208内にコンタクトプラグを形成し、その上にコンタクトプラグに接続するビット線を配設する。

上述の技術によりコンタクトホールの微細化が進み、コンタクトプラグの抵抗が増大すると信号伝達速度が遅くなることが懸念される。この点を改良するものとして、ワードライン形成後、ビットラインコンタクトと電荷貯蔵電極コンタクト部分にプラグポリシリコンを形成するSACプロセスの一種であるランディングプラグ(landing Plug)コンタクトが特開2003−338542号公報に開示されている。

以下、図9を用いて、特開2003−338542号公報に開示されたコンタクトプラグ形成方法を説明する。コンタクトホールを形成するところまでの工程は従来技術と同様である。

図9(a)に示すように、基板300上にゲート絶縁膜301、ゲート電極302及びソース/ドレイン接合305を備えるトランジスタを形成し、層間絶縁膜306を形成した。ゲート電極302の上部にはキャッピング絶縁膜303が形成されており、その側壁にはスペーサ絶縁膜304が形成されている。

スペーサ絶縁膜304は、ゲート電極302を含む半導体基板上にシリコン窒化膜などを形成し、全面エッチバック工程を行ってゲート電極の側壁に形成されるが、この場合、スペーサ形成のための全面エッチバック工程時、好ましくは30%程度のオーバーエッチングを実行して半導体基板300の表面が確実に露出されるようにする。

ゲート電極302は、金属、ポリシリコン又はこれらが積層された形態の導電体と、そして拡散防止膜等から構成された通常の構造である。また、層間絶縁膜306には、種々の種類の酸化膜が用いられ、例えば、BPSG(Boron Phosphorus Silicate Glass)、SOG(Spin on Glass)、USG(Undoped Silicate Glass)、PSG(Phospho Silicate Glass)等が用いられる。このように層間絶縁膜306を形成した後、CMPを行うか、層間絶縁膜306をフロー(flow)させて層間絶縁膜306の表面を平坦化する。

次に、コンタクトマスク(図示せず)を利用したエッチング工程を実行してランディングプラグコンタクトホールを形成し、洗浄工程を介してコンタクトホール内部に形成された自然酸化膜を除去する。コンタクトホール形成のためのエッチング工程では、半導体基板300の表面が確実に露出されるように、好ましくは30%程度のオーバーエッチング工程を適用する。

コンタクトホール形成のためのエッチング工程以後、自然酸化膜を除去するための洗浄工程が行われるが、この従来技術に開示の方法では、水素ベーキングや急速熱処理のようなイン−シトゥ洗浄工程を行わず、一般的な洗浄工程のみを行う。すなわち、BOE(Buffered Oxide Etchant)、HF(Hydrogen Fluoride)溶液またはHF気体などを利用した一般的な洗浄工程でコンタクトホール内部の自然酸化膜を除去する。このようにエッチング工程と洗浄工程が実行されたウェーハは、高真空システムに移動して次の工程に用いられる。この場合、洗浄工程後、概略2時間以内に高真空システムに移動するようにすれば、自然酸化膜の成長は微々たるものとなる。

次に、図9(b)に示すように、高真空システムを利用してコンタクトホールの底部分に単結晶シリコン308をエピタキシャル成長させる。コンタクトホールの底は、シリコン基板300と接触する部分であるので、単結晶シリコン308がエピタキシャル成長されるが、コンタクトホールの側壁部分は、窒化膜等より構成されたスペーサ絶縁膜304と酸化膜等から構成された層間絶縁膜306に接しているので、単結晶シリコンではないポリシリコン309が形成される。

高真空システムを利用する理由は、反応室内の環境が高真空である場合、自然酸化膜の成長が抑制され、また不純物が少ない状態で単結晶シリコンが容易にエピタキシャル成長されるためである。この従来技術に開示の方法では、反応室の圧力が10-7Pa〜10-4Pa程度(10-9〜10-6Torr)である高真空状態を利用する。

エピタキシャル成長された単結晶シリコン308は、コンタクトホール307の底から5〜20nmの厚さを有するように、モノシラン(SiH4)またはジシラン(Si26)のようなSiを含むガスをソースガスとし、550〜800℃の温度でエピタキシャル成長させる。エピタキシャル成長された単結晶シリコン308は、ドープしない状態で使用することもでき、また、He,N2,Arのような不活性気体に稀釈されたPH3ガスをドーパントガスとしてリン(P)などの不純物をドープすることもできる。

半導体基板300と接触するコンタクトホール307底部分には、単結晶シリコン308をエピタキシャル成長させ、コンタクトホールの側壁には、ポリシリコン309を所定厚さに形成した後、図9(c)に示すように、一般的なバッチタイプ装置を利用してポリシリコン膜310を蒸着してコンタクトホール307を埋め込む。一般的なバッチタイプ装置を利用してポリシリコン膜310を蒸着する場合には、480〜620℃の温度、26.7〜200Pa(0.2〜1.5Torr)の圧力でシリコンを含むガスをソースガスにして150〜300nmの厚さを有するポリシリコン膜を形成する。

以後、ポリシリコンプラグの抵抗を下げるため、後続ドーピング工程を行うが、He,N2,Arのような不活性気体に稀釈されたPH3ガスをドーパントガスとして、リン(P)濃度が1.0×1020〜3.0×1020atoms/cm3となるように、ドーピング工程を行う。このように層間絶縁膜306上部とコンタクトホール内部を含む全体構造上にポリシリコン膜310を蒸着した後、層間絶縁膜306の表面が露出するまで、CMPや全面エッチバック工程を行って、図9(d)に示すようなコンタクトプラグ311を完成する。CMPを行う場合には、pH6〜11で、粒径50〜300nmのシリカ、アルミナまたはセリアなどの研磨剤を用いて行う。

しかしながら、これらの従来技術に開示されたSACプロセスでは、ゲート電極端部にシリコン窒化膜が存在するため、ゲート電極端部において発生したホットエレクトロンが、シリコン窒化膜界面においてトラップされ、ゲートしきい値電圧が変化するという問題がある。この問題を回避するため、特開平11−307759号公報に、TEOS−NSG膜とシリコン窒化膜を積層したLDDサイドウォールを用いる技術が開示されている。

以下、図10を用いて、特開平11−307759号公報に開示されたLDDサイドウォール形成方法を説明する。

シリコン基板401上に熱酸化によりゲート酸化膜402aを厚さ4nmに形成し、次いでその上に、CVD法によりゲートポリシリコン403aを厚さ150nmに堆積した。

リソグラフィとドライエッチングにより、ゲート酸化膜402aとゲートポリシリコン403aを図10(b)に示すようにゲート電極形状にパターニングし、それぞれゲート絶縁膜402,ゲート電極403を形成した。

次に、図10(c)に示すように、シリコン基板401の表面にこのゲート電極403をマスクとして、ヒ素イオン(As+)をドーズ量2.5×1013cm-2,注入エネルギー30keVの条件でイオン注入して浅い不純物注入領域404を形成した。

図10(d)に示すように、この基板表面にLP−CVD法により、テトラエチルオルトシリケート(TEOS)を300sccmで供給し、真空度133Pa(1Torr)、基板温度600〜700℃の条件でTEOS−NSG(non-doped silicate glass)膜405を10〜20nmの膜厚に成膜する。続いて、LP−CVD法により、二塩化シラン(SiH2Cl2)を60sccm、アンモニア(NH3)を600sccmで供給し、真空度33.3Pa(0.25Torr)、温度700〜800℃の条件でシリコン窒化膜406を80〜90nmの膜厚に成膜した。

このTEOS−NSG膜405とシリコン窒化膜406の積層構造をドライエッチングして、図10(e)に示すようなTEOS−NSG膜405とシリコン窒化膜406の2層構造のサイドウォール絶縁膜407を形成した。

次に、図10(f)に示すように、ゲート電極403及びサイドウォール絶縁膜407をマスクにして、基板表面にヒ素イオン(As+)をドーズ量2.0×1015cm-2,注入エネルギー50keVの条件で深い領域までイオン注入し、その後、熱アニールすることで、LDD構造のソース・ドレイン領域408を形成している。

その後、基板表面にチタンを成膜し、熱処理後、未反応のチタンを除去することにより、ソース・ドレイン領域408の表面及びゲート電極403の表面にチタンシリサイド層409を形成している。
特開平9−050986号公報 特開2002−319551号公報 特開2003−338542号公報 特開平11−307759号公報

特許文献1〜3に開示のSACプロセスでは、コンタクトホールを形成するためにエッチングストッパーとなるシリコン窒化膜を用いる必要がある。このため、ゲート電極とコンタクトプラグとの間にシリコン窒化膜が存在し、そのシリコン窒化膜が半導体基板に近接する結果、半導体基板表面に形成されるチャネルの電子がシリコン窒化膜サイドウォール下にトラップされ、ゲートしきい値電圧に変化が生じる場合がある。

また、特許文献4のようにLDDサイドウォールを積層にすると、サイドウォールが形成された状態でコンタクトホールを形成しなければならないために、DRAM半導体記憶装置では、ゲート間のスペースが狭くなり、微細化に伴ってコンタクトホールに許容される平面面積が減少し、ドライエッチング加工が極めて困難となっている。加えて、DRAMプロセスでは、基板酸化防止のシリコン窒化膜をコンタクト間に形成する必要があるため、更にコンタクト間スペースが狭くなり、微細化に対応できないといった問題が生じている。

上記問題に鑑み、本発明の目的は、シリコン窒化膜が半導体基板に近接しないようにした半導体集積回路装置と、コンタクトホールのドライエッチング加工を容易にする半導体集積回路装置の製造方法を提供することにある。

上記目的を達成するために、本発明の半導体集積回路装置は、素子分離領域に囲まれたシリコン基板上に、隣接する1対のMOS型トランジスタと、シリコン窒化膜をエッチングストッパーとして用いた自己整合コンタクトプロセスによって形成されたコンタクトホールに埋め込まれ、前記MOS型トランジスタを構成する拡散層に電気的に接続されたコンタクトプラグを有する半導体集積回路装置であって、
前記1対のMOS型トランジスタのゲート絶縁膜が隔離され前記拡散層の露出面を構成し、
前記拡散層の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜の前記拡散層側端部と接するシリコン層を有し、
該シリコン層を介して前記コンタクトプラグが前記拡散層に電気的に接続され、
前記1対のMOS型トランジスタの各ゲート電極が、それぞれのゲート絶縁膜の両側端部より後退して形成され、前記各ゲート電極と前記シリコン層との間に間隙を有し、
シリコン酸窒化膜からなる絶縁膜が前記間隙に前記ゲート絶縁膜に接して埋め込まれており、該絶縁膜は前記自己整合コンタクトプロセスにエッチングストッパーとして使用されたシリコン窒化膜とシリコン基板とを少なくとも隔離することを特徴とする半導体集積回路装置
に関する。

また、本発明では、半導体基板上に、隣接する1対のMOS型トランジスタと前記MOS型トランジスタを構成する拡散層に電気的に接続されたコンタクトプラグとを有する半導体集積回路装置を製造する方法であって、
前記MOS型トランジスタを構成するゲート電極の側面の一部を覆う第1の側壁シリコン窒化膜を形成する工程と、
前記第1の側壁シリコン窒化膜と前記ゲート電極の側壁の前記第1の側壁シリコン窒化膜で覆われていない部分とを覆う側壁シリコン酸窒化膜を形成する工程と、
前記側壁シリコン酸窒化膜をマスクとしてゲート絶縁膜を除去し、前記拡散層が形成されるシリコン基板表面を露出させる工程と、
前記拡散層の露出面に選択エピタキシャル成長によりシリコン層を成長させる工程と、
前記側壁シリコン酸窒化膜の一部を除去し、前記シリコン層と前記ゲート電極との間隙に埋め込まれたシリコン酸窒化膜を形成する工程と、
前記半導体基板の主面に第のシリコン窒化膜および層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記第のシリコン窒化膜の所定の位置にコンタクトホールを形成する工程と、
前記コンタクトホールに導電材料を埋め込み、コンタクトプラグを形成する工程とを有する半導体集積回路装置の製造方法が提供される。

本発明では、シリコン窒化膜をエッチングストッパーとして用いるSACプロセスによりコンタクトホールを形成しても、ゲート下チャネル近傍にホットキャリアをトラップするシリコン窒化膜がシリコン基板と隔離されているため、ホットキャリアのトラップに起因するゲートしきい値電圧の変化を抑制できる効果がある。

更に、シリコン窒化膜に比べて比誘電率の低いシリコン酸窒化膜を、選択エピタキシャル成長法により積み上げたシリコン層とゲート電極との間隙に介在させているため、シリコン層とゲート電極との間の寄生容量を小さくすることができ、特にDRAM半導体記憶装置においては、ビット線とワード線との間の容量が小さくでき、メモリの読み込み動作が安定になる。

また、選択エピタキシャル成長によりシリコン層を形成した後、ゲート電極のポリシリコン層とシリコン層の間隙以外の部分に形成されているシリコン酸窒化膜からなる側壁絶縁膜を除去しているので、隣接ゲート電極の間隔が広くなり、コンタクトホール形成時のドライエッチング加工を容易にできる。

図1に本発明の一実施形態になるDRAMのメモリセルレイアウト図を示す。ワード線1a、1b、1c、1d、容量コンタクト側拡散層2、ビット線コンタクト側拡散層3、素子分離領域4がそれぞれ図示されている。素子分離領域4で囲まれたシリコン基板上においては1対のMOS型トランジスタが形成され、1対のMOS型トランジスタに対応するワード線1b、1cは、MOS型トランジスタのゲート電極で構成されている。MOS型トランジスタを構成するためには、ソースおよびドレインの2つの拡散層が必要であるが、図1に示すDRAMのメモリセルにおいては、ソース拡散層がビット線コンタクト側拡散層3として共用され、ドレイン拡散層が容量コンタクト側拡散層2として両側に分離される。図4は、図1のA−A’線に沿った断面図である。

図4の断面図に示すように、MOS型トランジスタのゲート電極を構成するメタル膜24を配線として用い、ワード線1b、1cとなっている。各々の拡散層2および3上には選択エピタキシャル成長法により形成したシリコン層28が設けられている。

シリコン基板21上にはゲート絶縁膜22が形成され、MOS型トランジスタのゲート電極では、ゲート絶縁膜22の両側端部から後退してゲート電極を構成するポリシリコン膜23、更にポリシリコン膜23の両側端部から後退してメタル膜24が形成されており、ポリシリコン膜23とメタル膜24が積層構造としてゲート電極を構成している。メタル膜24の上には、下層のポリシリコン膜23のパターニングの際のマスクとなる第1のシリコン窒化膜25が積層されている。

ゲート絶縁膜22は、熱酸化法で形成されたシリコン酸化膜を用いている。また、熱酸化法で形成したシリコン酸化膜を窒化処理したシリコン酸窒化膜を用いることもできる。

ゲート電極は、ポリシリコン膜23上にメタル膜24が積層された、いわゆる、ポリメタル構造である。ポリメタル構造の場合、ポリシリコン膜23とメタル膜24の界面抵抗低減のため、ポリシリコン膜23とメタル膜24との間にメタル膜24を構成する金属の窒化物やシリサイド膜を形成する場合もあるが、本実施形態では説明を簡略化するためにポリシリコン膜23とメタル膜24の積層構造で説明する。メタル膜24としては、タングステン、ニッケル、モリブデン等の高融点金属を用いることができる。

第1のシリコン窒化膜25とメタル膜24との積層体の側面に、第2のシリコン窒化膜からなる第1の側壁シリコン窒化膜26および第3のシリコン窒化膜からなる第2の側壁シリコン窒化膜29’が設けられ、ポリシリコン膜23の側面にはシリコン層28との間隙を埋めるようにシリコン酸窒化膜からなる絶縁膜27’(以下、間隙絶縁膜という)が設けられている。第2の側壁シリコン窒化膜29’は、コンタクトホールをSACプロセスにより形成する際のエッチングストッパーである第3のシリコン窒化膜29をエッチバックして形成されるもので、本発明では、間隙絶縁膜27’により第2の側壁シリコン窒化膜29’がシリコン基板21から少なくとも隔離されている。

全面を覆う層間絶縁膜30には、シリコン層28の表面が露出されるようにコンタクトホールが設けられ、このコンタクトホールには、コンタクト側壁保護シリコン窒化膜32が形成された後、コンタクトプラグとなるドープトポリシリコン33が埋め込み形成されている。

シリコン層28の厚さ(図4における高さ)は、シリコン酸窒化膜からなる側壁絶縁膜27のゲート絶縁膜22との接触面の膜厚(ほぼシリコン酸窒化膜の成膜膜厚)よりも厚く、図1に示した素子分離絶縁膜4で分離された隣接シリコン基板の間隔Bの半分よりも薄い範囲で調整することができる。シリコン層28の厚さが、シリコン酸窒化膜からなる側壁絶縁膜27の前記膜厚よりも薄いと、間隙絶縁膜27’をポリシリコン膜23とシリコン層28との間隙に残存させることができなくなる。また、シリコン層28の厚さが、図1に示した素子分離絶縁膜4の隣接シリコン基板の間隔Bの半分以上に厚くなると、各々のシリコン基板から図1の紙面縦方向に選択エピタキシャル成長したシリコン層28同士が接触してしまい絶縁分離ができなくなるからである。

例えば、最小加工寸法が90nmとなるデザインルールでは、図1に示した隣接シリコン基板の間隔Bも90nmとなる。この場合、両方のシリコン基板の端部から45nmずつシリコン層28が横方向に成長すると接触してしまい、シリコン基板同士の分離が困難となる。一方、ポリシリコン膜23とシリコン層28との絶縁を確保するためには、両者の間を10nm以上、好ましくは15nm以上空け、その間隙に間隙絶縁膜27’を存在せしめることが望ましい。また、間隙絶縁膜27’をポリシリコン膜23とシリコン層28との間に残存させるためには、シリコン層28の厚みを側壁絶縁膜27のゲート絶縁膜22との接触面の膜厚よりも厚くする必要がある。従ってこの場合は、シリコン層28の厚さは、隣接シリコン基板の間隔Bの半分よりも薄い40nm以下であることが好ましく、側壁絶縁膜27のゲート絶縁膜22との接触面の膜厚よりも厚い15nm以上、より好ましくは20nm以上とするのが望ましい。当然のことながら、側壁絶縁膜27の前記膜厚は、シリコン層28の厚さの上限値よりも薄くすることは言うまでもなく、上記の場合、40nm未満、好ましくは30nm以下とする。

本実施形態では、ゲート絶縁膜22の端部がシリコン基板の表面に形成されたシリコン層28と接しており、ポリシリコン膜23とシリコン層28との間隙はシリコン酸窒化膜からなる間隙絶縁膜27’で構成されているので、ゲート端部において発生したホットエレクトロンが、窒化膜(26,29’)界面にトラップされることがない。

本実施形態では、容量コンタクト側拡散層2およびビット線コンタクト側拡散層3に同時にコンタクトプラグを形成する例を示しているが、各々別に形成しても良く、ビット線コンタクト側拡散層3上だけに本実施形態を適用してコンタクトプラグを形成しても良い。

以下、本発明の自己整合コンタクトの製造方法について、図2及び図3を参照して、図4に示したDRAMの製造方法を例として説明するが、本発明はこの実施例のみに限定されるものではない。

<実施例1>
図2および図3は、実施例の製造工程を示す模式的工程断面図である。

シリコン基板21に、素子分離領域4を形成した後、熱酸化法を用いて厚さ7nmのゲート絶縁膜22となるシリコン酸化膜、膜厚70nmのポリシリコン膜23、膜厚60nmのタングステン膜からなるメタル膜24および膜厚200nmの第1のシリコン窒化膜25をこの順にCVD法やスパッタ法を用いて形成した(図2(a))。

次に、通常のリソグラフィ技術を用い、フォトレジストをマスクに、通常のドライエッチング法を用い、第1のシリコン窒化膜25およびメタル膜24を第1のゲート形状にエッチングし、積層体Dを形成した(図2(b))。その後、膜厚2nmの第2のシリコン窒化膜を成膜し、異方性のドライエッチング法を用いてエッチバックすることにより、積層体Dの側壁に第1の側壁シリコン窒化膜26を形成した(図2(c))。

その後、第1の側壁シリコン窒化膜26が形成された積層体Dをマスクに、ポリシリコン膜23をエッチング除去し、第1の側壁シリコン窒化膜からポリシリコン膜23にかけての側面が略平面を構成する積層体Eを形成後、図示しないイオン注入および拡散工程を経て拡散層2,3を形成した(図2(d))。その後、膜厚20nmのシリコン酸窒化膜を成膜し、異方性のドライエッチング法を用いてエッチバックし、積層体Eの側壁部を覆う側壁絶縁膜27を形成した(図2(e))。

シリコン酸窒化膜は、減圧熱CVD装置を用い、680℃、133Pa(1Torr)の条件で、ジクロロシラン、アンモニアおよび一酸化二窒素を原料ガスとして成膜した。この時、シリコン酸窒化膜は、シリコン(Si),酸素(O)、窒素(N)がSi:O:N=4:3.5:2.5の割合で含有されていた。

シリコン酸窒化膜のドライエッチングは、エッチング条件として、圧力20Pa(150mTorr)、RF周波数13.56MHz、RFパワー500W,CF4ガス70sccmで行った。

次に側壁絶縁膜27が形成された積層体Eをマスクにドライエッチング法を用い、ゲート絶縁膜22をエッチング除去し、基板21表面を露出させた(図2(f))。

次に、露出した基板表面に選択エピタキシャル成長法を用い、膜厚40nmのシリコン層28を素子分離領域4以外の露出面に成長させた(図3(a))。

選択エピタキシャル成長は、露出したシリコン基板表面の自然酸化膜を除去した後、例えば、750〜900℃の温度下で、1.3×102〜1.3×10Pa(1〜100Torr)の圧力で、ジクロロシラン(SiH2Cl2)と塩化水素(HCl)の混合ガスを原料ガスとして水素気流下にて行うことができる。

その後、フッ酸(55%)と純水とを1:100で混合した希フッ酸溶液を用いて側壁絶縁膜27を5分間等方性エッチングし、ゲート電極のポリシリコン膜23とシリコン層28の間隙部に間隙絶縁膜27’として残すように処理した(図3(b))。この時、シリコン層28の形成されていない素子分離領域4側では、側壁絶縁膜27はほぼ除去されるが、シリコン層28の形成される拡散層側では、シリコン層28があるため、上面からのみエッチングされ、選択的に間隙絶縁膜27’を残すことができる。つまり、間隙絶縁膜27’の高さは、シリコン酸窒化膜(側壁絶縁膜27)の膜厚とシリコン層28の高さによって決まる。

ここで、図5に示すように、減圧CVD法で形成されたシリコン窒化膜(LP−SiN)と比べ、減圧CVD法で形成したシリコン酸窒化膜(LP−SiON)は、希フッ酸(フッ酸:水=1:100)に対して速いエッチング速度を有するため、第1の側壁シリコン窒化膜26を残した状態でシリコン酸窒化膜を選択的に除去することができる。減圧CVD法で形成したシリコン酸化膜(TEOS−NSG膜)では更に大きなエッチング速度を有している。このように、減圧CVD法で形成したシリコン酸化膜は、LP−SiONよりもさらにエッチング速度が速い。これらのことから、シリコン酸窒化膜に代えて、シリコン酸化膜を用いても選択的な除去が可能であることは明らかである。

希フッ酸溶液としては、フッ酸(55%)と水(純水)との混合比を1:50〜1:500としたものが好ましい。フッ酸の割合が多くなるとシリコン窒化膜とのエッチング選択比の確保が困難となるが、フッ酸:水=1:50以上ではその確保が容易である。一方、フッ酸の割合が少なくなり過ぎると、エッチング時間が長くなり効率的ではなくなるが、フッ酸:水=1:500以下では工業的に有利なエッチング時間が達成できる。

また、図6に示すように、LP−SiNに比べ、Th−Oxide膜、LP−SiON膜、TEOS−NSG膜は比誘電率が低い。このため、選択エピタキシャル成長法により積み上げたシリコン層28とゲート電極との間隙が同じ寸法であれば、該間隙を埋める絶縁膜として、シリコン窒化膜を用いた場合より、シリコン酸窒化膜或いはシリコン酸化膜(TEOS−NSG膜)を用いた場合の方が、シリコン層28とゲート電極との間に形成される寄生容量を小さくすることができる。この結果、ビット線とワード線との間の容量が小さくなるので、メモリの読み込み動作が安定になる。逆に寄生容量を同じとすれば、シリコン酸窒化膜或いはシリコン酸化膜(TEOS−NSG膜)を用いた場合には、シリコン窒化膜を用いた場合より間隙の寸法を小さくできる。この結果、コンタクト面積を広く確保できるため、コンタクト抵抗を低く抑えられるという効果がもたらされる。

次に、膜厚5nmの第3のシリコン窒化膜29、膜厚350nmのシリコン酸化膜からなる層間絶縁膜30を形成し、層間絶縁膜30をCMP法により平坦化した(図3(c))。

層間絶縁膜30上に、反射防止膜、感光性レジスト(不図示)を塗布し、リソグラフィ技術によりコンタクトパターンを形成した。コンタクトパターンをマスクに第3のシリコン窒化膜29に対して選択比の高い条件で、層間絶縁膜30にドライエッチングを適用し、自己整合コンタクトとなる開孔を形成した。さらに開孔に露出した第3のシリコン窒化膜をエッチバックして、シリコン層28を露出するコンタクトホール31を形成し、感光性レジストおよび反射防止膜を除去した(図3(d))。この時、第3のシリコン窒化膜29のコンタクトホール31露出面はエッチバックを受け、ゲート電極の側壁(この例では、メタル膜24と第1のシリコン窒化膜25との積層体Dの側面に形成された第1の側壁シリコン窒化膜26の側面)に第2の側壁シリコン窒化膜29’として残る。

コンタクトホール31にコンタクトプラグとなる導電材料、例えば、ドープトポリシリコンを埋め込むことでコンタクトが完成する(不図示)。或いは、図4に示すように、コンタクトホール31形成後、厚さ5nmの第4のシリコン窒化膜を形成し、コンタクトホール31の側壁部以外の第4のシリコン窒化膜を除去し、コンタクト側壁保護シリコン窒化膜32を形成し、コンタクトプラグとなるドープトポリシリコン33を埋め込むこともできる。コンタクト側壁保護シリコン窒化膜32も、間隙絶縁膜27’によりシリコン基板21と隔離されている。

以下、ビット線の形成、容量部分の形成、上部配線層の形成を経てDRAMを形成することができる。

本発明の一実施形態になるDRAM半導体記憶装置のレイアウト図である。 本発明の一実施形態になるDRAM半導体記憶装置の製造例を示す模式的工程断面図である。 本発明の一実施形態になるDRAM半導体記憶装置の製造例を示す模式的工程断面図である。 本発明の一実施形態になるDRAM半導体記憶装置の模式的断面図であり、図1のA−A’線に対応する断面図である。 希フッ酸溶液に対する各種絶縁膜のエッチング速度を説明する図である。 各種絶縁膜の比誘電率を示す図である。 第1の従来技術の模式的工程断面図である。 第2の従来技術の模式的工程断面図である。 第3の従来技術の模式的工程断面図である。 第4の従来技術の模式的工程断面図である。

符号の説明

1a〜1d ワード線
2 容量コンタクト側拡散層
3 ビット線コンタクト側拡散層
4 素子分離領域
21 シリコン基板
22 ゲート絶縁膜
23 ポリシリコン膜
24 メタル膜
25 第1のシリコン窒化膜
26 第1の側壁シリコン窒化膜
27 側壁絶縁膜
27’ 間隙絶縁膜
28 シリコン層
29 第3のシリコン窒化膜
29’ 第2の側壁シリコン窒化膜
30 層間絶縁膜
31 コンタクトホール
32 コンタクト保護側壁シリコン窒化膜
33 ドープトポリシリコン

Claims (12)

  1. 素子分離領域に囲まれたシリコン基板上に、隣接する1対のMOS型トランジスタと、シリコン窒化膜をエッチングストッパーとして用いた自己整合コンタクトプロセスによって形成されたコンタクトホールに埋め込まれ、前記MOS型トランジスタを構成する拡散層に電気的に接続されたコンタクトプラグを有する半導体集積回路装置であって、
    前記1対のMOS型トランジスタのゲート絶縁膜が隔離され前記拡散層の露出面を構成し、
    前記拡散層の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜の前記拡散層側端部と接するシリコン層を有し、
    該シリコン層を介して前記コンタクトプラグが前記拡散層に電気的に接続され、
    前記1対のMOS型トランジスタの各ゲート電極が、それぞれのゲート絶縁膜の両側端部より後退して形成され、前記各ゲート電極と前記シリコン層との間に間隙を有し、
    シリコン酸窒化膜からなる絶縁膜が前記間隙に前記ゲート絶縁膜に接して埋め込まれており、該絶縁膜は前記自己整合コンタクトプロセスにエッチングストッパーとして使用されたシリコン窒化膜とシリコン基板とを少なくとも隔離することを特徴とする半導体集積回路装置。
  2. 前記ゲート電極は、ゲート絶縁膜上に、ポリシリコン膜とメタル膜がこの順に積層された積層構造であることを特徴とする請求項に記載の半導体集積回路装置。
  3. 前記メタル膜上に、更に、第1のシリコン窒化膜が形成されていることを特徴とする請求項に記載の半導体集積回路装置。
  4. 前記ゲート電極は、ゲート絶縁膜上に、該ゲート絶縁膜の両側端部より後退して前記ポリシリコン膜が形成されており、該ポリシリコン膜の両側端部より後退して前記メタル膜と第1のシリコン窒化膜の積層体が形成されており、該メタル膜と第1のシリコン窒化膜の積層体の両側面に第2のシリコン窒化膜からなる第1の側壁シリコン窒化膜が形成され、該第1の側壁シリコン窒化膜の側面は、前記ポリシリコン膜の側面と略平面を構成していることを特徴とする請求項に記載の半導体集積回路装置。
  5. 前記コンタクトホールは、前記ゲート電極、前記シリコン層および、前記ゲート電極とシリコン層との前記間隙に埋め込まれた絶縁膜上に形成された第3のシリコン窒化膜をエッチングストッパーとして、該第3のシリコン窒化膜上の層間絶縁膜に対して自己整合的に開孔部を形成し、該開孔部に露出した第3のシリコン窒化膜をエッチバックし、前記シリコン層を露出させて形成したものであり、前記ゲート電極の前記間隙に埋め込まれた絶縁膜上の側壁には第3のシリコン窒化膜のエッチバックにより形成された第2の側壁シリコン窒化膜を有することを特徴とする請求項1に記載の半導体集積回路装置。
  6. 半導体基板上に、隣接する1対のMOS型トランジスタと前記MOS型トランジスタを構成する拡散層に電気的に接続されたコンタクトプラグとを有する半導体集積回路装置を製造する方法であって、
    前記MOS型トランジスタを構成するゲート電極の側面の一部を覆う第1の側壁シリコン窒化膜を形成する工程と、
    前記第1の側壁シリコン窒化膜と前記ゲート電極の側壁の前記第1の側壁シリコン窒化膜で覆われていない部分とを覆う側壁シリコン酸窒化膜を形成する工程と、
    前記側壁シリコン酸窒化膜をマスクとしてゲート絶縁膜を除去し、前記拡散層が形成されるシリコン基板表面を露出させる工程と、
    前記拡散層の露出面に選択エピタキシャル成長によりシリコン層を成長させる工程と、
    前記側壁シリコン酸窒化膜の一部を除去し、前記シリコン層と前記ゲート電極との間隙に埋め込まれたシリコン酸窒化膜を形成する工程と、
    前記半導体基板の主面に第のシリコン窒化膜および層間絶縁膜を形成する工程と、
    前記層間絶縁膜及び前記第のシリコン窒化膜の所定の位置にコンタクトホールを形成する工程と、
    前記コンタクトホールに導電材料を埋め込み、コンタクトプラグを形成する工程とを有する半導体集積回路装置の製造方法。
  7. 前記側壁シリコン酸窒化膜の一部を除去し、前記シリコン層と前記ゲート電極との間隙に埋め込まれたシリコン酸窒化膜を形成する工程が、等方性エッチングを用いて行なわれることを特徴とする請求項6に記載の半導体集積回路装置の製造方法。
  8. 前記等方性エッチングが、希フッ酸溶液を用いた等方性エッチングであることを特徴とする請求項7に記載の半導体集積回路装置の製造方法。
  9. 前記希フッ酸溶液は、フッ酸と水とを1:50〜1:500の混合比で混合したものであることを特徴とする請求項8に記載の半導体集積回路装置の製造方法。
  10. 前記ゲート絶縁膜上に、ポリシリコン膜、メタル膜および第1のシリコン窒化膜を積層する工程と、
    前記第1のシリコン窒化膜および前記メタル膜を第1の形状にパターニングする工程と、
    前記第1の形状にパターニングされたメタル膜と第1のシリコン窒化膜との積層体の側面に、前記第1の側壁シリコン窒化膜を形成する工程と、
    前記第1のシリコン窒化膜および第1の側壁シリコン窒化膜をマスクに、前記ポリシリコン膜をパターニングする工程とにより、前記ゲート電極を形成することを特徴とする請求項6に記載の半導体集積回路装置の製造方法。
  11. 前記コンタクトホールを形成する際に、第3のシリコン窒化膜をエッチバックし、前記第1の側壁シリコン窒化膜のコンタクトホール形成側側壁に第2の側壁窒化シリコン膜を残すことを特徴とする請求項10に記載の半導体集積回路装置の製造方法。
  12. 前記コンタクトホールを形成後、第4のシリコン窒化膜を成膜し、該第4のシリコン窒化膜をエッチバックして、コンタクトホールの開孔された層間絶縁膜側壁およびゲート電極側壁にコンタクト保護側壁シリコン窒化膜を残した後、導電材料を埋め込み、コンタクトプラグを形成する請求項6〜11のいずれか1項に記載の半導体集積回路装置の製造方法。
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